DE3686090T2 - Nmos-datenspeicherzelle und schieberegister. - Google Patents

Description

• Diese Erfindung betrifft im allgemeinen ein Verfahren und eine Vorrichtung für Rechnerspeicher und bezieht sich insbesondere auf Schieberegister unter Anwendung der n-Kanal-Metall-Oxid-Halbleiter-Technologie (NMOS-Technologie).
• Rechner und Rechneranlagen erfordern große Speicherkapazität ebenso wie im Betrieb rasche Verschiebung von Daten in Form von Binärziffern. Ein Schieberegister ist ein Bauteil, das in Speicherzellen (üblicherweise kann eine Zelle eine Binärziffer speichern) Daten nacheinander von einer Adressengruppe (Speicherplätzen) zu einer anderen verschieben kann.
• NMOS-Schieberegister verwenden n-Kanal-MOS-Feldeffekttransistoren zum Steuern der Datenverschiebung. Bei herkömmlichen Speicherzellen besteht eine Lösung darin, zwei Metall-Oxid- Halbleiter-Feldeffekttransistoren (MOSFET) zu einem Inverter zusammenzuschalten. Zwei Inverter werden in Serie mit Ein- und Ausgangs-(Durchlaß)Transistoren zum Steuern des Daten- Eingangs und -Ausgangs geschaltet. Nach Eingabe der Daten hält das gegensinnig parallel geschaltete Inverterpaar das Signal (das beim Durchgang durch jeden Inverter alternierend zwischen binär 1 und binär 0 wechselt) unendlich zurück, bis das vorhandene Signal durch die Ausgangsgatter weitergeleitet wird. Die Ein- und Ausgangs-(Durchlaß)Transistoren werden durch Signale von einer einzigen Taktleitung gesteuert.
• Eine andere Lösung besteht darin, die Bauteile in ähnlicher Weise wie vorstehend beschrieben anzuordnen, jedoch einen sperrenden Durchlaßtransistor zwischen das Paar Inverter hinzuzufügen. Der sperrende Transistor ist mit einer Leitung verbunden, an der das Komplement der Taktleitung anliegt.
• Bei der Anwendung dieser Lösungen treten einige Schwierigkeiten auf, u. a. die langsameren Geschwindigkeiten bei der ersten Lösung, und eine geringere als die erwartete Dichte bei der letztgenannten Lösung. Die geringere Dichte ergibt sich im allgemeinen daraus, daß die die Inverter bildenden Transistoren vergrößert werden müssen, um zusätzliche Geschwindigkeit zu erreichen. Zusätzlich zur Abnahme der Dichte wegen der größeren Transistoren weist die letztgenannte Lösung eine Eingangsleitung mehr auf, als gewünscht ist.
• In ELEKTRONIK, RT-87, Bd. 18, Nr. 2, Febr. 1969, werden auf den Seiten 47 bis 52 verschiedenen MOS-Datenspeicherzellen beschrieben. Insbesondere zeigt Fig. 13 (b) des Artikels eine Fig. 2 ähnliche Zelle, vom Fehlen des Durchlaßtransistors 125 abgesehen.
• In IBM TECHNICAL DISCLOSURE BULLETIN (IBM-Bulletin Technische Offenbarungen), Bd. 16, Nr. 10, März 1974, wird auf den Seiten 3261 bis 3262 eine MOS-Datenspeicherzelle beschrieben, die in statischem und in dynamischem Betrieb verwendet werden kann. Die Steuerung dieser Zelle erfolgt durch eine Gruppe von vier Taktsignalen. Die Inverter-Treibertransistoren der Zelle werden durch Taktsignale gesteuert, die mit den Source- Elektroden dieser Transistoren verbunden sind.
• Geschwindigkeitserhöhungen, die im allgemeinen eine Abnahme der Dichte zur Folge haben, führen schließlich zu erhöhtem Stromverbrauch.
• Folglich besteht ein hauptsächlicher Vorteil der in den beigefügten Ansprüchen definierten Erfindung in einer NMOS-Datenspeicherzelle zur Verwendung in taktgesteuerten Schieberegistern in der Weise, daß die gesamte Operationsgeschwindigkeit erhöht ist.
• Ein Vorteil der Erfindung besteht darin, daß die NMOS-Datenspeicherzelle zur Verwendung in taktgesteuerten Schieberegistern eine erhöhte Gesamtdichte aufweist.
• Ein weiterer Vorteil der Erfindung besteht darin, daß der Gesamtstromverbrauch von in taktgesteuerten Schieberegistern verwendeten NMOS-Datenspeicherzellen verringert ist.
• Die vorstehenden und weitere Vorteile der beanspruchten Erfindung werden dadurch erzielt, daß die Serienkombination eines Inverters und eines Serien-Durchlaßtransistors durch einen Freigabeinverter ersetzt wird, der mit dem Taktsignal verbunden und durch es gesteuert wird. Auf die das Komplement des Taktsignals leitende Leitung ist verzichtet.
• Die vorstehenden und weitere Vorteile und die Merkmale der Erfindung ergeben sich aus der Beschreibung, den Zeichnungen und aus der Kombination derselben. In den Zeichnungen zeigt:
• Fig. 1 einen schematischen Schaltplan einer herkömmlichen Speicherzelle des Typs Direktzugriffsspeicher (RAM), die in taktgesteuerten Schieberegistern verwendet werden kann,
• Fig. 2 einen schematischen Schaltplan einer herkömmlichen, aus einem statischen Zwischenspeicher bestehenden Speicherzelle, ebenfalls zur Verwendung in taktgesteuerten Schieberegistern,
• Fig. 3 einen schematischen Schaltplan der Erfindung.
• Fig. 1 zeigt eine übliche NMOS-RAM-Speicherzelle. Sie ist jedoch für zum Datentransfer in einer Richtung verwendete Speicherzellen, z. B. für Speicherzellen für ein Schieberegister, keine wirkungsvolle Konfiguration.
• Fig. 2 zeigt für eine in einem Schieberegister zu verwendende NMOS-Speicherzelle eine wirkungsvollere Konfiguration. Daten werden an einem Eingang 100 eingegeben. Eine Taktleitung 105 steuert das Eingangsgatter 100 (ein MOSFET-Durchlaßtransistor). Das Eingangssignal wird durch das Gatter 110 und dann durch einen aus Transistoren 115 und 120 bestehenden Inverter geleitet. Der Transistor 115 ist ein "Hochsetz"-Transistor; er hat das Bestreben, den Ausgang der Verknüpfungsglieder 115 und 120 auf das hohe Spannungsniveau (+B) zu setzen, wenn die Steuerelektrode 120a nicht leitend ist, wobei er im wesentlichen als Widerstand arbeitet.
• Das Verknüpfungsglied 120 ist ein "Nullsetz"-Transistor; er hat das Bestreben, die Ausgangsspannung 145 des Inverters zum niedrigen Spannungsniveau hin zu steuern, z. B. an Masse anzuschließen, wenn es leitend ist. Wenn an der Steuerelektrode 120a des Transistors 120 ein hohes Spannungsniveau eingegeben wird, ist er auf Durchlaß geschaltet und verursacht dadurch das Umschalten des Ausgangs 145 des Inverters auf das niedrige Spannungsniveau (üblicherweise etwa 0 Volt). Bei Anlegen eines niedrigen Spannungsniveau-Eingangs 100 an den Transistor 120 wird er gesperrt, wobei es dem Transistor 115 überlassen ist, die Ausgangsspannung zu beeinflussen, was zu einem hohen Spannungsniveau am Ausgang 145 führt (üblicherweise etwa 5 Volt).
• Das Eingangssignal 100 wird vom Transistor-Paar 120 und 115 invertiert. Das invertierte Signal wird an die Steuerelektrode 120a des Transistors 120, d. h. zurück an den Eingang des ersten Inverters, durch einen weiteren Inverter zurückgeleitet, der aus Transistoren 135 und 140 besteht, die in identischer Weise wie das Transistoren-Paar 115 und 120 wirken. Jedoch wird das Signal 145 vom Ausgang dieses zweiten Inverters nicht weitergeleitet, außer wenn der Durchlaßtransistor 125 auf Durchlaß geschaltet ist. Die Freigabe oder das Sperren des Durchlaßtransistors 125 geschieht durch ein Signal 130, welches das Komplement des Taktsignals 105 ist. Daher wird das Eingangssignal 100 in der Zelle gemäß Fig. 2 am Ausgang 145b des zweiten Inverters, d. h. am Drain des Transistors 140 gespeichert. Das Komplement des Eingangssignals 100 wird am Ausgang 145a des ersten Inverters gespeichert.
• Die Erfindung stellt eine Verbesserung gegenüber den in Fig. 1 und 2 dargestellten Speicherzellen dar und ist grafisch in Fig. 3 dargestellt. Sie wird somit detaillierter beschrieben als die zuerst genannten Speicherzellen. Alle beschriebenen Transistoren sind vom N-MOSFET-Typ.
• Gemäß Fig. 3 werden Daten in die Speicherzelle am Dateneingangsanschluß 200 in Form von logisch hoch- und logisch niedrigpegeligen Spannungen eingegeben, und in der Zelle kann zu einem gegebenen Zeitpunkt nur ein Spannungspegel gespeichert werden. Wie bei Fig. 2, werden die Daten am Eingang eines aus dem Transistor-Paar 220 und 225 bestehenden ersten Inverters gespeichert. Die Dateneingabe wird von einem Durchlaßtransistor 205 gesteuert, der durch einen Taktgeber 210 auf Durchlaß geschaltet und gesperrt wird. Die logischen Schaltwerte sind üblicherweise 5 Volt oder 0 Volt je Pegel, und stellen eine Daten-Binärziffer (Bit) dar.
• Es ist für MOSFET des Anreicherungstyps, z. B. für den Durchlaßtransistor 205 kennzeichnend, daß Strom zwischen Drain und Source fließt, wenn die Spannung zwischen der Steuerelektrode und der Source größer als ein kleiner positiver Schwellenpegel, üblicherweise 1 Volt, ist. Durch Anlegen eines logisch hochpegeligen Impulses (von üblicherweise 5 Volt) an die Steuerelektrode des Durchlaßtransistors 205 durch den Taktgeber 210, kann ein Eingangssignal vom Eingangsanschluß 200 durchgelassen werden. Der Durchlaßtransistor 205 bleibt so lange auf Durchlaß geschaltet, wie der Eingang an seiner Steuerelektrode vom Taktgeber 210 den logisch hohen Schaltwert hat.
• Ein Vorspannungstransistor 215 hat das Bestreben, die Ausgangsspannung 245 rasch auf das logisch hohe Niveau (+B) zu schalten oder auf diesem Niveau zu halten. Der Transistor 215 wird auf Durchlaß geschaltet oder aktiviert, wenn der Taktgeber 210 an seine Steuerelektrode ein logisch hohes Niveau anlegt und damit bewirkt, daß Strom von seinem Drain zu seiner Source fließt. Der Drain des Vorspannungstransistors 215 ist mit +B, einer 5-Volt-Stromversorgung, verbunden, so daß ein 5-Volt-Signal vom Transistor 215 durchgelassen wird, wenn er auf Durchlaß geschaltet ist.
• Die eingegebenen Daten werden zur Steuerelektrode des Transistors 220 weitergeleitet, der auf Durchlaß geschaltet ist, wenn die eingegebenen Daten den logisch hohen Schaltwert haben. Im Durchlaßzustand setzt der Transistor 220 den Ausgang der Transistoren 220 und 225 auf den logisch niedrigen Pegel, wenn er auf Durchlaß geschaltet ist, so daß er ein "Nullsetz"-Transistor ist.
• Der Transistor 225 dient als "Hochsetz"-Transistor oder, genauer gesagt, als "Hochsetz"-Widerstand. Er dient dazu, die Spannung am Ausgang 245 auf dem logisch hohen Niveau zu halten, wenn der Transistor 220 nicht auf Durchlaß geschaltet ist. Er ist ein MOSFET des Verarmungstyps, so daß er auf Durchlaß geschaltet wird, wenn die Spannung zwischen seiner Source und seiner Steuerelektrode größer als ein kleiner negativer Schwellenwert (z. B. -1 Volt) ist. Weil die Steuerelektrode und die Source miteinander verbunden sind, ist der Transistor 225 stets auf Durchlaß geschaltet und wirkt effektiv als Widerstand. Der Drain des Transistors 225 ist an eine 5-Volt-Stromquelle (+B) angeschlossen, so daß am Ausgang 245 ein 5-Volt-Signal anliegt, wenn der Transistor 220 gesperrt ist, und am Ausgang 245 steht ein Pegel von null oder nahe null Volt an, wenn der Transistor 220 auf Durchlaß geschaltet ist.
• Der Stromfluß durch MOSFET-Bauteile ist der Kanalbreite dividiert durch die Kanallänge direkt proportional. Verglichen mit den Transistoren 225 und 215 ist dieses Verhältnis beim Transistor 220 größer, was bewirkt, daß der Transistor 220 die Spannung am Ausgang 245 auf den logisch niedrigen Pegel schaltet, wenn der Transistor 220 auf Durchlaß geschaltet ist.
• Wird der Transistor 220 gesperrt, geht die Spannung am Ausgang 245 rasch vom Null-Pegel auf den logisch hohen Pegel (+B), unterstützt durch den Vorspannungstransistor 215, der +B Volt am Ausgang 245 kurz nach dem Schalten des Transistors 215 auf Durchlaß durch den Takteingang 210 anlegt. Fehlt der Transistor 215 in der Schaltungsanordnung, ist die Anstiegszeit für das Anliegen von +B am Ausgang 245 hauptsächlich von der Größe des Hochsetz-Transistors 225 abhängig und ist somit länger wegen der Größenbeschränkungen aufgrund des Stromverbrauchs. Die Anstiegszeit ist die Zeit, die notwendig ist, damit die Ausgangsspannung 245 von etwa 0 Volt auf +B Volt ansteigen kann, nachdem der Transistor 220 gesperrt worden ist. Mit anderen Worten, der Transistor 215 verringert in sehr großem Maße die Anstiegszeit auf +B, wenn der Transistor 225 gesperrt ist.
• Die Arbeitsweise der Transistoren 215, 220 und 225 ist kurz zusammengefaßt folgende: Ein Eingangssignal von niedrigem Schaltwert an der Steuerelektrode des Transistors 220 wird am Ausgang 245 auf den logisch hohen Pegel umgewandelt, wogegen ein Eingang von hohem Schaltwert am Ausgang 245 auf ein Signal von logisch niedrigem Pegel umgewandelt wird. Der Vorspannungstransistor 215 verringert die Zeit, die notwendig ist, um ein logisch niedrigpegeliges Eingangssignal am Transistor 220 auf ein logisch hochpegeliges Signal am Ausgang 245 umzuwandeln. Die erforderliche Zeit zum Invertieren eines logisch hochpegeligen Eingangs ist ungefähr die gleiche wie bei der Schaltungsanordnung gemäß Fig. 2. Die Folge des Durchlaufs von Daten durch die Transistoren 220 und 225 ist somit ihre Invertierung mit höherer Geschwindigkeit als bei herkömmlichen Datenspeicherzellen, wie sie in Fig. 2 dargestellt sind.
• Zur gleichen Zeit, wie der Taktgeber 210 den Durchlaßtransistor 205 aktiviert, desaktiviert er den Durchlaßtransistor 230, der Teil eines zweiten Inverters ist, welcher aus dem Nullsetz-Transistor 230 und dem Hochsetz-Transistor 235 besteht. Der zweite Inverter wirkt in nahezu identischer Weise wie der aus den Transistoren 220 und 225 bestehende erste Inverter. Jedoch wirkt das Transistor-Paar 230 und 235 als Inverter nur dann, wenn der Takteingang 210 einen niedrigen Schaltwert hat. Während der Taktzeit ist die Steuerelektrode- Source-Vorspannung inkorrekt, als daß das Transistor-Paar als Inverter funktionieren könnte. Der Takteingang 210 ist mit der Source des Transistors 230 verbunden, was zur Sperrung führt, wann immer der Eingang vom Taktgeber 210 hohen Schaltwert hat. Die Schwellenspannung für den Transistor 230 wird während dieses Taktzyklus niemals erreicht, weil die Spannung an der Steuerelektrode des Transistors 230 allenfalls gleich dem logisch hohen Pegel sein kann. Bei der bevorzugten Ausführungsform hat der Transistor 230 eine hohe Impedanz (das Verhältnis Kanalbreite zu Kanallänge ist klein) und trennt die Steuerelektrode des Transistors 220 von der Taktleitung 210, derart, daß Belastungseffekte so gering wie möglich gehalten sind, wenn mehrere Speicherzellen, z. B. in einer Registeranordnung, von einem gemeinsamen Takttreiber parallel angesteuert werden.
• Zwischen den hohen Pegeln des Taktgebers 210 wirken die Transistoren 230 und 235 als Inverter, der das Signal vom Ausgangsknoten 245 invertiert. Der Eingang an die Steuerelektrode des Transistors 220 zwischen den Taktimpulsen wird auf dem Niveau des anfänglichen Eingangs an der Transistor-Steuerelektrode 220 gehalten. Daher werden die Daten in der Speicherzelle an der Steuerelektrode des Transistors 220 "blokkiert", bis neue Daten eines verschiedenen logischen Pegels eingegeben werden.
• Durch jede Zelle braucht nur eine Takteingangsleitung gelegt werden, statt einer Taktleitung und einer Taktkomplementleitung gemäß der herkömmlichen Lehre, so daß bei der erfindungsgemäßen Speicherzelle eine größere Packungsdichte möglich ist, weil kein Inverter-Transistorpaar zum Erzeugen des Taktkomplements benötigt wird. Der Vorspannungstransistor 215 kann sehr klein sein und doch seine Geschwindigkeitserhöhungsfunktion erfüllen, so daß die Dichte nicht merklich verringert wird. Der Stand der Technik lehrt eine Vergrößerung der Abmessungen der Transistoren, welche den Invertierfunktionen der Transistoren 220, 225, 230 und 235 der Speicherzelle dienen, um die Operationsgeschwindigkeit zu erhöhen, was jedoch zu einer deutlichen Verringerung der Dichte führt. Die Erfindung kann höhere Geschwindigkeiten erzielen, ohne größere Transistoren zu verwenden, woraus sich eine höhere Packungsdichte für die Speicherzelle ergibt.
• Ein anderer Vorteil der Erfindung ist ein geringerer Stromverbrauch als bei üblichen herkömmlichen NMOS-Speicherzellen, wie z. B. bei in Fig. 2 dargestellten. Weil die Hochsetz- Transistoren 225 und 235 lediglich dazu dienen, eine logisch hochpegelige Spannung im statischen Zustand zu halten, ist bei diesen Transistoren das Verhältnis Kanalbreite zu Kanallänge sehr klein, und der Stromverbrauch ist so gering wie möglich gehalten. Weil die Transistoren 220 und 215 beide MOSFET des Anreicherungstyps sind, werden außerdem durch Veränderungen aus Schwankungen bei Prozeßparametern (oder bei der Fertigung) keine Transistor-Ansteuerungsverhältnisse und somit keine Ausgangsspannungseigenschaften beeinflußt.
• Änderungen und Abwandlungen des Vorstehenden ergeben sich für den Fachmann und sind als solche durch den Rahmen der Erfindung gedeckt. Beispielsweise kann der gemäß Fig. 3 von den Transistoren 230 und 235 gebildete zweite Inverter anstelle des von den Transistoren 125 und 140 gebildeten zweiten Inverters und des Durchlaßtransistors 125 gemäß Fig. 2 eingesetzt werden.

Claims (3)

1. NMOS-Datenspeicherzelle, mit

- einem Taktgebereingang (210) zur Eingabe eines Taktsignals,

- einer Dateneingabeeinrichtung (200) zur Eingabe von Daten in die Datenspeicherzelle,

- einem an den Taktgebereingang (210) angeschlossenen ersten Durchlaßtransistor (205), der die Eingabe von Daten aus der Dateneingabeeinrichtung (200) ermöglicht, wenn das Signal des Taktgebereingangs (210) einen hohen logischen Wert hat, und die Eingabe von Daten verhindert, wenn das Signal des Taktgebereingangs (210) einen niedrigen logischen Wert hat,

- einem an den ersten Durchlaßtransistor (205) und an den Ausgang (245) der Datenspeicherzelle angeschlossenen ersten Inverter (220, 225) zum Invertieren von am Eingang des Inverters (220, 225) vom ersten Durchlaßtransistor (205) empfangenen Eingangsdaten, und

- einem ein Transistorpaar aufweisenden, mit seinem Eingang an den Ausgang (245) der Datenspeicherzelle und mit seinem Ausgang an den Eingang des ersten Inverters (220, 225) angeschlossenen zweiten Inverter (230, 235) zum Invertieren von an seinem Eingang vom Ausgang (245) der Datenspeicherzelle empfangenen Daten, dadurch gekennzeichnet, daß

der Treibertransistor (230) des zweiten Inverters (230, 235) mit seiner Quelle an den Taktgebereingang (210) angeschlossen ist, derart, daß der zweite Inverter (230, 235) zum Durchlassen von Daten aktiviert wird, wenn das Signal des Taktgebereingangs (210) einen niedrigen logischen Wert hat, und zum Sperren von Daten desaktiviert wird, wenn das Signal des Taktgebereingangs (210) einen hohen logischen Wert hat.

2. NMOS-Datenspeicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß ein Vorspannungstransistor (215) mit seiner Steuerelektrode an den Taktgebereingang, mit einem seiner Anschlüsse an den Ausgang der Datenspeicherzelle und mit dem dritten seiner Anschlüsse an die Spannung hohen logischen Schaltwertes angeschlossen ist, um den Ausgang (245) der Speicherzelle auf die Spannung hohen logischen Schaltwertes auf zusteuern, wenn das Taktsignal des Taktgebereingangs (210) auf einer Spannung hohen logischen Schaltwertes liegt.

3. Schieberegister zur Datenweiterleitung in einer Richtung, mit einer Vielzahl von NMOS-Datenspeicherzellen gemäß Anspruch 1 oder 2.