KR102467698B1 - 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법 - Google Patents

적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법 Download PDF

Info

Publication number
KR102467698B1
KR102467698B1 KR1020160094646A KR20160094646A KR102467698B1 KR 102467698 B1 KR102467698 B1 KR 102467698B1 KR 1020160094646 A KR1020160094646 A KR 1020160094646A KR 20160094646 A KR20160094646 A KR 20160094646A KR 102467698 B1 KR102467698 B1 KR 102467698B1
Authority
KR
South Korea
Prior art keywords
memory
data
local
global
sub
Prior art date
Application number
KR1020160094646A
Other languages
English (en)
Other versions
KR20180011991A (ko
Inventor
유학수
류제민
오름
쿠마르 카시바트라 파반
홍석인
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160094646A priority Critical patent/KR102467698B1/ko
Priority to DE102017112326.1A priority patent/DE102017112326B4/de
Priority to US15/617,450 priority patent/US10331354B2/en
Priority to TW106119431A priority patent/TWI760342B/zh
Priority to CN201710617027.9A priority patent/CN107657977B/zh
Publication of KR20180011991A publication Critical patent/KR20180011991A/ko
Priority to US16/418,502 priority patent/US10768824B2/en
Application granted granted Critical
Publication of KR102467698B1 publication Critical patent/KR102467698B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Memory System (AREA)
  • Dram (AREA)

Abstract

적층형 메모리 장치는, 적어도 하나의 로직 반도체 다이(logic semiconductor die), 상기 로직 반도체 다이 위에 적층되는 복수의 메모리 반도체 다이(memory semiconductor die)들, 상기 로직 반도체 다이 및 상기 메모리 반도체 다이들을 전기적으로 연결하는 실리콘 관통 전극들, 상기 로직 반도체 다이에 형성되고 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행하는 글로벌 프로세서, 상기 메모리 반도체 다이들에 각각 형성되고 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행하는 복수의 로컬 프로세서들 및 상기 메모리 반도체 다이들에 각각 형성되고 상기 데이터 프로세스에 관련된 데이터를 저장하는 복수의 메모리 집적 회로들을 포함한다. 메모리 집약적(memory-intensive) 또는 데이터 집약적(data-intensive)인 데이터 프로세스를 로직 반도체 다이의 글로벌 프로세서와 메모리 반도체 다이의 로컬 프로세서에 의해 분산하여 수행함으로써 데이터의 프로세스 및 액세스(기입 및 독출)를 효율적으로 통합하여 지연시간 및 전력 소모를 감소할 수 있다.

Description

적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법{Stacked memory device, system including the same and associated method}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 적층형 메모리 장치, 상기 적층형 메모리 장치를 포함하는 시스템 및 상기 적층형 메모리 장치의 동작 방법에 관한 것이다.
하드웨어의 고속화 및 소프트웨어의 복잡화에 따라서 메모리 장치에 요구되는 메모리 용량 및 속도가 점차 증가하고 있다. 메모리 대역폭(memory bandwidth)과 지연시간(latency or delay time)은 많은 프로세스 시스템들에서 중요한 성능 병목(performance bottleneck)의 원인이 된다. 메모리 용량을 늘리기 위해 메모리 칩의 패키지 내부에 반도체 다이(semiconductor die)들(또는 반도체 칩들)을 적층하는 기술이 사용되고 있다. 적층된 반도체 다이들은 실리콘 관통 전극 또는 기판 관통 전극(TSV, through-silicon via 또는 through-substrate via)를 통해 전기적으로 연결된다. 이러한 적층 기술을 통해 메모리 장치의 용량을 증가하면서도 대역폭과 지연시간의 패널티를 억제할 수 있다. 일반적으로 시스템 메모리 및 다른 큰-스케일의 메모리 장치는 시스템의 다른 구성요소들로부터 분리되어 구현된다. 외부 장치의 적층형 메모리 장치에 대한 각각의 액세스(access)는 적층된 반도체 다이들 사이에서의 데이터 교신을 요구하며, 외부 장치와 적층형 메모리 장치 사이의 디바이스간(inter-device) 대역폭과 지연시간의 페널티가 각 액세스 당 두 번 발생한다. 따라서 외부 장치가 수행하는 데이터 프로세스가 적층형 메모리 장치로의 다중 액세스를 요구할 때 이러한 대역폭과 지연시간은 시스템의 프로세스 효율과 전력 소모량에 현저한 영향을 미친다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 외부 장치에 의해 수행되어야 하는 데이터 프로세스를 효율적으로 수행할 수 있는 적층형 메모리 장치를 제공하는 것이다.
또한 본 발명의 일 목적은, 호스트 장치에 의해 수행되어야 하는 데이터 프로세스를 효율적으로 수행할 수 있는 적층형 메모리 장치를 포함하는 메모리 칩 및 시스템을 제공하는 것이다.
또한 본 발명의 일 목적은, 외부 장치에 의해 수행되어야 하는 데이터 프로세스를 효율적으로 수행할 수 있는 적층형 메모리 장치의 동작 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 메모리 장치는, 적어도 하나의 로직 반도체 다이(logic semiconductor die), 상기 로직 반도체 다이 위에 적층되는 복수의 메모리 반도체 다이(memory semiconductor die)들, 상기 로직 반도체 다이 및 상기 메모리 반도체 다이들을 전기적으로 연결하는 실리콘 관통 전극들, 상기 로직 반도체 다이에 형성되고 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행하는 글로벌 프로세서, 상기 메모리 반도체 다이들에 각각 형성되고 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행하는 복수의 로컬 프로세서들 및 상기 메모리 반도체 다이들에 각각 형성되고 상기 데이터 프로세스에 관련된 데이터를 저장하는 복수의 메모리 집적 회로들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 칩은 베이스 기판, 상기 베이스 기판 위에 적층되고 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행하는 글로벌 프로세서를 포함하는 적어도 하나의 로직 반도체 다이(logic semiconductor die) 및 상기 로직 반도체 위에 적층되고, 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행하는 로컬 프로세서 및 상기 데이터 프로세스에 관련된 데이터를 저장하는 메모리 집적 회로를 각각 포함하는 복수의 메모리 반도체 다이(memory semiconductor die)들을 포함한다. 상기 로직 반도체 다이와 상기 복수의 반도체 다이들은 실리콘 관통 전극들을 통해 전기적으로 연결된다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 메모리 장치는, 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행하는 글로벌 프로세서를 포함하는 적어도 하나의 로직 반도체 다이(logic semiconductor die) 및 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행하는 로컬 프로세서 및 상기 데이터 프로세스에 관련된 데이터를 저장하는 메모리 집적 회로를 각각 포함하고 수직으로 적층되는 복수의 메모리 반도체 다이(memory semiconductor die)들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 시스템은, 적층형 메모리 장치 및 상기 적층형 메모리 장치를 제어하는 호스트 장치를 포함한다.
상기 적층형 메모리 장치는, 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행하는 글로벌 프로세서를 포함하는 로직 반도체 다이 및 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행하는 로컬 프로세서 및 상기 데이터 프로세스에 관련된 데이터를 저장하는 메모리 집적 회로를 각각 포함하고 수직으로 적층되는 복수의 메모리 반도체 다이들을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 메모리 장치의 동작 방법은, 로직 반도체 다이에 형성된 글로벌 프로세서를 이용하여 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행하는 단계, 수직으로 적층된 복수의 메모리 반도체 다이들의 각각에 형성된 로컬 프로세서를 이용하여 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행하는 단계를 포함하는 단계 및 상기 데이터 프로세스에 필요한 소스 데이터를 독출하거나 상기 데이터 프로세스의 결과 데이터를 기입하기 위하여 상기 메모리 반도체 다이들의 각각에 형성된 메모리 집적 회로에 액세스하는 단계를 포함한다.
본 발명의 실시예들에 따른 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법은, 메모리 집약적(memory-intensive) 또는 데이터 집약적(data-intensive)인 데이터 프로세스를 로직 반도체 다이의 글로벌 프로세서와 메모리 반도체 다이의 로컬 프로세서에 의해 분산하여 수행함으로써 데이터의 프로세스 및 액세스(기입 및 독출)를 효율적으로 통합하여 지연시간 및 전력 소모를 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법은 호스트 장치와 같은 외부 장치가 수행하여야 하는 데이터 프로세스를 상기 적층형 메모리 장치의 상기 글로벌 프로세서 및 상기 로컬 프로세서에서 분산 수행함으로써 상기 외부 장치와 상기 적층형 메모리 장치 사이에 교신되는 데이터의 대역폭을 감소하여 지연시간 및 전력소모를 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법은, 외부 장치가 처리하여야 하는 데이터 프로세스를 상기 적층형 메모리 장치에 오프로드(offload)함으로써 상기 외부 장치가 다른 태스크를 신속하게 수행하도록 허용하여 시스템의 전반적인 성능을 향상 시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 시스템을 나타내는 분리 사시도이다.
도 2는 본 발명의 실시예들에 따른 적층형 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 3은 본 발명의 실시예들에 따른 장치 및 방법의 응용예들을 나타내는 도면이다.
도 4a는 도 1의 적층형 메모리 장치의 로직 반도체 다이에 포함되는 글로벌 프로세서의 일 실시예를 나타내는 도면이다.
도 4b는 도 1의 적층형 메모리 장치의 메모리 반도체 다이들에 각각 포함되는 로컬 프로세서들의 일 실시예를 나타내는 도면이다.
도 5는 도 1의 적층형 메모리 장치의 메모리 반도체 다이에 포함되는 로컬 프로세서의 일 실시예를 나타내는 블록도이다.
도 6은 도 1의 적층형 메모리 장치의 로직 반도체 다이에 포함되는 글로벌 프로세서의 일 실시예를 나타내는 블록도이다.
도 7은 도 1의 적층형 메모리 장치의 메모리 반도체 다이에 포함되는 메모리 집적 회로의 일 실시예를 나타내는 도면이다.
도 8 및 도 9는 본 발명의 실시예들에 따른 적층형 메모리 장치의 구조를 나타내는 도면들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 적층형 메모리 장치의 패키징 구조를 나타내는 도면들이다.
도 12는 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 데이터 수집(data gathering)을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 데이터 분산(data scattering)을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 데이터 전위(data transposition)을 설명하기 위한 도면이다.
도 15는 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 이미지 신호 처리(image signal processing)를 설명하기 위한 도면이다.
도 16은 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 디스플레이 데이터 처리(display data processing)를 설명하기 위한 도면이다.
도 17은 본 발명의 실시예들에 따른 적층형 메모리 장치를 나타내는 분리 사시도이다.
도 18, 도 19 및 도 20은 본 발명의 실시예들에 따른 적층형 메모리 장치에서 데이터 흐름의 예들을 설명하기 위한 도면들이다.
도 21은 본 발명의 실시예들에 따른 적층형 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 시스템을 나타내는 분리 사시도이고, 도 2는 본 발명의 실시예들에 따른 적층형 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1을 참조하면, 시스템(10)은 적층형 메모리 장치(1000) 및 호스트 장치(2000)를 포함할 수 있다.
적층형 메모리 장치(1000)는 수직으로 적층된 적어도 하나의 로직 반도체 다이(logic semiconductor die)(1100) 및 복수의 메모리 반도체 다이(memory semiconductor die)들(1200, 1300)을 포함할 수 있다. 도 1에는 하나의 로직 반도체 다이 및 두 개의 메모리 반도체 다이들을 도시하였으나, 두 개 이상의 로직 반도체 다이들 및 한 개 또는 세 개 이상의 메모리 반도체 다이들이 적층 구조에 포함될 수 있다. 또한 도 1에는 로직 반도체 다이(1100)가 메모리 반도체 다이들(1200, 1300)과 함께 수직으로 적층되는 실시예를 도시하였으나, 도 10을 참조하여 후술하는 바와 같이, 로직 반도체 다이(1100)를 제외한 메모리 반도체 다이들(1200, 1300)만이 함께 수직으로 적층되고, 로직 반도체 다이(1100)는 인터포저 또는 베이스 기판을 통하여 적층된 메모리 반도체 다이들(1200, 1300)과 전기적으로 연결될 수도 있다.
로직 반도체 다이(1100)는 글로벌 프로세서(GP)(100) 및 메모리 인터페이스(MIF)(1110)를 포함한다. 글로벌 프로세서(100)는 호스트 장치(2000)와 같은 외부 장치가 수행하여야 하는 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행할 수 있다. 메모리 인터페이스(MIF)(1110)는 인터커넥트 장치(12)를 통하여 호스트 장치(2000)와 같은 외부 장치와의 교신을 수행한다.
메모리 반도체 다이들(1200, 1300)은 로컬 프로세서들(200, 300) 및 메모리 집적 회로들(1210, 1310)을 각각 포함할 수 있다. 로컬 프로세서들(200, 300)의 각각은 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행할 수 있다. 메모리 집적 회로들(1210, 1310)의 각각은 상기 데이터 프로세스에 관련된 데이터를 저장할 수 있다.
호스트 장치(2000)는 호스트 인터페이스(HIF)(2110) 및 프로세서 코어(processor core)들(CR1, CR2)(2120, 2130)을 포함할 수 있다. 호스트 인터페이스(2110)는 인터커넥트 장치(12)를 통하여 적층형 메모리 장치(1000)와 같은 외부 장치와의 교신을 수행한다.
도 1은 본 발명의 적어도 하나의 실시예에 따른 프로세스 시스템(10)을 도시하고 있다. 프로세스 시스템(10)은 노트북 또는 태블릿 컴퓨터, 데스크탑 컴퓨터, 서버, 네트워크 라우터, 스위치, 또는 허브, 컴퓨팅 가능한 핸드폰, 개인 휴대 정보 단말기 등을 포함하는 다양한 컴퓨터 시스템들을 포함할 수 있다. 도 1에서 프로세스 시스템(10)은 적층형 메모리 장치(1000)와 디바이스간 인터커넥트(12)를 통해 접속된 호스트 장치(2000)를 포함하는 예가 도시되어 있으나, 프로세스 시스템(10)은 또한 디스플레이 장치, 스토리지 장치, 입력 장치(예를 들면, 마우스 또는 키보드) 등과 같이 도 1에 도시되지 않은 다양한 구성들을 포함할 수 있다. 일 실시예에서, 호스트 장치(2000)는 집적 회로(IC) 패키지로 구현될 수 있고, 적층형 메모리 장치(1000)는 호스트 장치(2000)와 구별되는 집적 회로 패키지로 구현될 수 있다. 다른 일 실시예에서, 호스트 장치(2000)와 적층형 메모리 장치(1000)는 같은 집적 회로 패키지에 인터포저 등을 통해 연결된 반도체 다이들의 별개의 집합들로 구현될 수 있다. 어떤 경우에도, 호스트 장치(2000)는 적층형 메모리 장치(1000)에 대해 "외부(external)"인 것으로 간주된다.
호스트 장치(2000)는 어떤 종류의 장치도 될 수 있지만, 하나 이상의 프로세스 코어들(2120, 2130)을 포함하는 프로세스 장치이다. 예를 들어, 프로세스 코어들(2120, 2130)은 중앙 프로세스 유닛(CPU, central processing unit) 코어, 그래픽 프로세스 유닛(GPU, graphic processing unit), 디지털 신호 프로세스(DSP, digital signal processor), 등과 같은 다양한 종류의 프로세스 코어들과 그들의 조합을 포함할 수 있다.
디바이스간 인터커넥트(12)는 PCI-E(Periheral Component Interconnect-Express)아키텍쳐, 하이퍼전송 아키텍쳐, QPI(QuickPath Interconnect), 등과 같이 다양한 종래의 인터커넥트 또는 버스 아키텍쳐들에 따라 구현될 수 있다. 디바이스간 인터커넥트(12)는 적층형 메모리 장치(1000)의 메모리 인터페이스(1110)의 송수신 회로 및 호스트 장치(2000)의 호스트 인터페이스(2110)의 송수신 회로를 연결하는 하나 이상의 전도 라인들을 포함한다. 상기 전도 라인들은 인쇄 회로 기판(printed circuit board: PCB)의 트레이스들 또는 케이블 선들과 같은 전기적 전도 라인들, 광 섬유와 같은 광 전도 라인들, 또는 이들의 조합으로 된 전도 라인들을 포함할 수 있다.
메모리 반도체 다이들(1200, 1300)에 형성된 메모리 집적 회로들(1210, 1310)의 일 예가 도 7을 참조하여 후술된다. 메모리 집적 회로는, 이에 한정되지는 않으며, 디램(DRAM, dynamic random access memory), 티램(TRAM, thyristor random access memory) 및 에스램(SRAM, static random access memory)과 같은 휘발성 메모리 아키텍쳐들, 또는 롬(ROM, read only memory), 플래시 메모리, 에프램(FRAM, ferroelectric random access memory), 엠램(MRAM, magneto-resistive random access memory), 피램(PRAM, phase-change random access memory) 등과 같은 비-휘발성 메모리 아키텍쳐들을 포함하는 다양한 메모리 아키텍쳐로 구현될 수 있다.
로직 반도체 다이(1100)는 메모리 반도체 다이들(1200, 1300)에 형성된 메모리 집적 회로들(1210, 1310)의 접근을 가능하게 하기 위한 로직을 포함한다. 이러한 로직은 메모리 인터페이스(1110), BIST(built-in self-test) 로직(도시 안됨), 메모리 제어기 등을 포함할 수 있다. 일 실시예에서, 메모리 제어기는 적층형 메모리 장치(1000)에 포함될 수 있고, 메모리 인터페이스(1110)가 메모리 제어기를 포함할 수 있다. 예를 들면, 수신기들과 라인 드라이버들, 메모리 요구 버퍼들, 스케쥴링 논리, 행/열 디코드 논리, 리프레쉬 논리, 데이터-입력 및 데이터-출력 버퍼들, 클럭 생성기들, 등을 포함할 수 있다. 다른 실시예에서, 메모리 제어기는 호스트 장치(2000)에 구현될 수도 있다.
도 1의 적층형 메모리 장치(1000)는 수직 적층 배열로 구현되며 이에 의해 전력과 신호가 로직 반도체 다이(1100) 및 메모리 반도체 다이들(1200, 1300) 사이에서 밀집된 실리콘 관통 전극들(TSV) 또는 다른 수직 인터커넥트들을 사용하여 전달될 수 있다. 도 1에는 실리콘 관통 전극들(TSV)을 중앙에 집중된 행들의 집합으로 도시하나, 실리콘 관통 전극들(150)은 반도체 다이들의 평면을 가로질러 분산되어 있을 수 있다.
일 실시예에서, 로직 반도체 다이(1100)에 구현된 글로벌 프로세서(100) 및 메모리 반도체 다이들(1200, 1300)에 구현된 로컬 프로세서들(200, 300)은 직접 실리콘 관통 전극들(TSV)을 통해 신호를 교환할 수 있다. 다른 실시예에서, 로직 반도체 다이(1100)에 구현된 글로벌 프로세서(100) 및 메모리 반도체 다이들(1200, 1300)에 구현된 로컬 프로세서들(200, 300)은 메모리 인터페이스(1110)를 통하여 신호를 교환할 수 있다. 한편 일 실시예에서, 로직 반도체 다이(1100)에 구현된 글로벌 프로세서(100)는 직접 실리콘 관통 전극들(TSV)을 통해 메모리 반도체 다이들(1200, 1300)에 구현된 메모리 집적 회로들(1210, 1310)에 액세스할 수 있다. 다른 실시예에서, 로직 반도체 다이(1100)에 구현된 글로벌 프로세서(100)는 메모리 인터페이스(1110)를 통하여 메모리 반도체 다이들(1200, 1300)에 구현된 메모리 집적 회로들(1210, 1310)에 액세스할 수 있다.
도 1 및 도 2를 참조하면, 로직 반도체 다이(1100)에 글로벌 프로세서(100)를 형성하고, 이를 이용하여 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행할 수 있다(S100). 한편, 수직으로 적층된 복수의 메모리 반도체 다이들(1200, 1300)에 로컬 프로세서들(200, 300)을 각각 형성하고, 이를 이용하여 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행할 수 있다(S200). 상기 데이터 프로세스에 필요한 소스 데이터를 독출하거나 상기 데이터 프로세스의 결과 데이터를 기입하기 위하여 메모리 반도체 다이들(1200, 1300)의 각각에 형성된 메모리 집적 회로들(1210, 1310)에 액세스할 수 있다(S300).
이와 같이, 글로벌 프로세서(100) 및 로컬 프로세서(200, 300)는 호스트 장치(2000)를 대신하여 상기 데이터 프로세스를 로직 반도체(1000) 다이 및 메모리 반도체 다이들(1200, 1300)에서 분산하여 수행할 수 있다. 메모리 집약적(memory-intensive) 또는 데이터 집약적(data-intensive)인 데이터 프로세스를 복수의 층에서 분산하여 수행함으로써 데이터의 프로세스 및 액세스(기입 및 독출)를 효율적으로 통합하여 지연시간 및 전력 소모를 감소할 수 있다. 또한, 호스트 장치와 같은 외부 장치가 수행하여야 하는 데이터 프로세스를 상기 적층형 메모리 장치에서 분산 수행함으로써 상기 외부 장치와 상기 적층형 메모리 장치 사이에 교신되는 데이터의 대역폭을 감소하여 지연시간 및 전력소모를 감소할 수 있다. 또한, 외부 장치가 처리하여야 하는 데이터 프로세스를 상기 적층형 메모리 장치에 오프로드(offload)함으로써 상기 외부 장치가 다른 태스크를 신속하게 수행하도록 허용하여 시스템의 전반적인 성능을 향상 시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 장치 및 방법의 응용예들을 나타내는 도면이다.
도 3에는 본 발명의 실시예들에 따른 적층형 메모리 장치에서 분산 수행되는 데이터 프로세스들의 예들이 도시되어 있다. 상기 데이터 프로세스는 도 3에 도시된 예에 한정되지는 않으며, 당업자는 그 외의 다양한 데이터 프로세스들이 본 발명의 실시예들에 따른 적층형 메모리 장치에 의해 분산 수행될 수 있음을 이해할 수 있을 것이다.
도 3에 도시된 데이터 프로세스들(CASE1~CASE5)은 각각 글로벌 프로세서(GP)에 의해 수행되는 글로벌 서브 프로세스 및 로컬 프로세서(LP)에 의해 수행되는 로컬 서브 프로세스를 포함할 수 있다.
제1 데이터 프로세스(CASE1)에서, 글로벌 서브 프로세스는 데이터 레이아웃 변경(data layout transformation)에 해당하고 로컬 서브 프로세스는 데이터 감소(data reduction)에 해당한다. 데이터 레이아웃 변경은 데이터 수집(data gathering), 데이터 분산(data scattering), 데이터 전위(data transposition), 데이터 교환(data swapping) 등과 같은 다양한 데이터 구조와 관련된 프로세스들을 포함할 수 있다. 데이터 감소는 데이터 필터링(data filtering), 데이터 삭제(data cleaning)과 같이 데이터의 크기를 감소하는 프로세스들을 포함할 수 있다.
제2 데이터 프로세스(CASE2)에서, 글로벌 서브 프로세스는 조악 프로세싱(coarse processing)에 해당하고 로컬 서브 프로세스는 정밀 프로세싱(fine processing)에 해당한다. 제3 데이터 프로세스(CASE3)에서는 반대로 글로벌 서브 프로세스가 정밀 프로세싱에 해당하고 로컬 서브 프로세스가 조악 프로세싱에 해당한다. 조악 프로세싱 및 정밀 프로세싱은 처리되는 데이터의 크기 및/또는 처리 시간의 장단 등으로 구분될 수 있다. 정밀 프로세싱은 조악 프로세싱보다 처리되는 데이터의 크기 및/또는 처리 시간이 더 큰 것으로 이해될 수 있다.
일 실시예에서, 데이터/패턴 매칭에서 조악 프로세싱은 사이즈가 비교적 작은 제1 데이터를 기준 데이터와 비교하는 프로세스이고 정밀 프로세싱은 상기 제1 데이터보다 더 큰 사이즈의 제2 데이터를 기준 데이터와 비교하는 프로세스일 수 있다. 다른 실시예에서, 조악 프로세싱은 데이터를 기준 데이터와 비교하는 데이터/패턴 매칭에 해당하고, 정밀 프로세싱은 매칭된 데이터에 대하여 데이터의 속성, 유형 등을 분석하는 데이터/패턴 매칭보다 더 고도의 프로세스일 수 있다.
제4 데이터 프로세스(CASE4)에서, 글로벌 서브 프로세스는 데이터 분할(data partitioning)에 해당하고 로컬 서브 프로세스는 데이터 코딩(data coding)에 해당한다. 일 실시예에서, 데이터 분할은 하나의 프레임 데이터를 H.264 표준에 따른 매크로블록들, 슬라이스들과 같은 여러 개의 부분 데이터로 분할하는 프로세스이고 데이터 코딩은 상기 부분 데이터를 압축하는 프로세스일 수 있다.
제5 데이터 프로세스(CASE5)에서, 글로벌 서브 프로세스는 데이터 병합(data combining)에 해당하고 로컬 서브 프로세스는 데이터 디코딩(data decoding)에 해당한다. 일 실시예에서, 데이터 디코딩은 압축된 데이터를 압축 해제하는 프로세스이고 데이터 병합은 압축 해제된 복수의 부분 데이터를 합하여 프레임 데이터를 생성하는 프로세스일 수 있다.
도 3에 도시된 바와 같이, 로컬 서브 프로세스가 먼저 수행되고 글로벌 서브 프로세스가 나중에 수행(LP->GP)될 수도 있고, 반대로 글로벌 서브 프로세스가 먼저 수행되고 로컬 서브 프로세스가 나중에 수행(GP->LP)될 수도 있다. 한편 도 3에 도시되지는 않았으나, 로컬 서브 프로세스가 수행되는 중간에 글로벌 서브 프로세스가 수행될 수도 있고, 글로벌 서브 프로세스가 수행되는 중간에 로컬 서브 프로세스가 수행될 수도 있다. 이와 같이, 하나의 데이터 프로세스에 포함되는 글로벌 서브 프로세스 및 로컬 서브 프로세스의 순서(order)는 상기 데이터 프로세스의 종류에 따라서 다양하게 결정될 수 있다.
이와 같은 데이터 프로세스의 글로벌 프로세서(GP) 및 로컬 프로세서(LP)에 의한 분산 수행은, 빅 데이터(big data), 비젼 인식(vision recognition, 서치 엔진(search engine), 이미지 센서(image sensor)의 신호 처리, 디스플레이(display) 장치의 신호 처리 등과 같은 다양한 분야에서 이용될 수 있다.
도 4a는 도 1의 적층형 메모리 장치의 로직 반도체 다이에 포함되는 글로벌 프로세서의 일 실시예를 나타내는 도면이다.
일 실시예에서, 글로벌 프로세서(GP)에 의해 수행되는 글로벌 서브 프로세스는 데이터 프로세스의 종류에 따라서 가변될 수 있다. 이러한 글로벌 서브 프로세스의 가변을 위한 글로벌 프로세서(GP)의 구성의 일 예가 도 4a에 도시되어 있다.
도 4a를 참조하면, 글로벌 프로세서(GP)는 복수의 프로세싱 유닛들(PUG1~PUGn)(110), 입력 선택부(M1)(121), 출력 선택부(M2)(122_ 및 선택 제어기(selection logic)(SLG)(130)를 포함할 수 있다.
복수의 프로세서 유닛들(PUG1~PUGn)은 서로 다른 프로세스들을 각각 수행할 수 있다. 입력 선택부(121)는 제1 선택 신호(ISEL)에 응답하여 복수의 입력 신호들(ING1~INGm) 중에서 프로세싱 유닛들(PUG1~PUGn)의 입력을 선택할 수 있다. 출력 선택부(122)는 제2 선택 신호(OSEL)에 응답하여 프로세싱 유닛들(PUG1~PUGn)의 출력들 중에서 출력 신호(OUTG)를 선택하여 제공할 수 있다. 선택 제어기(130)는 적층형 메모리 장치가 수행하는 데이터 프로세스의 종류에 기초하여 제1 선택 신호(ISEL) 및 제2 선택 신호(OSEL)를 발생할 수 있다. 실시예에 따라서, 입력 선택부(121) 및 출력 선택부(122) 중에서 적어도 하나는 생략될 수도 있다.
이와 같은 가변적인 글로벌 서브 프로세스를 제공할 수 있는 글로벌 프로세서(GP)를 이용하여 다양한 데이터 프로세스를 수행할 수 있다.
도 4b는 도 1의 적층형 메모리 장치의 메모리 반도체 다이들에 각각 포함되는 로컬 프로세서들의 일 실시예를 나타내는 도면이다. 도 4b에는 편의상 복수의 메모리 반도체 다이들에 각각 하나씩 포함되는 복수의 로컬 프로세서들(LP1~LPk)가 함께 도시되어 있다.
도 4b를 참조하면, 로컬 프로세서들(LP1~LPk)은 프로세싱 유닛들(PUL1~PULk)을 각각 하나씩 포함할 수 있다. 즉, 제1 메모리 반도체 다이에 형성되는 제1 로컬 프로세서(LP1)는 제1 프로세싱 유닛(PUL1)을 포함하고, 제2 메모리 반도체 다이에 형성되는 제2 로컬 프로세서(LP2)는 제2 프로세싱 유닛(PUL2)을 포함하고, 이런 식으로 마지막 메모리 반도체 다이에 형성되는 제k 로컬 프로세서(LPk)는 제k 프로세싱 유닛(PULk)을 포함할 수 있다. 제1 내지 제k 프로세싱 유닛들(PUL1~PULk)은 입력 신호들(INL1~INLk)을 각각 처리하여 처리 결과인 출력 신호들(OUTL1~OUTL2)을 각각 제공할 수 있다.
각각의 로컬 프로세서(LPi)(i=1~k)에 의해 수행되는 로컬 서브 프로세스는 데이터 프로세스의 종류에 관계 없이 고정될 수 있다. 즉 각각의 로컬 프로세서(LPi)는 하나의 프로세싱 유닛(PULi)만을 포함하고 프로세싱 유닛(PULi)은 고정된 구성을 가질 수 있다.
일 실시예에서, 로컬 프로세서(LPi)에 의해 수행되는 로컬 서브 프로세스는 적층된 메모리 반도체 다이들 중 적어도 두 개의 메모리 반도체 다이들에 대해 동일할 수 있다. 즉, 도 4b의 프로세싱 유닛들(PUL1~PULk) 중 적어도 두 개의 프로세싱 유닛들은 동일한 구성을 가질 수 있다. 일 실시예에서, 로컬 프로세서(LPi)에 의해 수행되는 로컬 서브 프로세스는 메모리 반도체 다이들 중 적어도 두 개의 메모리 반도체 다이들에 대해 동시에 수행될 수 있다.
예를 들어, 도 1을 참조하면, 제1 메모리 반도체 다이(1200)의 제1 로컬 프로세서(LP1) 및 제2 메모리 반도체 다이(1300)의 제2 로컬 프로세서(LP2)는 각각 데이터/패턴 매칭을 수행하도록 동일한 구성을 가질 수 있다. 제1 로컬 프로세서(LP1)는 제1 메모리 집적 회로(MEM1)에 저장된 데이터에 대해서 데이터/패턴 매칭을 수행하고 이와는 독립적으로 제2 로컬 프로세서(LP2)는 제2 메모리 집적 회로(MEM2)에 저장된 데이터에 대해서 데이터/패턴 매칭을 수행하여 처리 결과만을 로직 반도체 다이(1100)의 글로벌 프로세서(GP)에 전달할 수 있다. 이와 같이, 메모리 집적 회로들과 동일한 층에 형성된 복수의 로컬 프로세서들을 이용하여 동시에 로컬 서브 프로세스들을 수행함으로써 전체 프로세스의 시간을 단축하고 전력 소모를 감소할 수 있다.
일 실시예에서, 로컬 프로세서(LPi)에 의해 수행되는 로컬 서브 프로세스는 적층된 메모리 반도체 다이들 중 적어도 두 개의 메모리 반도체 다이들에 대해 서로 다를 수 있다.
예를 들어, 도 1을 참조하면, 제1 메모리 반도체 다이(1200)의 제1 로컬 프로세서(LP1)는 적층형 메모리 장치의 관리에 필요한 로컬 서브 프로세스를 수행하기 위한 구성을 갖고, 제2 메모리 반도체 다이(1300)의 제2 로컬 프로세서(LP1)는 데이터/패턴 매칭을 수행하도록 구성을 가질 수 있다. 이에 따라서, 제1 메모리 집적 회로(MEM1)에는 적층형 메모리 장치의 관리에 필요한 메타 데이터가 저장되고 제2 메모리 집적 회로(MEM2)에는 일반적인 데이터가 저장될 수 있다. 적층형 메모리 장치의 관리를 수행하는 경우에는 도 4a의 글로벌 프로세서(GP)는 복수의 프로세싱 유닛들(PUG1~PUGn) 중 상응하는 하나를 선택하고 글로벌 프로세서(GP) 및 제1 로컬 프로세서(LP1)는 적층형 메모리 장치의 관리를 분산하여 수행할 수 있다. 데이터/패턴 매칭을 포함하는 일반적인 데이터 프로세스를 수행하는 경우에는 도 4a의 글로벌 프로세서(GP)는 복수의 프로세싱 유닛들(PUG1~PUGn) 중 상응하는 하나를 선택하고 글로벌 프로세서(GP) 및 제2 로컬 프로세서(LP2)는 상기 일반적인 데이터 프로세스를 분산하여 수행할 수 있다.
도 5는 도 1의 적층형 메모리 장치의 메모리 반도체 다이에 포함되는 로컬 프로세서의 일 실시예를 나타내는 블록도이다.
도 5를 참조하면, 로컬 프로세서(LP)는 메모리 집적 회로(MEM)로부터 제공되는 독출 데이터를 기준 데이터(DREF)와 비교하여 비교 결과 신호(CMP)를 발생하는 비교기(COM)를 포함할 수 있다. 메모리 집적 회로(MEM)로부터 제공되는 독출 데이터의 비트수가 기준 데이터(DREF)의 비트수보다 큰 경우에는 상기 독출 데이터의 비트들을 순차적으로 쉬프트시키는 쉬프트 레지스터(SR)를 더 포함할 수 있다. 이와 같은 쉬프트 레지스터(SR)를 이용하여 상기 독출 데이터에 기준 데이터(DREF)와 동일한 데이터/패턴이 포함되었는지를 검출할 수 있다.
실시예에 따라서, 로컬 프로세서(LP)는 순차적으로 증가하거나 감소하는 독출 어드레스(ADD)를 발생하는 어드레스 발생기(ADGEN)를 더 포함할 수 있다. 예를 들어, 어드레스 발생기(ADGEN)는 글로벌 프로세서(GP)로부터 제공되는 시작 어드레스(SAD) 및 종료 어드레스(EAD)에 기초하여 전술한 데이터/패턴 매칭의 범위를 결정할 수 있다. 이와 같은 로컬 프로세서(LP)는 메모리 집적 회로(MEM)와 동일한 메모리 반도체 다이에 형성될 수 있다. 이 경우, 반도체 다이들 사이의 빈번한 데이터 및/또는 제어 신호의 교환 없이 메모리 반도체 다이에서 내부적으로 어드레스 및 데이터를 공급하고 프로세스 결과만을 제공함으로써, 대역폭의 감소에 따라 전력 소모를 감소할 수 있다.
도 6은 도 1의 적층형 메모리 장치의 로직 반도체 다이에 포함되는 글로벌 프로세서의 일 실시예를 나타내는 블록도이다.
도 6을 참조하면, 글로벌 프로세서(GP)(100)는 선택부(140) 및 산술 논리 유닛(ALU, arithmetic logic unit)을 포함할 수 있다.
선택부(140)는 메모리 인터페이스(MIF)(1110)를 통하여 외부 장치로부터 제공되는 외부 데이터(ING2) 및 메모리 집적 회로(MEMi)로부터 제공되는 내부 데이터(ING1) 중 적어도 하나를 선택하여 제공하기 위한 멀티플렉서들(M1, M2, M3)(141, 142, 143)을 포함할 수 있다. 내부 데이터(ING1) 및/또는 외부 데이터(ING2)는 어드레스에 해당할 수도 있고, 상대적인 어드레스의 발생을 위한 오프셋 값 또는 포인터 값일 수도 있다. 실시예에 따라서, 글로벌 프로세서(100)는 외부 데이터(ING2)를 순차적으로 변화(증가 또는 감소)시키기 위한 카운터(INC)를 포함할 수 있다.
산술 논리 유닛(ALU)은 상기 선택부의 출력에 기초하여 메모리 집적 회로(MEMj)에 액세스하기 위한 어드레스(ADD)를 발생할 수 있다. 어드레스(ADD)에 의해 액세스되는 메모리 집적 회로(MEMj)는 내부 데이터(ING1)를 제공하는 메모리 집적 회로(MEMi)와 같을 수도 있고 다를 수도 있다.
로컬 프로세서(LPj)는 글로벌 프로세서(GP)로부터 제공되는 어드레스(ADD)에 기초하여 메모리 집적 회로(MEMj)에 저장된 데이터의 구조(structure)를 변경할 수 있다. 상기 데이터 구조의 변경은 데이터 수집(data gathering), 데이터 분산(data scattering), 데이터 전위(data transposition), 데이터 교환(data swapping) 등과 같은 다양한 데이터 구조와 관련된 프로세스들을 포함할 수 있다.
이와 같이, 글로벌 프로세서(100)에 의한 글로벌 서브 프로세스의 결과는 메모리 집적 회로에 액세스하기 위한 어드레스(ADD)이고, 로컬 프로세서(LPj)는 이러한 어드레스(ADD)에 기초하여 로컬 서브 프로세스에 필요한 데이터를 위해 메모리 집적 회로(MEMj)에 액세스할 수 있다. 이 때, 로컬 프로세서(LPj)는 동일한 메모리 반도체 다이의 메모리 집적 회로(MEMj)에 액세스할 수 있고, 이 경우 반도체 다이들 사이의 빈번한 데이터 및/또는 제어 신호의 교환 없이 로컬 서브 프로세스를 수행함으로써 대역폭의 감소에 따라 전력 소모를 감소할 수 있다.
도 7은 도 1의 적층형 메모리 장치의 메모리 반도체 다이에 포함되는 메모리 집적 회로의 일 실시예를 나타내는 도면이다.
도 7을 참조하여, 메모리 집적 회로의 일 예로서 디램(DRAM)에 대해 설명하지만, 본 발명의 실시예들에 따른 적층형 메모리 장치는, 디램(DRAM), 티램(TRAM) 및 에스램(SRAM)과 같은 휘발성 메모리 아키텍쳐들, 또는 롬(ROM), 플래시 메모리, 에프램(FRAM), 엠램(MRAM), 피램(PRAM) 등과 같은 비-휘발성 메모리 아키텍쳐들을 포함하는 다양한 메모리 아키텍쳐로 구현될 수 있다.도 7을 참조하면, 메모리 영역(400) 또는 메모리 장치의 내부 회로는 제어 로직(410), 어드레스 레지스터(420), 뱅크 제어 로직(430), 로우 어드레스 멀티플렉서(440), 컬럼 어드레스 래치(450), 로우 디코더(460), 컬럼 디코더(470), 메모리 셀 어레이(480), 센스 앰프부(485), 입출력 게이팅 회로(490), 데이터 입출력 버퍼(495) 및 리프레쉬 카운터(445)를 포함할 수 있다.
메모리 셀 어레이(480)는 복수의 뱅크 어레이들(480a~480h)을 포함할 수 있다. 로우 디코더(460)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 뱅크 로우 디코더들(460a~460h)을 포함하고, 컬럼 디코더(470)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 컬럼 디코더들(470a~470h)을 포함하며, 센스 앰프부(485)는 복수의 뱅크 어레이들(480a~480h)에 각각 연결된 복수의 센스 앰프들(485a~485h)을 포함할 수 있다.
어드레스 레지스터(420)는 메모리 컨트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스 신호(ADD)를 수신할 수 있다. 어드레스 레지스터(420)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(430)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(440)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(450)에 제공할 수 있다.
뱅크 제어 로직(430)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(460a~460h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 뱅크 컬럼 디코더들(470a~470h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(440)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(445)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(440)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)는 뱅크 로우 디코더들(460a~460h)에 각각 인가될 수 있다.
뱅크 로우 디코더들(460a~460h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(440)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(450)는 어드레스 레지스터(420)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(450)는, 버스트 모드(burst mode)에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(450)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 뱅크 컬럼 디코더들(470a~470h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(470a~470h) 중 뱅크 제어 로직(430)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(490)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(490)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(480a~480h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(480a~480h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(495)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(480a~480h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(495)에 제공될 수 있다. 데이터 입출력 버퍼(495)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(410)은 반도체 메모리 영역(400)의 동작을 제어할 수 있다. 제어 로직(410)은 반도체 메모리 영역(400)에 기입 동작 또는 독출 동작이 수행되도록 제어 신호들을 생성할 수 있다. 제어 로직(410)은 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(411) 및 반도체 메모리 영역(400)의 동작 모드를 설정하기 위한 모드 레지스터 세트(MRS: mode register set)(412)를 포함할 수 있다. 예를 들어, 커맨드 디코더(411)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 컬럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따른 적층형 메모리 장치의 구조를 나타내는 도면들이다.
도 8에는 로직 반도체 다이(610)가 메모리 반도체 다이(620)의 메모리 집적 회로와 동일한 구조의 메모리 집적 회로를 더 포함하는 구조가 도시되어 있고, 도 9에는 로직 반도체 다이(610)가 메모리 집적 회로를 포함하지 않는 구조가 도시되어 있다.
도 8에 도시된 바와 같이, 반도체 메모리 장치(601)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어(즉, 로직 반도체 다이)이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어(즉, 메모리 반도체 다이)일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 실리콘 관통 전극(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 마스터 레이어로서 제1 반도체 레이어(610)와 슬레이브 레이어로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(601)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)와 제k 반도체 레이어는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들(622)을 구비한다. 예컨데, 주변 회로들(622)은 각 메모리 영역의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(610)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
본 발명의 실시예들에 따라서, 마스터 레이어 또는 로직 반도체 다이(610)는 글로벌 프로세서(GP)를 포함하고 나머지 슬레이브 레이어 또는 메모리 반도체 다이(620)늘 로컬 프로세서(LP)를 각각 포함할 수 있다. 이와 같은 글로벌 프로세서(GP) 및 로컬 프로세서(LP)를 이용하여 데이터 프로세스를 분산하여 수행함으로써 데이터의 프로세스 및 액세스(기입 및 독출)를 효율적으로 통합하여 지연시간 및 전력 소모를 감소할 수 있다.
도 9에 도시된 바와 같이, 반도체 메모리 장치(602)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 인터페이스 레이어(즉, 로직 반도체 다이)이고 나머지 반도체 레이어들(LA2 내지 LAk)은 메모리 레이어(즉, 메모리 반도체 다이)일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 실리콘 관통 전극(TSV)를 통해 신호를 서로 송수신하며, 인터페이스 레이어(LA1)는 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 인터페이스 레이어로서 제1 반도체 레이어(610)와 메모리 레이어로서 제k 반도체 레이어(620)를 중심으로 하여 반도체 메모리 장치(602)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 메모리 레이어에 구비되는 메모리 영역(Memory region, 621)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(621)에 대한 액세스를 제어하고, 메모리 영역(621)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
본 발명의 실시예들에 따라서, 마스터 레이어 또는 로직 반도체 다이(610)는 글로벌 프로세서(GP)를 포함하고 나머지 슬레이브 레이어 또는 메모리 반도체 다이(620)늘 로컬 프로세서(LP)를 각각 포함할 수 있다. 이와 같은 글로벌 프로세서(GP) 및 로컬 프로세서(LP)를 이용하여 데이터 프로세스를 분산하여 수행함으로써 데이터의 프로세스 및 액세스(기입 및 독출)를 효율적으로 통합하여 지연시간 및 전력 소모를 감소할 수 있다.
도 10 및 도 11은 본 발명의 실시예들에 따른 적층형 메모리 장치의 패키징 구조를 나타내는 도면들이다.
도 10을 참조하면, 메모리 칩(801)은 인터포저(interposer)(ITP) 및 인터포저(ITP) 위에 실장되는 적층형 메모리 장치를 포함한다. 적층형 메모리 장치는 로직 반도체 다이(LSD) 및 복수의 메모리 반도체 다이들(MSD1~MSD4)을 포함한다.
도 11을 참조하면, 메모리 칩(802)은 베이스 기판(base substrate)(BSUB) 및 베이스 기판(BSUB) 위에 실장되는 적층형 메모리 장치를 포함한다. 적층형 메모리 장치는 로직 반도체 다이(LSD) 및 복수의 메모리 반도체 다이들(MSD1~MSD4)을 포함한다.
도 10에는 로직 반도체 다이(LSD)를 제외한 메모리 반도체 다이들(MSD1~MSD4)만이 함께 수직으로 적층되고, 로직 반도체 다이(LSD)는 인터포저(ITP) 또는 베이스 기판(BSUB)을 통하여 적층된 메모리 반도체 다이들(MSD1~MSD4)과 전기적으로 연결되는 구조가 도시되어 있다. 반면에 도 11에는 로직 반도체 다이(LSD)는 메모리 반도체 다이들(MSD1~MSD4)과 함께 수직으로 적층되는 구조가 도시되어 있다.
로직 반도체 다이(LSD)에는 글로벌 프로세서(GP)가 형성되고 메모리 반도체 다이들(MSD1~MSD4)에는 로컬 프로세서들(LP1~LP4)이 각각 형성되어 전술한 바와 같이 본 발명의 실시예들에 따른 데이터 프로세스의 분산 수행을 구현할 수 있다.
이하, 베이스 기판(BSUB)은 인터포저(ITP)를 포함하는 것으로 간주한다. 베이스 기판(BSUB)은 인쇄 회로 기판(PCB: printed circuit board)일 수 있다. 베이스 기판(BSUB)의 하면에는 외부 연결 부재, 예컨대 도전성 범프(BMP)가 형성될 수 있고, 베이스 기판(BSUB)의 상면에도 내부 연결 부재, 예컨대 도전성 범프(BMP)가 형성될 수 있다. 일 실시예에서, 반도체 다이들(LSD, MSD1~MSD4)은 실리콘 관통 전극(TSV)를 이용하여 서로 전기적으로 연결될 수 있다. 다른 실시예에서, 반도체 다이들(LSD, MSD1~MSD4)은 본딩 와이어를 이용하여 서로 전기적으로 연결될 수 있다. 또 다른 실시예에서, 반도체 다이들(LSD, MSD1~MSD4)은 실리콘 관통 전극(TSV) 및 본딩 와이어의 적절한 조합을 이용하여 서로 전기적으로 연결될 수 있다. 도 10의 실시예에서는 로직 반도체 다이(LDS)와 메모리 반도체 다이들(MSD1~MSD4)은 인터포저(ITP)에 형성된 도전 라인 패턴을 통하여 서로 전기적으로 연결될 수도 있다. 이와 같이 적층된 반도체 다이들(LSD, MSD1~MSD4)은 밀봉 부재(RSN)를 이용하여 패키징될 수 있다.
도 12는 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 데이터 수집(data gathering)을 설명하기 위한 도면이다.
도 12를 참조하면, 각각의 메모리 반도체 다이의 내부에서 메모리 집적 회로로부터 데이터가 독출되어 로컬 프로세서로 제공될 수 있다. 예를 들어, 제1 메모리 반도체 다이에서는 제1 메모리 집적 회로(MEM1)의 제1 소스 어드레스(SADD1)의 제1 데이터(D1)를 포함하는 데이터가 독출되어 제1 신호(SIG1)로서 제1 로컬 프로세서(LP1)에 전달되고, 제2 메모리 반도체 다이에서는 제2 메모리 집적 회로(MEM2)의 제2 소스 어드레스(SADD2)의 제2 데이터(D2)를 포함하는 데이터가 독출되어 제2 신호(SIG2)로서 제2 로컬 프로세서(LP2)에 전달된다. 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)는 각각 로컬 서브 프로세스를 수행하여 상기 로컬 서브 프로세스의 결과인 제3 신호(SIG3) 및 제4 신호(SIG4)를 각각 제공할 수 있다. 예를 들어, 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)가 수행하는 로컬 서브 프로세스는 입력된 데이터로부터 제1 데이터(D1) 및 제2 데이터(D2)를 각각 추출하는 필터링 동작일 수 있다. 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)는 동일한 구성을 가질 수 있고, 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)의 로컬 서브 프로세스는 동시에 병렬적으로 수행될 수 있다.
로컬 서브 프로세스의 결과인 제3 신호(SIG3) 및 제4 신호(SIG4)는 글로벌 프로세서(GP)로 제공되고, 글로벌 프로세서(GP)는 제3 신호(SIG3) 및 제4 신호(SIG4)에 기초하여 글로벌 서브 프로세스를 수행할 수 있다. 예를 들어, 글로벌 프로세서(GP)가 수행하는 글로벌 서브 프로세스는 입력된 데이터들(D1, D2)를 병합하여 제5 신호(SIG5)를 발생하고 메모리 집적 회로(MEMT)의 타겟 어드레스(TADD)에 저장하는 프로세스일 수 있다.
도 13은 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 데이터 분산(data scattering)을 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 집적 회로(MEMS)의 소스 어드레스(SADD)로부터 제1 및 제2 데이터(D1, D2)를 포함하는 데이터가 독출되어 제1 신호(SIG1)로서 글로벌 프로세서(GP)에 제공될 수 있다. 글로벌 프로세서(GP)는 글로벌 서브 프로세스를 수행하여 그 결과인 제2 신호(SIG2) 및 제3 신호(SIG3)를 제공할 수 있다. 예를 들어, 글로벌 프로세서(GP)가 수행하는 글로벌 서브 프로세스는 입력된 데이터로부터 제1 데이터(D1) 및 제2 데이터(D2)를 분리하는 프로세스일 수 있다.
글로벌 서브 프로세스의 결과인 제2 신호(SIG2) 및 제3 신호(SIG3)는 각각 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)에 제공되고, 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)는 각각의 로컬 서브 프로세스를 수행한다. 예를 들어, 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)가 수행하는 로컬 서브 프로세스는 입력된 데이터를 각각의 저장 영역에 저장하는 프로세스일 수 있고, 저장 전에 입력된 데이터의 필터링 등과 같은 프로세스를 더 수행할 수 도 있다. 제1 로컬 프로세서(LP1)는 제4 신호(SIG4)를 발생하여 제1 데이터(D1)를 제1 메모리 집적 회로(MEM1)의 제1 타겟 어드레스(TADD1)에 저장하고 제2 로컬 프로세서(LP2)는 제5 신호(SIG5)를 발생하여 제2 데이터(D2)를 제2 메모리 집적 회로(MEM2)의 제2 타겟 어드레스(TADD2)에 저장할 수 있다. 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)는 동일한 구성을 가질 수 있고, 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)의 로컬 서브 프로세스는 동시에 병렬적으로 수행될 수 있다.
도 14는 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 데이터 전위(data transposition)을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 집적 회로(MEMS)의 제1 및 제2 소스 어드레스들(SADD1, SADD2)로부터 제1 내지 제4 데이터(D1, D2, D3, D4)를 포함하는 데이터가 독출되어 제1 신호(SIG1) 및 제2 신호(SIG3)로서 글로벌 프로세서(GP)에 제공될 수 있다. 글로벌 프로세서(GP)는 글로벌 서브 프로세스를 수행하여 그 결과인 제3 신호(SIG3) 및 제4 신호(SIG4)를 제공할 수 있다. 글로벌 프로세서(GP)가 수행하는 글로벌 서브 프로세스는 예를 들어, 입력된 데이터로부터 제1 내지 제4 데이터(D1, D2, D3, D4)를 추출하는 필터링 동작일 수 있다.
글로벌 서브 프로세스의 결과인 제3 신호(SIG3) 및 제4 신호(SIG4)는 제1 로컬 프로세서(LP1)에 제공되고, 제1 로컬 프로세서(LP1)는 로컬 서브 프로세스를 수행한다. 예를 들어, 제1 로컬 프로세서(LP1)가 수행하는 로컬 서브 프로세스는 입력된 데이터의 전위(data transposition)를 수행하여 저장 영역에 저장하는 프로세스일 수 있다. 예를 들어, 도 14에 도시된 바와 같이, 제2 데이터(D2) 및 제3 데이터(D3)의 위치가 전위될 수 있다. 제1 로컬 프로세서(LP1)는 제5 신호(SIG5)를 발생하여 제1 및 제3 데이터(D1, D3)를 제1 메모리 집적 회로(MEM1)의 제1 타겟 어드레스(TADD1)에 저장하고 제6 신호(SIG6)를 발생하여 제2 및 제4 데이터(D2, D4)를 제1 메모리 집적 회로(MEM1)의 제2 타겟 어드레스(TADD2)에 저장할 수 있다.
도12 내지 도 14를 참조하여 데이터 구조와 관련된 데이터 프로세스가 분산되어 수행되는 실시예들을 도시하였으나, 상기 실시예들은 본 발명의 기술적 사상의 이해를 위한 것이며 본 발명의 기술적 사상은 다양한 데이터 프로세스에 널리 이용될 수 있다.
도 15는 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 이미지 신호 처리(image signal processing)를 설명하기 위한 도면이다.
도 15를 참조하면, 이미지 센서에 의해 센싱된 하나의 프레임 데이터에 상응하는 데이터(P1, P2, P3, P4)가 소스 신호(SIGS)로서 글로벌 프로세서(GP)에 제공될 수 있다. 글로벌 프로세서(GP)는 글로벌 서브 프로세스를 수행하여 그 결과인 복수의 신호들(SIG1~SIG4)을 제공할 수 있다. 도 15에는 하나의 프레임 데이터가 4개의 부분 데이터들(P1~P4)로 분할되는 예가 도시되어 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니며 글로벌 프로세서(GP)는 하나의 프레임 데이터를 다양한 개수의 부분 데이터들로 분할할 수 있다. 일 실시예에서, 글로벌 프로세서(GP)는 H.264 표준에 따른 매크로블록들, 슬라이스들과 같은 기준에 따라서 부분 데이터들(P1~P4)을 제공할 수 있다.
글로벌 서브 프로세스의 결과인 제1 내지 제4 신호들(SIG1~SIG4))은 각각 제1 내지 제4 로컬 프로세서들(LP1~LP4)에 제공되고, 제1 내지 제4 로컬 프로세서들(LP1~LP4)은 각각의 로컬 서브 프로세스를 수행한다. 예를 들어, 제1 내지 제4 로컬 프로세서들(LP1~LP4)가 수행하는 로컬 서브 프로세스는 입력된 부분 데이터들(P1~P4)를 압축 또는 코딩하여 각각의 저장 영역에 저장하는 프로세스일 수 있다. 압축된 부분 데이터들(C1~C4)는 각각 입력되는 부분 데이터(P1~P4)보다 데이터 크기가 감소될 수 있다. 제1 로컬 프로세서(LP1)는 제5 신호(SIG5)를 발생하여 제1 압축 데이터(C1)를 제1 메모리 집적 회로(MEM1)의 제1 타겟 어드레스(TADD1)에 저장하고, 제2 로컬 프로세서(LP2)는 제6 신호(SIG6)를 발생하여 제2 압축 데이터(C2)를 제2 메모리 집적 회로(MEM1)의 제2 타겟 어드레스(TADD2)에 저장하고, 제3 로컬 프로세서(LP3)는 제7 신호(SIG7)를 발생하여 제3 압축 데이터(C3)를 제3 메모리 집적 회로(MEM3)의 제3 타겟 어드레스(TADD3)에 저장하고, 제4 로컬 프로세서(LP4)는 제8 신호(SIG8)를 발생하여 제4 압축 데이터(C4)를 제4 메모리 집적 회로(MEM4)의 제4 타겟 어드레스(TADD4)에 저장할 수 있다.
도 16은 본 발명의 실시예들에 따른 적층형 메모리 장치가 데이터 프로세스의 일 예로서 수행하는 디스플레이 데이터 처리(display data processing)를 설명하기 위한 도면이다.
도 16을 참조하면, 각각의 메모리 반도체 다이의 내부에서 메모리 집적 회로로부터 데이터가 독출되어 로컬 프로세서로 제공될 수 있다. 예를 들어, 제1 메모리 반도체 다이에서는 제1 메모리 집적 회로(MEM1)의 제1 소스 어드레스(SADD1)의 제1 데이터(C1)가 독출되어 제1 신호(SIG1)로서 제1 로컬 프로세서(LP1)에 전달되고, 제2 메모리 반도체 다이에서는 제2 메모리 집적 회로(MEM2)의 제2 소스 어드레스(SADD2)의 제2 데이터(C2)가 독출되어 제2 신호(SIG2)로서 제2 로컬 프로세서(LP2)에 전달되고, 제3 메모리 반도체 다이에서는 제3 메모리 집적 회로(MEM3)의 제3 소스 어드레스(SADD3)의 제3 데이터(C3)가 독출되어 제3 신호(SIG3)로서 제3 로컬 프로세서(LP3)에 전달되고, 제4 메모리 반도체 다이에서는 제4 메모리 집적 회로(MEM4)의 제4 소스 어드레스(SADD4)의 제4 데이터(C4)가 독출되어 제4 신호(SIG4)로서 제4 로컬 프로세서(LP4)에 전달될 수 있다. 제1 내지 제4 로컬 프로세서들(LP1~LP4)은 각각 로컬 서브 프로세스를 수행하여 상기 로컬 서브 프로세스의 결과인 제5 내지 제8 신호들(SIG5~SIG8)을 각각 제공할 수 있다. 예를 들어, 제1 내지 제4 데이터(C1~C4)는 전술한 바와 같이 하나의 프레임 데이터에 상응하는 압축된 부분 데이터들이고, 상기 로컬 서브 프로세스는 압축된 부분 데이터들(C1~C4)을 압축 해제 또는 디코딩하여 디코딩된 부분 데이터들(P1~P4)을 제공하는 데이터 디코딩 프로세스일 수 있다.
로컬 서브 프로세스의 결과인 제5 내지 제8 신호들(SIG5~SIG8)은 글로벌 프로세서(GP)로 제공되고, 글로벌 프로세서(GP)는 제5 내지 제8 신호들(SIG5~SIG8)에 기초하여 글로벌 서브 프로세스를 수행할 수 있다. 예를 들어, 글로벌 프로세서(GP)가 수행하는 글로벌 서브 프로세스는 입력된 부분 데이터들(P1~P4)을 병합하여 디스플레이 포맷에 적합한 디스플레이 신호(SIGD)를 발생하여 디스플레이 장치에 제공하는 프로세스일 수 있다.
도 15 및 도 16의 실시예들에서, 제1 내지 제4 로컬 프로세서들(LP1~LP4)은 동일한 구성을 가질 수 있고, 제1 내지 제4 로컬 프로세서들(LP1~LP4)의 로컬 서브 프로세스는 동시에 병렬적으로 수행될 수 있다. 또한 제1 내지 제4 로컬 프로세서들(LP1~LP4)의 각각은 로컬 서브 프로세스의 수행을 위해 동일한 메모리 반도체 다이의 메모리 집적 회로들(MEM1~MEM4)에 각각 액세스할 수 있다. 따라서, 반도체 다이들 사이의 빈번한 데이터 및/또는 제어 신호의 교환 없이 로컬 서브 프로세스를 수행함으로써 대역폭의 감소에 따라 전력 소모를 감소할 수 있다.
도 17은 본 발명의 실시예들에 따른 적층형 메모리 장치를 나타내는 분리 사시도이다.
도 17의 적층형 메모리 장치(1000a)는 도 1의 시스템(10)에 포함된 적층형 메모리 장치(1000)와 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 1의 적층형 메모리 장치(1000)와 비교하여, 도 17의 적층형 메모리 장치(1000a)는 상기 데이터 프로세스와 관련된 데이터를 임시 저장하는 버퍼 메모리(BF)(1120)를 더 포함할 수 있다. 버퍼 메모리(1120)를 이용하여 글로벌 프로세서(GP) 및 로컬 프로세서들(LP1, LP2)의 피연산 데이터 및 결과 데이터들이 임시적으로 저장될 수 있다. 버퍼 메모리(1120)는 글로벌 프로세서(GP)에 의한 액세스 시간이 메모리 집적 회로들(MEM1, MEM2)의 액세스 시간보다 짧도록 구현될 수 있다. 또한, 버퍼 메모리(1120)는 전술한 호스트 장치와 같은 외부 장치로부터 직접 액세스될 수 있는 구성을 가질 수 있다. 이러한 버퍼 메모리(1120)를 이용하여 적층형 메모리 장치(1000a) 및 이를 포함하는 시스템의 동작 속도를 증가하고 전력소모를 감소할 수 있다.
도 18, 도 19 및 도 20은 본 발명의 실시예들에 따른 적층형 메모리 장치에서 데이터 흐름의 예들을 설명하기 위한 도면들이다.
도 18을 참조하면, 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)가 동시에 또는 병렬적으로 각각의 로컬 서브 프로세스를 수행하고 글로벌 프로세서(GP)는 이러한 로컬 서브 프로세스들의 결과들에 기초하여 글로벌 서브 프로세스를 수행할 수 있다.
제1 선택부(M1)는 제1 메모리 집적 회로(MEM1)로부터 제공되는 내부 데이터 및 메모리 인터페이스(MIF)를 통하여 외부 장치로부터 제공되는 외부 데이터 중 적어도 하나를 선택하여 제1 신호(SIG1)로서 제1 로컬 프로세서(LP1)에 제공한다. 제2 선택부(M2)는 제2 메모리 집적 회로(MEM2)로부터 제공되는 내부 데이터 및 메모리 인터페이스(MIF)를 통하여 외부 장치로부터 제공되는 외부 데이터 중 적어도 하나를 선택하여 제2 신호(SIG2)로서 제2 로컬 프로세서(LP2)에 제공한다. 제1 로컬 프로세서(LP1) 및 제2 로컬 프로세서(LP2)는 동시에 또는 병렬적으로 각각의 로컬 서브 프로세스를 수행하고 글로벌 프로세서(GP)는 로컬 서브 프로세스 결과들에 상응하는 제3 신호(SIG3) 및 제4 신호(SIG4)에 기초하여 글로벌 서브 프로세스를 수행할 수 있다. 제3 선택부(M3)는 글로벌 서브 프로세스의 결과, 즉 데이터 프로세스의 결과인 제5 신호(SIG5)를 버퍼 메모리(BF), 타겟 메모리 집적 회로(MEMT) 및 외부 장치(즉, 메모리 인터페이스(MIF) 중 하나로 선택적으로 출력할 수 있다.
도 19를 참조하면, 로컬 프로세서(LP)가 먼저 로컬 서브 프로세스를 수행하고 글로벌 프로세서(GP)는 이러한 로컬 서브 프로세스의 결과에 기초하여 글로벌 서브 프로세스를 수행할 수 있다.
제1 선택부(M1)는 소스 메모리 집적 회로(MEMㄴ)로부터 제공되는 내부 데이터 및 메모리 인터페이스(MIF)를 통하여 외부 장치로부터 제공되는 외부 데이터 중 적어도 하나를 선택하여 제1 신호(SIG1)로서 로컬 프로세서(LP)에 제공한다. 로컬 프로세서(LP)는 로컬 서브 프로세스를 수행하고 글로벌 프로세서(GP)는 로컬 서브 프로세스의 결과에 상응하는 제2 신호(SIG2)에 기초하여 글로벌 서브 프로세스를 수행할 수 있다. 제2 선택부(M2)는 글로벌 서브 프로세스의 결과, 즉 데이터 프로세스의 결과인 제3 신호(SIG5)를 버퍼 메모리(BF), 타겟 메모리 집적 회로(MEMT) 및 외부 장치(즉, 메모리 인터페이스(MIF) 중 하나로 선택적으로 출력할 수 있다.
도 20을 참조하면, 글로벌 프로세서(GP)가 먼저 글로벌 서브 프로세스를 수행하고 로컬 프로세서(LP)는 이러한 글로벌 서브 프로세스의 결과에 기초하여 로컬 서브 프로세스를 수행할 수 있다.
제1 선택부(M1)는 소스 메모리 집적 회로(MEMS)로부터 제공되는 내부 데이터 및 메모리 인터페이스(MIF)를 통하여 외부 장치로부터 제공되는 외부 데이터 중 적어도 하나를 선택하여 제1 신호(SIG1)로서 글로벌 프로세서(GP)에 제공한다. 글로벌 프로세서(GP)는 글로벌 서브 프로세스를 수행하고 로컬 프로세서(LP)는 글로벌 서브 프로세스의 결과에 상응하는 제2 신호(SIG2)에 기초하여 로컬 서브 프로세스를 수행할 수 있다. 제2 선택부(M2)는 로컬 서브 프로세스의 결과, 즉 데이터 프로세스의 결과인 제3 신호(SIG5)를 버퍼 메모리(BF), 타겟 메모리 집적 회로(MEMT) 및 외부 장치(즉, 메모리 인터페이스(MIF) 중 하나로 선택적으로 출력할 수 있다.
도 21은 본 발명의 실시예들에 따른 적층형 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(3000)은 어플리케이션 프로세서(3100), 통신(Connectivity)부(3200), 메모리 장치(3300), 비휘발성 메모리 장치(3400), 사용자 인터페이스(3500) 및 파워 서플라이(3600)를 포함한다.
어플리케이션 프로세서(3100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신부(3200)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 메모리 장치(3300)는 어플리케이션 프로세서(3100)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(3300)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 비휘발성 메모리 장치(3400)는 모바일 시스템(3000)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 사용자 인터페이스(3500)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(3600)는 모바일 시스템(3000)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(3000)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
메모리 장치(3300) 및/또는 비휘발성 메모리 장치(3400)는 도 1 내지 도 20을 참조하여 전술한 바와 같은 적층형 구조로서 구현될 수 있다. 적층형 구조는 글로벌 프로세서(GP)가 형성되는 로직 반도체 다이 및 로컬 프로세서(LP)가 형성되는 적어도 하나의 메모리 반도체 다이를 포함한다.
글로벌 프로세서(GP) 및 로컬 프로세서(LP) 소프트 웨어, 하드웨어 또는 이들의 조합으로 구현될 수 있다. 특히, 전술한 글로벌 프로세서(GP) 및 로컬 프로세서(LP)의 프로세싱 유닛들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법은, 메모리 집약적(memory-intensive) 또는 데이터 집약적(data-intensive)인 데이터 프로세스를 로직 반도체 다이의 글로벌 프로세서와 메모리 반도체 다이의 로컬 프로세서에 의해 분산하여 수행함으로써 데이터의 프로세스 및 액세스(기입 및 독출)를 효율적으로 통합하여 지연시간 및 전력 소모를 감소할 수 있다. 또한, 본 발명의 실시예들에 따른 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법은 호스트 장치와 같은 외부 장치가 수행하여야 하는 데이터 프로세스를 상기 적층형 메모리 장치의 상기 글로벌 프로세서 및 상기 로컬 프로세서에서 분산 수행함으로써 상기 외부 장치와 상기 적층형 메모리 장치 사이에 교신되는 데이터의 대역폭을 감소하여 지연시간 및 전력소모를 감소할 수 있다. 또한, 본 발명의 실시예들에 따른 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법은, 외부 장치가 처리하여야 하는 데이터 프로세스를 상기 적층형 메모리 장치에 오프로드(offload)함으로써 상기 외부 장치가 다른 태스크를 신속하게 수행하도록 허용하여 시스템의 전반적인 성능을 향상 시킬 수 있다.
본 발명의 실시예들은 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 적어도 하나의 로직 반도체 다이(logic semiconductor die);
    상기 로직 반도체 다이 위에 적층되는 복수의 메모리 반도체 다이(memory semiconductor die)들;
    상기 로직 반도체 다이 및 상기 메모리 반도체 다이들을 전기적으로 연결하는 실리콘 관통 전극들;
    상기 로직 반도체 다이에 형성되고 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행하는 글로벌 프로세서;
    상기 메모리 반도체 다이들에 각각 형성되고 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행하는 복수의 로컬 프로세서들; 및
    상기 메모리 반도체 다이들에 각각 형성되고 상기 데이터 프로세스에 관련된 데이터를 저장하는 복수의 메모리 집적 회로들을 포함하고,
    상기 복수의 메모리 집적 회로들의 각각은, 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 독출 및 기입을 포함하는 액세스를 수행하는 주변 회로들을 포함하고,
    상기 글로벌 프로세서 및 상기 로컬 프로세서는 외부 장치를 대신하여 상기 데이터 프로세스를 상기 로직 반도체 다이 및 상기 메모리 반도체 다이에서 분산하여 수행하고,
    상기 로컬 프로세서는 상기 글로벌 서브 프로세스의 결과에 기초하여 상기 로컬 서브 프로세스를 수행하거나, 상기 글로벌 프로세서는 상기 로컬 서브 프로세스의 결과에 기초하여 상기 글로벌 서브 프로세스를 수행하고,
    상기 데이터 프로세스 및 상기 액세스를 통합하여 수행하는 적층형 메모리 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 글로벌 프로세서는 상기 외부 장치로부터 제공되는 외부 데이터 및 상기 메모리 집적 회로로부터 제공되는 내부 데이터 중 적어도 하나에 기초하여 상기 글로벌 서브 프로세스를 수행하고,
    상기 로컬 프로세서는 상기 글로벌 서브 프로세스의 결과에 기초하여 상기 로컬 서브 프로세스를 수행하는 것을 특징으로 하는 적층형 메모리 장치.
  4. 제3 항에 있어서,
    상기 글로벌 프로세서는 상기 외부 장치로부터 제공되는 외부 데이터에 기초하여 상기 글로벌 서브 프로세스를 수행하고,
    상기 로컬 프로세서는 로컬 서브 프로세스의 결과를 상기 메모리 집적 회로에 저장하는 것을 특징으로 하는 적층형 메모리 장치.
  5. 제3 항에 있어서,
    상기 글로벌 서브 프로세스의 결과는 상기 메모리 집적 회로에 액세스하기 위한 어드레스이고,
    상기 로컬 프로세서는 상기 어드레스에 기초하여 상기 로컬 서브 프로세스에 필요한 데이터를 위해 상기 메모리 집적 회로에 액세스하는 것을 특징으로 하는 적층형 메모리 장치.
  6. 제1 항에 있어서,
    상기 로컬 프로세서는 상기 외부 장치로부터 제공되는 외부 데이터 및 상기 메모리 집적 회로로부터 제공되는 내부 데이터 중 적어도 하나에 기초하여 상기 로컬 서브 프로세스를 수행하고,
    상기 글로벌 프로세서는 상기 로컬 서브 프로세스의 결과에 기초하여 상기 글로벌 서브 프로세스를 수행하는 것을 특징으로 하는 적층형 메모리 장치.
  7. 제6 항에 있어서,
    상기 로컬 프로세서는 상기 메모리 집적 회로로부터 제공되는 내부 데이터에 기초하여 상기 로컬 서브 프로세스를 수행하고,
    상기 글로벌 프로세서는 상기 글로벌 서브 프로세스의 결과를 상기 외부 장치로 제공하는 것을 특징으로 하는 적층형 메모리 장치.
  8. 제1 항에 있어서,
    상기 글로벌 프로세서는,
    상기 외부 장치로부터 제공되는 외부 데이터 및 상기 메모리 집적 회로로부터 제공되는 내부 데이터 중 적어도 하나를 선택하여 제공하는 선택부; 및
    상기 선택부의 출력에 기초하여 상기 메모리 집적 회로에 액세스하기 위한 어드레스를 발생하는 산술 논리 유닛(ALU, arithmetic logic unit)을 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  9. 제8 항에 있어서,
    상기 로컬 프로세서는,
    상기 글로벌 프로세서로부터 제공되는 상기 어드레스에 기초하여 상기 메모리 집적 회로에 저장된 데이터의 구조(structure)를 변경하는 것을 특징으로 하는 적층형 메모리 장치.
  10. 제1 항에 있어서,
    상기 글로벌 프로세서에 의해 수행되는 상기 글로벌 서브 프로세스는 상기 데이터 프로세스의 종류에 따라서 가변되는 것을 특징으로 하는 적층형 메모리 장치.
  11. 제10 항에 있어서,
    상기 글로벌 프로세서는,
    서로 다른 프로세스들을 각각 수행하는 복수의 프로세싱 유닛들;
    제1 선택 신호에 응답하여 복수의 입력 신호들 중에서 상기 프로세싱 유닛들의 입력을 선택하는 입력 선택부;
    제2 선택 신호에 응답하여 상기 프로세싱 유닛들의 출력들 중에서 출력 신호를 선택하는 출력 선택부; 및
    상기 데이터 프로세스의 종류에 기초하여 상기 제1 선택 신호 및 상기 제2 선택 신호를 발생하는 선택 제어기를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  12. 제1 항에 있어서,
    상기 로컬 프로세서에 의해 수행되는 상기 로컬 서브 프로세스는 상기 데이터 프로세스의 종류에 관계 없이 고정되는 것을 특징으로 하는 적층형 메모리 장치.
  13. 제1 항에 있어서,
    상기 로컬 프로세서는,
    독출 어드레스에 응답하여 상기 메모리 집적 회로로부터 제공되는 독출 데이터를 기준 데이터와 비교하는 비교기를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  14. 제1 항에 있어서,
    상기 로컬 프로세서에 의해 수행되는 상기 로컬 서브 프로세스는 상기 메모리 반도체 다이들 중 적어도 두 개의 메모리 반도체 다이들에 대해 동일한 것을 특징으로 하는 적층형 메모리 장치.
  15. 제1 항에 있어서,
    상기 로컬 프로세서에 의해 수행되는 상기 로컬 서브 프로세스는 상기 메모리 반도체 다이들 중 적어도 두 개의 메모리 반도체 다이들에 대해 동시에 수행되는 것을 특징으로 하는 적층형 메모리 장치.
  16. 제1 항에 있어서,
    상기 로컬 프로세서에 의해 수행되는 상기 로컬 서브 프로세스는 상기 메모리 반도체 다이들 중 적어도 두 개의 메모리 반도체 다이들에 대해 서로 다른 것을 특징으로 하는 적층형 메모리 장치.
  17. 제1 항에 있어서,
    상기 로직 반도체 다이는 상기 메모리 반도체 다이의 상기 메모리 집적 회로와 동일한 구조의 메모리 집적 회로를 더 포함하는 것을 특징으로 하는 적층형 메모리 장치
  18. 제1 항에 있어서,
    상기 로직 반도체 다이는 상기 데이터 프로세스와 관련된 데이터를 임시 저장하는 버퍼 메모리를 더 포함하고,
    상기 버퍼 메모리, 상기 메모리 집적 회로 및 외부 장치 중 하나로 상기 데이터 프로세스의 결과를 선택적으로 출력하는 것을 특징으로 하는 적층형 메모리 장치.
  19. 베이스 기판;
    상기 베이스 기판 위에 적층되고 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행하는 글로벌 프로세서를 포함하는 적어도 하나의 로직 반도체 다이(logic semiconductor die): 및
    상기 로직 반도체 위에 적층되고, 상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행하는 로컬 프로세서 및 상기 데이터 프로세스에 관련된 데이터를 저장하는 메모리 집적 회로를 각각 포함하는 복수의 메모리 반도체 다이(memory semiconductor die)들을 포함하고,
    상기 로직 반도체 다이와 상기 복수의 반도체 다이들은 실리콘 관통 전극들을 통해 전기적으로 연결되고,
    상기 메모리 집적 회로는, 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 독출 및 기입을 포함하는 액세스를 수행하는 주변 회로들을 포함하고,
    상기 글로벌 프로세서 및 상기 로컬 프로세서는 외부 장치를 대신하여 상기 데이터 프로세스를 상기 로직 반도체 다이 및 상기 메모리 반도체 다이에서 분산하여 수행하고,
    상기 로컬 프로세서는 상기 글로벌 서브 프로세스의 결과에 기초하여 상기 로컬 서브 프로세스를 수행하거나, 상기 글로벌 프로세서는 상기 로컬 서브 프로세스의 결과에 기초하여 상기 글로벌 서브 프로세스를 수행하고,
    상기 데이터 프로세스 및 상기 액세스를 통합하여 수행하는 메모리 칩.
  20. 데이터 프로세스의 일부에 해당하는 글로벌 서브 프로세스를 수행하는 글로벌 프로세서를 포함하는 적어도 하나의 로직 반도체 다이(logic semiconductor die): 및
    상기 데이터 프로세스의 다른 일부에 해당하는 로컬 서브 프로세스를 수행하는 로컬 프로세서 및 상기 데이터 프로세스에 관련된 데이터를 저장하는 메모리 집적 회로를 각각 포함하고 수직으로 적층되는 복수의 메모리 반도체 다이(memory semiconductor die)들을 포함하고,
    상기 메모리 집적 회로는, 메모리 셀 어레이 및 상기 메모리 셀 어레이에 대한 독출 및 기입을 포함하는 액세스를 수행하는 주변 회로들을 포함하고,
    상기 글로벌 프로세서 및 상기 로컬 프로세서는 외부 장치를 대신하여 상기 데이터 프로세스를 상기 로직 반도체 다이 및 상기 메모리 반도체 다이에서 분산하여 수행하고,
    상기 로컬 프로세서는 상기 글로벌 서브 프로세스의 결과에 기초하여 상기 로컬 서브 프로세스를 수행하거나, 상기 글로벌 프로세서는 상기 로컬 서브 프로세스의 결과에 기초하여 상기 글로벌 서브 프로세스를 수행하고,
    상기 데이터 프로세스 및 상기 액세스를 통합하여 수행하는 적층형 메모리 장치.
KR1020160094646A 2016-07-26 2016-07-26 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법 KR102467698B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020160094646A KR102467698B1 (ko) 2016-07-26 2016-07-26 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
DE102017112326.1A DE102017112326B4 (de) 2016-07-26 2017-06-06 Gestapelte Speichervorrichtung und Speicherchip mit demselben
US15/617,450 US10331354B2 (en) 2016-07-26 2017-06-08 Stacked memory device and a memory chip including the same
TW106119431A TWI760342B (zh) 2016-07-26 2017-06-12 堆疊記憶體元件以及記憶體元件
CN201710617027.9A CN107657977B (zh) 2016-07-26 2017-07-26 堆叠式存储器件和包括其的存储芯片
US16/418,502 US10768824B2 (en) 2016-07-26 2019-05-21 Stacked memory device and a memory chip including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160094646A KR102467698B1 (ko) 2016-07-26 2016-07-26 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20180011991A KR20180011991A (ko) 2018-02-05
KR102467698B1 true KR102467698B1 (ko) 2022-11-16

Family

ID=60950954

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160094646A KR102467698B1 (ko) 2016-07-26 2016-07-26 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법

Country Status (5)

Country Link
US (2) US10331354B2 (ko)
KR (1) KR102467698B1 (ko)
CN (1) CN107657977B (ko)
DE (1) DE102017112326B4 (ko)
TW (1) TWI760342B (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101208960B1 (ko) * 2010-11-26 2012-12-06 에스케이하이닉스 주식회사 반도체 장치 및 이의 테스트 방법
KR102467698B1 (ko) 2016-07-26 2022-11-16 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
KR102512754B1 (ko) * 2018-03-30 2023-03-23 삼성전자주식회사 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치
KR102587648B1 (ko) * 2018-07-23 2023-10-11 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 적층형 메모리 장치의 테스트 방법
KR102605205B1 (ko) * 2018-07-25 2023-11-24 에스케이하이닉스 주식회사 메모리 장치 및 프로세싱 시스템
KR102653837B1 (ko) * 2018-07-27 2024-04-02 에스케이하이닉스 주식회사 메모리 모듈 및 데이터 처리 시스템
US10817420B2 (en) * 2018-10-30 2020-10-27 Arm Limited Apparatus and method to access a memory location
US11222884B2 (en) * 2018-11-28 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Layout design methodology for stacked devices
JP7487213B2 (ja) 2019-04-15 2024-05-20 長江存儲科技有限責任公司 プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法
JP7197719B2 (ja) 2019-04-15 2022-12-27 長江存儲科技有限責任公司 半導体デバイス及び方法
CN110731012B (zh) 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
CN110720143B (zh) 2019-04-30 2021-01-29 长江存储科技有限责任公司 具有处理器和nand闪存的键合半导体器件及其形成方法
KR20210034784A (ko) * 2019-09-23 2021-03-31 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 그 제조 방법
KR20210092467A (ko) * 2020-01-16 2021-07-26 삼성전자주식회사 로컬 프로세서와 글로벌 프로세서를 포함하는 메모리 다이, 메모리 장치, 및 전자 장치
KR20220037142A (ko) * 2020-09-17 2022-03-24 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 시스템
KR102439286B1 (ko) * 2020-12-07 2022-08-31 연세대학교 산학협력단 스택형 하이브리드 메모리 장치 및 이의 데이터 스왑 방법
TWI774272B (zh) * 2021-03-15 2022-08-11 瑞昱半導體股份有限公司 影像顯示系統、影像處理電路與面板驅動方法
CN113517271A (zh) * 2021-05-20 2021-10-19 浙江毫微米科技有限公司 一种带有堆叠存储器的集成电路结构
US20230275068A1 (en) * 2022-02-28 2023-08-31 Nvidia Corporation Memory stacked on processor for high bandwidth
CN117915670B (zh) * 2024-03-14 2024-07-05 上海芯高峰微电子有限公司 一种存算一体的芯片结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050134308A1 (en) * 2003-12-22 2005-06-23 Sanyo Electric Co., Ltd. Reconfigurable circuit, processor having reconfigurable circuit, method of determining functions of logic circuits in reconfigurable circuit, method of generating circuit, and circuit
US20100020583A1 (en) * 2008-07-25 2010-01-28 Kang Uk-Song Stacked memory module and system
US20130294184A1 (en) * 2011-12-23 2013-11-07 Joon-Sung Yang Self-repair logic for stacked memory architecture
US20150155876A1 (en) * 2012-08-06 2015-06-04 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE9002558D0 (sv) * 1990-08-02 1990-08-02 Carlstedt Elektronik Ab Processor
US7310257B2 (en) * 2005-11-10 2007-12-18 Micron Technology, Inc. Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells
KR100882484B1 (ko) * 2007-04-10 2009-02-09 삼성전자주식회사 에러 검출 기능을 가지는 반도체 메모리 장치, 이를 구비한메모리 시스템 및 반도체 메모리 장치의 데이터 출력 방법
US8698321B2 (en) * 2009-10-07 2014-04-15 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9627357B2 (en) * 2011-12-02 2017-04-18 Intel Corporation Stacked memory allowing variance in device interconnects
CN103946981B (zh) * 2011-12-02 2016-11-09 英特尔公司 具有提供偏移互连的接口的堆叠式存储器
TWI456739B (zh) * 2011-12-13 2014-10-11 Nat Univ Tsing Hua 三維記憶體晶片之控制結構
KR20130070249A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 시스템 집적회로
CN104025066B (zh) * 2011-12-29 2018-07-24 英特尔公司 用于能量高效计算的异构存储器晶片堆叠
US9569402B2 (en) * 2012-04-20 2017-02-14 International Business Machines Corporation 3-D stacked multiprocessor structure with vertically aligned identical layout operating processors in independent mode or in sharing mode running faster components
US10079044B2 (en) * 2012-12-20 2018-09-18 Advanced Micro Devices, Inc. Processor with host and slave operating modes stacked with memory
US9804996B2 (en) 2012-12-21 2017-10-31 Advanced Micro Devices, Inc. Computation memory operations in a logic layer of a stacked memory
CN107093440B (zh) * 2012-12-27 2021-10-01 英特尔公司 用于降低动态功率和峰值电流的sram位线和写入辅助装置与方法及双输入电平移位器
KR20140137668A (ko) * 2013-05-23 2014-12-03 삼성전자주식회사 적층된 칩들을 포함하는 반도체 패키지 및 그 제조 방법
US9336144B2 (en) * 2013-07-25 2016-05-10 Globalfoundries Inc. Three-dimensional processing system having multiple caches that can be partitioned, conjoined, and managed according to more than one set of rules and/or configurations
KR102192546B1 (ko) * 2014-04-22 2020-12-18 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101731241B1 (ko) 2015-02-02 2017-05-02 주은유브이텍 주식회사 자외선 조사 장치
KR102467698B1 (ko) 2016-07-26 2022-11-16 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050134308A1 (en) * 2003-12-22 2005-06-23 Sanyo Electric Co., Ltd. Reconfigurable circuit, processor having reconfigurable circuit, method of determining functions of logic circuits in reconfigurable circuit, method of generating circuit, and circuit
US20100020583A1 (en) * 2008-07-25 2010-01-28 Kang Uk-Song Stacked memory module and system
US20130294184A1 (en) * 2011-12-23 2013-11-07 Joon-Sung Yang Self-repair logic for stacked memory architecture
US20150155876A1 (en) * 2012-08-06 2015-06-04 Advanced Micro Devices, Inc. Die-stacked memory device with reconfigurable logic

Also Published As

Publication number Publication date
TW201804332A (zh) 2018-02-01
CN107657977A (zh) 2018-02-02
US10331354B2 (en) 2019-06-25
US10768824B2 (en) 2020-09-08
CN107657977B (zh) 2022-04-19
US20190272100A1 (en) 2019-09-05
US20180032252A1 (en) 2018-02-01
TWI760342B (zh) 2022-04-11
DE102017112326B4 (de) 2020-12-24
DE102017112326A1 (de) 2018-02-01
KR20180011991A (ko) 2018-02-05

Similar Documents

Publication Publication Date Title
KR102467698B1 (ko) 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
CN109560078B (zh) 堆叠式存储器装置、包括其的存储器***及操作方法
US10410685B2 (en) Memory device for performing internal process and operating method thereof
US10002668B2 (en) Memory device, memory module, and memory system
KR102387977B1 (ko) 적어도 두 개의 채널들을 통해 시스템 온 칩과 통신하는 메모리 장치, 이를 포함하는 전자 장치, 그리고 전자 장치의 동작 방법
US9747959B2 (en) Stacked memory devices, and memory packages and memory systems having the same
KR102453542B1 (ko) 스킵 연산 모드를 지원하는 메모리 장치 및 그 동작 방법
JP6373559B2 (ja) メモリ装置及びメモリ装置の動作方法
US9830083B2 (en) Memory chip, memory system, and method of accessing the memory chip
US9891856B2 (en) Memory address remapping system, device and method of performing address remapping operation
US11474950B2 (en) Memory controller including plurality of address mapping tables, system on chip, and electronic device
JP2018152112A (ja) メモリ装置及びメモリ装置の動作方法
JP6710689B2 (ja) 最小限のパッケージングの複雑性で異なる外部メモリタイプをサポートするための共通のダイ
US11281397B2 (en) Stacked memory device performing function-in-memory (FIM) operation and method of operating the same
KR102345539B1 (ko) 내부 프로세스를 수행하는 메모리 장치 및 그 동작방법
CN117497029A (zh) 包括存储器管芯堆叠的半导体封装

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right