JP2758504B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置、主
としてダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭと略す）に関連したものである。
としてダイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭと略す）に関連したものである。
【０００２】
【従来の技術】図６(a) は従来のＤＲＡＭの要部構成図
を示すものである。同図において、１は情報を蓄える記
憶素子（メモリセル）、２，２′は記憶素子１から読み
出した信号電荷を転送するビット線、３は特定の記憶素
子１を選択するワード線、４は特定のワード線３を駆動
するローデコーダ回路、６はビット線２，２′を通して
送られてきた微小信号を増幅する感知増幅器（センスア
ンプ）、５は指定された感知増幅器６を選択するための
コラムデコーダ回路、７は感知増幅器６のＮチャネル側
を引き抜き駆動するＮチャネル側感知増幅器駆動線、８
は感知増幅器６のＰチャネル側を引き上げ駆動するＰチ
ャネル側感知増幅器駆動線、９はＮチャネル側感知増幅
器駆動線７を駆動するＮチャネル型感知増幅器駆動用Ｍ
ＯＳトランジスタ、１０はＰチャネル側感知増幅器駆動
線８を駆動するＰチャネル型感知増幅器駆動用ＭＯＳト
ランジスタである。１１は接地線、１２は電源線、ＶSS
は接地線電位、ＶDDは電源線電位である。１３および１
４は感知増幅器６からデータを出力するためのデータ線
である。１６は主増幅器である。
を示すものである。同図において、１は情報を蓄える記
憶素子（メモリセル）、２，２′は記憶素子１から読み
出した信号電荷を転送するビット線、３は特定の記憶素
子１を選択するワード線、４は特定のワード線３を駆動
するローデコーダ回路、６はビット線２，２′を通して
送られてきた微小信号を増幅する感知増幅器（センスア
ンプ）、５は指定された感知増幅器６を選択するための
コラムデコーダ回路、７は感知増幅器６のＮチャネル側
を引き抜き駆動するＮチャネル側感知増幅器駆動線、８
は感知増幅器６のＰチャネル側を引き上げ駆動するＰチ
ャネル側感知増幅器駆動線、９はＮチャネル側感知増幅
器駆動線７を駆動するＮチャネル型感知増幅器駆動用Ｍ
ＯＳトランジスタ、１０はＰチャネル側感知増幅器駆動
線８を駆動するＰチャネル型感知増幅器駆動用ＭＯＳト
ランジスタである。１１は接地線、１２は電源線、ＶSS
は接地線電位、ＶDDは電源線電位である。１３および１
４は感知増幅器６からデータを出力するためのデータ線
である。１６は主増幅器である。
【０００３】図６(b) に記憶素子１の具体回路図を示
す。図６(b)において、１Ａは蓄積容量、１ＢはＭＯＳ
トランジスタである。図７に感知増幅器６の代表的な内
部構成であるＣ−ＭＯＳ型感知増幅器を示す。図７にお
いて、１７，１８はＮチャネル型ＭＯＳトランジスタ、
１９，２０はＰチャネル型ＭＯＳトランジスタ、１５
Ａ，１５Ｂはそれぞれデータ出力用ＭＯＳトランジスタ
である。
す。図６(b)において、１Ａは蓄積容量、１ＢはＭＯＳ
トランジスタである。図７に感知増幅器６の代表的な内
部構成であるＣ−ＭＯＳ型感知増幅器を示す。図７にお
いて、１７，１８はＮチャネル型ＭＯＳトランジスタ、
１９，２０はＰチャネル型ＭＯＳトランジスタ、１５
Ａ，１５Ｂはそれぞれデータ出力用ＭＯＳトランジスタ
である。
【０００４】つぎに図６および図７を用いて、従来のＤ
ＲＡＭの動作を説明する。ローデコーダ回路４によって
１本のワード線３が選択される。これによって、このワ
ード線３に接続された記憶素子１のデータが例えばビッ
ト線２に出力される。この結果、ビット線２と２′間に
微小な電位差が発生し、これを感知増幅器６が増幅す
る。この増幅されたデータは、図７中のデータ出力用ト
ランジスタ１５Ａ，１５Ｂを介してデータ線１３，１４
を通り、さらに主増幅器１６によって増幅されチップ外
に出力される。
ＲＡＭの動作を説明する。ローデコーダ回路４によって
１本のワード線３が選択される。これによって、このワ
ード線３に接続された記憶素子１のデータが例えばビッ
ト線２に出力される。この結果、ビット線２と２′間に
微小な電位差が発生し、これを感知増幅器６が増幅す
る。この増幅されたデータは、図７中のデータ出力用ト
ランジスタ１５Ａ，１５Ｂを介してデータ線１３，１４
を通り、さらに主増幅器１６によって増幅されチップ外
に出力される。
【０００５】この時の動作波形を図８に示す。この図８
において、期間Ａはプリチャージ期間であり、ビット線
２，２′をすべてある一定電位に充電する。期間Ｂはワ
ード線３が駆動され記憶素子１に蓄えられていた信号電
荷が例えばビット線２に読み出され微小な電位差Ｖがビ
ット線２に読み出された時を示す。期間Ｃは感知増幅器
６によって微小な電位差が増幅され、記憶素子１に再書
き込みされる期間である。期間Ｄはつぎの読み出しサイ
クルに備えて、再び全てのビット線２，２′がある一定
電位に充電されるプリチャージ期間である。
において、期間Ａはプリチャージ期間であり、ビット線
２，２′をすべてある一定電位に充電する。期間Ｂはワ
ード線３が駆動され記憶素子１に蓄えられていた信号電
荷が例えばビット線２に読み出され微小な電位差Ｖがビ
ット線２に読み出された時を示す。期間Ｃは感知増幅器
６によって微小な電位差が増幅され、記憶素子１に再書
き込みされる期間である。期間Ｄはつぎの読み出しサイ
クルに備えて、再び全てのビット線２，２′がある一定
電位に充電されるプリチャージ期間である。
【０００６】図８において、実線Ａ1 およびＡ2 はビッ
ト線２，２′の電位波形であり、Ｎチャネル側感知増幅
器駆動線７およびＰチャネル側感知増幅器駆動線８の配
線抵抗が無視できる場合を示している。ところが実際の
場合、それらの配線抵抗は無視できず、Ｎチャネル型感
知増幅器駆動用ＭＯＳトランジスタ９およびＰチャネル
型感知増幅器駆動用ＭＯＳトランジスタ１０から遠い位
置にある対となっているビット線２，２′の場合、一点
鎖線Ｂ1およびＢ2 で示すような電位波形となる。なぜ
なら、例えばＮチャネル側感知増幅器駆動線７は、感知
増幅器６を介して群を構成する多数本のビット線２，
２′の電位を引き抜き、その結果ビット線２，２′の電
位を下げているが、このＮチャネル側感知増幅器駆動線
７が全てのビット線２，２′に共通であるため、Ｎチャ
ネル型感知増幅器駆動用ＭＯＳトランジスタ９から遠い
地点ほどＮチャネル側感知増幅器駆動線７の実際の電位
降下は遅く、その結果感知増幅が遅れるわけである。
ト線２，２′の電位波形であり、Ｎチャネル側感知増幅
器駆動線７およびＰチャネル側感知増幅器駆動線８の配
線抵抗が無視できる場合を示している。ところが実際の
場合、それらの配線抵抗は無視できず、Ｎチャネル型感
知増幅器駆動用ＭＯＳトランジスタ９およびＰチャネル
型感知増幅器駆動用ＭＯＳトランジスタ１０から遠い位
置にある対となっているビット線２，２′の場合、一点
鎖線Ｂ1およびＢ2 で示すような電位波形となる。なぜ
なら、例えばＮチャネル側感知増幅器駆動線７は、感知
増幅器６を介して群を構成する多数本のビット線２，
２′の電位を引き抜き、その結果ビット線２，２′の電
位を下げているが、このＮチャネル側感知増幅器駆動線
７が全てのビット線２，２′に共通であるため、Ｎチャ
ネル型感知増幅器駆動用ＭＯＳトランジスタ９から遠い
地点ほどＮチャネル側感知増幅器駆動線７の実際の電位
降下は遅く、その結果感知増幅が遅れるわけである。
【０００７】この感知増幅の遅れは、半導体記憶装置全
体のアクセスタムの低下をもたらすことになる。以下、
これについて説明する。感知増幅器６で増幅された信号
は、データ線１３，１４を通して主増幅器１６に転送さ
れるが（図６参照）、このとき、主増幅器１６はある一
定の電位差以上でないと正しく増幅しないという性質が
あるため、データ線１３，１４に発生する電圧の時間勾
配によってデータが出力される時刻が異なる。
体のアクセスタムの低下をもたらすことになる。以下、
これについて説明する。感知増幅器６で増幅された信号
は、データ線１３，１４を通して主増幅器１６に転送さ
れるが（図６参照）、このとき、主増幅器１６はある一
定の電位差以上でないと正しく増幅しないという性質が
あるため、データ線１３，１４に発生する電圧の時間勾
配によってデータが出力される時刻が異なる。
【０００８】例えば、図８に示すように、主増幅器１６
の入力電圧のうち高い方がＶH 以上で、かつ低い方がＶ
L 以下である時に、正しく増幅するものと仮定すると、
Ｎチャネル型感知増幅器駆動用ＭＯＳトランジスタ９お
よびＰチャネル型感知増幅器駆動用ＭＯＳトランジスタ
１０に近いビット線２，２′の対ではＮチャネル側感知
増幅器駆動線７およびＰチャネル側感知増幅器駆動線８
の配線抵抗の影響が少なく理想的な状態に近いため、図
８の実線Ａ1 ，Ａ2 のビット線電位変化波形に近く、時
刻Ｔ1 で既に主増幅器１６が正しく作動できることにな
る。他方、Ｎチャネル型感知増幅器駆動用ＭＯＳトラン
ジスタ９およびＰチャネル型感知増幅器駆動用ＭＯＳト
ランジスタ１０から遠いビット線２，２′の対では、先
に述べたように、図８の一点鎖線Ｂ1 ，Ｂ2 で示すよう
な電位変化波形となり、時刻Ｔ2 にならないと正しく主
増幅器１６が作動できないことになる。
の入力電圧のうち高い方がＶH 以上で、かつ低い方がＶ
L 以下である時に、正しく増幅するものと仮定すると、
Ｎチャネル型感知増幅器駆動用ＭＯＳトランジスタ９お
よびＰチャネル型感知増幅器駆動用ＭＯＳトランジスタ
１０に近いビット線２，２′の対ではＮチャネル側感知
増幅器駆動線７およびＰチャネル側感知増幅器駆動線８
の配線抵抗の影響が少なく理想的な状態に近いため、図
８の実線Ａ1 ，Ａ2 のビット線電位変化波形に近く、時
刻Ｔ1 で既に主増幅器１６が正しく作動できることにな
る。他方、Ｎチャネル型感知増幅器駆動用ＭＯＳトラン
ジスタ９およびＰチャネル型感知増幅器駆動用ＭＯＳト
ランジスタ１０から遠いビット線２，２′の対では、先
に述べたように、図８の一点鎖線Ｂ1 ，Ｂ2 で示すよう
な電位変化波形となり、時刻Ｔ2 にならないと正しく主
増幅器１６が作動できないことになる。
【０００９】半導体記憶装置全体では、アクセスタイム
は最悪値で規定されるため、Ｎチャネル側感知増幅器駆
動線７およびＰチャネル側感知増幅器駆動線８の配線抵
抗のため、半導体記憶装置の全体のアクセスタイムが長
くなる。従来例について、６４Ｍビット相当のＤＲＡＭ
を想定して、回路シミュレータ（ＳＰＩＣＥ）を使用し
てシミュレーションを行い、感知増幅器のＮチャネル側
電源線ＶSN（ＶSS側）の線幅ＷALおよびＰチャネル側電
源線ＶSP（ＶDD側）の線幅ＷAL×0.2 と感知増幅遅延時
間ＴD との関係を求めた。その結果を図９に曲線Ｚ1 で
示す。この際、Ｎチャネル側電源線ＶSNおよびＰチャネ
ル側電源線ＶSPの材質はアルミニウム（Ａｌ）で、その
厚さは0.8 μｍとしている。
は最悪値で規定されるため、Ｎチャネル側感知増幅器駆
動線７およびＰチャネル側感知増幅器駆動線８の配線抵
抗のため、半導体記憶装置の全体のアクセスタイムが長
くなる。従来例について、６４Ｍビット相当のＤＲＡＭ
を想定して、回路シミュレータ（ＳＰＩＣＥ）を使用し
てシミュレーションを行い、感知増幅器のＮチャネル側
電源線ＶSN（ＶSS側）の線幅ＷALおよびＰチャネル側電
源線ＶSP（ＶDD側）の線幅ＷAL×0.2 と感知増幅遅延時
間ＴD との関係を求めた。その結果を図９に曲線Ｚ1 で
示す。この際、Ｎチャネル側電源線ＶSNおよびＰチャネ
ル側電源線ＶSPの材質はアルミニウム（Ａｌ）で、その
厚さは0.8 μｍとしている。
【００１０】図９を見ると、感知増幅遅延時間ＴD が８
ns以上と大きく、しかもＮチャネル側電源線ＶSNおよび
Ｐチャネル側電源線ＶSPの線幅が細くなると、急増して
いることが判る。つまり、従来例では、もともと感知増
幅遅延時間ＴD が長い上に、集積度を高めるためにＮチ
ャネル側電源線ＶSNおよびＰチャネル側電源線ＶSPの線
幅を細くすると、感知増幅遅延時間ＴD が極端に長くな
り、高集積化と高速化との両立がきわめてむずかしいも
のである。
ns以上と大きく、しかもＮチャネル側電源線ＶSNおよび
Ｐチャネル側電源線ＶSPの線幅が細くなると、急増して
いることが判る。つまり、従来例では、もともと感知増
幅遅延時間ＴD が長い上に、集積度を高めるためにＮチ
ャネル側電源線ＶSNおよびＰチャネル側電源線ＶSPの線
幅を細くすると、感知増幅遅延時間ＴD が極端に長くな
り、高集積化と高速化との両立がきわめてむずかしいも
のである。
【００１１】
【発明が解決しようとする課題】前記のような従来例の
構成では、感知増幅器のＮチャネル側電源線ＶSNおよび
Ｐチャネル側電源線ＶSPの配線抵抗のため、感知増幅器
の場所によっては大きな感知増幅遅延が発生し、半導体
記憶装置全体のアクセスタイムが長くなるという問題が
あった。また、この感知増幅遅延時間は、高集積化のた
めに感知増幅器のＮチャネル側電源線ＶSNおよびＰチャ
ネル側電源線ＶSPの線幅を細くすると急増し、半導体記
憶装置の高集積化の障害となっていた。
構成では、感知増幅器のＮチャネル側電源線ＶSNおよび
Ｐチャネル側電源線ＶSPの配線抵抗のため、感知増幅器
の場所によっては大きな感知増幅遅延が発生し、半導体
記憶装置全体のアクセスタイムが長くなるという問題が
あった。また、この感知増幅遅延時間は、高集積化のた
めに感知増幅器のＮチャネル側電源線ＶSNおよびＰチャ
ネル側電源線ＶSPの線幅を細くすると急増し、半導体記
憶装置の高集積化の障害となっていた。
【００１２】したがって、この発明の目的は、感知増幅
器へ給電する電源配線の配線抵抗に起因する感知増幅遅
延時間を短くしてアクセスタイムを短くするとともに、
高集積化を可能とする半導体記憶装置を提供することで
ある。
器へ給電する電源配線の配線抵抗に起因する感知増幅遅
延時間を短くしてアクセスタイムを短くするとともに、
高集積化を可能とする半導体記憶装置を提供することで
ある。
【００１３】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、第１の方向に複数の第１の配線群を形成し、
前記第１の方向に交差する第２の方向に複数の第２の配
線群を形成し、前記第１の配線群と前記第２の配線群間
を等電位のもの同士で電気的に接続し、感知増幅器を駆
動する複数の感知増幅器駆動回路を各感知増幅器列に対
してそれぞれ分散配置し、前記複数の感知増幅器駆動回
路に前記第１および第２の配線群の最寄りの箇所から電
源供給したことを特徴とする。
憶装置は、第１の方向に複数の第１の配線群を形成し、
前記第１の方向に交差する第２の方向に複数の第２の配
線群を形成し、前記第１の配線群と前記第２の配線群間
を等電位のもの同士で電気的に接続し、感知増幅器を駆
動する複数の感知増幅器駆動回路を各感知増幅器列に対
してそれぞれ分散配置し、前記複数の感知増幅器駆動回
路に前記第１および第２の配線群の最寄りの箇所から電
源供給したことを特徴とする。
【００１４】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、複数の感知増幅器駆
動回路を、記憶素子領域のワード線の裏打ちをするワー
ド線裏打ち領域をビット線方向に延在させて感知増幅器
列と交差する領域に配置している。 請求項３記載の半導
体記憶装置は、請求項１記載の半導体記憶装置におい
て、複数の感知増幅器駆動回路を、感知増幅器の配置領
域内に配置している。 請求項４記載の半導体記憶装置
は、請求項１記載の半導体記憶装置において、複数の感
知増幅器駆動回路を、記憶素子領域のワード線の電位変
化を速くする手段が配置された領域をビット線方向に延
在させて感知増幅器列と交差する領域に配置している。
請求項５記載の半導体記憶装置は、請求項１記載の半導
体記憶装置において、第１および第２の配線群が少なく
とも接地線および電源線の何れか一方であることを特徴
とする。請求項６記載の半導体記憶装置は、請求項１記
載の半導体記憶装置において、第１および第２の配線群
が記憶素子領域および感知増幅器上に形成されているこ
とを特徴とする。 請求項７記載の半導体記憶装置は、請
求項１または請求項６記載の半導体記憶装置において、
第２の配線群が第１の配線群と絶縁状態で形成され、前
記第１の配線群と前記第２の配線群間を等電位のもの同
士でスルーホール部を介して電気的に接続したことを特
徴とする。 請求項８記載の半導体記憶装置は、請求項１
記載の半導体記憶装置において、第１の配線群を感知増
幅器列の方向と同一方向に形成し、複数の感知増幅器駆
動回路に前記第１の配線群の最寄りの箇所から電源供給
したことを特徴とする。 請求項９記載の半導体記憶装置
は、請求項１または請求項８記載の半導体記憶装置にお
いて、複数の感知増幅器駆動回路が共通の感知増幅器駆
動線に接続されていることを特徴とする。
１記載の半導体記憶装置において、複数の感知増幅器駆
動回路を、記憶素子領域のワード線の裏打ちをするワー
ド線裏打ち領域をビット線方向に延在させて感知増幅器
列と交差する領域に配置している。 請求項３記載の半導
体記憶装置は、請求項１記載の半導体記憶装置におい
て、複数の感知増幅器駆動回路を、感知増幅器の配置領
域内に配置している。 請求項４記載の半導体記憶装置
は、請求項１記載の半導体記憶装置において、複数の感
知増幅器駆動回路を、記憶素子領域のワード線の電位変
化を速くする手段が配置された領域をビット線方向に延
在させて感知増幅器列と交差する領域に配置している。
請求項５記載の半導体記憶装置は、請求項１記載の半導
体記憶装置において、第１および第２の配線群が少なく
とも接地線および電源線の何れか一方であることを特徴
とする。請求項６記載の半導体記憶装置は、請求項１記
載の半導体記憶装置において、第１および第２の配線群
が記憶素子領域および感知増幅器上に形成されているこ
とを特徴とする。 請求項７記載の半導体記憶装置は、請
求項１または請求項６記載の半導体記憶装置において、
第２の配線群が第１の配線群と絶縁状態で形成され、前
記第１の配線群と前記第２の配線群間を等電位のもの同
士でスルーホール部を介して電気的に接続したことを特
徴とする。 請求項８記載の半導体記憶装置は、請求項１
記載の半導体記憶装置において、第１の配線群を感知増
幅器列の方向と同一方向に形成し、複数の感知増幅器駆
動回路に前記第１の配線群の最寄りの箇所から電源供給
したことを特徴とする。 請求項９記載の半導体記憶装置
は、請求項１または請求項８記載の半導体記憶装置にお
いて、複数の感知増幅器駆動回路が共通の感知増幅器駆
動線に接続されていることを特徴とする。
【００１５】
【作用】請求項１記載の構成によれば、第１の配線群と
第２の配線群とをそれらの交点で等電位のもの同士で相
互に接続することにより、第１および第２の配線群をメ
ッシュ状に構成する。また、感知増幅器を駆動する複数
の感知増幅器駆動回路を各感知増幅器列について分散配
置するとともに、メッシュ状となって配線抵抗が小さく
なった第１および第２の配線群の最寄りの箇所から感知
増幅器駆動回路に電源供給する。これによって、感知増
幅器と感知増幅器駆動回路との配線距離を短くするレイ
アウトが可能となり、このレイアウトにより、感知増幅
器の感知増幅遅延時間を短くすることが可能となり、全
体としてアクセスタイムを短くすることができる。
第２の配線群とをそれらの交点で等電位のもの同士で相
互に接続することにより、第１および第２の配線群をメ
ッシュ状に構成する。また、感知増幅器を駆動する複数
の感知増幅器駆動回路を各感知増幅器列について分散配
置するとともに、メッシュ状となって配線抵抗が小さく
なった第１および第２の配線群の最寄りの箇所から感知
増幅器駆動回路に電源供給する。これによって、感知増
幅器と感知増幅器駆動回路との配線距離を短くするレイ
アウトが可能となり、このレイアウトにより、感知増幅
器の感知増幅遅延時間を短くすることが可能となり、全
体としてアクセスタイムを短くすることができる。
【００１６】また、感知増幅器駆動回路に給電する電源
配線（第１および第２の配線群）をメッシュ状に構成す
ると、感知増幅器駆動回路の電源配線の幅に感知増幅遅
延時間が依存しなくなり、上記電源配線の幅を狭く設定
することができる。したがって、電源配線をアレイ上に
設けることができ、高集積化が可能となる。さらに、感
知増幅器駆動回路の電源配線をメッシュ状にすると、感
知増幅器の電源配線と周辺回路の電源配線とを分離する
ことができる。この結果、クロストークを抑えることが
できる。
配線（第１および第２の配線群）をメッシュ状に構成す
ると、感知増幅器駆動回路の電源配線の幅に感知増幅遅
延時間が依存しなくなり、上記電源配線の幅を狭く設定
することができる。したがって、電源配線をアレイ上に
設けることができ、高集積化が可能となる。さらに、感
知増幅器駆動回路の電源配線をメッシュ状にすると、感
知増幅器の電源配線と周辺回路の電源配線とを分離する
ことができる。この結果、クロストークを抑えることが
できる。
【００１７】また、感知増幅器駆動回路の電源配線をメ
ッシュ状にすると、電源配線の各々を細くしても全体と
して必要な電源容量を得ることができ、各配線を細くし
ても電源容量的にまったく問題はない。請求項２記載の
構成によれば、感知増幅器駆動回路を記憶素子領域のワ
ード線の裏打ちをするワード線裏打ち領域をビット線方
向に延在させて感知増幅器列と交差する領域に配置して
いるため、トータルチップサイズに対するセルアレイ
（記憶素子領域）の比率を高めることができる。
ッシュ状にすると、電源配線の各々を細くしても全体と
して必要な電源容量を得ることができ、各配線を細くし
ても電源容量的にまったく問題はない。請求項２記載の
構成によれば、感知増幅器駆動回路を記憶素子領域のワ
ード線の裏打ちをするワード線裏打ち領域をビット線方
向に延在させて感知増幅器列と交差する領域に配置して
いるため、トータルチップサイズに対するセルアレイ
（記憶素子領域）の比率を高めることができる。
【００１８】請求項３記載の構成によれば、記憶素子領
域のワード線の裏打ちをするワード線裏打ち領域をより
小さくでき、集積度を一層高めることが可能となる。請
求項４記載の構成によれば、記憶素子領域のワード線の
電位変化を速くする手段が配置された領域をビット線方
向に延在させて感知増幅器列と交差する領域に配置した
ので、トータルチップサイズに対するセルアレイ（記憶
素子領域）の比率を高めることが可能となる。
域のワード線の裏打ちをするワード線裏打ち領域をより
小さくでき、集積度を一層高めることが可能となる。請
求項４記載の構成によれば、記憶素子領域のワード線の
電位変化を速くする手段が配置された領域をビット線方
向に延在させて感知増幅器列と交差する領域に配置した
ので、トータルチップサイズに対するセルアレイ（記憶
素子領域）の比率を高めることが可能となる。
【００１９】
【実施例】第１の実施例 図１(a) はこの発明の第１の実施例における半導体記憶
装置の要部概略図であり、図１(b) は同図(a) において
実線Ｘで囲んだ領域の拡大図である。図１(a)，(b) に
おいて、４４はワード線裏打ち領域、１０１は感知増幅
器列の配置領域、１０２は記憶素子（メモリセル）群の
配置領域である。１０３はワード線裏打ち領域４４をビ
ット線方向に延在させたときに感知増幅器列の配置領域
１０１と交差する交差領域であり、感知増幅器駆動回路
の配置領域である。感知増幅器列の配置領域１０１にお
いて、隣接する２つの交差領域１０３の間には通常感知
増幅器が６４個程度配置される。１１は接地線電位ＶSS
を供給する接地線、１２は電源線電位ＶDDを供給する電
源線である。３１，３２はそれぞれスルーホール部であ
り、これらのスルーホール部３１，３２で第１の方向
（図中では水平方向）の電源配線群と第２の方向（図中
では垂直方向）の電源配線群とが電気的に接続される。
スルーホール部３１は、第１および第２の方向の接地線
１１同士を相互に接続してメッシュ状とし、スルーホー
ル部３２は、第１および第２の方向に電源線１２同士を
相互に接続してメッシュ状とする。
装置の要部概略図であり、図１(b) は同図(a) において
実線Ｘで囲んだ領域の拡大図である。図１(a)，(b) に
おいて、４４はワード線裏打ち領域、１０１は感知増幅
器列の配置領域、１０２は記憶素子（メモリセル）群の
配置領域である。１０３はワード線裏打ち領域４４をビ
ット線方向に延在させたときに感知増幅器列の配置領域
１０１と交差する交差領域であり、感知増幅器駆動回路
の配置領域である。感知増幅器列の配置領域１０１にお
いて、隣接する２つの交差領域１０３の間には通常感知
増幅器が６４個程度配置される。１１は接地線電位ＶSS
を供給する接地線、１２は電源線電位ＶDDを供給する電
源線である。３１，３２はそれぞれスルーホール部であ
り、これらのスルーホール部３１，３２で第１の方向
（図中では水平方向）の電源配線群と第２の方向（図中
では垂直方向）の電源配線群とが電気的に接続される。
スルーホール部３１は、第１および第２の方向の接地線
１１同士を相互に接続してメッシュ状とし、スルーホー
ル部３２は、第１および第２の方向に電源線１２同士を
相互に接続してメッシュ状とする。
【００２０】上記のワード線裏打ち領域４４は、ワード
線の裏打ちに使用されるもので、ポリシリコンによって
形成されたワード線とこのワード線と平行に走っている
アルミ配線とがこの領域で相互に接続されている。この
ワード線裏打ち領域４４を使用することにより、ワード
線の実効的な抵抗値を下げ、ワード線の電位の立ち下が
りおよび立ち下がり（ワード線の電位変化）を速くして
いる。
線の裏打ちに使用されるもので、ポリシリコンによって
形成されたワード線とこのワード線と平行に走っている
アルミ配線とがこの領域で相互に接続されている。この
ワード線裏打ち領域４４を使用することにより、ワード
線の実効的な抵抗値を下げ、ワード線の電位の立ち下が
りおよび立ち下がり（ワード線の電位変化）を速くして
いる。
【００２１】この半導体記憶装置の特徴は、記憶素子群
の配置領域１０２上、感知増幅器列の配置領域１０１お
よびワード線裏打ち領域４４を含めて電源配線（電源線
１２および接地線１１）をメッシュ状に形成するととも
に、感知増幅器を駆動する感知増幅器駆動回路を分散配
置し、メッシュ状の電源配線の最寄りの箇所から感知増
幅器駆動回路に給電し、感知増幅器駆動回路と感知増幅
器との配線距離を短くするレイアウトを採用した点であ
り、その点から従来のＤＲＡＭにはなかった種々の効果
が生じるのである。
の配置領域１０２上、感知増幅器列の配置領域１０１お
よびワード線裏打ち領域４４を含めて電源配線（電源線
１２および接地線１１）をメッシュ状に形成するととも
に、感知増幅器を駆動する感知増幅器駆動回路を分散配
置し、メッシュ状の電源配線の最寄りの箇所から感知増
幅器駆動回路に給電し、感知増幅器駆動回路と感知増幅
器との配線距離を短くするレイアウトを採用した点であ
り、その点から従来のＤＲＡＭにはなかった種々の効果
が生じるのである。
【００２２】つぎにそれらの効果に重点をおいて説明す
るが、図１では、図が複雑になりすぎるため全ての配線
および回路を記入していない。そこで、図２を用いて、
配置領域１０１の感知増幅器列を構成する感知増幅器６
の内部構成とそれらの配線およびワード線裏打ち領域４
４についてつぎに述べる。まず図１と図２の関係につい
て説明する。図２中、６は感知増幅器を示している。図
１では領域１０１に感知増幅器６が多数個、図中の上下
方向に列をなして並んでおり、その間にワード線裏打ち
に使用されているワード線裏打ち領域４４がある。図２
は図１中の多数の感知増幅器のうちの１個の感知増幅器
６と裏打ちに使用されているワード線裏打ち領域４４と
を縦方向に拡大表示したものである。
るが、図１では、図が複雑になりすぎるため全ての配線
および回路を記入していない。そこで、図２を用いて、
配置領域１０１の感知増幅器列を構成する感知増幅器６
の内部構成とそれらの配線およびワード線裏打ち領域４
４についてつぎに述べる。まず図１と図２の関係につい
て説明する。図２中、６は感知増幅器を示している。図
１では領域１０１に感知増幅器６が多数個、図中の上下
方向に列をなして並んでおり、その間にワード線裏打ち
に使用されているワード線裏打ち領域４４がある。図２
は図１中の多数の感知増幅器のうちの１個の感知増幅器
６と裏打ちに使用されているワード線裏打ち領域４４と
を縦方向に拡大表示したものである。
【００２３】また、図２において、４１はプリチャージ
制御線、４２は感知増幅器列選択線、４３は感知増幅器
活性化線である。５１は感知増幅器制御線プリチャージ
回路、５３はビット線プリチャージ回路、５４は増幅用
ＣＭＯＳフリップフロップ回路、５５はデータ転送回
路、５７はデータ出力用の感知増幅器駆動回路、５８は
データ再書き込み用の感知増幅器駆動回路である。６
１，６２はＮチャネル型感知増幅器駆動用ＭＯＳトラン
ジスタ、６３はＮチャネル型感知増幅器駆動用ＭＯＳト
ランジスタ、６４はＰチャネル型感知増幅器駆動用ＭＯ
Ｓトランジスタである。
制御線、４２は感知増幅器列選択線、４３は感知増幅器
活性化線である。５１は感知増幅器制御線プリチャージ
回路、５３はビット線プリチャージ回路、５４は増幅用
ＣＭＯＳフリップフロップ回路、５５はデータ転送回
路、５７はデータ出力用の感知増幅器駆動回路、５８は
データ再書き込み用の感知増幅器駆動回路である。６
１，６２はＮチャネル型感知増幅器駆動用ＭＯＳトラン
ジスタ、６３はＮチャネル型感知増幅器駆動用ＭＯＳト
ランジスタ、６４はＰチャネル型感知増幅器駆動用ＭＯ
Ｓトランジスタである。
【００２４】上記データ出力用の感知増幅器駆動回路５
７は、感知増幅器６の列について、複数個分散配置され
ていて、メッシュ状に接続された電源線１２および接地
線１１の最寄りの箇所から給電される。この実施例の構
成および動作を、記憶素子１からのデータの読み出しを
例にとって説明する。
７は、感知増幅器６の列について、複数個分散配置され
ていて、メッシュ状に接続された電源線１２および接地
線１１の最寄りの箇所から給電される。この実施例の構
成および動作を、記憶素子１からのデータの読み出しを
例にとって説明する。
【００２５】まず、記憶素子１に蓄えられた信号電荷を
読み出す場合、ビット線２，２′をプリチャージ電圧Ｖ
PRに充電する必要がある。そのため、シェアドスイッチ
ゲート制御線２１，２２をハイレベルにし、右側の記憶
素子領域と左側の記憶素子領域を中央の感知増幅器６に
接続する。つぎに、プリチャージ制御線４１をハイレベ
ルにし、ビット線プリチャージ回路５３により感知増幅
器６内およびその左右の記憶素子領域内のビット線２，
２′をプリチャージ電圧ＶPRまで充電する。同時に、感
知増幅器６の列の上端に設けられた感知増幅器駆動線プ
リチャージ回路５１によりＮチャネル側感知増幅器駆動
線７およびＰチャネル側感知増幅器駆動線８を同様にプ
リチャージ電圧ＶPRまで充電する。
読み出す場合、ビット線２，２′をプリチャージ電圧Ｖ
PRに充電する必要がある。そのため、シェアドスイッチ
ゲート制御線２１，２２をハイレベルにし、右側の記憶
素子領域と左側の記憶素子領域を中央の感知増幅器６に
接続する。つぎに、プリチャージ制御線４１をハイレベ
ルにし、ビット線プリチャージ回路５３により感知増幅
器６内およびその左右の記憶素子領域内のビット線２，
２′をプリチャージ電圧ＶPRまで充電する。同時に、感
知増幅器６の列の上端に設けられた感知増幅器駆動線プ
リチャージ回路５１によりＮチャネル側感知増幅器駆動
線７およびＰチャネル側感知増幅器駆動線８を同様にプ
リチャージ電圧ＶPRまで充電する。
【００２６】つぎに、読み出さない記憶素子領域側のシ
ェアドスイッチ制御線、例えば２２をローレベルにし、
左側の記憶素子領域のみを感知増幅器６に接続した状態
を作る。つぎに、ローデコーダ回路４により１本のワー
ド線３が選択され、そのワード線３の電位がハイレベル
に立ち上がる。これによって、記憶素子１の信号電荷が
ビット線２′に現れ、ビット線２とビット線２′間に微
小な電位差が発生する。この微小な電位差を感知増幅器
６で増幅する。これは、感知増幅器活性化線４３をロー
レベルにすることで始まる。これによって、裏打ちに使
用されているワード線裏打ち領域４４と感知増幅器６の
列との交点の領域に配置されたデータ出力用の感知増幅
器駆動回路５７中のＮチャネル型感知増幅器駆動用ＭＯ
Ｓトランジスタ６１，６２が導通状態となり、Ｎチャネ
ル側感知増幅器駆動線７の電位を接地線電位ＶSSに近づ
け、Ｐチャネル側感知増幅器駆動線８の電位を電源線電
位Ｖ DDに近づけるように動作する。これによって、ラッ
チとなる感知増幅器６中の増幅用ＣＭＯＳフリップフロ
ップ回路５４が動作し、微小な電位差を増幅する。
ェアドスイッチ制御線、例えば２２をローレベルにし、
左側の記憶素子領域のみを感知増幅器６に接続した状態
を作る。つぎに、ローデコーダ回路４により１本のワー
ド線３が選択され、そのワード線３の電位がハイレベル
に立ち上がる。これによって、記憶素子１の信号電荷が
ビット線２′に現れ、ビット線２とビット線２′間に微
小な電位差が発生する。この微小な電位差を感知増幅器
６で増幅する。これは、感知増幅器活性化線４３をロー
レベルにすることで始まる。これによって、裏打ちに使
用されているワード線裏打ち領域４４と感知増幅器６の
列との交点の領域に配置されたデータ出力用の感知増幅
器駆動回路５７中のＮチャネル型感知増幅器駆動用ＭＯ
Ｓトランジスタ６１，６２が導通状態となり、Ｎチャネ
ル側感知増幅器駆動線７の電位を接地線電位ＶSSに近づ
け、Ｐチャネル側感知増幅器駆動線８の電位を電源線電
位Ｖ DDに近づけるように動作する。これによって、ラッ
チとなる感知増幅器６中の増幅用ＣＭＯＳフリップフロ
ップ回路５４が動作し、微小な電位差を増幅する。
【００２７】つぎに、感知増幅器列選択線４２がハイレ
ベルになり、つづいてコラム選択線３５がハイレベルに
なり、感知増幅器６内の信号データが転送回路５５を介
してデータ線１３，１４に出力される。これをさらに増
幅して半導体記憶装置外に出力する。他方、これらのデ
ータ出力動作と並行して、記憶素子１への再書き込み動
作がなされる。これには、感知増幅器６の列の下端に配
置したデータ再書き込み用の感知増幅器駆動回路５８が
寄与する。感知増幅器活性化線４３をローレベルにする
ことにより、感知増幅器駆動回路５８中のＮチャネル型
感知増幅器駆動用ＭＯＳトランジスタ６３とＰチャネル
型感知増幅器駆動用ＭＯＳトランジスタ６４とが導通
し、Ｎチャネル側感知増幅器駆動線７の電位を接地線電
位ＶSSに一層近づけ、Ｐチャネル側感知増幅器駆動線８
の電位を電源線電位ＶDDに一層近づける働きをする。
ベルになり、つづいてコラム選択線３５がハイレベルに
なり、感知増幅器６内の信号データが転送回路５５を介
してデータ線１３，１４に出力される。これをさらに増
幅して半導体記憶装置外に出力する。他方、これらのデ
ータ出力動作と並行して、記憶素子１への再書き込み動
作がなされる。これには、感知増幅器６の列の下端に配
置したデータ再書き込み用の感知増幅器駆動回路５８が
寄与する。感知増幅器活性化線４３をローレベルにする
ことにより、感知増幅器駆動回路５８中のＮチャネル型
感知増幅器駆動用ＭＯＳトランジスタ６３とＰチャネル
型感知増幅器駆動用ＭＯＳトランジスタ６４とが導通
し、Ｎチャネル側感知増幅器駆動線７の電位を接地線電
位ＶSSに一層近づけ、Ｐチャネル側感知増幅器駆動線８
の電位を電源線電位ＶDDに一層近づける働きをする。
【００２８】これによって、感知増幅器６の増幅動作を
完全にし、記憶素子１への再書き込みを確実にする。特
に、この第１の実施例では、感知増幅器駆動回路５７中
のＰチャネル側感知増幅器駆動用トランジスタにＮチャ
ネル型感知増幅器駆動用ＭＯＳトランジスタ６２を使用
しているため、これだけではＰチャネル側感知増幅器駆
動線８の電位は電源線電位ＶDDまで上がらず、電源線電
位ＶDDからＮチャネル型感知増幅器駆動用ＭＯＳトラン
ジスタ６２のスレッシュホールド電圧だけ下がったとこ
ろまでしか上がらないため、再書き込みを完全に行うこ
とができない。この第１の実施例においては、感知増幅
器駆動回路５７中ではＮチャネル型の駆動用トランジス
タのみを用いているのは、Ｐチャネル型の駆動用トラン
ジスタを用いる場合、感知増幅器駆動回路５８中の回路
構成のように反転回路をさらに２個必要とし、裏打ちに
使用しているワード線裏打ち領域４４の幅中に納めると
するとより厳しいデザインツールを必要とし、歩留りの
低下を招くためであるのと、Ｎチャネル型ＭＯＳトラン
ジスタの方が一般に、Ｐチャネル型ＭＯＳトランジスタ
に比べて電流駆動能力が大きく、省スペースに適してい
るためである。また、以上の説明から分かるように、感
知増幅器駆動回路５７は、主として信号を感知増幅器６
外に出力するのに必要な程度に増幅するために設けてあ
り、この目的としてはＮ型駆動トランジスタで十分であ
るからである。他方、感知増幅器６の列の下端に配置し
た感知増幅器駆動回路５８は、主として記憶素子１への
信号の再書き込みが目的である。
完全にし、記憶素子１への再書き込みを確実にする。特
に、この第１の実施例では、感知増幅器駆動回路５７中
のＰチャネル側感知増幅器駆動用トランジスタにＮチャ
ネル型感知増幅器駆動用ＭＯＳトランジスタ６２を使用
しているため、これだけではＰチャネル側感知増幅器駆
動線８の電位は電源線電位ＶDDまで上がらず、電源線電
位ＶDDからＮチャネル型感知増幅器駆動用ＭＯＳトラン
ジスタ６２のスレッシュホールド電圧だけ下がったとこ
ろまでしか上がらないため、再書き込みを完全に行うこ
とができない。この第１の実施例においては、感知増幅
器駆動回路５７中ではＮチャネル型の駆動用トランジス
タのみを用いているのは、Ｐチャネル型の駆動用トラン
ジスタを用いる場合、感知増幅器駆動回路５８中の回路
構成のように反転回路をさらに２個必要とし、裏打ちに
使用しているワード線裏打ち領域４４の幅中に納めると
するとより厳しいデザインツールを必要とし、歩留りの
低下を招くためであるのと、Ｎチャネル型ＭＯＳトラン
ジスタの方が一般に、Ｐチャネル型ＭＯＳトランジスタ
に比べて電流駆動能力が大きく、省スペースに適してい
るためである。また、以上の説明から分かるように、感
知増幅器駆動回路５７は、主として信号を感知増幅器６
外に出力するのに必要な程度に増幅するために設けてあ
り、この目的としてはＮ型駆動トランジスタで十分であ
るからである。他方、感知増幅器６の列の下端に配置し
た感知増幅器駆動回路５８は、主として記憶素子１への
信号の再書き込みが目的である。
【００２９】以上の構成によれば、つぎのような効果が
ある。まず、感知増幅器駆動線７，８の配線抵抗に起因
する感知増幅器遅延を最小限にすることができる。なぜ
なら、データ出力用の感知増幅器駆動回路５７を感知増
幅器駆動線７，８上に分散的に配置することができ、こ
の結果感知増幅器６から感知増幅器駆動回路５７までの
感知増幅器駆動線７，８の平均距離を従来の場合の８分
の１から３２分の１にすることが可能であり、その分、
配線抵抗を低減させ、感知増幅遅延を最小にすることが
できる。このことは、記憶素子領域上、感知増幅器６上
およびワード線裏打ち領域４４を含めてメッシュ状に電
源線１２および接地線１１の配線を形成したことによっ
て初めて可能となったものである。すなわち、メッシュ
状の電源線１２および接地線１１から分散配置した複数
の感知増幅器駆動回路５７に給電する構成であるので、
複数の感知増幅器駆動回路５７に対して動作に十分な電
流を供給することが可能となったのである。
ある。まず、感知増幅器駆動線７，８の配線抵抗に起因
する感知増幅器遅延を最小限にすることができる。なぜ
なら、データ出力用の感知増幅器駆動回路５７を感知増
幅器駆動線７，８上に分散的に配置することができ、こ
の結果感知増幅器６から感知増幅器駆動回路５７までの
感知増幅器駆動線７，８の平均距離を従来の場合の８分
の１から３２分の１にすることが可能であり、その分、
配線抵抗を低減させ、感知増幅遅延を最小にすることが
できる。このことは、記憶素子領域上、感知増幅器６上
およびワード線裏打ち領域４４を含めてメッシュ状に電
源線１２および接地線１１の配線を形成したことによっ
て初めて可能となったものである。すなわち、メッシュ
状の電源線１２および接地線１１から分散配置した複数
の感知増幅器駆動回路５７に給電する構成であるので、
複数の感知増幅器駆動回路５７に対して動作に十分な電
流を供給することが可能となったのである。
【００３０】この実施例についても、従来例と同様に、
６４Ｍビット相当のＤＲＡＭを想定して、回路シミュレ
ータ（ＳＰＩＣＥ）を使用してシミュレーションを行
い、感知増幅器のＮチャネル側電源線ＶSN（ＶSS側）の
線幅ＷALおよびＰチャネル側電源線ＶSP（ＶDD側）の線
幅ＷAL×0.2 と感知増幅遅延時間ＴD との関係を求め
た。その結果を図９に曲線Ｚ2 で示す。この際、Ｎチャ
ネル側電源線ＶSNおよびＰチャネル側電源線ＶSPの材質
は、従来例と同じでアルミニウム（Ａｌ）で、その厚さ
は0.8 μｍとしている。
６４Ｍビット相当のＤＲＡＭを想定して、回路シミュレ
ータ（ＳＰＩＣＥ）を使用してシミュレーションを行
い、感知増幅器のＮチャネル側電源線ＶSN（ＶSS側）の
線幅ＷALおよびＰチャネル側電源線ＶSP（ＶDD側）の線
幅ＷAL×0.2 と感知増幅遅延時間ＴD との関係を求め
た。その結果を図９に曲線Ｚ2 で示す。この際、Ｎチャ
ネル側電源線ＶSNおよびＰチャネル側電源線ＶSPの材質
は、従来例と同じでアルミニウム（Ａｌ）で、その厚さ
は0.8 μｍとしている。
【００３１】図９を見ると、感知増幅遅延時間ＴD が略
４nsであり、従来例に比べて４ns以上短くすることがで
き、しかもＮチャネル側電源線ＶSNおよびＰチャネル側
電源線ＶSPの線幅が細くなってもほとんど変化しないこ
とが判る。つまり、実施例では、従来例とは異なり感知
増幅遅延時間ＴD が短い上に、集積度を高めるためにＮ
チャネル側電源線ＶSNおよびＰチャネル側電源線ＶSPの
線幅を細くしても、感知増幅遅延時間ＴD が長くなら
ず、高集積化と高速化との両立が可能となるのである。
４nsであり、従来例に比べて４ns以上短くすることがで
き、しかもＮチャネル側電源線ＶSNおよびＰチャネル側
電源線ＶSPの線幅が細くなってもほとんど変化しないこ
とが判る。つまり、実施例では、従来例とは異なり感知
増幅遅延時間ＴD が短い上に、集積度を高めるためにＮ
チャネル側電源線ＶSNおよびＰチャネル側電源線ＶSPの
線幅を細くしても、感知増幅遅延時間ＴD が長くなら
ず、高集積化と高速化との両立が可能となるのである。
【００３２】第２の実施例 この発明の第２の実施例を図３を用いて説明する。第１
の実施例との違いは、図２におけるデータ出力用の感知
増幅器駆動回路５７をワード線の裏打ちに用いるワード
線裏打ち領域４４から取り去り、図３に示すように各感
知増幅器６の形成領域内に感知増幅器駆動回路５７とし
て形成したものである。第１の実施例と比べて、ワード
線の裏打ちに用いるワード線裏打ち領域４４をより小さ
くできるという効果がある。
の実施例との違いは、図２におけるデータ出力用の感知
増幅器駆動回路５７をワード線の裏打ちに用いるワード
線裏打ち領域４４から取り去り、図３に示すように各感
知増幅器６の形成領域内に感知増幅器駆動回路５７とし
て形成したものである。第１の実施例と比べて、ワード
線の裏打ちに用いるワード線裏打ち領域４４をより小さ
くできるという効果がある。
【００３３】その他の構成は第１の実施例と同様であ
る。第３の実施例 この発明の第３の実施例を図４を用いて説明する。第１
の実施例との違いは、メッシュ状に形成された電源線１
２と接地線１１との間に、自然に形成される浮遊容量以
外に、電源線電位ＶDDと接地線電位ＶSSとを安定化させ
るために、感知増幅器６内に安定化コンデンサ７１を形
成し、ワード線裏打ちに使用されるワード線裏打ち領域
４４内に安定化コンデンサ７２を形成した点にある。そ
の他の構成は第１の実施例と同様である。
る。第３の実施例 この発明の第３の実施例を図４を用いて説明する。第１
の実施例との違いは、メッシュ状に形成された電源線１
２と接地線１１との間に、自然に形成される浮遊容量以
外に、電源線電位ＶDDと接地線電位ＶSSとを安定化させ
るために、感知増幅器６内に安定化コンデンサ７１を形
成し、ワード線裏打ちに使用されるワード線裏打ち領域
４４内に安定化コンデンサ７２を形成した点にある。そ
の他の構成は第１の実施例と同様である。
【００３４】このような構成によれば、メッシュ状に形
成された電源線１２および接地線１１の電位をより安定
させることができるという利点がある。逆に、同じ安定
度ならば、メッシュ状の電源線１２および接地線１１の
各配線の太さをより細くすることが可能であり、配線面
積を減少させることができるということになる。さら
に、このように形成された安定化コンデンサ７２の容量
の総和はチップ全体では、極めて大きな量になり、これ
によって周辺回路の電源線電位ＶDDおよび接地線電位Ｖ
SSの安定化の効果もあり、半導体記憶装置全体の動作を
安定化することができる。
成された電源線１２および接地線１１の電位をより安定
させることができるという利点がある。逆に、同じ安定
度ならば、メッシュ状の電源線１２および接地線１１の
各配線の太さをより細くすることが可能であり、配線面
積を減少させることができるということになる。さら
に、このように形成された安定化コンデンサ７２の容量
の総和はチップ全体では、極めて大きな量になり、これ
によって周辺回路の電源線電位ＶDDおよび接地線電位Ｖ
SSの安定化の効果もあり、半導体記憶装置全体の動作を
安定化することができる。
【００３５】以上の第３の実施例では、感知増幅器６内
と裏打ちに用いているワード線裏打ち領域４４の両方に
安定化コンデンサ７１，７２を形成したが、もちろん、
どちらか一方に形成するのみでも効果がある。第４の実施例 この発明の第４の実施例を図５を用いて説明する。第４
の実施例は、第２の実施例について、第３の実施例と同
様に、安定化コンデンサ７１，７２を形成したものであ
り、その効果は第３の実施例と同じである。
と裏打ちに用いているワード線裏打ち領域４４の両方に
安定化コンデンサ７１，７２を形成したが、もちろん、
どちらか一方に形成するのみでも効果がある。第４の実施例 この発明の第４の実施例を図５を用いて説明する。第４
の実施例は、第２の実施例について、第３の実施例と同
様に、安定化コンデンサ７１，７２を形成したものであ
り、その効果は第３の実施例と同じである。
【００３６】なお、第１の実施例から第４の実施例ま
で、データ出力用の感知増幅器駆動回路５７の感知増幅
器駆動用ＭＯＳトランジスタのうちＰチャネル側の駆動
用トランジスタを、図２から図５では、Ｎチャネル形感
知増幅器駆動用ＭＯＳトランジスタ６２としたが、もち
ろん図１０(a),(b) の感知増幅器駆動回路５７に示すよ
うに、Ｐチャネル型ＭＯＳトランジスタ１６２を使用し
ても効果は変わらない。
で、データ出力用の感知増幅器駆動回路５７の感知増幅
器駆動用ＭＯＳトランジスタのうちＰチャネル側の駆動
用トランジスタを、図２から図５では、Ｎチャネル形感
知増幅器駆動用ＭＯＳトランジスタ６２としたが、もち
ろん図１０(a),(b) の感知増幅器駆動回路５７に示すよ
うに、Ｐチャネル型ＭＯＳトランジスタ１６２を使用し
ても効果は変わらない。
【００３７】
【発明の効果】請求項１記載の半導体記憶装置によれ
ば、第１の配線群と第２の配線群とをそれらの交点で等
電位のもの同士で相互に接続することにより、第１およ
び第２の配線群をメッシュ状に構成し、かつ感知増幅器
を駆動する複数の感知増幅器駆動回路を各感知増幅器列
について分散配置するとともに、メッシュ状となって配
線抵抗が小さくなった第１および第２の配線群の最寄り
の箇所から感知増幅器駆動回路に電源供給するので、感
知増幅器と感知増幅器駆動回路との配線距離を短くする
レイアウトが可能となり、このレイアウトにより、感知
増幅器の感知増幅遅延時間を短くすることが可能とな
り、全体としてアクセスタイムを短くすることができ
る。
ば、第１の配線群と第２の配線群とをそれらの交点で等
電位のもの同士で相互に接続することにより、第１およ
び第２の配線群をメッシュ状に構成し、かつ感知増幅器
を駆動する複数の感知増幅器駆動回路を各感知増幅器列
について分散配置するとともに、メッシュ状となって配
線抵抗が小さくなった第１および第２の配線群の最寄り
の箇所から感知増幅器駆動回路に電源供給するので、感
知増幅器と感知増幅器駆動回路との配線距離を短くする
レイアウトが可能となり、このレイアウトにより、感知
増幅器の感知増幅遅延時間を短くすることが可能とな
り、全体としてアクセスタイムを短くすることができ
る。
【００３８】また、感知増幅器駆動回路に給電する電源
配線（第１および第２の配線群）をメッシュ状に構成す
ると、感知増幅器駆動回路の電源配線の幅に感知増幅遅
延時間が依存しなくなり、上記電源配線の幅を狭く設定
することができ、したがって電源配線をアレイ上に設け
ることができ、高集積化が可能となる。さらに、感知増
幅器駆動回路の電源配線をメッシュ状にすると、感知増
幅器の電源配線と周辺回路の電源配線とを分離すること
ができるので、クロストークを抑えることができる。
配線（第１および第２の配線群）をメッシュ状に構成す
ると、感知増幅器駆動回路の電源配線の幅に感知増幅遅
延時間が依存しなくなり、上記電源配線の幅を狭く設定
することができ、したがって電源配線をアレイ上に設け
ることができ、高集積化が可能となる。さらに、感知増
幅器駆動回路の電源配線をメッシュ状にすると、感知増
幅器の電源配線と周辺回路の電源配線とを分離すること
ができるので、クロストークを抑えることができる。
【００３９】また、感知増幅器駆動回路の電源配線をメ
ッシュ状にすると、電源配線の各々を細くしても全体と
して必要な電源容量を得ることができ、各配線を細くし
ても電源容量的にまったく問題はない。請求項２記載の
半導体記憶装置によれば、感知増幅器駆動回路を記憶素
子領域のワード線の裏打ちをするワード線裏打ち領域を
ビット線方向に延在させて感知増幅器列と交差する領域
に配置しているため、トータルチップサイズに対するセ
ルアレイ（記憶素子領域）の比率を高めることができ
る。
ッシュ状にすると、電源配線の各々を細くしても全体と
して必要な電源容量を得ることができ、各配線を細くし
ても電源容量的にまったく問題はない。請求項２記載の
半導体記憶装置によれば、感知増幅器駆動回路を記憶素
子領域のワード線の裏打ちをするワード線裏打ち領域を
ビット線方向に延在させて感知増幅器列と交差する領域
に配置しているため、トータルチップサイズに対するセ
ルアレイ（記憶素子領域）の比率を高めることができ
る。
【００４０】請求項３記載の半導体記憶装置によれば、
記憶素子領域のワード線の裏打ちをするワード線裏打ち
領域をより小さくでき、集積度を一層高めることが可能
となる。請求項４記載の半導体記憶装置によれば、記憶
素子領域のワード線の電位変化を速くする手段が配置さ
れた領域をビット線方向に延在させて感知増幅器列と交
差する領域に配置したので、トータルチップサイズに対
するセルアレイ（記憶素子領域）の比率を高めることが
可能となる。
記憶素子領域のワード線の裏打ちをするワード線裏打ち
領域をより小さくでき、集積度を一層高めることが可能
となる。請求項４記載の半導体記憶装置によれば、記憶
素子領域のワード線の電位変化を速くする手段が配置さ
れた領域をビット線方向に延在させて感知増幅器列と交
差する領域に配置したので、トータルチップサイズに対
するセルアレイ（記憶素子領域）の比率を高めることが
可能となる。
【図１】(a) はこの発明の第１の実施例における半導体
記憶装置の要部構成図であり、(b) は同図(a) において
実線Ｘで囲んだ領域の拡大図である。
記憶装置の要部構成図であり、(b) は同図(a) において
実線Ｘで囲んだ領域の拡大図である。
【図２】第１の実施例における感知増幅器等のより詳細
な構成図である。
な構成図である。
【図３】この発明の第２の実施例における感知増幅器等
のより詳細な構成図である。
のより詳細な構成図である。
【図４】この発明の第３の実施例における感知増幅器等
のより詳細な構成図である。
のより詳細な構成図である。
【図５】この発明の第４の実施例における感知増幅器等
のより詳細な構成図である。
のより詳細な構成図である。
【図６】従来の半導体記憶装置の要部構成図である。
【図７】従来の感知増幅器の構成図である。
【図８】従来の感知増幅器の動作波形図である。
【図９】実施例および従来例における感知増幅器の正側
（ＶDD側）および負側（ＶSS側）の電源線の線幅と感知
増幅遅延時間との関係を示す特性図である。
（ＶDD側）および負側（ＶSS側）の電源線の線幅と感知
増幅遅延時間との関係を示す特性図である。
【図１０】(a) ，(b) は図２から図５の感知増幅器駆動
回路５７の他の実施例を示す回路図である。
回路５７の他の実施例を示す回路図である。
１ 記憶素子 ２，２′ ビット線 ３ ワード線 ４ ローデコーダ回路 ５ コラムデコーダ回路 ６ 感知増幅器 ７ Ｎチャネル側感知増幅器駆動線 ８ Ｐチャネル側感知増幅器駆動線 １１ 接地線 １２ 電源線 ３１，３２ スルーホール部 ３５ コラム選択線 ４１ プリチャージ制御線 ４２ 感知増幅器列選択線 ４３ 感知増幅器活性化線 ４４ ワード線裏打ち領域 ５１ 感知増幅器制御線プリチャージ回路 ５３ ビット線プリチャージ回路 ５４ 増幅用ＣＭＯＳフリップフロップ回路 ５５ データ転送回路 ５７ 感知増幅器駆動回路 ５８ 感知増幅器駆動回路 ６１ Ｎチャネル型感知増幅器駆動用ＭＯＳトランジ
スタ ６２ Ｎチャネル型感知増幅器駆動用ＭＯＳトランジ
スタ ６３ Ｎチャネル型感知増幅器駆動用ＭＯＳトランジ
スタ ６４ Ｐチャネル型感知増幅器駆動用ＭＯＳトランジ
スタ ７１ 安定化コンデンサ ７２ 安定化コンデンサ １０１ 感知増幅器列の配置領域 １０２ 記憶素子群の配置領域 １０３ 交差領域
スタ ６２ Ｎチャネル型感知増幅器駆動用ＭＯＳトランジ
スタ ６３ Ｎチャネル型感知増幅器駆動用ＭＯＳトランジ
スタ ６４ Ｐチャネル型感知増幅器駆動用ＭＯＳトランジ
スタ ７１ 安定化コンデンサ ７２ 安定化コンデンサ １０１ 感知増幅器列の配置領域 １０２ 記憶素子群の配置領域 １０３ 交差領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−191397（ＪＰ，Ａ) 特開 昭62−183140（ＪＰ，Ａ) 特開 平２−308489（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/82 H01L 21/8242
Claims (9)
- 【請求項１】 第１の方向に複数の第１の配線群を形成
し、前記第１の方向に交差する第２の方向に複数の第２
の配線群を形成し、前記第１の配線群と前記第２の配線
群間を等電位のもの同士で電気的に接続し、感知増幅器
を駆動する複数の感知増幅器駆動回路を各感知増幅器列
に対してそれぞれ分散配置し、前記複数の感知増幅器駆
動回路に前記第１および第２の配線群の最寄りの箇所か
ら電源供給したことを特徴とする半導体記憶装置。 - 【請求項２】 複数の感知増幅器駆動回路は、記憶素子
領域のワード線の裏打ちをするワード線裏打ち領域をビ
ット線方向に延在させて感知増幅器列と交差する領域に
配置している請求項１記載の半導体記憶装置。 - 【請求項３】 複数の感知増幅器駆動回路は、感知増幅
器の配置領域内に配置している請求項１記載の半導体記
憶装置。 - 【請求項４】 複数の感知増幅器駆動回路は、記憶素子
領域のワード線の電位変化を速くする手段が配置された
領域をビット線方向に延在させて感知増幅器列と交差す
る領域に配置している請求項１記載の半導体記憶装置。 - 【請求項５】 第１および第２の配線群は少なくとも接
地線および電源線の何れか一方であることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項６】 第１および第２の配線群は記憶素子領域
および感知増幅器上に形成されていることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項７】 第２の配線群は第１の配線群と絶縁状態
で形成され、前記第１の配線群と前記第２の配線群間を
等電位のもの同士でスルーホール部を介して電気的に接
続したことを特徴とする請求項１または請求項６記載の
半導体記憶装置。 - 【請求項８】 第１の配線群を感知増幅器列の方向と同
一方向に形成し、複数の感知増幅器駆動回路に前記第１
の配線群の最寄りの箇所から電源供給したことを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項９】 複数の感知増幅器駆動回路が共通の感知
増幅器駆動線に接続されていることを特徴とする請求項
１または請求項８記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008713A JP2758504B2 (ja) | 1990-07-06 | 1991-01-28 | 半導体記憶装置 |
| US07/713,500 US5375095A (en) | 1990-07-06 | 1991-06-12 | Semiconductor memory apparatus with reduced line widths |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-179835 | 1990-07-06 | ||
| JP17983590 | 1990-07-06 | ||
| JP3008713A JP2758504B2 (ja) | 1990-07-06 | 1991-01-28 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35298397A Division JP3181873B2 (ja) | 1990-07-06 | 1997-12-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212454A JPH04212454A (ja) | 1992-08-04 |
| JP2758504B2 true JP2758504B2 (ja) | 1998-05-28 |
Family
ID=26343282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008713A Expired - Lifetime JP2758504B2 (ja) | 1990-07-06 | 1991-01-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5375095A (ja) |
| JP (1) | JP2758504B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9356057B2 (en) | 2012-04-04 | 2016-05-31 | Sony Corporation | Solid-state imaging apparatus and electronic device |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3280704B2 (ja) * | 1992-05-29 | 2002-05-13 | 株式会社東芝 | 半導体記憶装置 |
| JPH08195083A (ja) * | 1995-01-17 | 1996-07-30 | Toshiba Microelectron Corp | 半導体記憶装置 |
| JPH0955482A (ja) * | 1995-06-08 | 1997-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3869045B2 (ja) * | 1995-11-09 | 2007-01-17 | 株式会社日立製作所 | 半導体記憶装置 |
| US6831317B2 (en) | 1995-11-09 | 2004-12-14 | Hitachi, Ltd. | System with meshed power and signal buses on cell array |
| US6828230B2 (en) | 1997-09-12 | 2004-12-07 | Micron Technology, Inc. | Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same |
| US6034433A (en) * | 1997-12-23 | 2000-03-07 | Intel Corporation | Interconnect structure for protecting a transistor gate from charge damage |
| US5896331A (en) * | 1997-12-23 | 1999-04-20 | Lsi Logic Corporation | Reprogrammable addressing process for embedded DRAM |
| US5907511A (en) * | 1997-12-23 | 1999-05-25 | Lsi Logic Corporation | Electrically selectable redundant components for an embedded DRAM |
| US5896310A (en) * | 1997-12-24 | 1999-04-20 | Texas Instruments Incorporated | Multiple bank memory with over-the-array conductors programmable for providing either column factor or y-decoder power connectivity |
| JPH11274424A (ja) * | 1998-03-23 | 1999-10-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US6180998B1 (en) | 1998-03-30 | 2001-01-30 | Lsi Logic Corporation | DRAM with built-in noise protection |
| US5973952A (en) * | 1998-03-30 | 1999-10-26 | Lsi Logic Corporation | Embedded DRAM with noise protecting shielding conductor |
| US6064588A (en) * | 1998-03-30 | 2000-05-16 | Lsi Logic Corporation | Embedded dram with noise-protected differential capacitor memory cells |
| US5999440A (en) * | 1998-03-30 | 1999-12-07 | Lsi Logic Corporation | Embedded DRAM with noise-protecting substrate isolation well |
| JP4017248B2 (ja) * | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
| US6005824A (en) * | 1998-06-30 | 1999-12-21 | Lsi Logic Corporation | Inherently compensated clocking circuit for dynamic random access memory |
| JP2000243085A (ja) | 1999-02-22 | 2000-09-08 | Hitachi Ltd | 半導体装置 |
| US6535415B2 (en) | 1999-02-22 | 2003-03-18 | Hitachi, Ltd. | Semiconductor device |
| WO2003058635A1 (en) * | 2002-01-11 | 2003-07-17 | Hynix Semiconductor Inc. | Increasing a refresh period in a semiconductor memory device |
| JP4600835B2 (ja) * | 2006-07-31 | 2010-12-22 | エルピーダメモリ株式会社 | 半導体集積回路 |
| US9252171B2 (en) | 2010-09-06 | 2016-02-02 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761571A (en) * | 1985-12-19 | 1988-08-02 | Honeywell Inc. | Memory circuit enchancement to stablize the signal lines with additional capacitance |
| JPS62183140A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 半導体集積回路装置 |
| JP2641471B2 (ja) * | 1988-01-25 | 1997-08-13 | 株式会社日立製作所 | 半導体メモリ |
| JP2721909B2 (ja) * | 1989-01-18 | 1998-03-04 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH07114259B2 (ja) * | 1989-10-19 | 1995-12-06 | 株式会社東芝 | 半導体記憶装置 |
| US5040144A (en) * | 1989-11-28 | 1991-08-13 | Motorola, Inc. | Integrated circuit with improved power supply distribution |
| DE69028625T2 (de) * | 1990-06-12 | 1997-01-30 | Fujitsu Ltd | Dynamische Speichereinrichtung mit wahlfreiem Zugriff |
-
1991
- 1991-01-28 JP JP3008713A patent/JP2758504B2/ja not_active Expired - Lifetime
- 1991-06-12 US US07/713,500 patent/US5375095A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9356057B2 (en) | 2012-04-04 | 2016-05-31 | Sony Corporation | Solid-state imaging apparatus and electronic device |
| US9419042B2 (en) | 2012-04-04 | 2016-08-16 | Sony Corporation | Solid-state imaging apparatus and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04212454A (ja) | 1992-08-04 |
| US5375095A (en) | 1994-12-20 |
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