DE60211838T2

DE60211838T2 - Test eines Halbleiterspeichers mit twin-cell Speicherzellen, jede zum Speichern eines Bits in gewöhnlicher und invertierter Form

Info

Publication number: DE60211838T2
Application number: DE60211838T
Authority: DE
Inventors: Takahiro Kawasaki-shi Sawamura; Masato Kawasaki-shi Matsumiya
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2001-11-28
Filing date: 2002-10-29
Publication date: 2006-11-09
Anticipated expiration: 2022-10-30
Also published as: EP1316967A1; US6853595B2; EP1316967B1; JP3966718B2; TW575880B; KR20030043668A; CN1240076C; US20030099136A1; DE60211838D1; CN1421870A; JP2003162900A; KR100885009B1

Description

Diese Erfindung betrifft ein Halbleiterspeichergerät und insbesondere ein Halbleiterspeichergerät mit einer Vielzahl von Paarzellen, umfassend ein Zellenpaar zum Speichern gewöhnlicher Daten und seiner Komplementär- oder Hilfsdaten.
Bei Halbleiterspeichergeräten vom Typ eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM, engl. dynamic random access memory), der Kondensatoren zum Akkumulieren elektrischer Ladungen und Transistoren zum darin Eingeben von Daten und davon Ausgeben von Daten umfasst, müssen regelmäßig Auffrischvorgänge durchgeführt werden, um den Verlust elektrischer Ladungen von den Kondensatoren zu kompensieren. In solchen Halbleiterspeichergeräten vom DRAM Typ wird ein elektrischer Strom, der bei diesem Auffrischvorgang verbraucht wird, einen guten Anteil des elektrischen Stroms in Anspruch nehmen, der verbraucht wird, wenn sie nicht in Betrieb sind (wenn ein Vorgang nicht von außerhalb durchgeführt wird und sie in einem inaktiven Zustand sind). Die japanische Offenlegungsschrift Nr. 2001-143463 (= EP-A-1 081 714) offenbart ein Akkumulieren elektrischer Ladungen durch ein Doppelspeichersystem als ein effektives Mittel zum Reduzieren solch eines Auffrischstroms. Der Oberbegriff des Anspruchs 1 basiert auf dieser Offenbarung.
In dieser Offenbarung werden zu speichernde Daten als Komplementärdaten in einem Speicherzellenpaar gespeichert (nachfolgend einfach als eine Zelle bezeichnet) und das Speicherzellenpaar ist mit einem Paar von Bitleitungen (engl. bit lines) verbunden, welche in Antwort auf die Auswahl einer Wortleitung (engl. word line) mit einem üblichen Leseverstärker verbunden sind. Das heißt, dass ein Zellenpaar an den Positionen angeordnet ist, wo sich ein Paar von Bitleitungen, welche mit einem Leseverstärker verbunden sind, und eine Wortleitung schneiden, und dass Komplemen tärdaten durch Auswählen der Wortleitung von dem Paar von Bitleitungen in das Zellenpaar geschrieben werden oder in das Paar von Bitleitungen ausgelesen werden. "H" und "L" Level werden in einem Zellenpaar für 1-bit gespeicherte Daten gespeichert. Demzufolge verbessert sich eine Leseempfindlichkeit und ein Auffrischzyklus kann signifikant verlängert werden. Daher steigt der Speicherbetrag zweifach, jedoch kann ein elektrischer Strom, der verbraucht wird, wenn die Halbleiterspeichergeräte von DRAM Typ nicht in Betrieb sind, durch Reduzieren der Häufigkeit, die ein Auffrischvorgang durchgeführt wird, verringert werden.
28 ist eine Ansicht, welche die konkrete Struktur eines herkömmlichen Halbleiterspeichergeräts mit Doppelspeichersystem zeigt. Wie in 28 gezeigt, umfasst ein herkömmliches Halbleiterspeichergerät mit Doppelspeichersystem einen Zeilenadressenvordecoder 10, einen Hauptwortdecoder 11, einen Adressenvordecoder 12, Teilwortdecoder (engl. subword decoders) #1 bis einschließlich #4, Leseverstärker 13-1 bis einschließlich 13-4, Wortleitungen WL1 bis einschließlich WL6, Bitleitungen BL1 bis einschließlich BL8 und eine Zellenmatrix 14.
Der Zeilenadressenvordecoder 10 ist ein Verarbeitungsabschnitt in einer Stufe genau vor dem Hauptwortdecoder 11. Der Zeilenadressenvordecoder 10 gibt eine Zeilenadresse, die eine Adresse in einer Zeilenrichtung ist, ein und decodiert sie, und liefert ein Decodierergebnis an den Hauptwortdecoder 11.
Der Hauptwortdecoder 11 decodiert des Weiteren ein Decodierergebnis, das von dem Zeilenadressenvordecoder 10 geliefert wird, und liefert ein Decodierergebnis an die Teilwortdecoder #1 bis einschließlich #4.
Der Adressenvordecoder 12 akzeptiert eine eingegebene Zeilenadresse und liefert ein Ergebnis, welches durch Decodieren dergleichen erhalten wird, an die Teilwortdecoder #1 bis einschließlich #4. Außerdem akzeptiert der Adressenvordecoder 12 zur Testbetriebszeit ein eingegebenes vorbestimmtes Signal, das bezeichnend für einen Testbetrieb ist.
Die Teilwortdecoder #1 bis einschließlich #4 steuern jeweils die Wortleitungen WL2 bis einschließlich WL5 auf der Basis von Decodierergebnissen, die von dem Hauptwortdecoder 11 und dem Adressenvordecoder 12 geliefert werden.
Die Leseverstärker 13-1 bis einschließlich 13-4 verstärken Daten, welche von einer Zelle gelesen werden, die in der Zellenmatrix 14 enthalten ist.
Wie in 29 gezeigt, umfasst die Zellenmatrix 14 eine Vielzahl von Zelleneinheiten C11 bis einschließlich C82, die später beschrieben werden.
30 ist eine Ansicht, welche die detaillierte Struktur der Zelleinheiten C11 bis einschließlich C28 zeigt, die in 29 gezeigt sind. Wie in 30 gezeigt, umfasst eine Zelleneinheit Zellen 30 und 31, Gates 32 und 33 und einen Kontakt 34.
Die Zellen 30 und 31 sind Grundeinheiten zum Aufzeichnen von Daten und Halten von Bitinformation.
Die Gates 32 und 33 sind mit den Wortleitungen WL1 beziehungsweise WL2 verbunden. Das Gate 32 verbindet die Zelle 30 und die Bitleitung BL2 entsprechend einer Spannung, die an der Wortleitung WL1 angelegt wird, und das Gate 33 verbindet die Zelle 31 und die Bitleitung BL2 entsprechend einer Spannung, die an der Wortleitung WL2 angelegt wird.
Der Kontakt 34 liefert Daten, die von der Zelle 30 oder 31 gelesen werden, an die Bitleitung BL2 und liefert Daten, die an der Bitleitung BL2 angelegt werden, an die Zelle 30 oder 31.
Nun wird ein Betrieb in dem obigen herkömmlichen Halbleiterspeichergerät mit Doppelspeichersystem mit einem Lesebetrieb als ein Beispiel in Kürze beschrieben werden.
Wenn eine Zeilenadresse eingegeben wird, wird die Wortleitung WL3 aktiviert werden, wenn beispielsweise der Teilwortdecoder #2 durch den Betrieb des Zeilenadressenvordecoders 10, des Hauptwortdecoders 11 und des Adressenvordecoders 12 ausgewählt wird.
Wenn die Wortleitung WL3 aktiviert wird, wird Spannung an Gates angelegt werden, um die oberen Zellen in den Zelleneinheiten C11, C31, C51 und C71 zu steuern, und Bitsignale, die in diesen Zellen gespeichert sind, werden ausgelesen.
Die Bitsignale, die von diesen Zellen ausgelesen werden, werden an die Bitleitungen BL1, BL3, BL5 beziehungsweise BL7 geliefert. Die Bitsignale, die an die Bitleitungen BL1 und BL3 ausgegeben werden, werden an den Leseverstärker 13-1 geliefert und die Bitsignale, die an die Bitleitungen BL5 und BL7 ausgegeben werden, werden an den Leseverstärker 13-2 geliefert. Die Bitleitungen BL1 und BL3 werden zum Senden gewöhnlicher Daten beziehungsweise Hilfsdaten eingesetzt, wodurch die Logik des Bitsignals, das an die Bitleitung BL1 ausgegeben wird, entgegengesetzt zu der des Bitsignals ist, das an die Bitleitung BL3 ausgegeben wird. Die Bitleitungen BL5 und BL7 werden auch zum Senden gewöhnlicher Daten beziehungsweise Hilfsdaten eingesetzt, wodurch die Logik des Bitsignals, das an die Bitleitung BL5 ausgegeben wird, entgegengesetzt zu der des Bitsignals ist, das an die Bitleitung BL7 ausgegeben wird.
Der Leseverstärker 13-1 verstärkt die Signale, die von den Bitleitungen BL1 und BL3 ausgegeben werden, spezifiziert gespeicherte Daten durch Bezugnahme auf verstärkte Signale und gibt spezifizierte Ergebnisse aus.
Gleichermaßen verstärkt der Leseverstärker 13-2 die Signale, die von den Bitleitungen BL5 und BL7 ausgegeben werden, spezifiziert gespeicherte Daten durch Bezugnahme auf verstärkte Signale und gibt spezifizierte Ergebnisse aus.
Mit diesem System kann ein Auffrischzyklus nur verlängert werden, wenn nicht nur eine Zelle, welche mit einer Bitleitung (BL1, BL2, BL5 oder BL6) zum Übertragen gewöhnlicher Daten verbunden ist, sondern auch eine Zelle, welche mit einer Hilfsbitleitung (BL3, BL4, BL7 oder BL8) zum Übertragen von Hilfsdaten verbunden ist, keinen Defekt hat und elektrische Ladungen akkumulieren kann. Jedoch gibt es Fälle, wo eine Zelle aufgrund eines Defekts keine elektrischen Ladungen akkumulieren kann und wo die andere Zelle elektrische Ladungen akkumulieren kann. In diesen Fällen kann als Folge eines Betriebstests ein Zellenpaar den Anschein haben, normal zu arbeiten.
In diesem Fall akkumuliert jedoch nur eine Zelle elektrische Ladungen, wodurch die Auffrischfähigkeit im Wesentlichen gleich zu einer einzelnen Speicherzelle ist. Ein Auffrischzyklus für ein Gerät wird für Zellen von all den Zellen festgelegt, welche schlechte Auffrischcharakteristika besitzen. Daher, wenn ein zellenpaar, in dem nur eine Zelle arbeitet, in einem Gerät vorhanden ist, muss ein Auffrischzyklus für dieses verkürzt werden. Demzufolge kann der Effekt des Verlängerns eines Auffrischzyklus durch Einführen eines Doppelspeichersystems nicht erreicht werden.
Es ist wünschenswert, ein Halbleiterspeichergerät bereitzustellen, welches in einem Betriebstest die Funktionen des Erkennens einer Zelleneinheit, in der nur eine Zelle einen Defekt hat, und des Abhelfens dieses Defekts durch Verwendung einer redundanten Zelle besitzt.
Gemäß einem Aspekt der vorliegenden Erfindung wird ein Halbleiterspeichergerät gemäß Anspruch 1 bereitgestellt. Die Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung ersichtlich werden, wenn sie in Verbindung mit den beigefügten Zeich nungen gelesen wird, welche beispielhaft bevorzugte Ausführungsbeispiele der vorliegenden Erfindung illustrieren.
1 ist eine Ansicht, welche die Struktur eines ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
2 ist eine Ansicht, welche die detaillierte Struktur des Adressenvordecoders zeigt, der in 1 gezeigt ist.
3 ist eine Ansicht, welche die detaillierte Struktur der Zellenmatrix zeigt, die in 1 gezeigt ist.
4 ist eine Ansicht, welche die detaillierte Struktur der Zelleneinheiten zeigt, die in 3 gezeigt sind.
5 ist eine Ansicht zum Beschreiben des Betriebs der Schaltung, die in 2 gezeigt ist.
6 ist eine Ansicht zum Beschreiben des Betriebs bei Normalzeit des Ausführungsbeispiels, das in 1 gezeigt ist.
7 ist eine vergrößerte Ansicht der Zellenmatrix, die in 6 gezeigt ist.
8 ist eine Ansicht zum Beschreiben des Betriebs bei Betriebstestzeit des Ausführungsbeispiels, das in 1 gezeigt ist.
9 ist eine Ansicht, welche die Struktur eines zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
10 ist eine Ansicht, welche die detaillierte Struktur des Adressenvordecoders zeigt, der in 9 gezeigt ist.
11 ist eine Ansicht zum Beschreiben des Betriebs der Schaltung, die in 10 gezeigt ist.
12 ist eine Ansicht zum Beschreiben des Betriebs bei Normalzeit des Ausführungsbeispiels, das in 9 gezeigt ist.
13 ist eine Ansicht, welche die Struktur eines dritten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
14 ist eine Ansicht, welche die Struktur der BT Steuerungsschaltung zeigt, die in 13 gezeigt ist.
15 ist eine Ansicht, welche die Struktur der BT Steuerungsschaltung zeigt, die in 13 gezeigt ist.
16 ist eine Ansicht zum Beschreiben des Betriebs der BT Steuerungsschaltung, die in 13 gezeigt ist.
17 ist eine Ansicht zum Beschreiben des Betriebs des Ausführungsbeispiels, das in 13 gezeigt ist.
18 ist ein Ablaufdiagramm zum Beschreiben des Betriebs bei Normalzeit des Ausführungsbeispiels, das in 13 gezeigt ist.
19 ist ein Ablaufdiagramm zum Beschreiben des Betriebs bei Betriebstestzeit des Ausführungsbeispiels, das in 13 gezeigt ist.
20 ist eine Ansicht, welche die Struktur eines vierten Ausführungsbeispiels der vorliegenden Erfindung zeigt.
21 ist eine Ansicht, welche die Struktur der BT Steuerungsschaltung zeigt, die in 20 gezeigt ist.
22 ist eine Ansicht, welche die Struktur der BT Steuerungsschaltung zeigt, die in 20 gezeigt ist.
23 ist eine Ansicht zum Beschreiben des Betriebs der BT Steuerungsschaltung, die in 20 gezeigt ist.
24 ist eine Ansicht zum Beschreiben des Betriebs des Ausführungsbeispiels, das in 20 gezeigt ist.
25 ist eine Ansicht, welche die Struktur eines fünften Ausführungsbeispiels der vorliegenden Erfindung zeigt.
26 ist eine Ansicht, welche die detaillierte Struktur der tes59z Erzeugungsschaltung zeigt, die in 25 gezeigt ist.
27 ist ein Ablaufdiagramm zum Beschreiben des Betriebs des Ausführungsbeispiels, das in 25 gezeigt ist.
28 ist eine Ansicht, welche die Struktur eines herkömmlichen Halbleiterspeichergeräts zeigt.
29 ist eine Ansicht, welche die detaillierte Struktur der Zellenmatrix zeigt, die in 28 gezeigt ist.
30 ist eine Ansicht, welche die detaillierte Struktur der Zelleneinheiten zeigt, die in 29 gezeigt sind.
Ausführungsbeispiele der vorliegenden Erfindung werden nun in Bezug auf die Zeichnungen beschrieben werden. 1 ist eine Ansicht, welche die Struktur eines Ausführungsbeispiels der vorliegenden Erfindung zeigt. Wie in 1 gezeigt, umfasst ein Halbleiterspeichergerät gemäß einem Ausführungsbeispiel der vorliegenden Erfindung einen Zeilenadressenvordecoder 10, einen Hauptwortdecoder 11, einen Adressenvordecoder 50, Teilwortdecoder #1 bis einschließlich #4, Leseverstärker 13-1 bis einschließlich 13-4, Wortleitungen WL1 bis einschließlich WL6, Bitleitungen BL1 bis einschließlich BL8 und eine Zellenmatrix 14. In diesem Ausführungsbeispiel ist nur ein Teil des Halbleiterspeichergeräts illustriert, um eine einfache Beschreibung zu geben.
Der Zeilenadressenvordecoder 10 ist ein Verarbeitungsabschnitt in einer Stufe genau vor dem Hauptwortdecoder 11. Der Zeilenadressenvordecoder gibt eine Zeilenadresse, die eine Adresse in einer Zeilenrichtung ist, ein und decodiert diese, und liefert ein Decodierergebnis an den Hauptwortdecoder 11.
Der Hauptwortdecoder decodiert des Weiteren ein Decodierergebnis, das von dem Zeilenadressenvordecoder 10 geliefert wird, und liefert ein Decodierergebnis an die Teilwortdecoder #1 bis einschließlich #4.
Der Adressenvordecoder 50 akzeptiert eine eingegebene Zeilenadresse, ein extra Adresssignal und ein tes59z Signal, und liefert Ergebnisse, welche durch Decodieren dieser erhalten werden, an die Teilwortdecoder #1 bis einschließlich #4.
2 ist eine Ansicht, welche die detaillierte Struktur des Adressenvordecoders 50 zeigt. Wie in 2 gezeigt, umfasst der Adressenvordecoder 50 Inverter 50a bis einschließlich 50c und 50j bis einschließlich 50m und NAND Elemente 50d bis einschließlich 50i.
Ein 2/4 add. z Signal ist ein Zeilenadressensignal. Ein tes59z Signal ist im "L" Zustand bei Normalbetriebszeit und ist im "H" Zustand bei Betriebstestzeit. Ein extra add. z Signal indiziert, welche von einer Bitleitung (BL1, BL3, BL5 oder BL7) und einer Hilfsbitleitung (BL2, BL4, BL6 oder BL8) ausgewählt werden soll.
Ein raq0z Signal, ein raq1z Signal, ein raq3z Signal und ein raq2z Signal, welche jeweils von den Invertern 50j bis einschließlich 50m ausgegeben werden, werden an die Teilwortdecoder #1, #2, #4 beziehungsweise #3 geliefert.
Um zu 1 zurückzukehren, die Teilwortdecoder #1 bis einschließlich #4 steuern jeweils die Wortleitungen WL2 bis einschließlich WL5 auf der Basis von Decodierergebnissen, welche von dem Hauptwortdecoder 11 und dem Adressenvordecoder 50 geliefert werden.
Die Leseverstärker 13-1 bis einschließlich 13-4 verstärken Daten, welche von einer Zelle gelesen werden, die in der Zellenmatrix 14 enthalten ist.
Wie in 3 gezeigt umfasst die Zellenmatrix 14 eine Vielzahl von Zelleneinheiten C11 bis einschließlich C82, welche später beschrieben werden.
4 ist eine Ansicht, welche die detaillierte Struktur der Zelleneinheiten C11 bis einschließlich C82 zeigt, die in 3 gezeigt sind. Wie in 4 gezeigt umfasst die Zelleneinheit C21 Zellen 30 und 31, Gates 32 und 33 und einen Kontakt 34.
Die Zellen 30 und 31 sind Grundeinheiten zum Aufzeichnen von Daten und Halten von Bitinformation.
Die Gates 32 und 33 sind mit den Wortleitungen WL1 beziehungsweise WL2 verbunden. Das Gate 32 liest Daten von der Zelle 30 entsprechend einer Spannung, die an der Wortleitung WL1 angelegt wird, und das Gate 33 liest Daten von der Zelle 31 entsprechend einer Spannung, die an der Wortleitung WL2 angelegt wird.
Der Kontakt 34 liefert Daten, welche von der Zelle 30 oder 31 gelesen werden, an die Bitleitung BL2 und liefert Daten, welche an der Bitleitung BL2 angelegt werden, an die Zelle 30 oder 31.
Dieses Ausführungsbeispiel unterscheidet sich von herkömmlichen Halbleiterspeichergeräten mit Doppelspeichersystem dadurch, wie die Bitleitungen BL1 bis einschließlich BL8 mit den Leseverstärkern 13-1 bis einschließlich 13-4 verbunden sind und wie die Wortleitungen WL1 bis einschließlich WL6 aktiviert werden. Das heißt, bei herkömmlichen Halbleiterspeichern mit Doppelspeichersystem werden alternierende Bitleitungen mit dem gleichen Leseverstärker verbunden, jedoch werden in diesem Ausführungsbeispiel zwei benachbarte Bitleitungen mit dem gleichen Leseverstärker verbunden. Wie die Wortleitungen WL1 bis einschließlich WL6 zu aktivieren sind wird später beschrieben werden.
Nun wird der Betrieb im obigen Ausführungsbeispiel beschrieben werden.
(1) Normalbetrieb
Ein tes59z Signal ist bei Normalbetriebszeit im "L" Zustand. Daher, wie in 5 gezeigt, wird sich der Zustand der raq0z bis einschließlich raq3z Signale entsprechend dem Zustand eines 2/4 add. z Signals ändern, ungeachtet des Zustands eines extra add. z Signals.
Das heißt, wie in 5 gezeigt, wenn ein 2/4 add. z Signal im "L" Zustand ist, gehen die raq0z und raq1z Signale in den "H" Zustand und die raq2z und raq3z Signale gehen in den "L" Zustand. Demzufolge, wie in 6 gezeigt, werden die Wortleitungen WL2 und WL3 aktiv (jede gestrichelte Linie in 6 indiziert einen aktiven Zustand) und weiße Zellen (nicht übermalt) gehen in einen ausgewählten Zustand.
7 ist eine vergrößerte Ansicht, welche den Zustand der Zellenmatrix zu dieser Zeit zeigt. Wie in 7 gezeigt, wenn die Wortleitungen WL2 und WL3 aktiv werden, werden beispielsweise die obere Zelle in der Zelleneinheit C11 und die untere Zelle in der Zelleneinheit C21 ausgewählt und werden mit den Bitleitungen BL1 beziehungsweise BL2 verbunden. Diese Zellen speichern gewöhnliche Daten beziehungsweise Hilfsdaten (zwei Zellen, welche gewöhnliche Daten beziehungsweise Hilfsdaten speichern, werden in dieser Beschreibung als eine "Paarzelle" bezeichnet werden), wodurch die gewöhnlichen Daten und die Hilfsdaten an den Leseverstärker 13-1 geliefert werden.
Andererseits, wenn ein 2/4 add. z Signal im "H" Zustand ist, gehen raq0z und raq1z Signale in den "L" Zustand und raq2z und raq3z Signale gehen in den "H" Zustand. Demzufolge werden die Wortleitungen WL4 und WL5 aktiv.
Wenn die Wortleitungen WL4 und WL5 aktiv werden, werden beispielsweise die untere Zelle in der Zelleneinheit C11 und die obere Zelle in der Zelleneinheit C22 ausgewählt und werden mit den Bitleitungen BL1 beziehungsweise BL2 verbunden. Diese Zellen bilden eine Paarzelle, welche gewöhnliche Daten und Hilfsdaten speichert, wodurch die gewöhnlichen Daten und Hilfsdaten an den Leseverstärker 13-1 geliefert werden.
Der obige Betrieb wird auch an den anderen Zellen durchgeführt werden, wodurch gewöhnliche Daten und Hilfsdaten von Zellen gelesen werden, welche durch Wortleitungen ausgewählt werden, und werden an die Leseverstärker 13-1 bis einschließlich 13-4 geliefert.
(2) Testbetrieb
Zur Testbetriebszeit wird ein tes59z Signal in den "H" Zustand gebracht und ein extra add. z Signal wird in den "H" oder "L" Zustand gebracht, entsprechend einer Zelle, die geprüft werden soll. Es wird angenommen, dass ein extra add. z Signal im "L" Zustand ist. Wie in 5 gezeigt, wenn ein 2/4 add. z Signal im "L" Zustand ist, geht ein raq0z Signal in den "H" Zustand und raq1z, raq2z und raq3z Signale gehen in den "L" Zustand. Demzufolge geht nur die Wortleitung WL2 in den "H" Zustand und wie in 8 gezeigt werden die unteren Zellen in den Zelleneinheiten C21, C41, C61 und C81 ausgewählt und werden mit den Bitleitungen BL2, BL4, BL6 und BL8 verbunden, welche jeweils Hilfsbitleitungen sind. Ob ausgewählte Zellen normal sind oder nicht kann daher durch Schreiben vorbestimmter Daten über diese Bitleitungen und dann erneutes Lesen dieser beurteilt werden. Von einer Paarzelle, welche gewöhnliche Daten und Hilfsdaten speichert, kann nur eine Zelle ausgewählt werden, welche die Hilfsdaten speichert. Demzufolge kann sie, selbst wenn nur eine Zelle einer Paarzelle anormal ist, detektiert werden.
Wie in 5 gezeigt, wenn ein extra add. z Signal im "L" Zustand ist und ein 2/4 add. z Signal im "H" Zustand ist, geht ein raq3z Signal alleine in den "H" Zustand und die Wortleitung WL5 wird aktiviert. Demzufolge werden die oberen Zellen in den Zelleneinheiten C22, C42, C62 und C82 ausgewählt und werden mit den Bitleitungen BL2, BL4, BL6 und BL8 verbunden, von denen alle jeweils Hilfsbitleitungen sind.
Wie in 5 gezeigt, wenn ein extra add. z Signal im "H" Zustand ist und ein 2/4 add. z Signal im "L" Zustand ist, geht ein raq1z Signal alleine in den "H" Zustand und die Wortleitung WL3 wird aktiviert. Demzufolge werden die oberen Zellen in den Zelleneinheiten C11, C31, C51 und C71 ausgewählt und werden mit den Bitleitungen BL1, BL3, BL5 und BL7 verbunden, von denen alle jeweils gewöhnliche Bitleitungen sind.
Wie in 5 gezeigt, wenn ein extra add. z Signal im "H" Zustand ist und ein 2/4 add. z Signal im "H" Zustand ist, geht ein raq2z Signal alleine in den "H" Zustand und die Wortleitung WL4 wird aktiviert. Demzufolge werden die unteren Zellen in den Zelleneinheiten C11, C31, C51 und C71 ausgewählt und werden mit den Bitleitungen BL1, BL3, BL5 und BL7 verbunden, von denen alle jeweils gewöhnliche Bitleitungen sind.
Nun wird ein zweites Ausführungsbeispiel der vorliegenden Erfindung beschrieben werden.
9 ist eine Ansicht, welche die Struktur eines zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt. Abschnitte in 9, welche die gleichen sind wie die in 1, sind mit den gleichen Symbolen beschriftet und eine Beschreibung dieser wird ausgelassen werden.
In diesem Ausführungsbeispiel ist der Adressenvordecoder 50 in 1 durch einen Adressenvordecoder 60 ersetzt. Außerdem unterscheidet sich das zweite Ausführungsbeispiel von dem ersten Ausführungsbeispiel dadurch, wie Wortleitungen aktiviert werden. Die Struktur des zweiten Ausführungsbeispiels ist die gleiche wie die des ersten Ausführungsbeispiels, bis auf das Obige.
10 ist eine Ansicht, welche die detaillierte Struktur des Adressenvordecoders 60 zeigt. Wie in 10 gezeigt umfasst der Adressenvordecoder 60 Inverter 60a bis einschließlich 60c und 60j bis einschließlich 60m und NAND Elemente 60d bis einschließlich 60i. In 10 werden Signale, welche von den Invertern 60j bis einschließlich 60m ausgegeben werden, an die Teilwortdecoder #1, #3, #4 beziehungsweise #2 geliefert. Dies unterscheidet sich von dem Fall in der 2. Die Struktur des Adressenvordecoders 60 ist die gleiche wie die des Adressenvordecoders 50, der in 2 gezeigt ist, bis auf das Obige.
Nun wird der Betrieb im zweiten Ausführungsbeispiel der vorliegenden Erfindung beschrieben werden.
(1) Normalbetrieb
Ein tes59z Signal ist zur Normalbetriebszeit im "L" Zustand. Daher, wie in 11 gezeigt, wird sich der Zustand der raq0z bis einschließlich raq3z Signale entsprechend dem Zustand eines 2/4 add. z Signals ändern, ungeachtet des Zustands eines extra add. z Signals.
Das heißt, wie in 11 gezeigt, wenn ein 2/4 add. z Signal im "L" Zustand ist, gehen raq0z und raq2z Signale in den "H" Zustand und raq1z und raq3z Signale gehen in den "L" Zustand. Demzufolge, wie in 9 gezeigt, werden die Wortleitungen WL2 und WL4 aktiv (jede gestrichelte Linie in 9 indiziert einen aktiven Zustand) und weiße Zellen (nicht übermalt) gehen in einen ausgewählten Zustand.
12 ist eine vergrößerte Ansicht, welche den Zustand der Zellenmatrix zu diesem Zeitpunkt zeigt. Wie in 12 gezeigt, wenn die Wortleitungen WL2 und WL4 aktiv werden, werden beispielsweise die untere Zelle in der Zelleneinheit C11 und die untere Zelle in der Zelleneinheit C21 ausgewählt und werden mit den Bitleitungen BL1 beziehungsweise BL2 verbunden. Diese Zellen bilden eine Paarzelle, welche gewöhnliche Daten und Hilfsdaten speichert, wo durch die gewöhnlichen Daten und die Hilfsdaten an den Leseverstärker 13-1 geliefert werden.
Andererseits, wenn ein 2/4 add. z Signal im "H" Zustand ist, gehen raq0z und raq2z Signale in den "L" Zustand und raq1z und raq3z Signale gehen in den "H" Zustand. Demzufolge werden die Wortleitungen WL3 und WL5 aktiv.
Wenn die Wortleitungen WL3 und WL5 aktiv werden, werden beispielsweise die obere Zelle in der Zelleneinheit C11 und die obere Zelle in der Zelleneinheit C22 ausgewählt und werden mit den Bitleitungen BL1 beziehungsweise BL2 verbunden. Diese Zellen bilden eine Paarzelle, welche gewöhnliche Daten und Hilfsdaten speichert, wodurch die gewöhnlichen Daten und die Hilfsdaten an den Leseverstärker 13-1 geliefert werden.
Der obige Betrieb wird auch an den anderen Zellen durchgeführt werden, wodurch gewöhnliche Daten und Hilfsdaten von Zellen gelesen werden, welche durch Wortleitungen ausgewählt werden, und werden an die Leseverstärker 13-1 bis einschließlich 13-4 geliefert.
Im Übrigen wird sich verglichen mit dem ersten Ausführungsbeispiel das zweite Ausführungsbeispiel in der Durchschlagspannungscharakteristik bessern. Das heißt, in dem in 7 gezeigten ersten Ausführungsbeispiel werden ausgewählte Paarzellen (Zellen sind nicht übermalt) zur Normalbetriebszeit nahe zueinander angeordnet. Im Gegensatz dazu werden in dem in 12 gezeigten zweiten Ausführungsbeispiel ausgewählte Paarzellen entfernt voneinander angeordnet. Das zweite Ausführungsbeispiel wird sich daher in der Durchschlagspannungscharakteristik verbessern.
Im zweiten Ausführungsbeispiel der vorliegenden Erfindung befindet sich jedoch eine nicht aktivierte Wortleitung zwischen einem Paar aktivierter Wortleitungen (die Wortleitung WL3 zwischen den Wortleitungen WL2 und WL4, welche beispielsweise in 12 gezeigt sind), wodurch dort die Schwäche der nicht aktivierten Wortleitung dem Einfluss des Paares aktivierter Wortleitungen unterliegt. Solch eine Schwäche gibt es nicht in dem ersten Ausführungsbeispiel, das in 1 gezeigt ist.
(2) Testbetrieb
Zur Testbetriebszeit wird ein tes59z Signal in den "H" Zustand gebracht und ein extra add. z Signal wird in den "H" oder "L" Zustand gebracht entsprechend einer zu überprüfenden Zelle. Es wird angenommen, dass ein extra add. z Signal im "L" Zustand ist. Wie in 11 gezeigt, wenn ein 2/4 add. z Signal im "L" Zustand ist, geht ein raq0z Signal in den "H" Zustand und raq1z, raq2z und raq3z Signale gehen in den "L" Zustand. Demzufolge geht nur die Wortleitung WL2 in den "H" Zustand und die unteren Zellen in den Zelleneinheiten C21, C41, C61 und C81 werden ausgewählt und werden mit den Bitleitungen BL2, BL4, BL6 und BL8 verbunden, von denen alle jeweils Hilfsbitleitungen sind. Ob ausgewählte Zellen normal sind oder nicht kann daher durch Schreiben vorbestimmter Daten über diese Bitleitungen und dann erneutes Lesen dieser beurteilt werden. Von einer Paarzelle, welche gewöhnliche Daten und Hilfsdaten speichert, kann nur eine Zelle, welche die Hilfsdaten speichert, ausgewählt werden. Demzufolge kann sie, selbst wenn nur eine Zelle einer Paarzelle anormal ist, detektiert werden.
Wie in 11 gezeigt, wenn ein extra add. z Signal im "L" Zustand ist und ein 2/4 add. z Signal im "H" Zustand ist, geht ein raq3z Signal alleine in den "H" Zustand und die Wortleitung WL5 wird aktiviert. Demzufolge werden die oberen Zellen in den Zelleneinheiten C22, C42, C62 und C82 ausgewählt und werden mit den Bitleitungen BL2, BL4, BL6 und BL8 verbunden, von denen alle jeweils Hilfsbitleitungen sind.
Wie in 11 gezeigt, wenn ein extra add. z Signal im "H" Zustand ist und ein 2/4 add. z Signal im "L" Zustand ist, geht ein raq2z Signal allein in den "H" Zustand und die Wortleitung WL 4 wird aktiviert. Demzufolge werden die unteren Zellen in den Zelleneinheiten C11, C31, C51 und C71 ausgewählt und werden mit den Bitleitungen BL1, BL3, BL5 und BL7 verbunden, von denen alle jeweils gewöhnliche Bitleitungen sind.
Wie in 11 gezeigt, wenn ein extra add. z Signal im "H" Zustand ist und ein 2/4 add. z Signal im "H" Zustand ist, geht ein raq1z Signal alleine in den "H" Zustand und die Wortleitung WL3 wird aktiviert. Demzufolge werden die oberen Zellen in den Zelleneinheiten C11, C31, C51 und C71 ausgewählt und werden mit den Bitleitungen BL1, BL3, BL5 und BL7 verbunden, von denen alle jeweils gewöhnliche Bitleitungen sind.
Ob jede der Zellen, welche eine Paarzelle bilden, normal arbeitet oder nicht, kann durch den obigen Betrieb überprüft werden, das heißt, durch Auswählen nur einer Zelle der Paarzelle, Schreiben von Daten in sie, erneutes Auslesen der Daten aus ihr und Überprüfen der Daten.
Nun wird ein drittes Ausführungsbeispiel der vorliegenden Erfindung beschrieben werden.
13 ist eine Ansicht, welche die Struktur eines dritten Ausführungsbeispiels der vorliegenden Erfindung zeigt. Die Unterschiede zwischen dem ersten Ausführungsbeispiel, das in 1 gezeigt ist, und dem dritten Ausführungsbeispiel sind wie folgt. Der Adressenvordecoder 50 wird durch einen Adressenvordecoder 70 ersetzt. Leseverstärker 71 und 72 lesen Daten sowohl von einer Zellenmatrix 14-1 als auch von einer Zellenmatrix 14-2 aus. Des Weiteren sind Transistoren T1 bis einschließlich T8 und eine BT Steuerungsschaltung 73 neu hinzugefügt.
Der Adressenvordecoder 70 gibt eine Zeilenadresse ein und decodiert diese, und wählt den entsprechenden Teilwortdecoder unter den Teilwortdecodern #1 bis einschließlich #4 auf der Basis eines Decodierergebnisses aus.
Die Leseverstärker 71 und 72 verstärken Daten, die aus der Zellenmatrix 14-1 unter ihnen und der Zellenmatrix 14-2 über Ihnen ausgelesen werden, und geben diese aus.
Die Transistoren T1 bis einschließlich T8 werden unter der Steuerung der BT Steuerungsschaltung 73 in den ON oder OFF Zustand gebracht, um die Leseverstärker 71 und 72 mit den Zellenmatrizen 14-1 und 14-2 zu verbinden oder um die Leseverstärker 71 und 72 von den Zellenmatrizen 14-1 und 14-2 zu trennen.
Wenn ein tes59z Signal in den "H" Zustand geht, aktiviert die BT Steuerungsschaltung 73 eines der bltux, bltuz, bltlx und bltlx Signale gemäß einem extra Adressensignal, um den entsprechenden Transistor in den OFF Zustand zu bringen.
14 und 15 sind Ansichten, welche die detaillierte Struktur der BT Steuerungsschaltung 73 zeigen. 14 ist eine Ansicht, welche eine Schaltung zum Erzeugen eines Einzel-x Signals und eines Einzel-z Signals zeigt. Diese Schaltung umfasst Inverter 73a, 73d und 73e und NAND Elemente 73b und 73c. Diese Schaltung erzeugt ein Einzel-x Signal und ein Einzel-z Signal aus einem extra Adressensignal und einem tes59z Signal und gibt diese aus.
15 ist eine Ansicht, welche die anderen Komponenten der BT Steuerungsschaltung 73 zeigt. Diese Schaltung umfasst AND-OR Elemente 73f bis einschließlich 73i und NAND Elemente 73j bis einschließlich 73m. Das AND-OR Element 73f erkennt das logische Produkt einer Einzel-z Signalausgabe vom Inverter 73e, der in 14 gezeigt ist, und einem oberen Blocksignal zum Auswählen der Zellenmatrix 14-2, erkennt die logische Summe dieses logischen Produkts und ein unteres Blocksignal zum Auswählen der Zellenmatrix 14-1, und gibt die erhaltenen Ergebnisse aus. Das gleiche gilt für die AND-OR Elemente 73g bis einschließlich 73i.
Die NAND Elemente 73j bis einschließlich 73m invertieren das logische Produkt eines Zeilenadressenstrobe-(RAS, engl. row address strobe) Aktivierungssignals blsz, welches in den "H" Zustand geht, wenn ein RAS Signal, das zum Spezifizieren der Zeilenadresse einer Speicherzelle auf die zugegriffen werden soll verwendet wird, aktiviert wird, und eine Ausgabe der AND-OR Elemente 73f bis einschließlich 73, und geben ein erhaltenes Ergebnis aus.
Nun wird der Betrieb im dritten Ausführungsbeispiel der vorliegenden Erfindung beschrieben werden.
(1) Normalbetrieb
Wenn ein tes59z Signal im "L" Zustand ist, gehen eine Einzel-x Signal- und eine Einzel-z Signalausgabe von den Invertern 73d beziehungsweise 73e in den "L" Zustand. Daher geht eine Ausgabe der AND Elemente, die in den AND-OR Elementen 73f bis einschließlich 73i enthalten sind, in den "L" Zustand, ungeachtet des Zustands eines oberen Blocksignals oder eines unteren Blocksignals. Demzufolge geht eine Ausgabe von jedem der AND-OR Elemente 73f bis einschließlich 73i in den "H" Zustand, wenn die obere Blocksignal- oder die untere Blocksignaleingabe in das OR Element im "H" Zustand ist.
Wenn beispielsweise ein oberes Blocksignal im "H" Zustand ist, geht eine Ausgabe der AND Elemente, die in den AND-OR Elementen 73f und 73g enthalten sind, in den "L" Zustand und eine Ausgabe von den AND Elementen, die in den AND-OR Elementen 73h und 73i enthalten sind, geht auch in den "L" Zustand. Demzufolge geht eine Ausgabe der AND-OR Elemente 73f und 73g in den "L" Zustand und eine Ausgabe der AND-OR Elemente 73h und 73i geht in den "H" Zustand (siehe 16).
Andererseits, wenn ein unteres Blocksignal im "H" Zustand ist, geht eine Ausgabe der AND Elemente, die in den AND-OR Elementen 73f und 73g enthalten sind, in den "L" Zustand und eine Ausgabe der AND Elemente, die in den AND-OR Elementen 73h und 73i enthalten sind, geht auch in den "L" Zustand. Demzufolge geht eine Ausgabe der AND-OR Elemente 73f und 73g in den "H" Zustand und eine Ausgabe der AND-OR Elemente 73h und 73i geht in den "L" Zustand (siehe 16).
Es wird angenommen, dass wenn ein unteres Blocksignal im "H" Zustand ist, das RAS Aktivierungssignal blsz in den "H" Zustand geht. Dann geht eine Ausgabe der NAND Elemente 73j und 73k in den "L" Zustand und eine Ausgabe der NAND Elemente 73l und 73m geht in den "H" Zustand.
Daher gehen in 13 die Transistoren T5 und T7, an die ein bltlx Signal angelegt wird, und die Transistoren T6 und T8, an die ein bltlz Signal angelegt wird, in den ON Zustand, und die Transistoren T1 und T3, an die ein bltux Signal angelegt wird, und die Transistoren T2 und T4, an die ein bltuz Signal angelegt wird, gehen in den OFF Zustand. Demzufolge werden die Bitleitungen auf der Seite der Zellenmatrix 14-1 mit dem Leseverstärker 71 oder 72 verbunden werden.
Zu dieser Zeit wird angenommen, dass eine Zeilenadresse eingegeben wird und dass die Wortleitung WL3 aktiviert wird. Dann werden Zellen, die durch die Wortleitung WL3 ausgewählt werden, mit der Bitleitung BL1, BL3, BL5 oder BL7 verbunden und Daten, die von diesen Zellen ausgelesen werden, werden an den Leseverstärker 71 oder 72 geliefert werden.
Andererseits, wenn ein oberes Blocksignal im "H" Zustand ist, werden Daten, die aus der Zellenmatrix 14-2 ausgelesen wurden, über den Transistor T1, T2, T3 oder T4 an den Leseverstärker 71 oder 72 geliefert werden.
(2) Testbetrieb
Wie in 16 gezeigt, wenn ein tes59z Signal im "H" Zustand ist, ändern sich ein bltux Signal, ein bltuz Signal, ein bltlx Signal und ein bltlz Signal entsprechend dem Zustand eines extra Adressensignals und ausgewählter Blöcke.
Wenn beispielsweise wie in 16 gezeigt die Zellenmatrix 14-1 ausgewählt wird (ein unteres Blocksignal ist im "H" Zustand) und ein extra Adressensignal in den "H" Zustand gebracht wird, geht ein bltlz Signal alleine in den "H" Zustand und ein bltux Signal, ein bltuz Signal und ein bltlx Signal gehen in den "L" Zustand.
Demzufolge gehen die Transistoren T6 und T8 in den ON Zustand und die Bitleitungen BL3 und BL7 sind mit den Leseverstärkern 71 beziehungsweise 72 verbunden.
Zu dieser Zeit wird angenommen, dass eine Zeilenadresse eingegeben wird und dass die Wortleitung WL3 aktiviert wurde. Dann werden Zellen, die durch die Wortleitung WL3 ausgewählt werden, mit der Bitleitung BL3 oder BL7 verbunden werden. Demzufolge kann ein Betriebstest nur an einer Zelle (welche Hilfsdaten speichert) einer Paarzelle durchgeführt werden. 17 ist eine Ansicht, die einen Zustand zu dieser Zeit zeigt. In 17 wird jede aktivierte Signalleitung durch eine gestrichelte Linie indiziert.
18 und 19 sind Ablaufdiagramme, die eine Änderung des Signals in Bezug auf die Zeit im Hauptteil des dritten Ausführungsbeispiels zeigen.
18 ist ein Ablaufdiagramm zur Normalbetriebszeit. In 18 werden ein bltlx Signal und ein bltlz Signal von der BT Steuerungsschaltung 73 ausgegeben, ein brsz Signal ist ein BL Ausgleichssignal, und ein lez Signal wird durch Verzögern eines blsz Signals um eine vorbestimmte Zeit erhalten. WL, BL und XBL (BL) indizieren ein Wortlei tungssignal, ein gewöhnliches Bitsignal beziehungsweise ein Hilfsbitsignal.
Zur Normalbetriebszeit halten ein bltlx Signal und ein bltlz Signal den "H" Zustand, selbst wenn ein BL Ausgleichssignal in den "H" Zustand geht. Die Transistoren T5 bis einschließlich T8 halten daher den ON Zustand. Eine Wortleitung WL wird aktiv gemacht nachdem eine vorbestimmte Zeitdauer vergangen ist, da ein brsz Signal in den "L" Zustand geht. Dann werden Daten von den Zellen ausgegeben und die Spannung einer gewöhnlichen Bitleitung BL und einer Hilfsbitleitung XBL beginnt sich zu ändern. Wenn ein lez Signal zum Aktivieren der Leseverstärker 71 und 72 in den "H" Zustand geht, werden die Daten, die ausgelesen werden, durch den Leseverstärker 71 oder 72 verstärkt und ausgegeben.
Wie in 19 gezeigt, geht zur Testbetriebszeit eines von einem bltlx Signal und bltlz Signal in den "H" Zustand und das andere geht in den "L" Zustand. In diesem Beispiel wird ein Test an einer Zelle durchgeführt werden, die mit der gewöhnlichen Bitleitung verbunden ist. Daher wird das bltlx Signal auf der Seite der gewöhnlichen Bitleitung in den "H" Zustand gebracht. Das bltlz Signal wird in dem Moment in den "L" Zustand gebracht, in dem das brsz Signal aktiviert wird.
Wenn eine bestimmte Zeitdauer abgelaufen ist, nachdem das brsz Signal aktiviert wurde, wird die Wortleitung WL aktiviert, werden Daten von der Zelle ausgegeben, die mit der gewöhnlichen Bitleitung verbunden ist, und beginnt sich die Spannung der gewöhnlichen Bitleitung BL zu ändern. Andererseits werden keine Daten an die Hilfsbitleitung XBL ausgegeben, so dass ihr Potential konstant ist.
Wenn eine bestimmte Zeitdauer abgelaufen ist, nachdem die Wortleitung WL aktiviert wurde, wird das lez Signal in den "H" Zustand gebracht, werden die Leseverstärker 71 und 72 aktiviert und werden Daten, die von der gewöhnlichen Bitleitung ausgelesen werden, ausgegeben.
Im obigen Ausführungsbeispiel kann ein Betriebstest nur an einer Zelle von einer Paarzelle durchgeführt werden. Dies ist das gleiche mit den ersten und zweiten Ausführungsbeispielen.
Außerdem muss im dritten Ausführungsbeispiel nur eine Wortleitung zur Normalbetriebszeit aktiviert werden. Daher kann verglichen mit dem ersten und zweiten Ausführungsbeispiel, bei denen zwei Wortleitungen aktiviert werden müssen, ein Energieverbrauch reduziert werden.
Nun wird ein viertes Ausführungsbeispiel der vorliegenden Erfindung beschrieben werden.
20 ist eine Ansicht, welche die Struktur eines vierten Ausführungsbeispiels der vorliegenden Erfindung zeigt. Die Struktur des vierten Ausführungsbeispiels, das in 20 gezeigt ist, ist die gleiche wie die des dritten Ausführungsbeispiels, das in 17 gezeigt ist, außer dass die BT Steuerungsschaltung 73 durch eine BT Steuerungsschaltung 80 ersetzt ist.
21 und 22 sind Ansichten, welche die detaillierte Struktur der BT Steuerungsschaltung 80 zeigen, die in 20 gezeigt ist. Eine Schaltung, die in 21 gezeigt ist, erzeugt ein Einzel-x Signal, ein Einzel-z Signal und ein Doppelsignal aus einem extra Adressensignal und einem tes59z Signal. Diese Schaltung umfasst Inverter 80a, 80d, 80e und 80f und NAND Elemente 80b und 80c.
Eine Schaltung, die in 22 gezeigt ist, erzeugt ein bltux Signal, ein bltuz Signal, ein bltlx Signal und ein bltlz Signal zum Steuern der Transistoren T1 bis einschließlich T8 durch die Verwendung von Signalen, die von der Schaltung, die in 21 gezeigt ist, ausgegeben werden.
Diese Schaltung umfasst OR-AND Elemente 80g bis einschließlich 80j, AND Elemente 80k bis einschließlich 80n, OR Elemente 80o bis einschließlich 80r und NAND Elemente 80s bis einschließlich 80v. Das OR-AND Element 80g erkennt die logische Summe eines Einzel-z Signals und eines Doppelsignals, erkennt das logische Produkt dieser logischen Summe und ein oberes Blocksignal, und gibt ein erhaltenes Ergebnis aus. Das gleiche gilt für die OR-AND Elemente 80h bis einschließlich 80j.
Das AND Element 80k erkennt das logische Produkt eines Einzel-z Signals und eines oberen Blocksignals und gibt ein erhaltenes Ergebnis aus.
Nun wird der Betrieb im obigen Ausführungsbeispiel beschrieben werden.
(1) Normalbetrieb
Wenn ein tes59z Signal im "L" Zustand ist, gehen eine Einzel-x Signal- und eine Einzel-z Signalausgabe von den Invertern 80e beziehungsweise 80f in den "L" Zustand. Ein Doppelsignal wird durch Invertieren des tes59z Signals erhalten und geht daher in den "H" Zustand. Das Einzel-x Signal oder das Einzel-z Signal wird in einen Anschluss jedes der AND Elemente 80k bis einschließlich 80n, die in 22 gezeigt sind, eingegeben, wodurch seine Ausgabe in den "L" Zustand gehen wird, ungeachtet des Zustands eines Signals, das in den anderen Eingangsanschluss eigegeben wird. Eine Ausgabe von jedem AND Element 80k bis einschließlich 80n geht daher in den "L" Zustand.
Andererseits wird das Doppelsignal an einem Eingangsanschluss eines OR Elements eingegeben, das in jedem OR-AND Element 80g bis einschließlich 80j enthalten ist, wodurch seine Ausgabe in den "H" Zustand gehen wird, ungeachtet des Zustands eines Signals, das an dem anderen Eingangsanschluss eingegeben wird. Daher geht eine Ausgabe von jedem OR-AND Element 80g bis einschließlich 80j in den "H" Zu stand in dem Fall eines Signals, das direkt in sein AND Element eingegeben wird und das im "H" Zustand ist, und geht in dem Fall in den "L" Zustand, in dem ein Signal, das direkt in sein AND Element eingegeben wird, im "L" Zustand ist.
Demzufolge geht eine Ausgabe des OR Elements 80o in den "H" Zustand im Falle eines Signals, das direkt in das AND Element des OR-AND Elements 80g eingegeben wird und das im "H" Zustand ist, und geht in den "L" Zustand im Falle eines Signals, das direkt in das AND Element des OR-AND Elements 80g eingegeben wird und das im "L" Zustand ist. Das gleiche trifft auf die OR Elemente 80p bis einschließlich 80r zu.
Es wird angenommen, dass die Zellenmatrix 14-1 ausgewählt wird und dass ein unteres Blocksignal im "H" Zustand ist. Dann geht eine Ausgabe der OR Elemente 80o und 80p in den "x" Zustand und eine Ausgabe der NAND Elemente 80s und 80t geht in den "L" Zustand. Andererseits geht eine Ausgabe der OR Elemente 80q und 80r in den "L" Zustand und eine Ausgabe der NAND Elemente 80u und 80v geht in den "H" Zustand.
Demzufolge, wenn ein blsz Signal in den "H" Zustand geht, gehen ein bltlz Signal und ein bltlx Signal in den "H" Zustand und ein bltux Signal und ein bltuz Signal gehen in den "L" Zustand. 23 ist eine Ansicht, welche die Beziehung zwischen dem Zustand eines tes59z Signals, einem ausgewählten Block, dem Zustand eines extra Adressensignals, eines bltux Signals, eines bltuz Signals, eines bltlx Signals und eines bltlz Signals zeigt.
Wenn das bltlz Signal und das bltlx Signal auf diese Art und Weise in den "H" Zustand gehen, gehen die Transistoren T5 bis einschließlich T8 in den ON Zustand und die Zellenmatrix 14-1 wird mit den Leseverstärkern 71 und 72 verbunden. In diesen Zuständen wird angenommen, dass die Wortleitung WL3 aktiviert wird. Dann werden Zellen, die durch die Wortleitung WL3 ausgewählt werden, mit der Bitleitung BL1, BL3, BL5 und BL7 verbunden.
Andererseits, wenn ein oberes Blocksignal im "H" Zustand ist, dann werden Daten, die von der Zellenmatrix 14-2 ausgelesen werden, über die Transistoren T1 bis einschließlich T4 an die Leseverstärker 71 und 72 geliefert werden.
(2) Testbetrieb
Wie in 23 gezeigt, wenn ein tes59z Signal im "H" Zustand ist, ändern sich ein bltux Signal, ein bltuz Signal, ein bltlx Signal und ein bltlz Signal gemäß dem Zustand eines extra Adressensignals und eines ausgewählten Blocks.
Wenn beispielsweise die Zellenmatrix 14-1 ausgewählt wird (ein unteres Blocksignal ist im "H" Zustand) und ein extra Adressensignal in den "L" Zustand gebracht wird, gehen ein Einzel-x Signal, ein Einzel-z Signal und ein Doppelsignal in den "H" Zustand, den "L" Zustand beziehungsweise den "L" Zustand. Daher gehen, wie in 23 gezeigt, ein bltuz Signal und ein bltlx Signal in den "H" Zustand und ein bltux Signal und bltlz Signal gehen in den "L" Zustand.
Demzufolge gehen die Transistoren T2, T4, T5 und T7 in den ON Zustand und die Bitleitungen BL1 und BL5 und die entsprechenden Bitleitungen in der Zellenmatrix 14-2 werden mit dem Leseverstärker 71 oder 72 verbunden werden.
Zu dieser Zeit wird angenommen, dass eine Zeilenadresse eingegeben wird und dass eine Wortleitung WL2 aktiviert wurde. Dann werden Zellen, die durch die Wortleitung WL2 ausgewählt werden, mit der Bitleitung BL1 oder BL5 verbunden werden. Demzufolge kann ein Betriebstest nur an einer Zelle (welche Hilfsdaten speichert) von einer Paarzelle durchgeführt werden.
Eine Wortleitung WL an der Zellenmatrix 14-2 ist nicht aktiviert, wodurch die Zellenmatrix 14-2 nicht mit einer Bitleitung verbunden wird. Jedoch werden die Bitleitungen mit den Leseverstärkern 71 und 72 verbunden. Dies bewahrt Ladungen an den Leseverstärkern 71 und 72 vor dem Verlust einer Balance zwischen der Seite der gewöhnlichen Bitleitung und der Seite der Hilfsbitleitung. 24 ist eine Ansicht, welche den oben beschriebenen Zustand zeigt. Jede gestrichelte Linie in 24 indiziert eine aktivierte Signalleitung.
Im obigen Ausführungsbeispiel kann ein Betriebstest nur an einer Zelle von einer Paarzelle durchgeführt werden. Dies ist das gleiche mit dem dritten Ausführungsbeispiel.
Außerdem muss im vierten Ausführungsbeispiel nur eine Wortleitung zur Normalbetriebszeit aktiviert werden. Daher kann, verglichen mit dem ersten und zweiten Ausführungsbeispiel, in denen zwei Wortleitungen aktiviert werden müssen, ein Energieverbrauch reduziert werden.
Des Weiteren werden im vierten Ausführungsbeispiel Bitleitungen BL (beispielsweise gewöhnliche Bitleitungen, wenn Hilfsbitleitungen ausgewählt werden), welche an einer nicht ausgewählten Zellenmatrix sind und welche gegenüber von Bitleitungen an einer ausgewählten Zellenmatrix sind, auch mit dem Leseverstärker 71 oder 72 verbunden. Dies bewahrt Ladungen an den Leseverstärkern 71 und 72 vor dem Verlust einer Balance und verhindert daher eine Fehlfunktion.
Die Anzahl von Zellenmatrizen, die gesteuert werden müssen, ist nur eins, wodurch es schwierig ist, Ladungen an Zellenverstärkern, die um eine Gruppe von Zellenmatrizen angeordnet sind, durch die in 20 gezeigte Technik zu balancieren. Jedoch kann ein Kondensator mit einer vorbestimmten Kapazität auf einer Seite angeordnet werden, wo keine Zellenmatrix vorhanden ist, und an Stelle von Bitlei tungen angeschlossen werden. Dies wird es möglich machen, Ladungen an Zellenverstärkern, die um eine Gruppe von Zellenmatrizen herum angeordnet sind, zu balancieren.
Nun wird ein fünftes Ausführungsbeispiel der vorliegenden Erfindung beschrieben werden.
25 ist eine Ansicht, welche die Struktur eines fünften Ausführungsbeispiels der vorliegenden Erfindung zeigt. Eine Schaltung, die in 25 gezeigt ist, ist eine RAS Aktivierungsschaltung und umfasst Verzögerungsschaltungen 100 bis einschließlich 102, eine BT Steuerungs- und BL Ausgleichsauslöseschaltung 103, eine Wortdecoderaktivierungsschaltung 104, eine S/A Aktivierungsschaltung 105 und eine tes59z Erzeugungsschaltung 106.
Jede der Verzögerungsschaltungen 100 bis einschließlich 102 gibt ein blsz Signal ein, welches ein RAS Aktivierungssignal ist, verzögert es um eine vorbestimmte Zeit und gibt es aus.
Die BT Steuerungs- und BL Ausgleichsauslöseschaltung 103 gibt ein blsz Signal und ein tes59z Signal ein, erzeugt ein brsz Signal, das ein BL Ausgleichssignal ist, ein blt0z Signal, das ein BT Steuerungssignal ist, und ein lz Signal, das ein BT Steuerungssignal ist, und gibt diese aus.
Die Wortdecoderaktivierungsschaltung 104 gibt eine wlsz Signalausgabe von der Verzögerungsschaltung 100 ein und gibt ein rblkiz Signal aus, das ein Wortdecoderaktivierungssignal ist.
Die S/A Aktivierungsschaltung 105 gibt eine lez Signalausgabe von der Verzögerungsschaltung 101 ein, erzeugt psa und nsa, welche die Energieversorgung für Leseverstärker (S/A) sind, und gibt diese aus.
Die tes59z Erzeugungsschaltung 106 akzeptiert ein einzelnes Speichertesteingangssignal und eine blsdz Signalausgabe von der Verzögerungsschaltung 102, erzeugt ein tes59z Signal und gibt es aus.
26 ist eine Ansicht, welche die detaillierte Struktur der tes59z Erzeugungsschaltung 106 zeigt. Wie in 26 gezeigt, umfasst die tes59z Erzeugungsschaltung 106 Inverter 106a und 106c und ein HAND Element 106b. Die tes59z Erzeugungsschaltung erzeugt ein tes59z Signal aus einer blsdz Signalausgabe von der Verzögerungsschaltung 102 und einem einzelnen Speichertesteingangssignal, und gibt es aus.
Nun wird ein Betrieb im obigen Ausführungsbeispiel beschrieben werden.
Im Übrigen werden im dritten und vierten Ausführungsbeispiel der vorliegenden Erfindung Daten in einer Zelle, der keine Beachtung geschenkt wird (z.B., wenn dort ein Zellenpaar ist, an das ein bltlz Signal angelegt wird, und Daten, die nur in einer Zelle gespeichert sind, ausgelesen werden sollen, ist die andere Zelle eine Zelle, der keine Beachtung geschenkt wird), an eine Bitleitung BL ausgegeben, wenn eine Wortleitung WL aktiviert wird. Diese Ausgabedaten werden als kleine Potentialschwankungen an der Bitleitung BL erscheinen. Jedoch sind Transistoren im OFF Zustand, wodurch solch eine Datenausgabe an eine Bitleitung BL nicht durch den Leseverstärker 71 oder 72 verstärkt werden wird. Elektrische Ladungen in der Zellen werden nicht wiederhergestellt werden, was den Verlust der Daten zur Folge hat.
Im fünften Ausführungsbeispiel der vorliegenden Erfindung werden Daten von dem Leseverstärker 71 oder 72 in solch einem Fall zurück in eine Zelle geschrieben, so dass die Daten nicht verloren gehen werden.
Um konkret zu sein, ein Ergebnis, das von einem Logikgatter durch Eingeben eines einzelnen Speichertesteingangssignals und eines blsdz Signals, wie in 26 gezeigt, ausgegeben wird, wird als ein tes59z Signal in die Schaltungen, die in den 14 und 21 gezeigt sind, statt in die Anschlüsse in den 14 und 21 eingegeben, in die ein einzelnes Speichertesteingangssignal direkt eingegeben wird (Anschlüsse, in die ein tes59z Signal eingegeben wird).
Wie in 25 gezeigt wird, ein blsdz Signal durch Verzögern des RAS Aktivierungssignals blsz erzeugt, das in den "H" Zustand geht, während ein RAS Signal durch die Verwendung der Verzögerungsschaltungen 100 bis einschließlich 102 aktiv ist. Zuerst bringen die Leseverstärker 71 und 72 die Transistoren auf der Seite eines Blocks, der nicht ausgewählt ist, in den OFF Zustand und lösen die BL Ausgleichung aus. Dann wird eine Wortleitung WL aktiviert. Wenn Daten auf einer Bitleitung BL erscheinen, wird Energie an die Leseverstärker 71 und 72 geliefert und ein Verstärkungsvorgang wird begonnen.
Eine blsdz Signalausgabe von der Verzögerungsschaltung 102 geht eine bestimmte Zeitdauer, nachdem die Leseverstärker 71 und 72 den Verstärkungsvorgang beginnen, in den "H" Zustand. Daher sollte eine Einstellung so durchgeführt werden, dass dieses blsdz Signal in den "H" Zustand gehen wird, wenn Daten nach dem Beginn des Verstärkungsbetriebs in gewissem Maße verstärkt werden (z.B., wenn eine Potentialdifferenz entsprechend 50 Prozent der gesamten Wiederherstellung auf einer gewöhnlichen Bitleitung BL oder einer Hilfsbitleitung XBL erzeugt wird). Außerdem sollte eine Einstellung so durchgeführt werden, dass das blsdz Signal bald nachdem das RAS Signal zurückgesetzt wird (inaktiv gemacht wird) in den "L" Zustand zurückkehren wird.
Wenn die Einstellung in dieser Weise durchgeführt wird, wird ein tes59z Signal gegen Ende des Verstärkungsvorgangs durch die Leseverstärker 71 und 72 in den "L" Zustand gehen und ein Umschalten in einen Doppelspeicherbetriebsmodus wird durchgeführt werden.
Wie oben angegeben wird eine Verstärkung durch ein lez Signal in einem Zustand begonnen, in dem eine Bitleitung BL alleine angeschlossen ist. Wenn Daten nach einiger Zeit in gewissem Maße verstärkt werden, geht ein tes59z Signal in den "L" Zustand. Dann kehrt ein bltlx Signal in den "H" Zustand zurück (Umschalten in einen normalen Betriebsmodus wird durchgeführt) und Daten, die durch die Leseverstärker verstärkt werden, werden zurück in eine Hilfsbitleitung XBL geschrieben. Demzufolge können nur Daten auf einer gewöhnlichen Bitleitung BL verstärkt und getestet werden, ohne auf einer Seite der Hilfsbitleitung XBL Daten zu verlieren.
Die obige Struktur vermeidet, dass Daten, die in einer Zelle einer Paarzelle gespeichert sind, verloren gehen, wenn Daten, die in der anderen Zelle gespeichert sind, ausgelesen werden. Demzufolge können beispielsweise, nachdem Testdaten in all die Zellen geschrieben werden, Daten, die in einer gewöhnlichen Bitzelle und Hilfsbitzelle gespeichert sind, in dieser Reihenfolge ausgelesen und überprüft werden, durch Inkrementieren (oder Dekrementieren) einer Adresse. Dies ermöglicht schnelle Betriebstests.
Die Schaltungen, die in den obigen Ausführungsbeispielen gezeigt sind, sind Beispiele. Es ist eine Selbstverständlichkeit, dass die vorliegende Erfindung nicht auf solche Fälle beschränkt ist.
Wie vorangehend beschrieben wurde, umfasst ein Halbleiterspeichergerät gemäß der vorliegenden Erfindung, welches eine Vielzahl von Paarzellen einschließlich ein Zellenpaar zum Speicher gewöhnlicher Daten und Hilfsdaten besitzt, Wortleitungen zum Auswählen einer vorbestimmten Paarzelle, Bitleitungen zum Lesen von Daten von und Schreiben von Daten in eine Paarzelle, die durch die Wortleitungen ausgewählt wird, eine Betriebsmoduseingabeschaltung zum Akzeptieren eines Einstellsignal, das eingegeben wird, um einen Betriebsmodus einzustellen, und eine Beschränkungs schaltung zum Festlegen von Beschränkungen beim Lesen von Daten von und Schreiben von Daten in eine Zelle der Paarzelle im Falle eines Einstellsignals, das bezeichnend für das Einstellen eines Modus ist, in welchem ein Betriebstest an einer Zelle durchgeführt wird, wobei es von der Betriebsmoduseingabeschaltung eingegeben wird. Daher kann der Betrieb von nur einer Zelle einer Paarzelle überprüft werden und die Zuverlässigkeit von Halbleiterspeichergeräten kann verbessert werden.
Das Vorangehende wird nur als illustrativ für die Prinzipien der vorliegenden Erfindung betrachtet. Des Weiteren, da einem Fachmann zahlreiche Modifikationen und Änderungen leicht einfallen werden, ist nicht vorgesehen, die Erfindung auf die exakte Konstruktion und die Anwendungen, die gezeigt und beschrieben sind, zu beschränken und dementsprechend können alle geeigneten Modifikationen und Äquivalente als in den Schutzbereich der Erfindung in den beigefügten Ansprüchen fallend betrachtet werden.

Claims

Ein Halbleiterspeichergerät mit einer Vielzahl von Zelleneinheiten (C11, C21, ...), wobei jede ein Zellenpaar (30, 32; 31, 33) zum Speicher gewöhnlicher Daten und ihrer komplementären Daten umfasst, wobei der Speicher umfasst: Wortleitungen (WL1) zum Auswählen eines vorbestimmten Zellenpaares; Bitleitungen (BL1) zum Lesen von Daten aus und Schreiben von Daten in ein Zellenpaar, das durch die Wortleitungen ausgewählt wird; gekennzeichnet durch eine Betriebsmoduseingabeschaltung (50) zum Akzeptieren eines Einstellsignals (tes59z), das eingegeben wird, um einen Betriebsmodus einzustellen; und eine Beschränkungsschaltung (Teilwortdecoder) zum Festlegen von Beschränkungen beim Lesen von Daten von und Schreiben von Daten in eine Zelle des Zellenpaars im Falle des Einstellsignals (tes59z), das bezeichnend für das Einstellen eines Modus ist, in welchem ein Betriebstest an einer Zelle durchgeführt wird, wobei es von der Betriebsmoduseingabeschaltung eingegeben wird.
Das Halbleiterspeichergerät nach Anspruch 1, wobei: die Wortleitungen eine Wortleitung für eine Zelle für gewöhnliche Daten des Zellenpaars und eine Wortleitung für eine Zelle für komplementäre Daten des Zellenpaars umfassen, die unabhängig von einander angeordnet sind; und die Beschränkungsschaltung Beschränkungen beim Lesen und Schreiben festlegt, indem eine Aktivierung der Wortleitung für die Zelle für gewöhnliche Daten oder der Wortleitung für die Zelle für komplementäre Daten gestoppt wird, welche in dem Fall unabhängig von einander angeordnet sind, in dem der Modus eingestellt ist, in welchem ein Betriebstest durchgeführt wird.
Das Halbleiterspeichergerät nach Anspruch 2, wobei die Wortleitung für die Zelle für gewöhnliche Daten in dem Zellenpaar und die Wortleitung für die Zelle für komplementäre Daten in dem Zellenpaar aneinander angrenzen.
Das Halbleiterspeichergerät nach Anspruch 2, wobei die Wortleitung für die Zelle für gewöhnliche Daten in dem Zellenpaar und die Wortleitung für die Zelle für komplementäre Daten in dem Zellenpaar abwechselnd angeordnet sind.
Das Halbleiterspeichergerät nach Anspruch 1, wobei die Beschränkungsschaltung Beschränkungen beim Lesen von Daten von und Schreiben von Daten in eine Zelle des Zellenpaars festlegt, indem eine Bitleitung von dem Zellenpaar getrennt wird.
Das Halbleiterspeichergerät nach Anspruch 5, wobei: jede der Bitleitungen einen Halbleiterschalter besitzt; und die Beschränkungsschaltung Beschränkungen beim Lesen von Daten von und Schreiben von Daten in eine Zelle des Zellenpaars festlegt, indem der Halbleiterschalter an-(ON) oder ab-(OFF) geschaltet wird.
Das Halbleiterspeichergerät nach Anspruch 5 oder 6, wobei das Zellenpaar durch eine Wortleitung ausgewählt wird.
Das Halbleiterspeichergerät nach Anspruch 5, 6 oder 7, wobei: eine Vielzahl von Zellenmatrizen, von denen jede eine Vielzahl von Zellenpaaren enthält, enthalten sind; und Daten durch die Zellenmatrix gelesen oder geschrieben werden.
Das Halbleiterspeichergerät nach Anspruch 8, des Weiteren umfassend Leseverstärker zum Verstärken von Daten, die von jedem Zellenpaar gelesen oder darin geschrieben werden, das in zwei benachbarten Zellenmatrizen enthalten ist, wobei die Beschränkungsschaltung Beschränkungen beim Lesen von Daten von und Schreiben von Daten in eine Zelle eines Zellenpaars festlegt, indem alle Bitleitungen getrennt werden, die mit einer der zwei benachbarten Zellenmatrizen verbunden sind, und indem eine Bitleitung von dem Zellenpaar in der anderen Zellenmatrix getrennt wird.
Das Halbleiterspeichergerät nach Anspruch 8, des weiteren umfassend Leseverstärker zum Verstärken von Daten, die von jedem Zellenpaar gelesen oder darin geschrieben werden, das in zwei benachbarten Zellenmatrizen enthalten ist, wobei die Beschränkungsschaltung Beschränkungen beim Lesen von Daten von und Schreiben von Daten in eine Zelle eines Zellenpaars festlegt, indem eine Bitleitung von einem Zellenpaar in einer der zwei benachbarten Zellenmatrizen getrennt wird, an der ein Betriebstest durchgeführt werden soll, und indem die andere Bitleitung von einem Zellenpaar in der anderen der zwei benachbarten Zellenmatrizen getrennt wird, an der kein Betriebstest durchgeführt werden soll.
Das Halbleiterspeichergerät nach Anspruch 9 oder 10, wobei ein Kondensator, welcher die gleiche Kapazität wie eine Bitleitung besitzt, als eine Last mit einem Zellenverstärker verbunden ist, der nur eine Zellenmatrix steuert.
Das Halbleiterspeichergerät nach einem der Ansprüche 5 bis 11, wobei gelesene Daten zurück in eine Zelle geschrieben werden, von der die Bitleitung getrennt wurde.