DE19964480B4

DE19964480B4 - Verfahren zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ

Info

Publication number: DE19964480B4
Application number: DE19964480A
Authority: DE
Inventors: Hee Bok Kang
Original assignee: Hyundai Electronics Industries Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1998-11-19
Filing date: 1999-11-15
Publication date: 2008-08-28
Anticipated expiration: 2019-11-16
Also published as: US6900064B2; DE19954845A1; JP2000208726A; JP4787392B2; US6459118B1; US20050141259A1; KR100281127B1; US6717840B2; KR20000033071A; US20020190304A1; US20040152217A1; DE19954845B4; US6969617B2

Abstract

Verfahren zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ, mit den folgenden Schritten:
(1) Herstellen von N Wortleitungen (WL1 bis WL4, WEC) auf einem Halbleitersubstrat (81) von erstem Leitungstyp mit festen Intervallen;
(2) Herstellen erster Kondensatorelektroden (85a bis 85d) auf den Wortleitungen (WL1 bis WL4) außer auf der N-ten Wortleitung (WEC), wobei jeweils zwischen Wortleitung und erster Kondensatorelektrode ein Barrieremetall angeordnet wird und die ersten Kondensatorelektroden in elektrischem Kontakt mit den Wortleitungen ausgebildet werden;
(3) Herstellen von Source- und Drainbereichen (87a bis 87f) im Halbleitersubstrat zu beiden Seiten der Wortleitungen (WL1 bis WL4, WEC), so dass N+1 Source-/Drainbereiche gebildet werden;
(4) Herstellen eines ferroelektrischen Films (89) auf der Oberseite und den Seitenflächen der ersten Kondensatorelektroden (85a bis 85d);
(5) Herstellen zweiter Kondensatorelektroden (90a bis 90d) auf dem ferroelektrischen Film (89);
(6) Herstellen von Kontaktpfropfen (94a bis 94d) zum jeweiligen Verbinden der zweiten Kondensatorelektroden...

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ.
1 veranschaulicht ein System eines DRAM vorn NAND-Typ, wie er beispielsweise aus der US 5,467,303 A bekannt ist.
Gemäß 1 ist die DRAM-Zelle vom NAND-Typ mit einer Vielzal von in Reihe geschalteten NMOS-Transistoren T1, T2, T3, ... versehen, von denen jeder über ein mit einer Wortleitung WL1, WL2, WL3, WL4, ... verbundenes Gate verfügt. In einer die Wortleitungen schneidenden Richtung ist eine Bitleitung B/L ausgebildet, und es sind ferroelektrische Kondensatoren C1, C2, C3, ... vorhanden, deren eine Elektrode jeweils mit einem Drainanschluss N1, N2, N3, ... eines der Transistoren verbunden ist, und deren andere Elektrode mit einer Plattenleitung P/L verbunden ist, auf der eine konstante Spannung vom Wert 1/2 vorhanden ist. Beim aufeinanderfolgenden Aktivieren der Wortleitungen WL1, WL2, WL3, ... werden die mit ihnen verbundenen NMOS-Transistoren aktiviert, um in den ferroelektrischen Kondensatoren gespeicherte Daten an die Bitleitung zu liefern. Die an die Bitleitung gelieferten Daten werden in einem Leseverstärker (nicht dargestellt) verstärkt und wieder in den ferroelektrischen Kondensator eingespeichert.
Als Speicher der nächsten Generation finden ferroelektrische Speicher Aufmerksamkeit, d. h. FRAMs (Ferroelectric Random Access Memory) mit einer Datenverarbeitungsgeschwindigkeit, die im Wesentlichen der bei einem DRAM (Dynamic Random Access Memory) ähnlich ist, der in weitem Umfang als Halbleiterspeicher verwendet wird und dazu in der Lage ist, Daten selbst dann aufrechtzuerhalten, wenn die Spannung abgeschaltet wird. Ein FRAM, d. h. ein Speicher mit einer Struktur, die der eines DRAM ähnlich ist, ist mit einem Kondensator aus einem ferroelektrischen Material versehen, um die hohe Restpolarisation des ferroelektrischen Materials zu nutzen. Die Restpolarisation ermöglicht die Aufbewahrung von Daten selbst nach dem Wegnehmen eines elektrischen Felds.
2 zeigt die Charakteristikkurve einer Hystereseschleife eines üblichen ferroelektrischen Materials, wie auch aus der DE 199 22 437 A1 bekannt ist.
Aus der 2 ist erkennbar, dass eine durch ein elektrisches Feld induzierte Polarisation nicht gelöscht wird, sondern dass eine bestimmte Menge derselben (Zustände d und a) selbst dann verbleibt, wenn das elektrische Feld weggenommen wird, und zwar dank des Vorhandenseins der Restpolarisation (oder der spontanen Polarisation). Die Zustände d und a entsprechen bei Anwendung auf Speicher den Zuständen 1 und 0.
Unter Bezugnahme auf die beigefügte Zeichnung 3 wird nun ein bekannter nichtflüchtiger ferroelektrischer Speicher erläutert, wobei diese Figur das System einer Einheitszelle eines solchen Speichers zeigt.
Gemäß 3 ist das System einer Einheitszelle eines aus der DE 199 22 437 A1 bekannten nichtflüchtigen ferroelektrischen Speichers mit einer in einer Richtung ausgebildeten Bitleitung B/L, einer rechtwinklig zur Bitleitung ausgebildeten Wortleitung W/L, einer von der Wortleitung beabstandeten Plattenleitung P/L in derselben Richtung, einem Transistor T1, dessen Gate mit der Wortleitung verbunden ist und dessen Source mit der Bitleitung verbunden ist, und einem ferroelektrischen Kondensator FC1 versehen, dessen erster Anschluss mit dem Drain des Transistors T1 verbunden ist und dessen zweiter Anschluss mit der Plattenleitung P/L verbunden ist.
Eine Schaltung zum Ansteuern des bekannten ferroelektrischen Speichers wird nun unter Bezugnahme auf die 4a und 4b erläutert, die eine solche Schaltung veranschaulichen. Diese Schaltung ist aus der DE 199 22 437 A1 und der US 5,680,344 A bekannt.
Die bekannte Schaltung zum Ansteuern eines bekannten ferroelektrischen Speichers mit 1T/1C (einem Transistor und einem ferroelektrischen Kondensator)-Struktur ist mit einem Bezugsspannungsgenerator 1 zum Erzeugen einer Bezugsspannung, einem Bezugsspannungsstabilisator 2 mit mehreren Transistoren Q1 bis Q4 und einem Kondensator C1 zum Stabilisieren von Bezugsspannungen auf zwei benachbarten Bitleitungen, einem ersten Bezugsspannungsspeicher 3 mit mehreren Transistoren Q6 bis Q7 und Kondensatoren C2 bis C3, die jeweilige logi sche Werte 1 und 0 enthalten, wie sie in benachbarten Bitleitungen gespeichert sind, einem ersten Ausgleicher 4 mit einem Transistor Q5 zum Ausgleichen zweier benachbarter Bitleitungen, einem ersten Hauptzellenarray 5, das mit voneinander verschiedenen Wortleitungen und Plattenleitungen verbunden ist, um Daten zu speichern, einem ersten Leseverstärker 6 mit mehreren Transistoren Q10 bis Q15, einem P-Leseverstärker PSA und dergleichen zum Erfassen der Daten in Zellen, die durch die Wortleitung innerhalb der Vielzahl von Zellen im ersten Hauptzellenarray 5 ausgewählt werden, einem zweiten Hauptzellenarray 7, das mit voneinander verschiedenen Wortleitungen und Plattenleitungen verbunden ist, um Daten zu speichern, einem zweiten Bezugsspannungsspeicher 8 mit mehreren Transistoren Q28 bis Q29 und Kondensatoren C9 bis C10, um Bezugsspannungen mit logischen Werten 1 und 0 für benachbarte Bitleitungen zu speichern, und einem zweiten Leseverstärker 9 mit mehreren Transistoren Q16 bis Q25, einem N-Leseverstärker NSA und dergleichen zum Erfassen und Weiterleiten der Daten im zweiten Hauptzellenarray 7 versehen.
Nun wird anhand der 5 und 6 ein Daten-Eingabe/Ausgabe-Vorgang für den bekannten ferroelektrischen Speicher erläutert, wobei 5 ein zeitbezogenes Diagramm für den Schreibmodusbetrieb und 6 ein entsprechendes Diagramm für den Lesemodusbetrieb ist, wie aus der DE 199 22 437 A1 bekannt.
Der Schreibmodus wird dann gestartet, wenn ein externes Chipfreigabesignal CSBpad von Hoch auf Niedrig aktiviert wird, und ein Schreibfreigabesignal WEBpad gleichzeitig von hoch auf Niedrig überführt wird. Wenn Adressendecodierung im Schreibmodus gestartet wird, wird ein an eine einschlägige Wortleitung gelegter Impuls von Niedrig auf Hoch überführt, um eine Zelle auszuwählen. Demgemäß wird während einer Periode, in der die Wortleitung auf hohem Wert gehalten wird, ein Signal von hohem Wert an eine einschlägige Plattenleitung für eine Periode angelegt, und ein niedriges Signal wird darauf folgend für die andere Periode an sie gelegt. Um den logischen Wert 1 oder 0 in die ausgewählte Zelle einzuschreiben, wird an die einschlägige Bitleitung ein hohes oder niedriges Signal angelegt, das mit dem Schreibfreigabesignal WEBpad synchronisiert ist. D. h., dass dann, wenn ein hohes Signal an die Bitleitung angelegt wird und das an die Plattenleitung angelegte Signal in einer Periode niedrig ist, in der ein an die Wortleitung angelegtes Signal hoch ist, der logische Wert 1 in den ferroelektrischen Kondensator eingeschrieben wird. Wenn dagegen an die Bitleitung ein niedriges Signal angelegt wird und das an die Plattenleitung angelegte Signal hoch ist, wird der logische Wert 0 in den ferroelektrischen Kondensator eingeschrieben.
Nun wird der Vorgang zum Lesen des Datenwerts erläutert, der durch den oben genannten Schreibmodusbetrieb in die Zelle eingespeichert wurde.
Wenn das Chipfreigabesignal CSBpad von außen her von Hoch auf Niedrig aktiviert wird, werden alle Bitleitungen auf eine niedrige Spannung ausgeglichen, bevor die einschlägige Wortleitung ausgewählt wird. D. h., dass gemäß den 3a und 3b dann, wenn ein hohes Signal an den Ausgleicher 4 angelegt wird und ein hohes Signal an die Transistoren Q18 und Q19 angelegt wird, die Bitleitungen, da sie über den Transistor Q19 mit Masse verbunden werden, auf die niedrige Spannung Vss ausgeglichen werden. Außerdem sind die Transistoren Q5, Q18 und Q19 ausgeschaltet, wodurch die Bitleitungen deaktiviert sind, und es wird eine Adresse decodiert, die bewirkt, dass ein niedriges Signal auf der einschlägigen Wortleitung in ein hohes Signal übergeht, um die einschlägige Zelle auszuwählen. An die Plattenleitung der ausgewählten Zelle wird ein hohes Signal gelegt, um einen Datenwert zu erkennen, der dem logischen Wert 1 entspricht und in den ferroelektrischen Speicher eingespeichert ist. Wenn der logische Wert 0 in den ferroelektrischen Speicher eingespeichert ist, wird kein Datenwert, der dem logischen Wert 0 entspricht, erkannt. Der nicht erkannte Datenwert und der erkannte Datenwert liefern voneinander verschiedene Werte, entsprechend der oben genannten Hystereseschleife, so dass der Leseverstärker den logischen Wert 1 oder 0 erfasst. Der Fall des erkannten Datenwerts ist der Fall, bei dem der Wert von d auf f in der Hystereseschleife der 1 wechselt, und der Fall des nicht erkannten Datenwerts ist derjenige, bei dem der Wert von a auf f in der Hystereseschleife der 1 wechselt. Daher wird dann, wenn der Leseverstärker aktiviert wird, nachdem eine bestimmte Zeitperiode verstrichen ist, im Fall eines erkannten Datenwerts der logische Wert 1 als verstärkter Wert geliefert, während im Fall eines nicht erkannten Datenwerts der logische Wert 0 geliefert wird. Nachdem der Leseverstärker auf diese Weise einen Datenwert geliefert hat, wird, da der ursprüngliche Datenwert wieder hergestellt werden sollte, die Plattenleitung von Hoch auf Niedrig in einem Zustand deaktiviert, in dem ein hohes Signal an die einschlägige Wortleitung angelegt wird.
Beim oben genannten bekannten ferroelektrischen Speicher besteht das folgende Problem. Eine Bezugszelle wird einige hundert Mal öfter genutzt als eine Hauptzelle, um den Inhalt von Hauptzellen zu lesen, wobei derzeit die ferroelektrischen Eigenschaften nicht langzeitstabil sind. Dieser erhöhte Betrieb der Bezugszellen bewirkt eine schnelle Beeinträchtigung derselben, was zu Spannungsinstabilitäten führt, die Betriebseigenschaften des Bauteils beeinträchtigt und zu kurzer Lebensdauer führt.
Die US 5,345,415 zeigt eine nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ mit einer Anzahl von N = 10 in Reihe geschalteten Transistoren, und mit einer Bitleitung, mit der ein Eingangsanschluss des ersten (oder letzten) Transistors verbunden ist. Der letzte (oder erste) Transistor ist nicht mit der Bitleitung verbunden, sondern mit Masse.
Weiter sind Wortleitungen vorgesehen, die jeweils mit den Gates der mittleren acht Transistoren verbunden sind. Zwei Signalleitungen (oder Wortleitungen) sind mit den Gates des ersten und des letzten (oder des letzten und des ersten) Transistors verbunden. Der erste (oder letzte) Transistor bildet einen Zugriffstransistor, der immer dann eingeschaltet werden muss, wenn in irgendeinem Betriebszustand auf die Zelle zugegriffen werden soll. Der letzte (oder erste) Transistor, über den die Speicherzelle mit Masse verbindbar ist, wird im Lesebetrieb eingeschaltet.
Ferner weist diese bekannte Speicherzelle eine Anzahl von N – 2 = 8 ferroelektrischen Kondensatoren auf, von denen jeder mit seiner einen Elektrode mit derjenigen Wortleitung verbunden ist, die mit dem Gate des zugeordneten mittleren Transistors verbunden ist. Die anderen Elektroden der ferroelektrischen Kondensatoren sind mit jeweiligen zweiten Wortleitungen verbunden.
Hier sind also die ferroelektrischen Kondensatoren jeweils zwischen zwei Wortleitungen geschaltet, die beide demselben Transistor zugeordnet sind.
Aus der DE 197 24 449 A1 ist eine weitere Halbleiterspeichereinrichtung mit einer nichtflüchtigen ferroelektrischen Speicherzelle bekannt, die jeweils eine Reihenschaltung von z. B. fünf Transistoren umfasst. Ein Eingangsanschluss des ersten (oder letzten) Transistors ist mit einer Bitleitung verbunden, während der letzte (oder erste) Transistor mit einer Plattenleitung verbunden ist.
Die DE 41 18 847 A1 beschreibt eine Halbleiterspeichervorrichtung mit ferroelektrischem Kondensator, die eine Vielzahl von 1T/1C Speicherzellen umfasst. Ferroelektrische Speicherzellen vom NAND-Typ sind hier nicht gezeigt.
Die nachveröffentlichte DE 198 46 264 A1 mit älterem Zeitrang beschreibt ein Verfahren zum Herstellen eines nichtflüchtigen ferroelektrischen Speichers. Nach dem Herstellen erster bzw. zweiter Gateleitungen in durch einen Iso bereich eines Halbleitersubstrats getrennten ersten bzw. zweiten aktiven Bereichen sowie unterer Elektroden der zweiten bzw. unterer Elektroden der ersten ferroelektrischen Kondensatoren, die mit den ersten bzw. zweiten Gateleitungen in Verbindung stehen werden erste bzw. zweite Source/Drain-Bereiche durch Fremdstoffionen-Injektion unter Verwendung der ersten bzw. zweiten Gateleitungen und der unteren Elektroden der zweiten bzw. ersten ferroelektrischen Kondensatoren als Maske hergestellt. Hierauf wird nach dem selektiven Herstellen einer ersten Isolierschicht auf den ersten und zweiten Gateleitungen mit Ausnahme der unteren Elektroden und auf den ersten und zweiten Source/Drain-Bereichen eine ferroelektrische Schicht auf den unteren Elektroden der zweiten und ersten Kondensatoren aufgebracht. Danach werden erste Kontaktlöcher durch Entfernen der ersten Isolierschicht in einer solchen Weise erzeugt, dass die Source-Bereiche der ersten bzw. zweiten Source/Drain-Bereiche freigelegt werden. Nach dem anschließenden Herstellen von oberen Elektroden der zweiten bzw. oberen Elektroden der ersten ferroelektrischen Kondensatoren in einer solchen Weise, dass sie durch die ersten Kontaktlöcher mit den Source-Bereichen der zweiten bzw. ersten Source/Drain-Bereiche verbunden sind, wird eine zweiten Isolierschicht auf der gesamten Oberfläche des Halbleitersubstrats hergestellt und zweite Kontaktlöcher durch Entfernen der zweiten Isolierschicht in einer solchen Weise erzeugt, dass die Drain-Bereiche der ersten bzw. zweiten Source/Drain-Bereiche freigelegt werden. Als letzter Schritt werden Metallleitungsschichten aufgebracht, die durch die zweiten Kontaktlöcher hindurch in Kontakt mit den Drain-Bereichen der ersten bzw. zweiten Source/Drain-Bereiche stehen, um Bitleitungen bzw. /Bitleitungen zu bilden.
Die bereits bei der Beschreibung der 2 bis 6 erwähnte DE 199 22 437 A1 , beschreibt ein Verfahren zur Herstellung einer nichtflüchtigen ferroelektrischen Speichereinrichtung. Zunächst werden eine Gateoxidschicht, eine Polysiliciumschicht, eine leitende Barrierenschicht und eine erste Kondensatorelektrodenschicht auf einem Halbleitersubstrat mit ersten und zweiten aktiven Bereichen gebildet, die gegeneinander durch eine Isolationsschicht isoliert sind. Danach werden aufeinanderliegende Schichten zur Bildung von ersten und zweiten Teil-Wortleitungen quer zu den ersten und zweiten aktiven Bereichen selektiv geätzt. Anschließend werden Source- und Drainbereichen in freiliegenden Bereichen der ersten und zweiten aktiven Bereiche unter Verwendung der ersten und zweiten Teil-Wortleitungen als Masken sowie se quentiell eine erste Oxidschicht und eine planarisierende Isolationsschicht auf der gesamten Oberfläche des Substrats gebildet. Nach dem Entfernen der planarisierenden Isolationsschicht, um die erste Kondensatorelektrode freizulegen, und Bildung einer ferroelektrischen Schicht sowie daraufliegend einer zweiten Kondensatorelektrodenschicht auf der gesamten Oberfläche des Substrats wird die zweite Kondensatorelektrodenschicht strukturiert und eine zweite Oxidschicht auf der gesamten Oberfläche des Substrats gebildet. Nach der Bildung von Kontaktöffnungen zum Freilegen der Drainbereiche der ersten und zweiten aktiven Bereiche, Bildung eines Kontaktstopfens, der durch eine der Kontaktöffnungen hindurch in Kontakt mit dem Drainbereich des ersten aktiven Bereichs und der zweiten Kondensatorelektrodenschicht steht, die oberhalb der zweiten Teil-Wortleitung liegt, und Bildung eines anderen Kontaktstopfens durch die andere Kontaktöffnung hindurch, der in Kontakt mit dem Drainbereich des zweiten aktiven Bereichs und der zweiten Kondensatorelektrodenschicht zu stehen kommt, die oberhalb der ersten Teil-Wortleitung liegt, wird eine dritte Oxidschicht auf der gesamten Oberfläche des Substrats einschliesslich der Kontaktstopfen gebildet. Letztendlich nach der Bildung von Kontaktöffnungen zum Freilegen der Sourcebereiche des ersten und des zweiten aktiven Bereichs werden erste und zweite Bitleitungen ausgebildet, die sich in einer Richtung senkrecht zu den ersten und zweiten Teil-Wortleitungen erstrecken, wobei die ersten und zweiten Bitleitungen in Kontakt mit den Sourcebereichen stehen, und zwar durch die Kontaktöffnungen hindurch.
Aus der US 5,838,041 A ist ein Speicherzellentransistor bekannt, bei dem eine Elektrode im Substrat an das Source-/Drain-Gebiet angrenzend und mit diesem in Kontakt ausgebildet wird, und bei dem diese Elektrode der Wortleitung mit einer Schicht dazwischen gegenüberliegt, die ferroelektrisch sein kann.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ zu schaffen, bei der die Betriebseigenschaften verbessert und dabei gleichzeitig die Layoutfläche minimiert ist, so dass eine hohe Bauelementdichte bei der Integration ermöglicht wird.
Diese Aufgabe ist hinsichtlich des Herstellungsverfahrens nach Anspruch 1 und 4 gelöst.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.
Die Erfindung wird im Folgenden beispielsweise anhand von in der Zeichnung veranschaulichten Ausführungsbeispielen erläutert.
1 veranschaulicht ein System eines bekannten DRAN vom NAND-Typ;
2 veranschaulicht die Charakteristikkurve der Hystereseschleife eines üblichen ferroelektrischen Materials;
3 veranschaulicht das System einer Einheitszelle eines bekannten nichtflüchtigen ferroelektrischen Speichers;
4a und 4b veranschaulichen eine Schaltung zum Ansteuern des bekannten nichtflüchtigen ferroelektrischen Speichers;
5 zeigt ein zeitbezogenes Diagramm für den Schreibmodusbetrieb beim bekannten ferroelektrischen Speicher;
6 zeigt ein zeitbezogenes Diagramm für den Lesemodusbetrieb beim bekannten ferroelektrischen Speicher;
7a veranschaulicht eine Einheitszelle einer erfindungsgemäß hergestellten nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ;
7b veranschaulicht ein Layout der Einheitszelle in 7a;
7c veranschaulicht einen Schnitt entlang der Linie I-I' in 7b,
8a–8g sind Schnittbilder zum Veranschaulichen von Schritten eines Herstellverfahrens für eine nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ gemäß einem ersten bevorzugten Ausführungsbeispiel der Erfindung;
9a–9f sind Schnittbilder zum Veranschaulichen von Schritten eines Herstellverfahrens für eine nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung;
9g zeigt einen der 9f entsprechenden Schnitt;
10 veranschaulicht ein System einer erfindungemäß hergestellten Grundzelle vom Mehrfach-NAND-Typ;
11 zeigt ein Blockdiagramm zum Erläutern eines Grundbetriebsmechanismus eines nichtflüchtigen ferroelektrischen Speichers vom NAND-Typ;
12 zeigt ein zeitbezogenes Diagramm eines Funktionsmechanismus entsprechend 10 für den Lese- und den Schreibmodus;
13a und 13b dienen zum Erläutern grundsätzlicher Lese/Schreib-Funktionsmechanismen zum Verarbeiten des. Werts logisch 1 in einem ferroelektrischen Kondensator;
14a und 14b dienen zum Erläutern grundsätzlicher Lese/Schreib-Funktionsmechanismen zum Verarbeiten des Werts logisch 0 in einem ferroelektrischen Kondensator;
15a veranschaulicht ein System eines nichtflüchtigen ferroelektrischen Speichers, in dem eine erfindungsgemäß hergestellte Speicherzelle verwendet wird;
15b veranschaulicht ein System eines nichtflüchtigen ferroelektrischer Speichers, wenn das System der 15a wiederholt vorhanden ist;
16 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers als Detaildarstellung des ersten Beispiels;
17 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers als Detaildarstellung des ersten Beispiels;
18 veranschaulicht detailliert das Systems eines in 17 dargestellten Hilfstreibers;
19 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers als Detaildarstellung des ersten Beispiels;
20 veranschaulicht eine Einzelheit des Teils A in 16;
21 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers als Detaildarstellung des ersten. Beispiels;
22 veranschaulicht eine Einzelheit der 21 mit Konzentration auf die Bitleitungssteuerung;
23 veranschaulicht ein System eines Zellenarrays zum Erläutern eines nichtflüchtigen ferroelektrischen Speichers, gemäß einem zweiten Beispiel, bei dem eine erfindungsgemäß hergestellte Speicherzelle verwendet wird;
24 veranschaulicht einen nichtflüchtigen ferroelektrischen Speicher gemäß dem zweiten Beispiel;
25 veranschaulicht eine Einzelheit einer Bitleitungs-Vorabladeschaltung in einem nichtflüchtigen ferroelektrischen Speicher gemäß dem ersten und zweiten Beispiel;
26 veranschaulicht eine Einzelheit eines Leseverstärkers in einem nichtflüchtigen ferroelektrischen Speicher gemäß dem ersten und zweiten Beispiel; und
27 dient zum Erläutern eines Falls, bei dem ein am Ausgangsanschluss eines Leseverstärkers vorhandenes Register zur Zwischenspeicherung eines gelesenen Datenwerts verwendet wird.
Nun wird unter Bezugnahme auf die Figuren im Einzelnen auf die Herstellungsverfahren gemäß der Erfindung Bezug genommen.
Gemäß der 7a ist eine Einheitszelle mit in Reihe geschalteten NMOS-Transistoren T1, T2, ..., T5 und einer Bitleitung B/L versehen, die in derjenigen Richtung ausgebildet sind, in der die Transistoren sind. Die Source des ersten Transistors T1 und der Drain des letzten Transistors T5 sind mit der Bitleitung B/L verbunden. Das Gate jedes Transistors ist mit einer Wortleitung verbunden, und das Gate des letzten Transistors T5 ist mit einer Signalleitung WEC verbunden. Das Signal WEC wird in einem Lesemodus deaktiviert gehalten, und es wird nur im Schreibmodus aktiviert. Ferroelektrische Kondensatoren FC1, FC2, FC3, FC4 sind mit den Wortleitungen verbunden, die mit den Gates und den Drains der Transistoren verbunden sind, jedoch verfügt der letzte Transistor T5 über keinen ferroelektrischen Kondensa tor. Eine Vielzahl von Systemen gemäß 7a sind vorhanden, um ein flüchtiges ferroelektrisches Speicherzellenarray zu bilden. Obwohl die Einheitszelle in 7a eine solche vom 4-NAND-Typ ist, kann es eine solche von 2-, 3-, allgemein n-NAND-Typ sein. Die Erfindung wird unter Verwendung einer nichtflüchtigen ferroelektrischen Speicherzelle vom 4-NAND-Typ als Beispiel erläutert.
Gemäß der 7b, die das Layout der Einheitszelle in 7a zeigt, beinhaltet dieses Layout Wortleitungen WL1 bis WL4 und eine Elektrode WEC, die mit festen Intervallen in einer Richtung ausgebildet sind, eine erste Kondensatorelektrode (nicht dargestellt), die auf jeder Wortleitung ausgebildet ist, wobei dazwischen ein Barrieremetall angeordnet ist, und eine zweite Kondensatorelektrode 90a bis 90d, über der ersten Kondensatorelektrode, wobei dazwischen ein ferroelektrischer Film (nicht dargestellt) eingefügt ist. Außerdem existieren zu beiden Seiten der Wortleitung Fremdstoffbereiche sowie Kontaktpfropfen 94a bis 94d zum Verbinden der Fremdstoffbereiche 87b, 87c, 87d und 87e auf einer Seite der zweiten Kondensatorelektroden 90a bis 90d mit diesen zweiten Kondensatorelektroden, und Bitleitungen 97, die elektrisch mit den Fremdstoffbereichen auf entgegengesetzten Seiten 87a und 87f verbunden sind, die in einer Richtung ausgebildet sind, die die Wortleitungen entlang eines aktiven Bereichs schneiden. Obwohl es in der Zeichnung nicht dargestellt ist, isoliert ein Gateisolierfilm die Wortleitungen gegen das Halbleitersubstrat.
Indessen zeigt 7c einen Schnitt entlang der Linie I-I' in 7b, mit einem Halbleitersubstrat 81 von erstem Leitungstyp, einer Anzahl N von Source- und Drainbereichen 87a bis 87f, die mit festen Intervallen in der Oberfläche des Halbleitersubstrats 81 ausgebildet sind, Wortleitungen WL1 bis WL4 und einer Elektrode WED, die auf dem Substrat zwi schen dem Source- und Drainbereich ausgebildet sind, ersten Kondensatorelektroden 85a bis 85d für die ferroelektrischen Kondensatoren, die auf den Wortleitungen WL1 bis WL4 ausgebildet sind, wobei dazwischen Barrieremetall 84 angeordnet ist, ferroelektrischen Filmen 89 an den Seitenflächen und der Oberseite der ersten Elektroden, zweiten Kondensatorelektroden 90a bis 90d, die auf den ferroelektrischen Filmen ausgebildet sind, Kontaktpfropfen 94a bis 94d zum Verbinden der Source- und Drainbereiche 87b bis 87e der N Source- und Drainbereiche 87a bis 87f ausschließlich des ersten Bereichs 87a und des N-ten Bereichs 87f mit den zweiten Elektroden 90a bis 90d angrenzend an die Source- und Drainbereiche 87b bis 87e ausschließlich des ersten Bereichs 87a und des N-ten Bereichs 87f, und Bitleitungen 96, die auf dem Substrat einschließlich der Kontaktpfropfen ausgebildet sind, wobei dazwischen ein Isolierfilm 85 angeordnet ist, mit elektrischem Anschluss an den ersten Bereich 87a und den N-ten Bereich 87f.
Nun werden Schritte eines erfindungsgemäßen Herstellungsverfahrens für die oben genannte nichtfüchtige ferroelektrische Speicherzelle vom NAND-Typ gemäß dem ersten bevorzugten Ausführungsbeispiel unter Bezugnahme auf die 8a bis 8g erläutert, die Schnittdarstellungen durch eine Speicherzelle sind.
Gemäß 8a wird ein Halbleitersubstrat vom ersten Leitungstyp in einen aktiven Bereich und einen Feldbereich unterteilt, und auf dem aktiven Bereich des Halbleitersubstrats 81 wird ein Gateisolierfilm 82 hergestellt. Auf diesem Gateisolierfilm 82 wird polykristallines Silicium 83 abgeschieden, auf dem eine Barrieremetallschicht 84 hergestellt wird. Auf dieser Barrieremetallschicht 84 werden anschließend Kondensatorelektrodenmaterialien hergestellt. Auf das Kondensatorelektrodenmaterial 85 wird ein Photoresist (nicht dargestellt) aufgetragen, der durch Belichtung und
Entwicklung einer Strukturierung unterzogen wird. Der strukturierte Photoresist wird beim selektiven Ätzen und Entfernen des Kondensatorelektrodenmaterials 85, des Barrieremetalls 84, der Polysiliciumschicht 83 und des Gateisolierfilms 82 als Maske verwendet, um, wie es in 8b dargestellt ist, Wortleitungen WL1 bis WL4 und erste Kondensatorelektroden 85a bis 85d mit festen Intervallen auszubilden. In diesem Fall wird die Elektrode WEC auch dann hergestellt, wenn die Wortleitungen hergestellt werden, wobei diese nicht als Elektrode verwendet wird, obwohl auch das Kondensatorelektrodenmaterial 85 auf ihr ausgebildet ist. Wie es in der 8c dargestellt ist, werden die Wortleitungen WL1 bis WL4 und die Elektrode WEC bei der Ionenimplantation und beim Tempern als Masken verwendet, um Fremdstoffbereiche 87a bis 87f von einem zweiten Leitungstyp in den Wortleitungen WL1 bis WL4 und im Substrat 81 zu beiden Seiten der Elektrode WEC auszubilden. Dann wird auf dem Substrat 81 einschließlich der ersten Kondensatorelektroden 85a bis 85d ein Isolierfilm 88 abgeschieden und rückgeätzt, bis die Seiten des Barrieremetalls 84 freigelegt sind. Dann wird, wie es in 8d dargestellt ist, ein ferroelektrischer Film 89 auf dem Isolierfilm 88 einschließlich der Wortleitungen und der Elektrode WEC hergestellt, und auf dem ferroelektrischen Film 89 wird ein Kondensatorelektrodenmaterial 90 hergestellt. Auf dieses wird ein Photoresist 91 aufgetragen, der einer Strukturierung durch Belichten und Entwickeln unterzogen wird. Die strukturierte Photoresistmaske wird zum selektiven Ätzen und Entfernen des Kondensatorelektrodenmaterials 90 und des ferroelektrischen Films 89 verwendet, um, wie es in 8e dargestellt ist, zweite Kondensatorelektroden 90a bis 90d auszubilden. In diesem Fallwerden der ferroelektrische Film und die auf der Elektrode WEC hergestellte obere Kondensatorelektrode entfernt. Wie es in 8f dargestellt ist, wird auf der gesamten Oberfläche des Substrats 81 einschließlich der oberen Kondensatorelektrode 90a ein Isolier film 92 hergestellt. Dieser wird selektiv entfernt, um die Fremdstoffbereiche 87b bis 87e vom zweiten Leitungstyp zwischen den Wortleitungen und einem Teil der zweiten Kondensatorelektrode 90 freizulegen, um Kontaktlöcher 93a bis 93d auszubilden. Wie es in 8g dargestellt ist, wird auf dem Isolierfilm 92 einschließlich der Kontaktlöcher 93a bis 93d ein leitendes Material abgeschieden, das rückgeätzt wird, um Kontaktpfropfen 94 zum elektrischen Verbinden der Materialschichten 87b bis 87e vom zweiten Leitungstyp mit den oberen Kondensatorelektroden 90a auszubilden. Auf dem Isolierfilm 92 wird erneut einschließlich der Kontaktpfropfen 94 ein Isolierfilm 95 abgeschieden. Kontaktlöcher werden so hergestellt, dass die Fremdstoffbereiche 87a und 87f, die auf einer Seite der ersten Wortleitung WL1 und einer Seite der Elektrode WEC ausgebildet sind, freizulegen. Nach dem Auffüllen der Kontaktlöcher mit dem leitenden Material 96 und dem Herstellen von Bitleitungen 97, die elektrisch mit dem leitenden Material 96 verbunden werden, ist der Prozess zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom 4-NAND-Typ gemäß dem Ausführungsbeispiel der Erfindung abgeschlossen. Da diese Speicherzelle einen ferroelektrischen Film aufweist, der sich zu den Seiten hin erstreckt, einschließlich der Oberseite der ersten Elektrode, ist die Kapazität stark erhöht.
Die 9a bis 9g veranschaulichen in entsprechender Weise, wie eben beschrieben, Schritte eines Herstellverfahrens gemäß eines zweiten, bevorzugten Ausführungsbeispiels der Erfindung. Das Schaltungssystem der nichtflüchtigen ferroelektrischen Speicherzelle ist bei diesem Verfahren dasselbe wie beim ersten Ausführungsbeispiel der Erfindung.
Gemäß der 9a wird ein Photoresist auf den aktiven Bereich des Halbleitersubstrats 100 aufgetragen und einer Strukturierung durch Belichten und Entwickeln unterzogen, um erste Photoresistmuster 101 mit festen Intervallen herzustellen. Diese werden beim Implantieren von N⁺-Ionen in das Halbleitersubstrat 100 als Masken verwendet, und es erfolgt ein Tempern, um, wie es in 9b dargestellt ist, erste N⁺-Fremdstoffbereiche 102a bis 102d mit festen Intervallen auszubilden, die als erste Kondensatorelektroden zu verwenden sind. Dann wird, wie es in 9c dargestellt ist, auf dem Halbleitersubstrat 100, in dem die ersten N⁺-Fremdstoffbereiche 102a bis 102d selektiv ausgebildet sind, ein ferroelektrischer Film 103 hergestellt. Auf dem ferroelektrischen Film 103 wird eine Metallschicht 104 hergestellt, die mit einem Photoresist beschichtet wird, der einer Strukturierung unterzogen wird, um auf der Metallschicht 104 über den ersten N⁺-Fremdstoffbereichen 102a bis 102d zweite Photoresistmuster 105 auszubilden. In diesem Fall kann nach dem Herstellen des ferroelektrischen Films 103 ein Prozess zum Herstellen einer Diffusionssperre (nicht dargestellt) zusätzlich ausgeführt werden, um Diffusion des ferroelektrischen Films 103 in eine später herzustellende zweite Kondensatorelektrode zu vermeiden. Wie es in 9d dargestellt ist, wird das zweite Photoresistmuster 105 als Masken beim Ätzen der Metallschicht 104 und des ferroelektrischen Films 103 auf selektive Weise verwendet, um das Substrat 100 freizulegen. In diesem Fall werden die zweiten Photoresistmuster 105 so ausgebildet, dass der freigelegte Teil des Substrats 100 auf einer Seite der ersten N⁺-Fremdstoffbereiche 102a bis 102d ausgerichtet ist. Die Metallschicht 104 wird nicht nur für Wortleitungen und zweite Kondensatorelektroden, sondern auch für die Elektrode WEC verwendet. Dann wird, wie es in 9e dargestellt ist, die Metallschicht als Maske verwendet, wenn erneut stark N⁺-Ionen implantiert werden und ein Temperungsvorgang ausgeführt wird, um zweite N⁺-Fremdstoffbereiche 106a bis 106f an den Seiten der ersten N⁺-Fremd stoffbereiche 102a bis 102d auszubilden. Wie es in 9f dargestellt ist, wird auf der gesamten Oberfläche des Sub strats 100 einschließlich der Metallschicht 104 eine Isolierschicht 107 hergestellt, die selektivem Ätzen unterzogen wird, um Fremdstoffbereiche 106a und 106f an entgegengesetzten Seiten des Substrats 100, unter den zweiten N⁺-Fremdstoffbereichen 106a bis 105f, freizulegen, um Bitleitungskontakte 108 auszubilden. Nach dem Herstellen von Bitleitungen 109 auf der Isolierschicht einschließlich der Bitleitungskontakte 108 ist der Prozess zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ gemäß dem zweiten bevorzugten Ausführungsbeispiel der Erfindung abgeschlossen. So verwendet das Verfahren zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle von NAND-Typ gemäß einem zweiten bevorzugten Ausführungsbeispiel der Erfindung die im Substrat 100 ausgebildeten ersten N⁺-Fremdstoffbereiche 102a bis 102d und die Wortleitungen als erste und zweite Elektroden für ferroelektrische Kondensatoren, wodurch eine Vereinfachung des Herstellprozesses ermöglicht – ist.
9 zeigt einen Schnitt, der der 9f entspricht.
10 zeigt ein System von erfindungsgemäß hergestellten Basiszellen vom Mehrfach-NAND-Typ, mit einer Vielzahl von Wortleitungen WL1, WL2, WL3, WL4, ..., WL_N und einer Vielzahl von NMOS-Transistoren T1, T2, T3, T4, ... T_N, wobei die Source des ersten NMOS-Transistors T1 und der Drain des letzten NMOS-Transistors mit Bitleitungen verbunden sind.
Gemäß dem Blockdiagramm der 11 werden im Lesemodus in jedem ferroelektrischen Kondensator gespeicherte Daten einzeln mittels eines Registers 111, das einen Zwischenspeicher bildet, gelesen und eingespeichert. Beim Beenden des Datenlesevorgangs aus den Speicherzellen werden die zeitweilig in das Register 111 eingespeicherten Daten erneut in jeweilige ferroelektrische Kondensatoren eingeschrieben, um den Vorgang zu beenden. Das Register 111 kann ein Leseverstärker oder ein SRAM sein.
Gemäß dem zeitbezogenen Diagramm der 12 werden im Lesemodus durch aufeinanderfolgendes Aktivieren der Wortleitungen WL1 bis WL4 die in jeweiligen ferroelektrischen Kondensatoren gespeicherten Daten D1 bis D4 aufeinanderfolgend über die Bitleitungen ausgelesen und in das Register, das einen Zwischenspeicher bildet, eingespeichert. Das Signal WEC geht auf den niedrigen Pegel über, um den NMOS-Transistor T5 zu deaktivieren. Dann wird, vorausgesetzt, dass alle in die ferroelektrischen Kondensatoren FC1 bis FC4 eingespeicherten Daten gelesen sind, das Signal WEC in einem Schreib- oder Wiedereinspeichermodus auf den hohen Pegel überführt, um den NMOS-Transistor T5 zu aktivieren. Nachdem die Wortleitungen WL1 bis WL4 aufeinanderfolgend deaktiviert wurden, wird auch das Signal WEC auf den niedrigen Pegel de aktiviert, um das erneute Einschreiben der im Register 111 zwischengespeicherten Daten in die jeweiligen ferroelektrischen Kondensatoren abzuschließen.
Anhand der 13a und 13b werden nun grundsätzliche Lese/Schreib-Funktionsmechanismen zum Verarbeiten des logischen Werts 1 in einem ferroelektrischen Kondensator beschrieben.
Gemäß der 13a wird, nach dem Aktivieren nur der ersten Wortleitung WL1 als erster Vorgang in einem Lesemodus, der erste NMOS-Transistor T1 aktiviert, so dass er einschaltet, während die restlichen Transistoren T2 bis T5 deaktiviert werden, so dass sie ausgeschaltet sind. Demgemäß wird der Datenwert in ferroelektrischen Kondensator FC1, wie in der Wortleitung WL1 induziert, über den Knoten N1 und den NMOS-Transistor T1 an die Bitleitung B/L geliefert, so dass der mit dieser verbundene Leseverstärker (nicht dargestellt) den Datenwert verstärkt und im Register 111 zwischenspeichert. Wie es in 13b dargestellt ist, wird in einem Schreib- oder Wiedereinspeichermodus zunächst nur die erste Wortleitung WL1 in umgekehrter Reihenfolge zum Fall beim Lesemodus deaktiviert, um den NMOS-Transistor T1 vom aktivierten in den deaktivierten Zustand zu überführen. So werden im Schreibmodus sowohl aktivierte als auch deaktivierte Perioden der Wortleitung verwendet. In der aktivierten Periode kann der logische Wert 0 eingeschrieben werden, und in der deaktivierten Periode kann der logische Wert 1 eingeschrieben werden. D. h., dass, weil sich die Transistoren T2 bis T5 im aktivierten Zustand befinden, obwohl der Transistor T1 ausgeschaltet ist, da die Wortleitung WL1 in der deaktivierten Periode auf den niedrigen Pegel deaktiviert ist, ein hoher Datenwert auf der Bitleitung B/L an den Knoten N1 geliefert wird, und der logische Wert 0 in den ferroelektrischen Kondensator FC1-eingeschrieben werden -kann, da ein niedriger Datenwert an die Elektrode des ferroelektrischen Kondensators FC1 auf der Seite der Wortleitung WL1 geliefert wird.
Die 14a und 14b erläutern Entsprechendes wie die 13a und 13b für das Einschreiben des logischen Werts 0 statt des logischen Werts 1.
Gemäß der 14a wird nach dem Aktivieren zunächst nur der ersten Wortleitung WL1 in einem Lesemodus der NMOS-Transis tor T1 aktiviert, um einzuschalten, während die restlichen Transistoren T2 bis T5 deaktiviert werden, um ausgeschaltet zu sein. Demgemäß wird der Datenwert im ferroelektrischen Kondensator FC1, wie durch die Wortleitung WL1 induziert, über den Knoten N1 und den NMOS-Transistor T1 an die Bitleitung B/L geliefert, so dass der Leseverstärker (nicht dargestellt) den Datenwert verstärkt und in das Register 111 zwischeneinspeichert. Indessen wird, wie es in 14b darge stellt ist, im Schreib- oder Wiedereinspeichermodus zunächst nur die erste Wortleitung WL1 in umgekehrter Reihenfolge zum Lesemodus deaktiviert, so dass der NMOS-Transistor T1 vom aktivierten in den deaktivierten Zustand übergeht. So werden im Schreibmodus sowohl aktivierte als auch deaktivierte Perioden der Wortleitung verwendet, wobei der logische Wert 0 in der aktivierten Periode geschrieben werden kann und der logische Wert 1 in der deaktivierten Periode geschrieben werden kann. D. h., dass der logische Wert 0 in den ferroelektrischen Kondensator FC1 eingeschrieben werden kann, da sich die Wortleitung in der aktivierten Periode auf Hoch befindet, um einen hohen Datenwert an die Elektrode des ferroelektrischen Kondensators auf der Seite der Wortleitung zu liefern.
Bisher wurden nichtflüchtige ferroelektrische Speicherzellen vom NAND-Typ erläutert, und nachfolgend werden nichtflüchtigen ferroelektrischen-Speicher mit den vorstehend angegebenen Zellen erläutert.
Gemäß 15a beinhaltet der nichtflüchtige ferroelektrische Speicher gemäß einem ersten Beispiel einen X-Globaldecodierer 151, ein erstes Zellenarray 153 auf einer Seite des X-Globaldecodierers 151, einen ersten Wortleitungstreiber 155, der auf einer Seite des ersten Zellenarrays 153 ausgebildet ist, einen zweiten Wortleitungstreiber 157, der auf einer Seite des ersten Wortleitungstreibers 155 ausgebildet ist, ein zweites Zellenarray 159 auf einer Seite des zweiten Wortleitungstreibers 157, einen ersten X-Lokaldecodierer 161 unter den ersten Wortleitungstreiber 155, einen zweiten X-Lokaldecodierer 163 unter dem zweiten Wortleitungstreiber 157 und eine erste und zweite Bitleitungssteuerung 165 und 167 unter dem ersten Zellenarray 153 bzw. dem zweiten Zellenarray 159. Sowohl das erste als auch das zweite Zellenarray 153 und 159 beinhalten ein Hauptzellenarray und ein Bezugszellenarray, die jeweils über eine Vielzahl von Einheitszellen verfügen. Die Einheitszelle, die die oben genannte erfindungsgemäß hergestellte nichtflüchtige ferroelektrische Speicherzelle vorn NAND-Typ ist, kann vom 4-NAND-Typ oder vorn Mehrfach-NAND-Typ sein. Der X-Globaldecodierer 151 steuert eine Anzahl von Globalwortleitungen GWL. Sowohl der erste als auch der zweite X-Lokaldecodierer 161 und 163 liefern Aktivierungssignale LXDEC1 bis LXDEC_N zum fortlaufenden Aktivieren der Wortleitungen der nichtflüchtigen ferroelektrischen Speicherzellen vom NAND-Typ sowie ein Signal WEC. Sowohl der erste als auch der zweite Wortleitungstreiber 155 und 157 enthält mehrere Hilfstreiber, von denen jeder mit der globalen Wortleitung verbunden ist. Ein System, wie es in 15b dargestellt ist, wird dann erhalten, wenn das in 15a dargestellte System wiederholt angeordnet wird.
Der nichtflüchtige ferroelektrische Speicher gemäß dem ersten Beispiel wird nun anhand der 16 detaillierter erläutert.
Gemäß der 16 sind der erste Wortleitungstreiber 155 und der zweite Wortleitungstreiber 157 parallel angeordnet, und. das erste Zellenarray 153 und das zweite Zellenarray 159 sind auf entgegengesetzten Seiten des eisten und zweiten Wortleitungstreibers 155 und 157 angeordnet, um ein effektiveres Layout zu erzielen. Wie es in der Zeichnung dargestellt ist, enthalten der erste und der zweite Wortleitungstreiber 155 und 157 eine Anzahl von Hilfstreibern SD. Der. X-Globaldecodierer 151 versorgt eine Vielzahl globaler Wortleitungen GWL1, GWL2, ..., GWL_n, die mit ihm jeweils verbunden sind, wobei die Hilfstreiber SD mit ihnen verbunden sind. Wie es in der Zeichnung dargestellt ist, enthält sowohl der erste als auch der zweite Wortleitungstreiber 155 und 157 so viele Hilfstreiber, wie globale Wortleitungen vorhanden sind. Außerdem ist mit jeder der globalen Wortlei tungen GWL1 bis GWL_N ein Hilfstreiber des ersten Wortleitungstreibers 155 und ein Hilfstreiber des zweiten Wortleitungstreibers 157 gemeinsam verbunden.
17 veranschaulicht einen Teil des Systems eines nichtflüchtigen ferroelektrischen Speichers gemäß dem ersten Beispiel der Erfindung im Detail für die Signale LXDEC1 bis LXDEC4 sowie WEC vom X-Lokaldecodierer zu den Hilfstreibern.
Gemäß 17 arbeitet der Hilfstreiber auf ein Signal von der globalen Wortleitung GWL hin, wie es vom X-Globaldecodierer (nicht dargestellt) geliefert wird, um Signale vom X-Lokaldecodierer 161 aufeinanderfolgend an die Wortleitungen WL1 bis WL4 zu liefern. Das Signal WEC wird nur im Schreib- oder Wiedereinspeichermodus aktiviert.
Gemäß der 18 beinhaltet der Hilfstreiber eine erste Steuerung 181a mit vier NMOS-Transistoren T1 bis T4, die mit der globalen Wortleitung GWL, wie mit dem X-Globaldecodierer (nicht dargestellt) in Reihe geschaltet, verbunden sind, und eine zweite Steuerung 181b mit NMOS-Transistoren T5 bis T8 zum Liefern von Signalen LXDEC1 bis LXDEC4 vom X-Lokaldecodierer (nicht dargestellt) aufeinanderfolgend an die Wortleitungen WL1 bis WL4, die aufeinanderfolgend durch Drainspannungen der Transistoren gesteuert werden. Der X-Lokaldecodierer liefert das Signal WEC zusammen mit den Signalen LXDEC1 bis LXDEC4. Der Hilfstreiber schaltet die NMOS-Transistoren T5 bis T8 in der zweiten Steuerung 181b aufeinanderfolgend ein, wenn die NMOS-Transistoren T1 bis T4 in der ersten Steuerung 181a aufeinanderfolgend eingeschaltet werden. Demgemäß werden die Signale LXDEC1 bis LXDEC4 von X-Lokaldecodierer aufeinanderfolgend an die Wortleitungen WL1 bis WL4 geliefert, und schließlich wird des Signal WEC zugeführt. 18 veranschaulicht den Fall, bei dem die erfindungemäß hergestellte Ein heitszelle vom 4-NAND-Typ ist, und wenn die Einheitszelle vom n-NAND-Typ ist, liefert der x-Lokaldecodierer Signale LXDEC1 bis LXDEC_N, zusammen mit dem Signal WEC. Außerdem existieren n-NMOS-Transistoren in der ersten Steuerung 181a und der zweiten Steuerung 181b. Wenn die globale Wortleitung GWL aktiviert wird, wird im Hilfstreiber der erste Transistor T1 in der ersten Steuerung 181a eingeschaltet, um den ersten Transistor T5 in der zweiten Steuerung 181b einzuschalten. Demgemäß wird das Signal LXDEC1 vom X-Lokaldecodierer an die erste Wortleitung WL1 geliefert, um diese zu aktivieren. In diesem Fall befindet sich der Rest der Transistoren im deaktivierten Zustand, wird also im ausgeschalteten Zustand gehalten. Daher wird, wenn die erste Wortleitung WL1 aktiviert wird, der erste Transistor T1 in der 4-NAND-Zelle eingeschaltet, um den im ferroelektrischen Kondensator FC1 gespeicherten Datenwert über den NMOS-Transis tor T1 an die Bitleitung zu liefern. So werden die in den ferroelektrischen Kondensatoren FC gespeicherten Daten gelesen und in das Register, einen Zwischenspeicher, aufeinanderfolgend eingespeichert. Da der Prozess zum Einlesen eines Datenwerts in die NAND-Zelle bereits ebenso wie der Schreibprozess beschrieben wurde, wird die Erläuterung zu diesen Prozessen weggelassen.
19 veranschaulicht einen Teil eines erfindungsgemäß hergestellten nichtflüchtigen ferroelektrischen Speichers gemäß dem ersten Beispiel, wobei Beziehungen zwischen der Einheitszelle, den Bitleitungen und den Wortleitungen detaillierter dargestellt sind.
Gemäß 19 existiert eine Vielzahl von Bitleitungen ..., BL_n, BL_n+1 ... in Spaltenrichtung, jeweils mit Einheitszellen ..., C11, C12, ..., die mit ihnen verbunden sind. Wie erläutert, kann die Einheitszelle eine 4-NAND-Zelle (7a) oder eine Mehrfach-NAND-Zelle (9) sein, wobei von den fünf in Reihe geschalteten Transistoren T1 bis T4 die Source des ersten Transistors T1 und der Drain des fünften Transistors T5 mit der Bitleitung verbunden sind, wenn eine 4-NAND-Zelle vorliegt. Im Fall einer Mehrfach-NAND-Zelle sind die Drains des ersten Transistors T1 und des letzten Transistors T_N mit der Bitleitung verbunden.
20 veranschaulicht einen Teil des Systems eines erfindungsgemäß hergestellten nichtflüchtigen ferroelektrischen Speichers gemäß dem ersten Beispiel, wobei Beziehungen zwischen dem Hilfstreiber und dem Zellenarray, das ein Detail entsprechend dem Teil A in 16 ist, dargestellt sind.
20 veranschaulicht einen Fall, bei dem die erfindungsgemäß hergestellte Einheitszelle eine NAND-Zelle ist, wobei eine globale Wortleitung GWL_n in Zeilenrichtung ausgebildet ist und eine Vielzahl von Bitleitungen ..., B/L_n-1, B/L_n in einer die globale Wortleitung schneidenden Richtung ausgebildet sind. Außerdem sind NAND-Zellen ..., MC_n-1, MC_n mit jeweiligen Bitleitungen verbunden, und der Hilfstreiber SD ist mit der globalen Wortleitung GWL_n verbunden. Wie es in der Zeichnung dargestellt ist, wird das Signal WEC, das im Lesemodus deaktiviert gehalten wird und beim Beginn des Schreibmodus in den aktiven Zustand übergeht, vom X-Lokaldecodierer zusammen mit den Signalen LXDEC1 bis LXDEC4 geliefert.
21 veranschaulicht einen Teil eines Systems eines nichtflüchtigen ferroelektrischen Speichers gemäß dem ersten Beispiel, wobei Einzelheiten mit Konzentration auf die erste Bitleitungssteuerung und das erste Zellenarray in 15a dargestellt sind.
Die erste Bitleitungssteuerung 165 kann einen Leseverstärker in der Bitleitungssteuerung verwenden, oder sie kann mit ei nem gesonderten Register zum Zwischenspeichern von aus den Zellen gelesenen Daten versehen sein. Wie es in der Zeichnung dargestellt ist, beinhaltet die erste Bitleitungssteuerung 165 eine Hauptbitleitungssteuerung 165a und eine Bezugsbitleitungssteuerung 165b. Das Zellenarray 153 verfügt über eine Vielzahl globaler Bitleitungen, und jede der globalen Bitleitungen verfügt ihrerseits über eine Anzahl globaler Hauptbitleitungen ..., BLG_n-1 und BLG_n und ein Paar globaler Bezugsbitleitungen BLRG_1 und BLRG_2. Die globalen Hauptbitleitungen ..., BLG_n-1 und BLG_n sind mit der Hauptbitleitungssteuerung 165a verbunden, und die globalen Bezugsbitleitungen BLRG_1 und BLRG_2 sind mit der Bezugsbitleitungssteuerung 165b verbunden. Mit jeder globalen Hauptbitleitung ist eine nichtflüchtige Speicherzelle MC vom NAND-Typ gemäß der Erfindung verbunden, und auch mit der globalen Bezugsbitleitung BLRG ist eine nichtflüchtige Speicherzelle RC vom NAND-Typ verbunden. Die nicht erläuterte Zahl 155 betrifft einen Wortleitungstreiber mit den Hilfstreibern zum Liefern der Signale LXDEC1 bis LXDEC4 vom X-Lokaldecodierer (nicht dargestellt) aufeinanderfolgend auf die Wortleitungen WL1 bis WL4. Die Verbindung zwischen der Bitleitung und der Speicherzelle vom NAND-Typ wurde bereits erläutert. Die mit der globalen Hauptbitleitung und der globalen Bezugsbitleitung verbundenen Speicherzellen MC und RC können vom 4-NAND-Typ oder vom Mehrfach-NAND-Typ sein, und die Bezugsbitleitungssteuerung 165 verwendet zwei globale Bezugsbitleitungen BLRG_1 und BLRG_2.
22 veranschaulicht ein Detail zu 21, mit Konzentration auf die Bitleitungssteuerung.
Hauptleseverstärker ..., SA_n-1, SA_n sind mit jeweiligen globalen Hauptbitleitungen BLG_n-1, BLG_n verbunden. Eine der zwei globalen Bezugsbitleitungen BLRG_1, BLRG_2 ist mit dem Bezugsleseverstärker RSA verbunden, und die Bezugsspan nung CREF vom Bezugsleseverstärker RSA wird gemeinsam an die Hauptleseverstärker ..., SA_n-1, SA_n geliefert. Zwischen benachbarten globalen Hauptbitleitungen BLG_n-1, BLG_n existiert eine Bitleitungs-Vorabladeschaltung BPC. Diese BPC ist auch zwischen der letzten globalen Hauptbitleitung BLG_n und der globalen Bezugsbitleitung BLRG_2 vorhanden, die mit dem Bezugsleseverstärker RSA verbunden ist. Die eine globale Bezugsbitleitung BLBG_1, die nicht mit den Bezugsleseverstärker RSA verbunden ist, erhält eine konstante Spannung CVOL. Die BPC lädt benachbarte globale Bitleitungen vorab auf einen vorgegebenen Pegel, wie dies später in Einzelnen erläutert wird.
Bisher wurden nichtflüchtige ferroelektrische Speicher mit nichtflüchtigen ferroelektrischen Speicherzellen vom NAND-Typ gemäß einem ersten Beispiel erläutert.
23 veranschaulicht ein System eines Zellenarrays zum Erläutern eines nichtflüchtigen ferroelektrischen Speichers gemäß einem zweiten Beispiel.
Obwohl dieses Zellenarray eine Anzahl von Unterzellenarrays enthält, veranschaulicht 23 nur ein Unterzellenarray. Daher beinhaltet das Zellenarray wiederholt das in. 23 veranschaulichte Unterzellenarray. Im Vergleich mit dem ersten Beispiel, bei dem mehrere Einheitszellen vom NAND-Typ direkt mit der globalen Bitleitung verbunden sind, ist das zweite Beispiel mit Schalteinheiten zum selektiven Verbinden nur einer der mehreren erfindungsgemäß hergestellten Einheitszellen vom NAND-Typ mit der globalen Bitleitung versehen. Um dies auszuführen, beinhaltet das zweite Beispiel lokale Bitleitungen BLL zusammen mit der globalen Bitleitung BLG. D. h., dass die lokale Bitleitung beim zweiter Beispiel der globalen Bitleitung beim ersten Beispiel entspricht.
Gemäß 23 beinhaltet des Zellenarray gemäß dem zweiten Beispiel globale Bitleitungen ..., BLG_n-1, BLG_n, die mit festen Intervallen ausgebildet sind, lokale Bitleitungen ..., BLL_n-1, BLL_n, die entsprechend jeweiligen globalen Bitleitungen in der Richtung ausgebildet sind, in der die globalen Bitleitungen verlaufen, eine Anzahl von Einheitszellen MC vom NAND-Typ, die mit jeder der lokalen Bitleitungen verbunden sind, eine Schalteinheit SW, die mit einem Ende der lokalen Bitleitung BLL_n-1, BLL_n und einer entsprechenden globalen Bitleitung ..., BLG_n-1, BLG_n verbunden sind. Im Lesemodus wird eine der mehreren Zellen MC, die mit der lokalen Bitleitung verbunden sind, ausgewählt, um den Datenwert in der ausgewählten Zelle über die Schalteinheit SW an die globale Bitleitung zu liefern. Der an die globale Bitleitung gelieferte Datenwert wird durch den Leseverstärker in der Bitleitungssteuerung erfasst und verstärkt.
24 veranschaulicht ein System eines nichtflüchtigen ferroelektrischen Speichers gemäß dem zweiten Beispiel.
Wie es aus der Zeichnung ersichtlich ist, unterscheidet sich das Zellenarray des zweiten Beispiels von dem des ersten Beispiels.
Gemäß 24 beinhaltet der nichtflüchtige ferroelektrische Speicher vom NAND-Typ gemäß dem zweiten Beispiel einen X-Globaldecodierer (nicht dargestellt), ein Zellenarray 153, eine Bitleitungssteuerung 165 unter dem Zellenarray 153, einen Wortleitungstreiber 155 auf einer Seite des Zellenarrays 153 sowie einen X-Lokaldecodierer 161 unter dem Wortleitungstreiber 155.
Dieser Speicher gemäß dem zweiten Beispiel wird nun detaillierter erläutert.
Dieser Speicher gemäß dem zweiten Beispiel beinhaltet eine Anzahl globaler Hauptbitleitungen ..., BLG_n-1, BLG_n und globale Bezugsbitleitungen BLBG_1, BLRG_2, die beide mit der Bitleitungssteuerung 165 verbunden sind. Die Bitleitungssteuerung 165 beinhaltet ihrerseits eine Hauptbitleitungssteuerung 165a und eine Bezugsbitleitungssteuerung 165b. Die Hauptbitleitungssteuerung 165a ist mit Leseverstärkern ..., SA_n-1, SA_n entsprechend jeweiligen globalen Hauptbitleitungen sowie BPCs zum Vorabladen benachbarter Bitleitungen versehen. Die Bezugsbitleitungssteuerung 165b verfügt über einen Bezugsleseverstärker RSA, der mit der globalen Bezugsbitleitung BLRG_2 der zwei globalen Bezugsbitleitungen verbunden ist. Der Wortleitungstreiber 155 liefert Signale LXDEC1 bis LXDEC4 vom X-Lokaldecodierer 161 auf ein globales Wortleitungssignal GWL vom X-Globaldecodierer (nicht dargestellt) an die Wortleitungen WL1 bis WL4. Wie es in Zusammenhang mit 23 erörtert wurde, sind die lokalen Bitleitungen ... BLL_n-1, BLL_n entsprechend jeweiligen globalen Bitleitungen ..., BLG_n-1, BLG_n vorhanden. Mit den lokalen Bitleitungen ... BLL_n-1, BLL_n sind mehrere Einheitszellen MC verbinden, und an einem zugehörigen Ende ist eine Schalteinheit zum elektrischen Umschalten auf die relevante globale Bitleitung vorhanden. Wie erläutert, kann von der Anzahl von Unterzellenarrays im Zellenarray zu einem Zeitpunkt nur jeweils ein Unterzellenarray aktiviert werden Jedoch können mehrere lokale Bitleitungen in einem aktivierten Unterzellenarray gleichzeitig aktiviert werden. Dabei kann für mehrare Zellen in Zeilenrichtung gleichzeitig ein Lese- oder Schreibvorgang erfolgen.
Indessen veranschaulicht 25 eine Einzelheit einer Bit leitungs-Vorabladeschaltung in einem nichtflüchtigen ferroelektrischen Speicher gemäß dem ersten und zweiten Beispiel.
Gemäß 25 beinhaltet die Bitleitungs-Vorabladeschaltung mehrere globale Bitleitungen ..., BLG_n, BLG_n, Bitleitungsausgleichschalter BEQSW, die jeweils zwischen diesen globalen Bitleitungen vorhanden sind, und mehrere Bitleitungs-Vorabladeschalter BPCSW zum Schalten eines Signals EQLEV von einer Bitleitungsvorabladepegel-Liefereinrichtung (nicht dargestellt) an jeweilige globale Bitleitungen. Die Bitleitungsausgleichsschalter BEQSW oder die Bitleitungsvorabladeschalter BPCSW enthalten NMOS-Transistoren. Daher ist der Pegel des Signals von der Bitleitungsvorabladepegel-Liefereinrichtung (nicht dargestellt) identisch mit der Schwellenspannung eines NMOS-Transistors, oder geringfügig höher. Schließlich lädt das Signal BEQLEV von der Bitleitungsvorabladepegel-Liefereinrichtung vorab über den Bitleitungsvorabladeschalter BPCSW die relevante globale Bitleitung auf einen Pegel. Außerdem wird der Bitleitungsausgleichsschalter BEQSW durch ein Schaltersteuersignal eingeschaltet, um die Pegel zweier benachbarter globaler Bitleitungen auszugleichen.
26 veranschaulicht eine Einzelheit eines Leseverstärkers, wie er gemeinsam in nichtflüchtigen ferroelektrischen Speichern gemäß dem ersten und zweiten Beispiel verwendet wird. Der in 26 dargestellte Leseverstärker kann als Hauptleseverstärker und auch als Bezugsleseverstärker verwendet werden. Beim in 15b veranschaulichten System ist das in 15a dargestellte System wiederholt vorhanden, um eine Bitleitungssteuerung zwischen zwei benachbarten Zellenarrays zu erzeugen, so dass der Leseverstärher in der Bitleitungssteuerung Daten sowohl in oberen als auch in unteren Zellenarray lesen kann, um ein wirkungsvolles Layout zu erzielen. In der Zeichnung ist BLGT die globale Hauptbitleitung, die mit dem Zellenarray über dieser BLGT verbunden ist, und WLGB ist die globale Hauptleitung, die mit dem Zellenarray unter dieser BLGB verbunden ist. CREF ist die globale Bezugsbitleitung, die mit der Bezugszelle über dieser CREF verbunden ist, und CREFB ist die globale Bezugsbitleitung, die mit der Bezugszelle unter dieser CREFB verbunden ist.
Gemäß 26 beinhaltet der Leseverstärker einen ersten NMOS-Transistor MN1 mit einer Source, die mit der BLGT und der BLGB verbunden ist, einen zweiten NMOS-Transistor MN2 mit einer Source, die mit der CREF und der CREFB verbunden ist, und ein Gate, das mit dem Gate des ersten NMOS-Transistors MN1 zusammengeschaltet ist, einen dritten NMOS-Transistor MN3 zum Verstärken des über den ersten NMOS-Transistor MN1 empfangenen Signals BGLT oder BGLB, einen vierten NMOS-Transistor MN4 zum Verstärken der über den zweiten NMOS-Transistor MN2 empfangenen Signale CREF und CREFB, einen ersten PMOS-Transistor MP1 und einen zweiten PMOS-Transistor MP2, deren Sources jeweils mit einem Spannungsversorgungsanschluss Vcc verbunden sind und deren Drains mit dem Ausgangsanschluss des ersten NMOS-Transistors MN1 bzw. dem Ausgangsanschluss des zweiten NMOS-Transistors MN2 verbunden sind (der Drain des ersten PMOS-Transistors ist mit dem Gate des zweiten PMOS-Transistors verbunden, und der Drain des zweiten PMOS-Transistors ist mit dem Gate des ersten PMOS-Transistors verbunden), und einen dritten PMOS-Transistor MP3 zum Ausgleichen des Ausgangsanschlusses des ersten NMOS-Transistors MN1 und des Ausgangsanschlusses des zweiten NMOS-Transistors MN2 auf ein Leseverstärker-Ausgleichssignal SAEQ hin. Zwischen der Source des ersten NMOS-Transistors MN1 und der BLGT kann ein fünfter NMOS-Transistor MN5 vorhanden sein, und ein sechster NMOS-Transistor MN6 kann zwischen der Source des ersten NMOS-Transistors MN1 und der BLGB vorhanden sein. Zwischen der Source des zweiten NMOS-Transistors MN2 und der CREF ist ein siebter NMOS-Transistor MN7 vorhanden, und zwischen der Source des zweiten NMOS-Transistors MN2 und der CREFB ist ein achter NMOS-Transistor MN8 vorhanden. Es kann ein neunter NMOS-Transistor MN9 vorhanden sein, um einen Datenbus und einen Ausgangsanschluss des Leseverstärkers auf ein Spaltenauswählsignal COLSEL hin selektiv zu schalten, und es kann ein zehnter NMOS-Transistor MN10 vorhanden sein, um den Datenbus und den Ausgangsanschluss des Leseverstärkers zu schalten. Der fünfte NMOS-Transistor MN5 schaltet zwischen dem Leseverstärker und der BLGT um, und der sechste NMOS-Transistor MN6 schaltet zwischen dem Leseverstärker und der BLGB um. Außerdem schaltet der siebte NMOS-Transistor MN7 zwischen dem Leseverstärker und der CREF um, und der achte NMOS-Transistor MN8 schaltet zwischen dem Leseverstärker und der CREFB um.
Nun wird der Betrieb des oben genannten Leseverstärkers erläutert. Dieser Betrieb beruht auf dem Erfassen von Daten, die in einem Zellenarray über dem Leseverstärker gespeichert sind.
Gemäß 26 sind der sechste und achte NMOS-Transistor MN6 und MN8 gesperrt, vorausgesetzt, dass der fünfte und der siebte NMOS-Transistor MN5 und MN7 auf ein Aktivierungssignal BSEL zum Aktivieren des fünften NMOS-Transistors MN5 und ein Aktivierungssignal RSEL zum Aktivieren des siebten NMOS-Transistors MN7 aktiviert sind. Im Gegensatz hierzu sind der fünfte und sechste NMOS-Transistor MN5 und MN7 deaktiviert, wenn der sechste und achte NMOS-Transistor MN6 und MN8 aktiviert sind. Der Leseverstärker wird in einer Anfangsverstärkungsperiode auf ein Spaltenauswählsignal COLSEL hin deaktiviert, um einen externen Datenbus vom internen Knoten des Leseverstärkers zu trennen. In diesem Fall werden, um den Leseverstärker zu aktivieren, ein Knoten SN3 und ein Knoten SN4 auf das Leseverstärker-Ausgleichssignal SAEQ hin ausgeglichen. Im Anfangsstadium werden der erste NMOS-Transistor MN1 und der zweite NMOS-Transistor MN2 deaktiviert gehalten. Wenn die Knoten SN3 und SN4 ausgeglichen sind, werden Daten im Zellenarray über den fünften NMOS-Transistor MN5 an die obere globale Bitleitung BLGT und den Knoten SN1 geliefert. Außerdem wird die Bezugsspannung an die CREF gelegt, und von dieser über den siebten NMOS-Transistor MN7 an den Knoten SN2. Nachdem die Daten im Zellenarray und die Bezugsspannung an den Knoten SN1 bzw. den Knoten SN2 geliefert wurden, wird dafür gesorgt, dass die Bezugsspannung am Leseverstärker auf die Massespannung übergeht. Demgemäß induziert die Spannungsdifferenz zwischen dem Knoten SN1 und dem Knoten SN2 eine Spannungsdifferenz zwischen dem Gate des dritten NMOS-Transistors MN3 und dem Gate des vierten NMOS-Transistors, wobei die Ströme zum dritten NMOS-Transistor MN3 und zum vierten NMOS-Transistor MN4 eine Differenz zeigen. In diesem Zustand wird die Verstärkung gestartet, um eine verstärkte Spannung zu liefern, die die Spannungsdifferenz zwischen den Knoten SN3 und SN4 ist. Die in SN3 und SN4 induzierten Spannungen werden durch den ersten PMOS-Transistor MP1 bzw. den zweiten PMOS-Transistor MP2 erneut verstärkt. Nachdem die Spannungen im ersten PMOS-Transistor MP1 und im zweiten PMOS-Transistor MP2 geeignet verstärkt wurden, deaktivieren die Spannungen den fünften und siebten NMOS-Transistor MN5 und MN7, und sie aktivieren, den ersten und zweiten NMOS-Transistor MN1 und MN2, um die verstärkten Spannungen an den Knoten SN3 und SN4 auf die Knoten SN1 und SN2 rückzukoppeln, um die Verstärkung zu unterstützen. In diesem Fall sind, vorausgesetzt, dass die Rückkopplungsschleife vollständig ist, der neunte und der zehnte NMOS-Transistor MN9 und MN10 aktiviert, um den Datenaustausch zwischen dem externen Datenbus und dem invertierten Datenbus und dem Leseverstärker zu erleichtern. Außerdem wird der fünfte NMOS-Transistor MN5 erneut aktiviert, um die Knotenspannung SN1 an die BLGT zu liefern, um eine Rückkopplung an das Zellenarray zu erzielen, um die Spannung wieder in dieses einzuspeichern. Beim vorigen Leseverstärker enthält der erste Verstärker 251 den dritten NMOS-Transistor MN3 und den vierten NMOS-Transistor MN4, und der zweite Verstärker 253 enthält den ersten PMOS-Transistor MP1 und den zweiten PMOS-Transistor MP2. Das nicht erläuterte Symbol SEN bezeichnet ein Leseverstärker-Aktivierungssignal, das auf niedrigem Pegel aktiv ist, und SALE ist ein Signal zum Aktivieren des ersten und zweiten NMOS-Transistor MN1 und MN2, das auf hohem Pegel aktiv ist.
Indessen veranschaulicht 27 einen Fall, bei dem ein am Ausgangsanschluss eines Leseverstärkers vorhandenes Register als Zwischenspeicher für Lesedaten verwendet wird.
Gemäß 27 ist es möglich, ein Register 270 mit einem SRAM am Ausgangsanschluss des mit dem Datenbus verbundenen Leseverstärkers bereitzustellen, um eine Zwischenspeicherung der Daten auszuführen, die aus den nichtflüchtigen Speicherzellen vom NAND-Typ ausgelesen wurden. Daher wird ein im Register gespeicherter Datenwert im Schreib- oder Wiedereinspeichermodus erneut in die nichtflüchtige Speicherzelle eingespeichert. Das Register muss jedoch nicht, wie es in 26 dargestellt ist, vorhanden sein, sondern der Leseverstärker kannals Datenspeicher verwendet werden.
Die nichtflüchtige ferroelektrische Speicherzelle vom NAND-Typ und der nichtflüchtige ferroelektrische Speicher mit derselben zeigen die folgenden Vorteile:

– Erstens wird, da immer dann, wenn einmal auf die Bezugszelle zugegriffen wird, auch einmal auf die Hauptzelle zugegriffen, wodurch die Zugriffszahlen für die Bezugszelle und die Hauptzelle gleich sind. Daher kann durch die Erfindung, abweichend vom Stand der Technik, bei der auf die Bezugszel le übermäßig im Vergleich zur Hauptzelle zugegriffen wird, die Lebensdauer verlängert werden, da die durch die Bezugszelle und die Hauptzelle induzierten Spannungen gleich bleiben können.
– Zweitens kann wegen der Nutzung der unteren Kondensatorelektrode als N⁺-Fremdstoffbereiche im Substrat, während Bitleitungskontakte nur zu N⁺-Fremdstoffbereichen an entgegengesetzten Seiten des Substrats hergestellt werden, die Anzahl von Bitleitungskontakten im Vergleich zum Stand der Technik verringert werden, bei dem ein Bitleitungskontakt zu jedem Zellentransistor vorhanden ist, was ein Minimieren der Bauelementfläche ermöglicht, wodurch Bauteile mit hoher Packungsdichte herstellbar sind.

Claims

Verfahren zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ, mit den folgenden Schritten: (1) Herstellen von N Wortleitungen (WL1 bis WL4, WEC) auf einem Halbleitersubstrat (81) von erstem Leitungstyp mit festen Intervallen; (2) Herstellen erster Kondensatorelektroden (85a bis 85d) auf den Wortleitungen (WL1 bis WL4) außer auf der N-ten Wortleitung (WEC), wobei jeweils zwischen Wortleitung und erster Kondensatorelektrode ein Barrieremetall angeordnet wird und die ersten Kondensatorelektroden in elektrischem Kontakt mit den Wortleitungen ausgebildet werden; (3) Herstellen von Source- und Drainbereichen (87a bis 87f) im Halbleitersubstrat zu beiden Seiten der Wortleitungen (WL1 bis WL4, WEC), so dass N+1 Source-/Drainbereiche gebildet werden; (4) Herstellen eines ferroelektrischen Films (89) auf der Oberseite und den Seitenflächen der ersten Kondensatorelektroden (85a bis 85d); (5) Herstellen zweiter Kondensatorelektroden (90a bis 90d) auf dem ferroelektrischen Film (89); (6) Herstellen von Kontaktpfropfen (94a bis 94d) zum jeweiligen Verbinden der zweiten Kondensatorelektroden (90a bis 90d) mit den benachbarten Source-/Drainbereichen (87b bis 87e), außer mit dem ersten und dem N+1-ten der N+1 Source-/Drainbereiche; und (7) Herstellen einer Bitleitung (97), die auf einer über den Kontaktpfropfen (94a bis 94d) auf dem Halbleitersubstrat (81) angeordneten Isolierschicht (95) ausgebildet ist und die mit dem ersten (87a) und dem N+1-ten (87f) der Source-/Drainbereiche elektrisch verbunden ist.
Verfahren nach Anspruch 1, bei dem die Schritte (1) und (2) die folgenden Schritte beinhalten: – Herstellen eines Gateisolierfilms (82) auf dem Halbleitersubstrat (81) vom ersten Leitungstyp; – Herstellen einer Wortleitungsmaterialschicht (83) auf dem Gateisolierfilm (82); – Herstellen einer Barrieremetallschicht (84) auf der Wortleitungsmaterialschicht (83); – Herstellen einer Kondensatorelektrodenmaterialschicht (85) auf der Barrieremetallschicht (84) und – selektives Entfernen der Kondensatormaterialschicht (85), der Barrieremetallschicht (84), der Wortleitungsmaterialschicht (83) und des Gateisolierfilms (82) zum Ausbilden der Wortleitungen (WL1 bis WL4, WEC), die durch den Gateisolierfilm (82) vom Halbleitersubstrat (81) getrennt sind, und der ersten Kondensatorelektroden (85a bis 85d).
Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der Raum zwischen benachbarten Wortleitungen (WL1 bis WL4, WEC) vor dem Herstellen des ferroelektrischen Films (89) soweit mit Isoliermaterial (88) aufgefüllt wird, dass die Seiten der Barrieremetallschicht (84) freiliegen.
Verfahren zum Herstellen einer nichtflüchtigen ferroelektrischen Speicherzelle vom NAND-Typ, mit den folgenden Schritten: (1) Herstellen erster Kondensatorelektroden (102a bis 102d) als Fremdstoffbereiche vom zweiten Leitungstyp in der Oberfläche eines Halbleitersubstrats (100) vom ersten Leitungstyp mit festen Intervallen; (2) Herstellen eines ferroelektrischen Films (103) auf der Oberfläche des Halbleitersubstrats (100) und den ersten Kondensatorelektroden (102a bis 102d); (3) Herstellen von Wortleitungen (WL1 bis WL4) auf dem ferroelektrischen Film (103) über den ersten Kondensatorelektroden (102a bis 102d), wobei die ersten Kondensatorelektroden (102a bis 102d) mit Randabschnitten der Wortleitungen (WL1 bis WL4) ausgerichtet sind, und Herstellen einer Signalleitung (WEC) auf einer Seite der letzten Wortleitung; (4) Herstellen von Source- und Drainbereichen (106a bis 106f) zu beiden Seiten der Wortleitungen (WL1 bis WL4) und der Signalleitung (WEC) durch Implantieren von Fremdstoffionen des zweiten Leitungstyps unter Verwendung der Wortleitungen (WL1 bis WL4) und der Signalleitung (WEC) als Masken und Ausführen eines Tempervorgangs; wobei die ersten Kondensatorelektroden jeweils mit einem der Source- und Drainbereiche (106a bis 106f) in Kontakt stehen. (5) Herstellen einer Bitleitung (109), die elektrisch mit dem ersten und letzten Bereich (106a bzw. 106f) der Source- und Drainbereiche verbunden ist.
Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die ersten Kondensatorelektroden (102a bis 102d) durch Implantieren von Fremdstoffionen hergestellt werden.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass der Schritt (1) aus Anspruch 4 die folgenden Schritte umfasst: – Auftragen eines Photoresists (101) auf das Halbleitersubstrat (100); – Strukturieren des Photoresists zum Freilegen des Substrats in festen Intervallen; – Implantieren von Fremdstoffionen unter Verwenden des strukturierten Photoresists als Maske und Ausführen eines Temperungsvorgangs.
Verfahren nach Anspruch 4, 5 oder 6, dadurch gekennzeichnet, dass eine Diffusionsbarriere zum Verhindern einer Diffusion des ferroelektrischen Films (103) in das Halbleitersubstrat (100) ausgebildet wird, bevor der ferroelektrische Film (103) hergestellt wird.
Verfahren nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass der Schritt (3) aus Anspruch 4 die folgenden Schritte umfasst: – Herstellen einer Wortleitungsmaterialschicht (104) auf dem ferroelektrischen Film (103); und – Strukturieren der Wortleitungsmaterialschicht (104) zum Ausbilden der Wortleitungen (WL1 bis WL4) und der Signalleitung (WEC).
Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass eine Diffusionsbarriere auf dem ferroelektrischen Film (103) ausgebildet wird, um eine Diffusion des ferroelektrischen Films (103) in die Wortleitungsmaterialschicht (104) zu verhindern.