DE4308519A1 - Verfahren zum Herstellen einer Speicherzellenanordnung - Google Patents

Verfahren zum Herstellen einer Speicherzellenanordnung

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Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Bitleitungen über Kondensatoren aufweisenden Speicherzellenan­ ordnung.
Herkömmliche Stapelkondensator-DRAM-Anordnungen (Dynamische RAM-Anordnungen) verwenden entweder eine Konstruktion mit ver­ grabenen Bitleitungen oder eine Konstruktion mit nicht-vergrabenen Bitleitungen. Bei Konstruktionen mit vergrabenen Bitleitungen sind die Bitleitungen sehr nahe bei den Bitleitungskontakten der FETs der Speicherzellen vorgesehen, wobei die Zellenkondensatoren horizontal über der Oberseite sowohl der Wortleitungen als auch der Bitleitungen vorgesehen sind. Bei Konstruktionen mit nicht-vergrabenen Bitleitungen werden tiefe vertikale Kontakte durch eine dicke Isolierschicht zu den FETs der Zellen hergestellt, wobei die Kondensatorkonstruktionen über den Wortleitungen und unter den Bitleitungen gebildet werden. Solche Konstruktionen mit nicht-vergrabenen Bitleitungen kann man auch als Konstruktionen mit unter den Bitleitungen liegenden Kondensatoren oder als Konstruktionen mit über den Kondensatoren liegenden Bitleitungen bezeichnen.
In bezug auf Konstruktionen mit über den Kondensatoren liegenden Bitleitungen ist das Speicherknoten-Polysilizium des Kondensators nicht so groß wie es ansonsten sein könnte, da für die vertikalen Kontakte hinunter zu den Zellen-FETs Platz vorhanden sein muß. Außerdem gibt es bei der Konstruktion mit über den Kondensatoren liegenden Bitlei­ tungen wenigstens drei potentielle Fehlausrichtungsregionen. Eine erste solche Region besteht hinsichtlich der Mustergebung und Ätzung des Speicherknotenpolysiliziums. Eine zweite besteht in bezug auf das Ätzen des Zellenpolysiliziums. Eine dritte schließlich ist hinsichtlich der Bitlei­ tungs-Kontaktbildung vorhanden. Aufgrund der zur Gewährleistung einer hohen Ausbeute betriebsfähiger Chips bestehenden Verfahrens­ ausführungserfordernisse, ist es notwendig, die Größe des Speicher­ knotenpolysiliziums zu reduzieren und den Bereich für die Bitleitungs­ kontakte zu vergrößern, um der unweigerlichen Fotomasken-Fehlausrich­ tung Rechnung zu tragen. Dadurch wird jedoch Platz auf dem Wafer verbraucht, und dies hat in entsprechender Weise einen nachteiligen Einfluß auf die Zellendichte.
Dies ist unter Bezugnahme auf Fig. 6 besser veranschaulicht. Fig. 6 zeigt ein Halbleiter-Waferfragment 10, das aus elektrisch isolierten Wortleitungen 12, 14, 16 und 18 besteht. Weiterhin sind aktive Bereiche bzw. Source/Drain-Bereiche 20, 22 und 24 vorhanden. Die aktiven Bereiche 20 und 24 stehen mit einer Kondensatorkonstruktion 26 bzw. 28 in Verbindung. Diese Kondensatorkonstruktionen umfassen einen isolierten Speicherknoten 30, eine Zellendielektrikumschicht 32 sowie eine in Muster gebrachte Kondensatorzellen-Polysiliziumschicht 34. Wie weiterhin zu sehen ist, besitzen die Speicherknoten 30 je ein Paar äußerer Ränder 40. Darauf ist eine Schicht 36 aus isolierendem Oxid aufgebracht. Eine Bitleitungs-Kontaktöffnung 38 ist durch die Anord­ nung hindurchgeätzt, so daß sie sich nach unten bis zu dem Source- /Drain-Bereich 22 erstreckt. Anschließend daran wird ein leitfähiges Material, wie Metall oder leitfähig dotiertes Polysilizium oben auf die Oxidschicht 36 sowie ins Innere der Kontaktöffnung 38 aufgebracht, um eine letztendliche Mustergebung der Bitleitungen durchzuführen. Bei den Bereichen 33 handelt es sich um ein isolierenden Material, wie z. B. SiO2.
Bei herkömmlichen Kondensatorkonstruktionen ist es erforderlich, daß das Zellenpolysilizium 34 die äußeren Ränder 40 des Speicherknoten­ polysiliziums 30 überlappt, um ein seitliches Hindurchlecken des Stroms während des Betriebs der Schaltung zu verhindern. Außerdem muß dieses überlappende Polysilizium 34 in einem ausreichenden Abstand von dem Bereich gehalten werden, der später den Bitleitungskontakt 38 bildet, um einer potentiellen Masken-Fehlausrichtung Rechnung zu tra­ gen, die zu einem Kurzschluß zwischen Zellenpolysilizium und Bitlei­ tung führen könnte. Gemäß derzeitigen Ausführungserfordernissen müs­ sen die äußeren Ränder 40 des Speicherknotenpolysiliziums 30 einen Abstand von 0,72 μm von dem Rand des Bereichs aufweisen, der später die Bitleitungskontakte 38 bildet, wie dies durch die Abmessung "A" in Fig. 6 dargestellt ist. Dieser Abstand addiert sich also dem Flächen­ ausmaß hinzu, das für die Speicherzelle verbraucht wird. Anders aus­ gedrückt reduziert sich durch diese Beabstandung das Kapazitätsausmaß, das ansonsten für eine bestimmte Fläche auf dem Wafer zur Verfügung stünde.
Ein Versuch zum Verbessern der Kapazität und der Speicherzellendichte ist in dem Artikel "Two step Deposited Rugged Surface (TDRS) Storagenode and Self Aligned Bitline-Contact Penetrating Cellplate (SABPEC) for 64 MbDRAM STC Cell" von Itoh et al. dargestellt und beschrieben. Diese Technik wird auch unter Bezugnahme auf die Fig. 7 bis 9 beschrieben. Dabei sind dem Ausführungsbeispiel des Standes der Technik gem. Fig. 6 entsprechende Teile in den Fig. 7 bis 9 mit den­ selben Bezugszeichen bezeichnet. Fig. 7 zeigt ein Halbleiterwaferfrag­ ment 50, bei dem sich der Speicherknoten 30a viel weiter seitlich über die zugehörigen Wortleitungen 14, 16 erstreckt, damit er letztendlich den Rändern der Bitleitungs-Kontaktöffnung 38 näher ist, wie dies durch die Abmessung "B" angedeutet ist. Außerdem ist ein isolierendes Di­ elektrikum 36 vorhanden, und eine Kontaktöffnung 38 ist ohne jegliche vorherige Mustergebung der Zellenpolysiliziumschicht 34 geätzt worden. Wie in der Zeichnung gezeigt ist, wird die Kontaktöffnung 38 zuerst nach unten bis zu der Zellenpolysiliziumschicht 34a geätzt. Danach wird die Zellenpolysiliziumschicht 34a mit jeglichem darunter befindlichen, verbliebenen Gateoxid geätzt, um den aktiven Bereich 22, der hierin auch als Source-/Drain-Bereich bezeichnet wird, vollständig nach oben hin freizulegen. Dadurch bleibt natürlich das Zellenpolysilizium 34a entlang der Ränder der Kontaktöffnung 38 freigelegt.
Zur Überwindung dieses Problems schlagen Itoh et al. in der in Fig. 8 dargestellten Weise die chemische Dampfphasenabscheidung einer Schicht 52 aus SiO2 zum elektrischen Isolieren der freiliegenden Ränder der Zellenpolysiliziumschicht 34a vor.
Wie in Fig. 9 veranschaulicht ist, schlagen Itoh et al. die Durchführung einer Abstandsätzung zum Entfernen von SiO2 von der Basis der Kon­ taktöffnung 38 vor, um dadurch die Kontaktöffnung 38 wieder ganz hinab bis zum aktiven Bereich 22 zu öffnen. Danach wird ein leitfähiger Stopfen 54 innerhalb der Kontaktöffnung 38 vorgesehen, und an­ schließend wird ein Bitleitungsmaterial 56 aus leitfähigem Metall aufge­ bracht und in Muster gebracht.
Diese Technik erhöht zwar die Kapazität im Vergleich zu der in Fig. 6 dargestellten Konstruktion, ist jedoch nicht völlig ohne Nachteile. Als erstes ist es sehr schwierig, eine ausreichende oder angemessene Ab­ deckung von durch chemische Dampfphasenabscheidung aufgebrachtem SiO2 in tiefen, engen Kontakten zu erzielen. Zum Zeitpunkt der Ver­ fassung der vorliegenden Anmeldung z. B. werden Kontaktdurchmes­ seröffnungen mit einer minimalen Merkmalsgröße von ca. 0,6 µm und 0,4 µm hergestellt, wobei die Tiefen bei 2 bis 3 µm liegen. Von durch chemische Dampfphasenabscheidung aufgebrachtem SiO2 ist nicht zu erwarten, daß es eine angemessene Stufenabdeckung innerhalb solcher tiefen, engen Kontakte schaffen kann.
Als zweites erwartet man von der von Itoh et al. offenbarten Technik nicht, daß dadurch die freiliegenden Zellenpolysiliziumränder vollständig überdeckt werden, da bei dem zum Öffnen der Kontaktöffnung 38 aus­ geführten Ätzvorgang die Tendenz besteht, daß innerhalb der Kontakt­ öffnung 38 Zellenpolysilizium-Vorsprünge 38 übrigbleiben. Dies ist schematisch in Fig. 10 dargestellt. Bei dem zur Bildung der Kontakt­ öffnung 38 durch die Zellenpolysiliziumschicht 34 hindurch ausgeführten Ätzvorgang verbleiben vorstehende Segmente 58, die nach innen in die Kontaktöffnung 38 ragen. Durch chemische Dampfphasenabscheidung aufgebrachtes SiO2 schafft keine angemessene Überdeckung der frei­ liegenden vorstehenden Bereiche 58, insbesondere nicht unterhalb solcher vorstehenden Bereiche, was unweigerlich dazu führt, daß leit­ fähige Zellenpolysiliziumbereiche 59 zu dem Kontakt hin freiliegen. Dies führt dazu, daß bei einer beträchtlichen Anzahl von Zellen Kurz­ schlüsse zwischen den Bitleitungen und dem Zellenpolysilizium auftreten, wodurch sich eine reduzierte Ausbeute ergibt.
Ein Ziel der vorliegenden Erfindung besteht in der Überwindung dieser Probleme, wie sie bei Anordnungen mit über den Kondensatoren liegen­ den Bitleitungen beim Stand der Technik auftreten.
Gemäß der vorliegenden Erfindung umfaßt ein Verfahren zum Herstellen einer Bitleitungen über Kondensatoren aufweisenden Speicherzellenan­ ordnung auf einem Halbleiterwafer folgende Schritte:
  • - Ausbilden einer Anordnung im wesentlichen elektrisch isolierter Wortleitungen oben auf einem Silizium-Halbleiterwafer;
  • - Ausbilden von Source-/Drain-Bereichen bzw. aktiven Bereichen angrenzend an die Wortleitungen zum Definieren einer Anordnung von Speicherzellen-FETs, wobei die Source-/Drain-Bereiche durch erste Silizium enthaltende Source-/Drain-Bereiche zur elektrischen Verbindung mit einem Speicherzellenkondensator und durch zweite Silizium enthaltende Source-/Drain-Bereiche zur elektrischen Ver­ bindung mit einer Bitleitung definiert sind;
  • - Ausbilden von isolierten Zellenspeicherknoten, die die ersten Source-/Drain-Bereiche kontaktieren;
  • - Ausbilden einer Kondensator-Zellendielektrikumschicht oben auf den isolierten Zellenspeicherknoten;
  • - Ausbilden einer Kondensator-Zellenpolysiliziumschicht oben auf der Kondensator-Zellendielektrikumschicht, wobei die Kondensator- Zellenpolysiliziumschicht über den zweiten Source-/Drain-Bereichen vorgesehen wird;
  • - Ausbilden einer isolierenden dielektrischen Schicht oben auf der Kondensator-Zellenpolysiliziumschicht;
  • - Mustergebung und Ätzen der isolierenden dielektrischen Schicht und der darunterliegenden Kondensator-Zellenpolysiliziumschicht über und hinab bis zu den zweiten Source-/Drain-Bereichen zur Schaf­ fung von Bitleitungs-Kontaktöffnungen mit einem ausgewählten Durchmesser und einer ausgewählten Tiefe sowie mit Kontaktöff­ nungs-Seitenwänden, wobei die Kondensator-Zellenpolysilizium­ schicht teilweise die Seitenwände der Bitleitungs-Kontaktöffnungen definiert und dadurch zu den Bitleitungs-Kontaktöffnungen hin freiliegende Ränder aufweist;
  • - Ausführen eines Wärmeoxidationsvorgangs an dem Wafer in einer Sauerstoff enthaltenden Umgebung
    • a) zum Wegzehren von freiliegendem Kondensator-Zellenpoly­ silizium, das die Seitenwände der Bitleitungs-Kontaktöffnungen definiert, und zum dadurch erfolgenden Aufwachsenlassen einer wirksamen isolierenden Schicht aus SiOx in einer ausgewählten Dicke über den freiliegenden Rändern, sowie
    • b) zum Wegzehren von freiliegendem Silizium von den freiliegen­ den zweiten Source-/Drain-Bereichen sowie zum dadurch erfol­ genden Aufwachsenlassen einer Schicht aus SiOx über den zweiten Source-/Drain-Bereichen;
  • - anisotropes Ätzen des unter Wärmeeinwirkung aufgewachsenen SiOx von den zweiten Source-/Drain-Bereichen zum Wiederfreilegen dieser Bereiche, wobei eine wirksame Isolierschicht aus SiOx über den Kondensator-Zellenpolysiliziumrändern verbleibt;
  • - Ausbildung einer Schicht aus leitfähigem Material oben auf dem Wafer und innerhalb der Bitleitungs-Kontaktöffnungen über den anisotrop geätzten zweiten Source-/Drain-Bereichen und den isolier­ ten Rändern des Kondensator-Zellenpolysiliziums; und
  • - Mustergebung der Schicht aus leitfähigem Material zum Bilden der gewünschten Bitleitungen.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unter­ ansprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Querschnittsansicht eines Halbleiterwafer­ fragments bei einem Herstellungsschritt gemäß der vorliegenden Erfindung;
Fig. 2 eine Querschnittsansicht des Waferfragments der Fig. 1 bei einem anschließend an Fig. 1 erfolgen­ den Verfahrensschritt;
Fig. 3 eine Querschnittsansicht des Waferfragments bei einem anschließend an Fig. 2 erfolgenden Verfahrensschritt;
Fig. 4 eine Querschnittsansicht des Waferfragments bei einem anschließend an Fig. 3 erfolgenden Verfahrensschritt;
Fig. 5 eine Querschnittsansicht des Waferfragments bei einem anschließend an Fig. 4 erfolgenden Verfahrensschritt;
Fig. 6 eine Querschnittsansicht eines Halbleiterwaferfragments des Standes der Technik bei einem Verfahrensschritt gemäß einem Herstellungsverfahren des Standes der Technik;
Fig. 7 eine Querschnittsansicht eines weiteren Halbleiterwafer­ fragments des Standes der Technik bei einem Herstellungs­ schritt gemäß einem weiteren Herstellungsverfahren des Standes der Technik,
Fig. 8 eine Querschnittsansicht des Waferfragments der Fig. 7 bei einem anschließend an Fig. 7 erfolgenden Verfahrens­ schritt;
Fig. 9 eine Querschnittsansicht des Waferfragments der Fig. 7 bei einem anschließend an Fig. 8 erfolgenden Verfahrens­ schritt; und
Fig. 10 eine vergrößerte Querschnittsansicht des Waferbereichs der Fig. 7 bei dem in Fig. 8 dargestellten Verfahrensschritt.
Wie unter Bezugnahme auf Fig. 1 zu sehen ist, besitzt ein Halbleiter­ waferfragment 60 eine Anordnung von im wesentlichen elektrisch von­ einander isolierten Wortleitungen 62, 64, 66 und 68. Diese Wortlei­ tungen sind in herkömmlicher Weise ausgebildet und besitzen zuunterst Gateoxid, eine untere Polysiliziumschicht und eine darüberliegende Silizidschicht, wobei es sich z. B. um Wolframsilizid handelt, sowie eine Oxidabdeckung und seitliche Abstandselemente aus Oxid. Aktive Be­ reiche bzw. Source-/Drain-Bereiche, wie z. B. die Bereiche 70, 72 und 74 werden angrenzend an die Wortleitungen vorgesehen, um eine An­ ordnung von Speicherzellen-FETs zu definieren. Die Source-/Drain- Bereiche 70 und 74 definieren erste Silizium enthaltende Source-/Drain- Bereiche zur elektrischen Verbindung mit einer Speicherzellen- Kondensatorkonstruktion 76 bzw. 78. Der Source-/Drain-Bereich 72 bildet einen zweiten Silizium enthaltenden Source-/Drain-Bereich zur anschließenden elektrischen Verbindung mit einer Bitleitung. Die Kondensatorkonstruktionen 76 und 78 umfassen jeweils isolierte Speicherknoten 80, die die jeweiligen ersten Source-/Drain-Bereiche 70, 74 kontaktieren. Eine Kondensator-Zellendielektriumschicht 82 wird oben auf den isolierten Zellenspeicherknoten 80 aufgebracht. Oben auf die Kondensator-Zellendielektrikumschicht 82 wird eine Kondensator- Zellenpolysiliziumschicht 84 aufgebracht, wobei sich die Kondensator- Zellenpolysiliziumschicht 84 in der Höhe über den zweiten Source- /Drain-Bereich 72 erstreckt. Die Dicken der Schichten 80, 82 und 84 können z. B. bei 150 nm (1500 Å), 8 nm (80 Å) bzw. 100 nm (1000 Å) liegen. Bereiche 71 bestehen aus einem Isoliermaterial wie z. B. SiO2. Eine isolierende dielektrische Schicht 86, z. B. aus SiO2, wird über der Zellenpolysiliziumschicht 84 aufgebracht. Auf der Schicht 86 wird eine Fotoresistschicht 88 aufgebracht und für den Bitleitungskontakt-Ätz­ vorgang in ein Muster gebracht.
Fig. 2 zeigt die Oxidschicht 86, die darunterliegende Kondensator- Zellenpolysiliziumschicht 84 sowie das Oxid 71, die über sowie hinab bis zu dem zweiten Source-/Drain-Bereich 72 geätzt worden sind, um eine Bitleitungskontaktöffnung 90 zu bilden. Eine solche Kontaktöffnung 90 besitzt einen ausgewählte Durchmesser "B", eine ausgewählte Tiefe "C" sowie Kontaktöffnungs-Seitenwände 92. Wie in der Zeichnung zu sehen ist, definiert die Kondensator-Zellenpolysiliziumschicht 84 zum Teil die Seitenwände 92 der Bitleitung-Kontaktöffnung, wodurch die Zellenpolysiliziumschicht 84 Ränder 94 aufweist, die zu der Bitleitungs­ kontaktöffnung 90 hin freiliegen. Die größte Wirkung der vorliegenden Erfindung ist in Fällen zu erwarten, in denen der Durchmesser "B" geringer oder gleich 0,6 µm ist und die Tiefe "C" 2 bis 3 µm beträgt. Zusätzlich oder separat hiervon ist die größte Wirkung der Erfindung weiterhin dort zu erwarten, wo das Verhältnis der ausgewählten Tiefe zu dem ausgewählten Durchmesser größer oder gleich 3,33, vorzugsweise größer oder gleich 5,0, ist.
Unter Bezugnahme auf Fig. 3 wird der Wafer bei Anwesenheit von Sauerstoff Wärmeoxidationsbedingungen ausgesetzt, um a) freiliegendes Kondensator-Zellenpolysilizium zu verzehren, das die Seitenwände 92 der Bitleitung-Kontaktöffnung definiert, sowie um dadurch wirksame Isolierschichten 96 mit einer ausgewählten Dicke über den freiliegenden Rändern 94 aufwachsen zu lassen. Außerdem wird durch diese Oxi­ dationsbedingungen freiliegendes Silizium von dem freiliegenden zweiten Source-/Drain-Bereich 72 verzehrt, und dadurch wächst eine Schicht 98 aus SiOx (hauptsächlich SiO2 über dem zweiten Source-/Drain-Bereich 72 auf. Dies führt dazu, daß SiOx seitlich in die Kontaktöffnung 90 hineinragt, wie dies durch die Schichten oder Bereiche 96 angedeutet ist. Vorzugsweise läßt man die Bereiche oder Schichten 96 in einer Dicke von ca. 10 nm (100 Å) bis 50 nm (500 Å) aufwachsen. Eine solche Oxidation kann entweder unter Verwendung von Naß-Wärme­ oxidationstechniken oder von Trocken-Wärmeoxidationstechniken erfolgen. Als Beispiel für Trockenoxidationsbedingungen sei erwähnt, daß der Wafer in einer gesteuerten Stickstoff- und Sauerstoffatmosphäre bei einer Temperatur von ca. 800°C bis ca. 1000°C gehalten wird, und zwar für eine Zeit von ca. 10 bis ca. 60 Minuten. Beim Aussetzen eines Wafers einer Sauerstoff und Stickstoff enthaltenden Umgebung bei 950°C für eine Zeitdauer von 25 Minuten ergaben sich z. B. SiOx-Be­ reiche 96 mit einer Dicke von 49 nm (490 Å).
Alternativ hierzu könnten auch Naß-Wärmeoxidationsbedingungen vor­ gesehen werden. Dabei wird z. B. der Wafer für eine Zeit von ca. 2 bis ca. 30 Minuten in einer Dampf enthaltenden Atmosphäre bei einer Temperatur von ca. 800°C bis ca. 1000°C gehalten. Z.B. hat man einen Wafer bei 907°C fünf Minuten lang einer Dampf enthaltenden Umgebung ausgesetzt, wodurch sich für die SiOx-Bereiche 96 eine Dicke von 32 nm (320 Å) ergab.
Unter Bezugnahme auf Fig. 4 wird der Wafer 60 vollflächig anisotrop geätzt, um den unter Wärmeeinwirkung aufgewachsenen SiOx-Bereich 98 von dem zweiten Source-/Drain-Bereich 72 wegzuätzen, um diesen Bereich dadurch wieder freizulegen. Außerdem werden durch diesen Ätzvorgang die seitlich in die Kontaktöffnung 90 hineinragenden Regio­ nen der Oxidbereiche 96 im wesentlichen entfernt, wobei jedoch eine wirksame Isolierschicht 100 aus SiOx mit reduzierter Dicke über den Kondensator-Zellenpolysiliziumrändern 94 verbleibt.
Unter Bezugnahme auf Fig. 5 wird eine Schicht 102 aus leitfähigem Material, wie Metall, oben auf dem Wafer sowie innerhalb der Bitlei­ tungs-Kontaktöffnungen 90 über den anisotrop geätzten zweiten Source- /Drain-Bereichen 72 und den isolierten Rändern 94 der Kondensator- Zellenpolysiliziumschicht 84 aufgebracht. Diese Schicht 102 wird an­ schließend in ein Muster gebracht und geätzt, um die gewünschten Bitleitungen in der Höhe über der Oxidschicht 86 zu bilden.
Die erfindungsgemäße Konstruktion schafft beträchtliche Vorteile ge­ genüber den Konstruktionen des Standes der Technik. Z.B. wird durch das beschriebene Oxid-Wachstum eine vollständige Bedeckung der frei­ liegenden Kontaktränder des Zellenpolysiliziums erzielt, während beim Verfahren des Standes der Technik eine unbeständige und schlechte SiO2-Abdeckung innerhalb der tiefen schmalen Kontakte aufgrund eines Abscheidungsschrittes auftritt. Das erfindungsgemäße Verfahren dagegen führt zu einer gesteigerten Beständigkeit und einer entsprechend ge­ steigerten Ausbeute.

Claims (9)

1. Verfahren zum Herstellen einer Bitleitungen über Kondensatoren aufweisenden Speicherzellenanordnung auf einem Halbleiterwafer, gekennzeichnet durch folgende Schritte:
  • - Ausbilden einer Anordnung im wesentlichen elektrisch isolierter Wortleitungen (62, 64, 66, 68) oben auf einem Silizium-Halbleiter­ wafer;
  • - Ausbilden von Source-/Drain-Bereichen (70, 72, 74) angrenzend an die Wortleitungen zum Definieren einer Anordnung von Speicher­ zellen-FETs, wobei die Source-/Drain-Bereiche durch erste Silizium enthaltende Source-/Drain-Bereiche (70, 74) zur elektrischen Ver­ bindung mit einem Speicherzellenkondensator und durch zweite Silizium enthaltende Source-/Drain-Bereiche (72) zur elektrischen Verbindung mit einer Bitleitung definiert sind;
  • - Ausbilden von isolierten Zellenspeicherknoten (80), die die ersten Source-/Drain-Bereiche (70, 74) kontaktieren;
  • - Ausbilden einer Kondensator-Zellendielektrikumschicht (82) oben auf den isolierten Zellenspeicherknoten (80);
  • - Ausbilden einer Kondensator-Zellenpolysiliziumschicht (84) oben auf der Kondensator-Zellendielektrikumschicht (82), wobei die Kondensator-Zellenpolysiliziumschicht (84) über den zweiten Source-/Drain-Bereichen (72) vorgesehen wird;
  • - Ausbilden einer isolierenden dielektrischen Schicht (86) oben auf der Kondensator-Zellenpolysiliziumschicht (84);
  • - Mustergebung und Ätzen der isolierenden dielektrischen Schicht (86) und der darunterliegenden Kondensator-Zellenpolysilizium­ schicht (84) über und hinab bis zu den zweiten Source-/Drain-Berei­ chen (72) zur Schaffung von Bitleitungs-Kontaktöffnungen (90) mit einem ausgewählten Durchmesser und einer ausgewählten Tiefe sowie mit Kontaktöffnungs-Seitenwänden (92), wobei die Kondensa­ tor-Zellenpolysiliziumschicht (84) teilweise die Seitenwände (92) der Bitleitungs-Kontaktöffnungen (90) definiert und dadurch zu den Bitleitungs-Kontaktöffnungen (90) hin freiliegende Ränder (94) aufweist;
  • - Ausführen eines Wärmeoxidationsvorgangs an dem Wafer (60) in einer Sauerstoff enthaltenden Umgebung
    • a) zum Wegzehren von freiliegendem Kondensator-Zellenpoly­ silizium, das die Seitenwände (92) der Bitleitungs-Kontakt­ öffnungen (90) definiert, und zum dadurch erfolgenden Auf­ wachsenlassen einer wirksamen isolierenden Schicht (96) aus SiOx in einer ausgewählten Dicke über den freiliegenden Rändern, sowie
    • b) zum Wegzehren von freiliegendem Silizium von den freiliegen­ den zweiten Source-/Drain-Bereichen (72) sowie zum dadurch erfolgenden Aufwachsenlassen einer Schicht (98) aus SiOx über den zweiten Source-/Drain-Bereichen (72);
  • - anisotropes Ätzen des unter Wärmeeinwirkung aufgewachsenen SiOx von den zweiten Source-/Drain-Bereichen (72) zum Wiederfreilegen dieser Bereiche, wobei eine wirksame Isolierschicht (100) aus SiOx über den Kondensator-Zellenpolysiliziumrändern verbleibt;
  • - Ausbildung einer Schicht (102) aus leitfähigem Material oben auf dem Wafer (60) und innerhalb der Bitleitungs-Kontaktöffnungen (90) über den anisotrop geätzten zweiten Source-/Drain-Bereichen (72) und den isolierten Rändern (94) des Kondensator-Zellenpoly­ siliziums (84); und
  • - Mustergebung der Schicht (102) aus leitfähigem Material zum Bil­ den der gewünschten Bitleitungen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der ausgewählte Durchmesser kleiner oder gleich 0,6 µm ist.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ausgewählte Tiefe ca. 2 bis ca. 3 µm beträgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeich­ net, daß das Verhältnis der ausgewählten Tiefe zu dem ausgewählten Durchmesser größer oder gleich 3,33 ist.
5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeich­ net, daß das Verhältnis der ausgewählten Tiefe zu dem ausgewählten Durchmesser größer als oder gleich 5,0 ist.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeich­ net, daß die ausgewählte Dicke des über den freiliegenden Polysilizium­ rändern (94) aufgewachsenen SiOx im Bereich von ca. 10 nm bis ca. 50 nm liegt.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeich­ net, daß der Wafer bei dem Wärmeoxidationsvorgang Trocken­ oxidationsbedingungen ausgesetzt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Wafer bei der Trockenoxidation für eine Zeit von ca. 10 bis ca. 60 Minuten bei einer Temperatur von ca. 800°C bis ca. 1000°C in einer gesteuerten Stickstoff- und Sauerstoffatmosphäre gehalten wird.
9. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeich­ net, daß der Wafer bei dem Wärmeoxidationsvorgang Naßoxidations­ bedingungen ausgesetzt wird.
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IEEE Trans. on Electr.Dev., Vol. 35, No. 10, 1989, S. 1591-1594 *

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Publication number Priority date Publication date Assignee Title
DE4330471C1 (de) * 1993-09-08 1994-10-20 Siemens Ag Herstellverfahren für ein Bitleitungskontaktloch einer Speicherzelle

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JPH05291531A (ja) 1993-11-05

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