JP2739983B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP2739983B2 JP2739983B2 JP1025720A JP2572089A JP2739983B2 JP 2739983 B2 JP2739983 B2 JP 2739983B2 JP 1025720 A JP1025720 A JP 1025720A JP 2572089 A JP2572089 A JP 2572089A JP 2739983 B2 JP2739983 B2 JP 2739983B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係り、特に積層型キャパ
シタセル構造のダイナミック型RAM（DRAM）の構造及び
製造方法に関する。
シタセル構造のダイナミック型RAM（DRAM）の構造及び
製造方法に関する。
（従来の技術） 半導体記憶装置の一つ、DRAM（ダイナミック・ランダ
ム・アクセス・メモリ）の高集積化は素子寸法の微細化
により達成されてきた、しかし、この微細化に伴う蓄積
容量の減少のため、S/N比が低下しメモリ内容を誤って
読み出したりα線の入射によりデータ破壊が容易に起こ
る等の弊害が顕在化してきた。
ム・アクセス・メモリ）の高集積化は素子寸法の微細化
により達成されてきた、しかし、この微細化に伴う蓄積
容量の減少のため、S/N比が低下しメモリ内容を誤って
読み出したりα線の入射によりデータ破壊が容易に起こ
る等の弊害が顕在化してきた。
このため、蓄積容量を増加させる目的で様々な構造の
メモリセルが提案されている。例えば、基板に垂直に溝
を掘り、その側壁を利用するトレンチ・キャパシタもそ
の１つである。このトレンチ・キャパシタの容量は溝の
深さによって決まるため、非常に小さな面積で大容量が
得られる。しかし、この方式では隣接する溝間のリーク
電流等の問題がある。このトレンチ・キャパシタの他
に、積層型キャパシタセル構造であるスタックト・キャ
パシタがある。この種のスタックトキャパシタメモリセ
ルとしては、例えば特開昭62−179759号に示されるもの
が知られている。これは第５図に示す様に、Ｐ型半導体
基板21上にn+型の高濃度不純物が導入されたソース，ド
レイン領域221,222が形成されている。また、例えば選
択酸化法による素子分離酸化膜23が形成されている。ま
た熱酸化によりゲート酸化膜24が形成され、更に第１層
多結晶シリコン膜を堆積し、パターニングによりゲート
電極251,252が形成されている。以上によりメモリセル
のMOSトランジスタが得られる。また、ゲート電極25を
覆う様に第１の層間絶縁膜26が形成されている。ソース
又はドレイン領域222上には、多結晶シリコン膜より成
る下部キャパシタ電極27とのコンタクトをとるためのコ
ンタクト孔28が設けられている。この下部キャパシタ電
極27は、ソース又はドレイン領域222からゲート電極251
上の所定の位置まで、第１の層間絶縁膜26の表面上に形
成されている。更に、この下部キャパシタ電極27上から
第１の層間絶縁膜26上にわたって誘電体膜28が形成され
ている。多結晶シリコン膜より成る上部キャパシタ電極
29は、この誘電体膜28上において下部キャパシタ電極27
を覆う様に設けられ、上部キャパシタ電極29表面に形成
された第２の層間絶縁膜30により所定の距離ビット線、
コンタクト孔31と隔てられている。また、ドレイン又は
ソース領域221上には、ビット線コンタクト孔31が設け
られ、例えばAlよりなるビット線32が形成されている。
メモリセルが提案されている。例えば、基板に垂直に溝
を掘り、その側壁を利用するトレンチ・キャパシタもそ
の１つである。このトレンチ・キャパシタの容量は溝の
深さによって決まるため、非常に小さな面積で大容量が
得られる。しかし、この方式では隣接する溝間のリーク
電流等の問題がある。このトレンチ・キャパシタの他
に、積層型キャパシタセル構造であるスタックト・キャ
パシタがある。この種のスタックトキャパシタメモリセ
ルとしては、例えば特開昭62−179759号に示されるもの
が知られている。これは第５図に示す様に、Ｐ型半導体
基板21上にn+型の高濃度不純物が導入されたソース，ド
レイン領域221,222が形成されている。また、例えば選
択酸化法による素子分離酸化膜23が形成されている。ま
た熱酸化によりゲート酸化膜24が形成され、更に第１層
多結晶シリコン膜を堆積し、パターニングによりゲート
電極251,252が形成されている。以上によりメモリセル
のMOSトランジスタが得られる。また、ゲート電極25を
覆う様に第１の層間絶縁膜26が形成されている。ソース
又はドレイン領域222上には、多結晶シリコン膜より成
る下部キャパシタ電極27とのコンタクトをとるためのコ
ンタクト孔28が設けられている。この下部キャパシタ電
極27は、ソース又はドレイン領域222からゲート電極251
上の所定の位置まで、第１の層間絶縁膜26の表面上に形
成されている。更に、この下部キャパシタ電極27上から
第１の層間絶縁膜26上にわたって誘電体膜28が形成され
ている。多結晶シリコン膜より成る上部キャパシタ電極
29は、この誘電体膜28上において下部キャパシタ電極27
を覆う様に設けられ、上部キャパシタ電極29表面に形成
された第２の層間絶縁膜30により所定の距離ビット線、
コンタクト孔31と隔てられている。また、ドレイン又は
ソース領域221上には、ビット線コンタクト孔31が設け
られ、例えばAlよりなるビット線32が形成されている。
この様な積層型キャパシタセル構造では、平面的には
メモリセルの占有面積を増大することになる。下部キャ
パシタ電極27の表面積を大きくし、キャパシタの実質的
な面積を保証することにより大きな蓄積容量を得ること
ができる。しかし、従来の積層型キャパシタのセル構造
では、以下の問題点があった。即ち、フォトリソグラフ
ィ技術を用いてエッチングを行ってビット線コンタクト
孔31を形成する際に、ビット線32とゲート電極251がシ
ョートするのを防ぐ必要がある。しかしながら、積層型
キャパシタセルにおいてはその構造上、第２の層間絶縁
膜30から第１の層間絶縁膜26を貫通して半導体基板21ま
でエッチングにより開口を形成するためエッチング深さ
が大きくなり、また表面の起伏も大きいため、十分な穴
あけの精度が得られない。これに対し、ビット線コンタ
クト孔31をゲート電極251から離すと集積度の低下を来
たし、またビット線コンタクト孔を小さくするとコンタ
クト不良を招来する。
メモリセルの占有面積を増大することになる。下部キャ
パシタ電極27の表面積を大きくし、キャパシタの実質的
な面積を保証することにより大きな蓄積容量を得ること
ができる。しかし、従来の積層型キャパシタのセル構造
では、以下の問題点があった。即ち、フォトリソグラフ
ィ技術を用いてエッチングを行ってビット線コンタクト
孔31を形成する際に、ビット線32とゲート電極251がシ
ョートするのを防ぐ必要がある。しかしながら、積層型
キャパシタセルにおいてはその構造上、第２の層間絶縁
膜30から第１の層間絶縁膜26を貫通して半導体基板21ま
でエッチングにより開口を形成するためエッチング深さ
が大きくなり、また表面の起伏も大きいため、十分な穴
あけの精度が得られない。これに対し、ビット線コンタ
クト孔31をゲート電極251から離すと集積度の低下を来
たし、またビット線コンタクト孔を小さくするとコンタ
クト不良を招来する。
（発明が解決しようとする課題） 以上の様に、従来の積層型キャパシタ・セル構造のDR
AMでは、フォトリソグラフィで開けるべきビット線コン
タクト孔が深く、また表面の起伏も大きいため、ビット
線とMOSトランジスタのゲート電極とのショートを防ご
うとすると集積度が低下したり、コンタクト不良を招来
するという問題があった。
AMでは、フォトリソグラフィで開けるべきビット線コン
タクト孔が深く、また表面の起伏も大きいため、ビット
線とMOSトランジスタのゲート電極とのショートを防ご
うとすると集積度が低下したり、コンタクト不良を招来
するという問題があった。
本発明は、この様な課題を解決する半導体記憶装置及
びその製造方法を提供することを目的とする。
びその製造方法を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明は、上記事情に鑑みて為されたもので、第１の
発明は半導体基板上に形成されたMOSトランジスタと、
このMOSトランジスタが形成された前記半導体基板上に
設けられた第１の層間絶縁膜と、この第１の層間絶縁膜
に設けられた第１の開口部を介して前記MOSトランジス
タのソース又はドレイン領域にコンタクトすると共にゲ
ート領域上に延在して形成された下部キャパシタ電極
と、この下部キャパシタ電極表面に形成された誘電体膜
と、この誘電体膜を介して前記下部キャパシタ電極を覆
って設けられた上部キャパシタ電極と、この上部キャパ
シタ電極上に設けられた第２の層間絶縁膜と、この第２
の層間絶縁膜から前記上部キャパシタ電極の深さ迄設け
られた第２の開口部と、この第２の開口部内の前記上部
キャパシタ電極から前記MOSトランジスタのドレイン又
はソース領域に達する様に設けられた前記第２の開口部
より開口幅が小さい第３の開口部と、前記上部キャパシ
タ電極の前記第2,第３の開口部に位置している部分に形
成された絶縁化層と、前記第2,第３の開口部からなるコ
ンタクト孔を介して前記ドレイン又はソース領域にコン
タクトして設けられたビット線とを具備したことを特徴
とする半導体記憶装置を提供する。
発明は半導体基板上に形成されたMOSトランジスタと、
このMOSトランジスタが形成された前記半導体基板上に
設けられた第１の層間絶縁膜と、この第１の層間絶縁膜
に設けられた第１の開口部を介して前記MOSトランジス
タのソース又はドレイン領域にコンタクトすると共にゲ
ート領域上に延在して形成された下部キャパシタ電極
と、この下部キャパシタ電極表面に形成された誘電体膜
と、この誘電体膜を介して前記下部キャパシタ電極を覆
って設けられた上部キャパシタ電極と、この上部キャパ
シタ電極上に設けられた第２の層間絶縁膜と、この第２
の層間絶縁膜から前記上部キャパシタ電極の深さ迄設け
られた第２の開口部と、この第２の開口部内の前記上部
キャパシタ電極から前記MOSトランジスタのドレイン又
はソース領域に達する様に設けられた前記第２の開口部
より開口幅が小さい第３の開口部と、前記上部キャパシ
タ電極の前記第2,第３の開口部に位置している部分に形
成された絶縁化層と、前記第2,第３の開口部からなるコ
ンタクト孔を介して前記ドレイン又はソース領域にコン
タクトして設けられたビット線とを具備したことを特徴
とする半導体記憶装置を提供する。
また、第２の発明は半導体基板基板上にMOSトランジ
スタを形成する工程と、このMOSトランジスタが形成さ
れた前記半導体上に第１の層間絶縁膜を設ける工程と、
この第１の層間絶縁膜に設けられた第１の開口部を介し
て前記MOSトランジスタのソース又はドレイン領域にコ
ンタクトすると共にゲート領域上に延在して下部キャパ
シタ電極を形成する工程と、この下部キャパシタ電極表
面に誘電体膜を形成する工程と、この誘電体膜を介して
前記下部キャパシタ電極を覆う上部キャパシタ電極を形
成すると共にこの上部キャパシタ電極にビット線コンタ
クト孔に対応して予め開口を形成する工程と、前記上部
キャパシタ電極上に第２の層間絶縁膜を形成する工程
と、この第２の層間絶縁膜に前記上部キャパシタ電極に
達する様前記上部キャパシタ電極に形成した開口より大
きい開口部を形成する工程と、前記上部キャパシタ電極
に形成した開口部をマスクとして前記MOSトランジスタ
のドレイン又はソース領域に達する様に前記第１の層間
絶縁膜をエッチングする工程と、前記上部キャパシタ電
極の露出している部分を絶縁膜に変換する工程と、前記
第2,第３の開口部から成るコンタクト孔を介して前記ド
レイン又はソース領域にコンタクトしてビット線を形成
する工程とを具備したことを特徴とする半導体記憶装置
の製造方法を提供する。
スタを形成する工程と、このMOSトランジスタが形成さ
れた前記半導体上に第１の層間絶縁膜を設ける工程と、
この第１の層間絶縁膜に設けられた第１の開口部を介し
て前記MOSトランジスタのソース又はドレイン領域にコ
ンタクトすると共にゲート領域上に延在して下部キャパ
シタ電極を形成する工程と、この下部キャパシタ電極表
面に誘電体膜を形成する工程と、この誘電体膜を介して
前記下部キャパシタ電極を覆う上部キャパシタ電極を形
成すると共にこの上部キャパシタ電極にビット線コンタ
クト孔に対応して予め開口を形成する工程と、前記上部
キャパシタ電極上に第２の層間絶縁膜を形成する工程
と、この第２の層間絶縁膜に前記上部キャパシタ電極に
達する様前記上部キャパシタ電極に形成した開口より大
きい開口部を形成する工程と、前記上部キャパシタ電極
に形成した開口部をマスクとして前記MOSトランジスタ
のドレイン又はソース領域に達する様に前記第１の層間
絶縁膜をエッチングする工程と、前記上部キャパシタ電
極の露出している部分を絶縁膜に変換する工程と、前記
第2,第３の開口部から成るコンタクト孔を介して前記ド
レイン又はソース領域にコンタクトしてビット線を形成
する工程とを具備したことを特徴とする半導体記憶装置
の製造方法を提供する。
また、第３の発明は半導体基板上に形成されたMOSト
ランジスタと、このMOSトランジスタが形成された前記
半導体基板上に設けられた第１の層間絶縁膜と、この第
１の層間絶縁膜に設けられた第１の開口部を介して前記
MOSトランジスタのソース又はドレイン領域にコンタク
トすると共にゲート領域上に延在して形成された下部キ
ャパシタ電極と、この下部キャパシタ電極表面に形成さ
れた誘電体膜と、この誘電体膜を介して下部キャパシタ
電極を覆って設けられた上部キャパシタ電極と、この上
部キャパシタ電極上に設けられた第２の層間絶縁膜と、
この第２の層間絶縁膜から前記上部キャパシタ電極を貫
通して前記MOSトランジスタのドレイン又はソース領域
に達する様に設けられた第２の開口部と、前記上部キャ
パシタ電極の前記第２の開口部内に露出している部分に
形成された絶縁化層と、前記第２の開口部からなるコン
タクト孔を介して前記ドレイン又はソース領域にコンタ
クトして設けられたビット線とを具備したことを特徴と
する半導体記憶装置を提供する。
ランジスタと、このMOSトランジスタが形成された前記
半導体基板上に設けられた第１の層間絶縁膜と、この第
１の層間絶縁膜に設けられた第１の開口部を介して前記
MOSトランジスタのソース又はドレイン領域にコンタク
トすると共にゲート領域上に延在して形成された下部キ
ャパシタ電極と、この下部キャパシタ電極表面に形成さ
れた誘電体膜と、この誘電体膜を介して下部キャパシタ
電極を覆って設けられた上部キャパシタ電極と、この上
部キャパシタ電極上に設けられた第２の層間絶縁膜と、
この第２の層間絶縁膜から前記上部キャパシタ電極を貫
通して前記MOSトランジスタのドレイン又はソース領域
に達する様に設けられた第２の開口部と、前記上部キャ
パシタ電極の前記第２の開口部内に露出している部分に
形成された絶縁化層と、前記第２の開口部からなるコン
タクト孔を介して前記ドレイン又はソース領域にコンタ
クトして設けられたビット線とを具備したことを特徴と
する半導体記憶装置を提供する。
また、第４の発明は半導体基板上にMOSトランジスタ
を形成する工程と、このMOSトランジスタが形成された
前記半導体基板上に第１の層間絶縁膜を設ける工程と、
この第１の層間絶縁膜に設けられた第１の開口部を介し
て前記MOSトランジスタのソース又はドレイン領域にコ
ンタクトすると共にゲート領域上に延在して下部キャパ
シタ電極を形成する工程と、この下部キャパシタ電極表
面に誘電体膜を形成する工程と、この誘電体膜を介して
下部キャパシタ電極を覆う上部キャパシタ電極を形成す
る工程と、この上部キャパシタ電極上に第２の層間絶縁
膜を形成する工程と、この第２の層間絶縁膜から前記上
記キャパシタ電極を貫通して前記MOSトランジスタのド
レイン又はソース領域に達する様に第２の開口部を形成
する工程と、前記上部キャパシタ電極の前記第２の開口
部内に露出している部分に絶縁化層を形成する工程と、
前記第２の開口部からなるコンタクト孔を介して前記ド
レイン又はソース領域にコンタクトしてビット線を形成
する工程とを具備したことを特徴とする半導体記憶装置
の製造方法を提供する。
を形成する工程と、このMOSトランジスタが形成された
前記半導体基板上に第１の層間絶縁膜を設ける工程と、
この第１の層間絶縁膜に設けられた第１の開口部を介し
て前記MOSトランジスタのソース又はドレイン領域にコ
ンタクトすると共にゲート領域上に延在して下部キャパ
シタ電極を形成する工程と、この下部キャパシタ電極表
面に誘電体膜を形成する工程と、この誘電体膜を介して
下部キャパシタ電極を覆う上部キャパシタ電極を形成す
る工程と、この上部キャパシタ電極上に第２の層間絶縁
膜を形成する工程と、この第２の層間絶縁膜から前記上
記キャパシタ電極を貫通して前記MOSトランジスタのド
レイン又はソース領域に達する様に第２の開口部を形成
する工程と、前記上部キャパシタ電極の前記第２の開口
部内に露出している部分に絶縁化層を形成する工程と、
前記第２の開口部からなるコンタクト孔を介して前記ド
レイン又はソース領域にコンタクトしてビット線を形成
する工程とを具備したことを特徴とする半導体記憶装置
の製造方法を提供する。
（作用） この様に、第１及び第２の発明の半導体記憶装置及び
その製造方法は、ゲート電極とビット線がショートしな
い様に上部キャパシタ電極をマスクにしてビット線コン
タクト孔が形成されておりエッチング深さも比較的浅
く、十分な穴あけ精度が得られる。また第３及び第４の
発明の半導体記憶装置及びその製造方法によればビット
線コンタクト近傍の表面が比較的平坦なため十分な穴あ
け精度が得られる。
その製造方法は、ゲート電極とビット線がショートしな
い様に上部キャパシタ電極をマスクにしてビット線コン
タクト孔が形成されておりエッチング深さも比較的浅
く、十分な穴あけ精度が得られる。また第３及び第４の
発明の半導体記憶装置及びその製造方法によればビット
線コンタクト近傍の表面が比較的平坦なため十分な穴あ
け精度が得られる。
よって高集積化した場合でも信頼性よくかつ与えられ
た小区画内で容易にビット線を形成することができる。
た小区画内で容易にビット線を形成することができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。第
１図（ａ），（ｂ）は、本発明の第１の実施例の積層型
キャパシタ・セル構造のDRAMを示す平面図と、そのＡ−
Ａ′断面図である。
１図（ａ），（ｂ）は、本発明の第１の実施例の積層型
キャパシタ・セル構造のDRAMを示す平面図と、そのＡ−
Ａ′断面図である。
Ｐ型シリコン基板１には、例えば選択酸化法により素
子分離酸化膜２が形成されている。また、熱酸化により
厚さ150A程度のゲート酸化膜３が形成され、更に多結晶
シリコン膜の堆積、パターニングによりゲート電極41,4
2が形成されている。また、不純物としてヒ素がイオン
注入されたソース，ドレイン領域であるｎ型層51,52が
形成されている。以上により、メモリセルのMOSトラン
ジスタが得られる。ゲート電極41はメモリセル配列の一
方向に配列されてワード線を構成している。また、ゲー
ト電極４を覆う様に第１の層間絶縁膜６が形成されてい
る。ドレイン領域51上には、多結晶シリコン膜より成る
下部キャパシタ電極７とのコンタクトをとるためのコン
タクト孔８が設けられている。この下部キャパシタ電極
７は、ソース又はドレイン領域51からゲート電極４上の
所定の位置まで、第１の層絶縁膜６の表面上に形成され
ている。更に、この下部キャパシタ電極７上から第１の
層間絶縁膜６上にわたって誘電体膜９が形成されてい
る。多結晶シリコン膜より成る上部キャパシタ電極10
は、この誘電体膜９上において、下部キャパシタ電極７
を覆う様に形成されると共に、ビット線コンタクト孔11
に接する位置まで設けられている。また、第２の層間絶
縁膜12は、上部キャパシタ電極10上において、この上部
キャパシタ電極10が露出する様に形成されている。この
露出した上部キャパシタ電極10は酸化されて点線に示す
部分まで第３の絶縁膜13を形成している。また、ドレイ
ン又はソース領域52上には、上部キャパシタ電極10に対
して自己整合的にビット線コンタクト孔12が設けられ、
ビット線14が形成されている。
子分離酸化膜２が形成されている。また、熱酸化により
厚さ150A程度のゲート酸化膜３が形成され、更に多結晶
シリコン膜の堆積、パターニングによりゲート電極41,4
2が形成されている。また、不純物としてヒ素がイオン
注入されたソース，ドレイン領域であるｎ型層51,52が
形成されている。以上により、メモリセルのMOSトラン
ジスタが得られる。ゲート電極41はメモリセル配列の一
方向に配列されてワード線を構成している。また、ゲー
ト電極４を覆う様に第１の層間絶縁膜６が形成されてい
る。ドレイン領域51上には、多結晶シリコン膜より成る
下部キャパシタ電極７とのコンタクトをとるためのコン
タクト孔８が設けられている。この下部キャパシタ電極
７は、ソース又はドレイン領域51からゲート電極４上の
所定の位置まで、第１の層絶縁膜６の表面上に形成され
ている。更に、この下部キャパシタ電極７上から第１の
層間絶縁膜６上にわたって誘電体膜９が形成されてい
る。多結晶シリコン膜より成る上部キャパシタ電極10
は、この誘電体膜９上において、下部キャパシタ電極７
を覆う様に形成されると共に、ビット線コンタクト孔11
に接する位置まで設けられている。また、第２の層間絶
縁膜12は、上部キャパシタ電極10上において、この上部
キャパシタ電極10が露出する様に形成されている。この
露出した上部キャパシタ電極10は酸化されて点線に示す
部分まで第３の絶縁膜13を形成している。また、ドレイ
ン又はソース領域52上には、上部キャパシタ電極10に対
して自己整合的にビット線コンタクト孔12が設けられ、
ビット線14が形成されている。
以上の様な構造の半導体記憶装置においては、ゲート
電極４を覆う様に設けられた上部キャパシタ電極10に対
して自己整合的にビット線コンタクト孔11が形成されて
おり、ゲート電極４とビット線14のショートを防ぐこと
が可能である。
電極４を覆う様に設けられた上部キャパシタ電極10に対
して自己整合的にビット線コンタクト孔11が形成されて
おり、ゲート電極４とビット線14のショートを防ぐこと
が可能である。
第２図は、本発明の第１の実施例で示した積層型キャ
パシタ構造のDRAMの構造工程図である。
パシタ構造のDRAMの構造工程図である。
Ｐ型シリコン基板１に、例えば選択酸化法により素子
分離酸化膜２を形成する。次に、熱酸化により厚さ150A
程度のゲート酸化膜３を形成し、更に多結晶シリコン膜
の堆積、パターンニングによりゲート電極41,42を形成
する。また不純物としてヒ素のイオン注入によりソー
ス，ドレイン領域であるｎ型層51,52を形成する。これ
によりメモリセルのMOSトランジスタが得られる。次
に、例えばCVD−SiO2膜から成る第１の層間絶縁膜６を
全面に堆積させ、更にソース又はドレイン領域51上に下
部キャパシタ電極７コンタクトのためのコンタクト孔８
をエッチング法により開口する。次に、ソース又はドレ
イン領域51上のコンタクト孔から、ゲート電極４上の所
定の位置まで、第１の層間絶縁膜６表面にリン等を添加
した多結晶シリコンを堆積させ下部キャパシタ電極７を
形成する。次に、この下部キャパシタ電極７から第１の
層間絶縁膜６にわたって誘電体膜９を形成する。誘電体
膜９は熱酸化膜の他、SiO2/Si3N4/SiO2の積層構造膜で
もよい。（第２図（ａ）） 次に、誘電体膜９上において、下部キャパシタ電極７
を覆う様、基板全面にリン等を添加した多結晶シリコン
を堆積させ上部キャパシタ電極10を形成する。そして、
ビット線コンタクト孔11を形成する。次に、上部キャパ
シタ電極10及びビット線コンタクト孔11を覆って基板全
面にわたってリン等を添加したPSG膜から成る第２の層
間絶縁膜12を形成する。（第２図（ｂ）） 次に、ビット線コンタクト孔11より広い幅で、第２の
層間絶縁膜12から上部キャパシタ電極10に達する様に異
方性エッチングにより第１の開口部を形成する。続けて
上部キャパシタ電極10をマスクとして上部キャパシタ電
極10からドレイン又はソース領域52に達する様に異方性
エッチングにより第２の開口部を形成する。次に、第１
の開口部底面に露出した上部キャパシタ電極10を水蒸気
雰囲気中で約850℃の温度で熱酸化させ、点線で示す部
分まで第３の絶縁膜13を形成する。この場合、不純物濃
度の高い上部キャパシタ電極10は容易に酸化が進行し、
ｎ型層から成るドレイン又はソース領域52上に形成され
る酸化膜14より厚い酸化膜が形成される。（第２図
（ｃ）） 次に、エッチングによりドレイン又はソース領域52上
の酸化膜を取り除く。更に、第２の層間絶縁膜12から第
１の開口部及び第２の開口部にわたってビット線材料、
例えばAl又はポリサイド（MoSi/polySi）を堆積し加工
を行ないビット線14を形成する。（第２図（ｄ）） 以上の様な半導体記憶装置の製造方法においては、ゲ
ート電極41とビット線14がショートしない様に上部キャ
パシタ電極10をマスクにして自己整合的にビット線コン
タクト孔11が形成されているため、エッチング深さは従
来に比べ浅く、十分な穴あけの精度が得られる。よって
信頼性よくかつ与えられた小区画内で容易にビット線14
を形成することができる。
分離酸化膜２を形成する。次に、熱酸化により厚さ150A
程度のゲート酸化膜３を形成し、更に多結晶シリコン膜
の堆積、パターンニングによりゲート電極41,42を形成
する。また不純物としてヒ素のイオン注入によりソー
ス，ドレイン領域であるｎ型層51,52を形成する。これ
によりメモリセルのMOSトランジスタが得られる。次
に、例えばCVD−SiO2膜から成る第１の層間絶縁膜６を
全面に堆積させ、更にソース又はドレイン領域51上に下
部キャパシタ電極７コンタクトのためのコンタクト孔８
をエッチング法により開口する。次に、ソース又はドレ
イン領域51上のコンタクト孔から、ゲート電極４上の所
定の位置まで、第１の層間絶縁膜６表面にリン等を添加
した多結晶シリコンを堆積させ下部キャパシタ電極７を
形成する。次に、この下部キャパシタ電極７から第１の
層間絶縁膜６にわたって誘電体膜９を形成する。誘電体
膜９は熱酸化膜の他、SiO2/Si3N4/SiO2の積層構造膜で
もよい。（第２図（ａ）） 次に、誘電体膜９上において、下部キャパシタ電極７
を覆う様、基板全面にリン等を添加した多結晶シリコン
を堆積させ上部キャパシタ電極10を形成する。そして、
ビット線コンタクト孔11を形成する。次に、上部キャパ
シタ電極10及びビット線コンタクト孔11を覆って基板全
面にわたってリン等を添加したPSG膜から成る第２の層
間絶縁膜12を形成する。（第２図（ｂ）） 次に、ビット線コンタクト孔11より広い幅で、第２の
層間絶縁膜12から上部キャパシタ電極10に達する様に異
方性エッチングにより第１の開口部を形成する。続けて
上部キャパシタ電極10をマスクとして上部キャパシタ電
極10からドレイン又はソース領域52に達する様に異方性
エッチングにより第２の開口部を形成する。次に、第１
の開口部底面に露出した上部キャパシタ電極10を水蒸気
雰囲気中で約850℃の温度で熱酸化させ、点線で示す部
分まで第３の絶縁膜13を形成する。この場合、不純物濃
度の高い上部キャパシタ電極10は容易に酸化が進行し、
ｎ型層から成るドレイン又はソース領域52上に形成され
る酸化膜14より厚い酸化膜が形成される。（第２図
（ｃ）） 次に、エッチングによりドレイン又はソース領域52上
の酸化膜を取り除く。更に、第２の層間絶縁膜12から第
１の開口部及び第２の開口部にわたってビット線材料、
例えばAl又はポリサイド（MoSi/polySi）を堆積し加工
を行ないビット線14を形成する。（第２図（ｄ）） 以上の様な半導体記憶装置の製造方法においては、ゲ
ート電極41とビット線14がショートしない様に上部キャ
パシタ電極10をマスクにして自己整合的にビット線コン
タクト孔11が形成されているため、エッチング深さは従
来に比べ浅く、十分な穴あけの精度が得られる。よって
信頼性よくかつ与えられた小区画内で容易にビット線14
を形成することができる。
第３図は、本発明の第２の実施例の積層型キャパシタ
構造のDRAMの断面図である。
構造のDRAMの断面図である。
第１の実施例と同様にMOSトランジスタ、第１の層間
絶縁膜６、下部キャパシタ電極７、誘電体膜９及び上部
キャパシタ電極10が形成されている。更に、上部キャパ
シタ電極10上には、第２の層間絶縁膜12がビット線コン
タクト孔11に接する位置まで設けられている。また、上
部キャパシタ電極10のビット線コンタクト孔11に接する
部分は、酸化されて点線に示す部分まで絶縁線膜13を形
成している。
絶縁膜６、下部キャパシタ電極７、誘電体膜９及び上部
キャパシタ電極10が形成されている。更に、上部キャパ
シタ電極10上には、第２の層間絶縁膜12がビット線コン
タクト孔11に接する位置まで設けられている。また、上
部キャパシタ電極10のビット線コンタクト孔11に接する
部分は、酸化されて点線に示す部分まで絶縁線膜13を形
成している。
以上の様な構造の半導体記憶装置においては、上部キ
ャパシタ電極10がビット線コンタクト孔11に接する位置
まで設けられているため、従来と比べ平坦な構造の半導
体記憶装置となり、十分な穴あけの精度が得られる。
ャパシタ電極10がビット線コンタクト孔11に接する位置
まで設けられているため、従来と比べ平坦な構造の半導
体記憶装置となり、十分な穴あけの精度が得られる。
第４図は、本発明の第２の実施例の積層型キャパシタ
・セル構造のDRAMの製造工程図である。
・セル構造のDRAMの製造工程図である。
第２図（ａ）に示す様に、MOSトランジスタ、CVD−Si
O2膜から成る第１の層間絶縁膜６、リン等を添加した多
結晶シリコンよりなる下部キャパシタ電極７、誘電体膜
９を形成後、この誘電体膜９上全面にわたってリン等を
添加した多結晶シリコンを堆積し、上部キャパシタ電極
10を形成し、更にその上にリン等を添加したPSG膜から
成る第２の層間絶縁膜12を設ける。誘電体膜９としては
熱酸化膜の他SiO2/Si3N4/SiO2構造でもよい。（第４図
（ａ）） 次に、フォトリソグラフィ技術を用いて、第２の層間
絶縁膜12から上部キャパシタ電極10を貫通しドレイン又
は、ソース領域52に達する様な開口を形成し、ビット線
コンタクト孔11とする。次に、上部キャパシタ電極10の
ビット線コンタクト孔11に露出している部分を水蒸気雰
囲気で約850℃の温度で熱酸化する。このとき、ドレイ
ン又はソース領域52上も一部酸化される。（第４図
（ｂ）） 次に、エッチングによりドレイン又はソース領域52に
形成された酸化膜を除去し、更にこのビット線コンタク
ト孔11にAl又はポリサイド（MoSi/poly−Si）からなる
ビット線材料を堆積させ、ビット線14を形成する。（第
４図（ｃ）） 以上の様な構成の半導体記憶装置の製造方法において
は、上部キャパシタ電極10が全面に形成されているた
め、従来例の様に上部キャパシタ電極10とビット線コン
タクト孔11との間に第２の層間絶縁膜12が設けられてい
る場合と異なり、半導体記憶装置の平坦化がはかれる、
よって、第２の層間絶縁膜12からソース領域52に穴をあ
ける際十分な精度が得られ従来と比べ信頼性よく小区画
にメモリセルを設けることが可能となる。
O2膜から成る第１の層間絶縁膜６、リン等を添加した多
結晶シリコンよりなる下部キャパシタ電極７、誘電体膜
９を形成後、この誘電体膜９上全面にわたってリン等を
添加した多結晶シリコンを堆積し、上部キャパシタ電極
10を形成し、更にその上にリン等を添加したPSG膜から
成る第２の層間絶縁膜12を設ける。誘電体膜９としては
熱酸化膜の他SiO2/Si3N4/SiO2構造でもよい。（第４図
（ａ）） 次に、フォトリソグラフィ技術を用いて、第２の層間
絶縁膜12から上部キャパシタ電極10を貫通しドレイン又
は、ソース領域52に達する様な開口を形成し、ビット線
コンタクト孔11とする。次に、上部キャパシタ電極10の
ビット線コンタクト孔11に露出している部分を水蒸気雰
囲気で約850℃の温度で熱酸化する。このとき、ドレイ
ン又はソース領域52上も一部酸化される。（第４図
（ｂ）） 次に、エッチングによりドレイン又はソース領域52に
形成された酸化膜を除去し、更にこのビット線コンタク
ト孔11にAl又はポリサイド（MoSi/poly−Si）からなる
ビット線材料を堆積させ、ビット線14を形成する。（第
４図（ｃ）） 以上の様な構成の半導体記憶装置の製造方法において
は、上部キャパシタ電極10が全面に形成されているた
め、従来例の様に上部キャパシタ電極10とビット線コン
タクト孔11との間に第２の層間絶縁膜12が設けられてい
る場合と異なり、半導体記憶装置の平坦化がはかれる、
よって、第２の層間絶縁膜12からソース領域52に穴をあ
ける際十分な精度が得られ従来と比べ信頼性よく小区画
にメモリセルを設けることが可能となる。
［発明の効果］ 以上述べた様に、本発明の半導体記憶装置によれば、
高集積化をほどこした場合でもビット線とゲート電極と
のショートを防ぐことができるため信頼性よくかつ与え
られた小区画の中でビット線を形成することが可能とな
る。
高集積化をほどこした場合でもビット線とゲート電極と
のショートを防ぐことができるため信頼性よくかつ与え
られた小区画の中でビット線を形成することが可能とな
る。
第１図は、本発明の第１の実施例を示す断面図、第２図
は本発明の第１の実施例の工程を示す断面図、第３図は
本発明の第２の実施例を示す断面図、第４図は本発明の
第２の実施例の工程を示す断面図、第５図は従来例を示
す断面図である。 図において、 １……Ｐ型シリコン基板、２……素子分離酸化膜、３…
…ゲート酸化膜、４……ゲート電極、51……ソース又は
ドレイン領域、52……ソース又はドレイン領域、６……
第１の層間絶縁膜、７……下部キャパシタ電極、８……
コンタクト孔、９……誘電体膜、10……上部キャパシタ
電極、11……ビット線コンタクト孔、12……第２の層間
絶縁膜、13……第３の絶縁膜、14……ビット線、21……
Ｐ型シリコン基板、221……ドレイン又はソース領域、2
22……ソース又はドレイン領域、23……素子分離酸化
膜、24……ゲート酸化膜、25……ゲート電極、26……第
１の層間絶縁膜、27……下部キャパシタ電極、28……誘
電体膜、29……上部キャパシタ電極、30……第２の層間
絶縁膜、31……ビット線コンタクト孔、32……ビット
線。
は本発明の第１の実施例の工程を示す断面図、第３図は
本発明の第２の実施例を示す断面図、第４図は本発明の
第２の実施例の工程を示す断面図、第５図は従来例を示
す断面図である。 図において、 １……Ｐ型シリコン基板、２……素子分離酸化膜、３…
…ゲート酸化膜、４……ゲート電極、51……ソース又は
ドレイン領域、52……ソース又はドレイン領域、６……
第１の層間絶縁膜、７……下部キャパシタ電極、８……
コンタクト孔、９……誘電体膜、10……上部キャパシタ
電極、11……ビット線コンタクト孔、12……第２の層間
絶縁膜、13……第３の絶縁膜、14……ビット線、21……
Ｐ型シリコン基板、221……ドレイン又はソース領域、2
22……ソース又はドレイン領域、23……素子分離酸化
膜、24……ゲート酸化膜、25……ゲート電極、26……第
１の層間絶縁膜、27……下部キャパシタ電極、28……誘
電体膜、29……上部キャパシタ電極、30……第２の層間
絶縁膜、31……ビット線コンタクト孔、32……ビット
線。
フロントページの続き (72)発明者 黒澤 景 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 澤田 静雄 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 特開 昭61−723181（ＪＰ，Ａ) 特開 昭63−253661（ＪＰ，Ａ) 特開 昭63−278368（ＪＰ，Ａ)
Claims (4)
- 【請求項１】半導体基板上に形成されたMOSトランジス
タと、このMOSトランジスタが形成された前記半導体基
板上に設けられた第１の層間絶縁膜と、この第１の層間
絶縁膜に設けられた第１の開口部を介して前記MOSトラ
ンジスタのソース又はドレイン領域にコンタクトすると
共にゲート領域上に延在して形成された下部キャパシタ
電極と、この下部キャパシタ電極表面に形成された誘電
体膜と、この誘電体膜を介して前記下部キャパシタ電極
を覆って設けられた上部キャパシタ電極と、この上部キ
ャパシタ電極上に設けられた第２の層間絶縁膜と、この
第２の層間絶縁膜から前記上部キャパシタ電極の深さ迄
設けられた第２の開口部と、この第２の開口部内の前記
上部キャパシタ電極から前記MOSトランジスタのドレイ
ン又はソース領域に達する様に設けられた前記第２の開
口部より開口幅が小さい第３の開口部と、前記上部キャ
パシタ電極の前記第2,第３の開口部に位置している部分
に形成された絶縁化層と、前記第2,第３の開口部からな
るコンタクト孔を介して前記ドレイン又はソース領域に
コンタクトして設けられたビット線とを具備したことを
特徴とする半導体記憶装置。 - 【請求項２】半導体基板上にMOSトランジスタを形成す
る工程と、このMOSトランジスタが形成された前記半導
体基板上に第１の層間絶縁膜を設ける工程と、この第１
の層間絶縁膜に設けられた第１の開口部を介して前記MO
Sトランジスタのソース又はドレイン領域にコンタクト
すると共にゲート領域上に延在して下部キャパシタ電極
を形成する工程と、この下部キャパシタ電極表面に誘電
体膜を形成する工程と、この誘電体膜を介して前記下部
キャパシタ電極を覆う上部キャパシタ電極を形成すると
共にこの上部キャパシタ電極にビット線コンタクト孔に
対応して予め開口を形成する工程と、前記上部キャパシ
タ電極上に第２の層間絶縁膜を形成する工程と、この第
２の層間絶縁膜に前記上部キャパシタ電極に達する様前
記上部キャパシタ電極に形成した開口より大きい開口部
を形成する工程と、前記上部キャパシタ電極に形成した
開口部をマスクとして前記MOSトランジスタのドレイン
又はソース領域に達する様に前記第１の層間絶縁膜をエ
ッチングする工程と，前記上部キャパシタ電極の露出し
ている部分を絶縁膜に変換する工程と、前記第2,第３の
開口部から成るコンタクト孔を介して前記ドレイン又は
ソース領域にコンタクトしてビット線を形成する工程と
を具備したことを特徴とする半導体記憶装置の製造方
法。 - 【請求項３】半導体基板上に形成されたMOSトランジス
タと、このMOSトランジスタが形成された前記半導体基
板上に設けられた第１の層間絶縁膜と、この第１の層間
絶縁膜に設けられた第１の開口部を介して前記MOSトラ
ンジスタのソース又はドレイン領域にコンタクトすると
共にゲート領域上に延在して形成された下部キャパシタ
電極と、この下部キャパシタ電極表面に形成された誘電
体膜と、この誘電体膜を介して下部キャパシタ電極を覆
って設けられた上部キャパシタ電極と、この上部キャパ
シタ電極上に設けられた第２の層間絶縁膜と、この第２
の層間絶縁膜から前記上部キャパシタ電極を貫通して前
記MOSトランジスタのドレイン又はソース領域に達する
様に設けられた第２の開口部と、前記上部キャパシタ電
極の前記第２の開口部内に露出している部分に形成され
た絶縁化層と、前記第２の開口部からなるコンタクト孔
を介して前記ドレイン又はソース領域にコンタクトして
設けられたビット線とを具備したことを特徴とする半導
体記憶装置。 - 【請求項４】半導体基板上にMOSトランジスタを形成す
る工程と、このMOSトランジスタが形成された前記半導
体基板上に第１の層間絶縁膜を設ける工程と、この第１
の層間絶縁膜に設けられた第１の開口部を介して前記MO
Sトランジスタのソースはドレイン領域にコンタクトす
ると共にゲート領域上に延在して下部キャパシタ電極を
形成する工程と、この下部キャパシタ電極表面に誘電体
膜を形成する工程と、この誘電体膜を介して下部キャパ
シタ電極を覆う上部キャパシタ電極を形成する工程と、
この上部キャパシタ電極上に第２の層間絶縁膜を形成す
る工程と、この第２の層間絶縁膜から前記上部キャパシ
タ電極を貫通して前記MOSトランジスタのドレイン又は
ソース領域に達する様に第２の開口部を形成する工程
と、前記上部キャパシタ電極の前記第２の開口部内に露
出している部分に絶縁化層を形成する工程と、前記第２
の開口部からなるコンタクト孔を介して前記ドレイン又
はソース領域にコンタクトしてビット線を形成する工程
とを具備したことを特徴とする半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025720A JP2739983B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1025720A JP2739983B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02206163A JPH02206163A (ja) | 1990-08-15 |
| JP2739983B2 true JP2739983B2 (ja) | 1998-04-15 |
Family
ID=12173634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1025720A Expired - Lifetime JP2739983B2 (ja) | 1989-02-06 | 1989-02-06 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739983B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05291531A (ja) * | 1992-03-18 | 1993-11-05 | Micron Technol Inc | メモリセルのキャパシタアレイ上にビット線を形成する方法 |
| KR960011653B1 (ko) * | 1993-04-16 | 1996-08-24 | 현대전자산업 주식회사 | 디램 셀 및 그 제조방법 |
-
1989
- 1989-02-06 JP JP1025720A patent/JP2739983B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02206163A (ja) | 1990-08-15 |
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