DE4308519A1 - Bit-line over-capacitor type memory cell array mfr. - gives high yield of stable arrays - Google Patents

Bit-line over-capacitor type memory cell array mfr. - gives high yield of stable arrays

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Abstract

Prodn. of a bitline-over-capacitor memory cell arrangement on a semiconductor wafer involves: (a) forming an array of electrically insula word lines (62, 64, 66, 68) on top of a silicon wafer; (b) forming source/drain regions (70, 72, 74) adjacent the wordlines to define an array of memory cell FETs, the source/drain regions being defined by first silicon-contg. source/drain regions (70, 74) for connection to a memory cell capacitor and second silicon-contg. source/drain regions (72) for connection to a bitline; (c) forming insulated cell storage nodes (80) contacting the first source/drain regions (70, 74), forming a capacitor cell dielectric layer (82) on the nodes and forming a capacitor cell polysilicon layer (84) on the dielectric layer and over the second source/drain regions (72); (d) forming an insulating dielectric layer (86) on the polysilicon layer (84) and patterning and etching these layers (84, 86) down to the second source/drain regions (72) to provide bitline contact openings with selected diameter and depth and contact opening sidewalls, the polysilicon layer (84)partially defining these sidewalls and thus having edges (94) exposed to the contact openings; (e) carrying out thermal oxidn. to effect (i) consumption of the exposed polysilicon (84) at the sidewalls to grown an insulating SiOx layer of chosen thickness over the exposed edges and (ii) consumption of exposed silicon at the exposed second source/drain regions (72) to grow a SiOx layer over these regions (72); (f) anisotropically etching the grown SiOx layer to re-expose the second source/drain regions (72), while leaving an effective insulating SiOx layer (100) over the polysilicon edges; (g) forming a conductive layer (102) on top of the wafer (60) and within the bitline contact openings over the anisotropically etched second source/drain regions (72) and the insulated edges (94) of the polysilicon (84); and (h) patterning the conductive layer (102) to form the desired bitlines. USE/ADVANTAGE - The process is used to produce a stacked capacitor DRAM arrangement with bitlines lying over the capacitors. Complete coverage of the exposed polysilicon edges with grown oxide is achieved so that the memory arrangement has increased stability and prodn. yield.

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Bitleitungen über Kondensatoren aufweisenden Speicherzellenan­ ordnung.The present invention relates to a method of manufacturing a memory cell having bit lines via capacitors order.

Herkömmliche Stapelkondensator-DRAM-Anordnungen (Dynamische RAM-Anordnungen) verwenden entweder eine Konstruktion mit ver­ grabenen Bitleitungen oder eine Konstruktion mit nicht-vergrabenen Bitleitungen. Bei Konstruktionen mit vergrabenen Bitleitungen sind die Bitleitungen sehr nahe bei den Bitleitungskontakten der FETs der Speicherzellen vorgesehen, wobei die Zellenkondensatoren horizontal über der Oberseite sowohl der Wortleitungen als auch der Bitleitungen vorgesehen sind. Bei Konstruktionen mit nicht-vergrabenen Bitleitungen werden tiefe vertikale Kontakte durch eine dicke Isolierschicht zu den FETs der Zellen hergestellt, wobei die Kondensatorkonstruktionen über den Wortleitungen und unter den Bitleitungen gebildet werden. Solche Konstruktionen mit nicht-vergrabenen Bitleitungen kann man auch als Konstruktionen mit unter den Bitleitungen liegenden Kondensatoren oder als Konstruktionen mit über den Kondensatoren liegenden Bitleitungen bezeichnen.Conventional stacked capacitor DRAM (Dynamic RAM arrangements) use either a ver digging bit lines or a construction with non-buried ones Bit lines. For constructions with buried bit lines, these are Bit lines very close to the bit line contacts of the FETs Memory cells are provided, the cell capacitors being horizontal over the top of both the word lines and bit lines are provided. For designs with non-buried bit lines deep vertical contacts are made through a thick insulating layer FETs made of cells, with the capacitor designs over the word lines and under the bit lines. Such Constructions with non-buried bit lines can also be used as Constructions with capacitors under the bit lines or as constructions with bit lines overlying the capacitors describe.

In bezug auf Konstruktionen mit über den Kondensatoren liegenden Bitleitungen ist das Speicherknoten-Polysilizium des Kondensators nicht so groß wie es ansonsten sein könnte, da für die vertikalen Kontakte hinunter zu den Zellen-FETs Platz vorhanden sein muß. Außerdem gibt es bei der Konstruktion mit über den Kondensatoren liegenden Bitlei­ tungen wenigstens drei potentielle Fehlausrichtungsregionen. Eine erste solche Region besteht hinsichtlich der Mustergebung und Ätzung des Speicherknotenpolysiliziums. Eine zweite besteht in bezug auf das Ätzen des Zellenpolysiliziums. Eine dritte schließlich ist hinsichtlich der Bitlei­ tungs-Kontaktbildung vorhanden. Aufgrund der zur Gewährleistung einer hohen Ausbeute betriebsfähiger Chips bestehenden Verfahrens­ ausführungserfordernisse, ist es notwendig, die Größe des Speicher­ knotenpolysiliziums zu reduzieren und den Bereich für die Bitleitungs­ kontakte zu vergrößern, um der unweigerlichen Fotomasken-Fehlausrich­ tung Rechnung zu tragen. Dadurch wird jedoch Platz auf dem Wafer verbraucht, und dies hat in entsprechender Weise einen nachteiligen Einfluß auf die Zellendichte.Regarding constructions with overcapacitors Bit lines are not the storage node polysilicon of the capacitor as big as it could otherwise be, because for the vertical contacts down to the cell FETs there must be space. Besides there it in the design with bitlei overlying the capacitors at least three potential misalignment regions. A first one such region exists with regard to the patterning and etching of the Storage node polysilicon. A second is regarding etching of cell polysilicon. Finally, a third is regarding bitlei contact formation. Due to the guarantee of a  high yield of operational chips existing process execution requirements, it is necessary to size the memory reduce node polysilicon and the area for the bit line to enlarge contacts to the inevitable photo mask misalignment to take into account. However, this leaves space on the wafer consumed, and this has an adverse effect accordingly Influence on cell density.

Dies ist unter Bezugnahme auf Fig. 6 besser veranschaulicht. Fig. 6 zeigt ein Halbleiter-Waferfragment 10, das aus elektrisch isolierten Wortleitungen 12, 14, 16 und 18 besteht. Weiterhin sind aktive Bereiche bzw. Source/Drain-Bereiche 20, 22 und 24 vorhanden. Die aktiven Bereiche 20 und 24 stehen mit einer Kondensatorkonstruktion 26 bzw. 28 in Verbindung. Diese Kondensatorkonstruktionen umfassen einen isolierten Speicherknoten 30, eine Zellendielektrikumschicht 32 sowie eine in Muster gebrachte Kondensatorzellen-Polysiliziumschicht 34. Wie weiterhin zu sehen ist, besitzen die Speicherknoten 30 je ein Paar äußerer Ränder 40. Darauf ist eine Schicht 36 aus isolierendem Oxid aufgebracht. Eine Bitleitungs-Kontaktöffnung 38 ist durch die Anord­ nung hindurchgeätzt, so daß sie sich nach unten bis zu dem Source- /Drain-Bereich 22 erstreckt. Anschließend daran wird ein leitfähiges Material, wie Metall oder leitfähig dotiertes Polysilizium oben auf die Oxidschicht 36 sowie ins Innere der Kontaktöffnung 38 aufgebracht, um eine letztendliche Mustergebung der Bitleitungen durchzuführen. Bei den Bereichen 33 handelt es sich um ein isolierenden Material, wie z. B. SiO2.This is better illustrated with reference to FIG. 6. Fig. 6 shows a semiconductor wafer fragment 10 comprised of electrically isolated word lines 12, 14, 16 and 18. Active areas or source / drain areas 20 , 22 and 24 are also present. The active areas 20 and 24 are connected to a capacitor construction 26 and 28, respectively. These capacitor designs include an isolated storage node 30 , a cell dielectric layer 32, and a patterned capacitor cell polysilicon layer 34 . As can also be seen, the storage nodes 30 each have a pair of outer edges 40 . A layer 36 of insulating oxide is applied thereon. A bit line contact opening 38 is etched through the arrangement so that it extends down to the source / drain region 22 . Subsequently, a conductive material, such as metal or conductively doped polysilicon, is applied to the top of the oxide layer 36 and to the inside of the contact opening 38 in order to carry out a final patterning of the bit lines. The areas 33 is an insulating material, such as. B. SiO 2 .

Bei herkömmlichen Kondensatorkonstruktionen ist es erforderlich, daß das Zellenpolysilizium 34 die äußeren Ränder 40 des Speicherknoten­ polysiliziums 30 überlappt, um ein seitliches Hindurchlecken des Stroms während des Betriebs der Schaltung zu verhindern. Außerdem muß dieses überlappende Polysilizium 34 in einem ausreichenden Abstand von dem Bereich gehalten werden, der später den Bitleitungskontakt 38 bildet, um einer potentiellen Masken-Fehlausrichtung Rechnung zu tra­ gen, die zu einem Kurzschluß zwischen Zellenpolysilizium und Bitlei­ tung führen könnte. Gemäß derzeitigen Ausführungserfordernissen müs­ sen die äußeren Ränder 40 des Speicherknotenpolysiliziums 30 einen Abstand von 0,72 μm von dem Rand des Bereichs aufweisen, der später die Bitleitungskontakte 38 bildet, wie dies durch die Abmessung "A" in Fig. 6 dargestellt ist. Dieser Abstand addiert sich also dem Flächen­ ausmaß hinzu, das für die Speicherzelle verbraucht wird. Anders aus­ gedrückt reduziert sich durch diese Beabstandung das Kapazitätsausmaß, das ansonsten für eine bestimmte Fläche auf dem Wafer zur Verfügung stünde.Conventional capacitor designs require cell polysilicon 34 to overlap the outer edges 40 of storage node polysilicon 30 to prevent current leakage during circuit operation. In addition, this overlapping polysilicon 34 must be kept a sufficient distance from the area that will later form the bit line contact 38 to account for potential mask misalignment that could result in a short circuit between cell polysilicon and bit line. According to current design requirements, the outer edges 40 of the storage node polysilicon 30 must be spaced 0.72 µm from the edge of the area that will later form the bit line contacts 38 , as shown by dimension "A" in FIG. 6. This distance therefore adds up to the area that is used for the memory cell. In other words, this spacing reduces the amount of capacity that would otherwise be available for a certain area on the wafer.

Ein Versuch zum Verbessern der Kapazität und der Speicherzellendichte ist in dem Artikel "Two step Deposited Rugged Surface (TDRS) Storagenode and Self Aligned Bitline-Contact Penetrating Cellplate (SABPEC) for 64 MbDRAM STC Cell" von Itoh et al. dargestellt und beschrieben. Diese Technik wird auch unter Bezugnahme auf die Fig. 7 bis 9 beschrieben. Dabei sind dem Ausführungsbeispiel des Standes der Technik gem. Fig. 6 entsprechende Teile in den Fig. 7 bis 9 mit den­ selben Bezugszeichen bezeichnet. Fig. 7 zeigt ein Halbleiterwaferfrag­ ment 50, bei dem sich der Speicherknoten 30a viel weiter seitlich über die zugehörigen Wortleitungen 14, 16 erstreckt, damit er letztendlich den Rändern der Bitleitungs-Kontaktöffnung 38 näher ist, wie dies durch die Abmessung "B" angedeutet ist. Außerdem ist ein isolierendes Di­ elektrikum 36 vorhanden, und eine Kontaktöffnung 38 ist ohne jegliche vorherige Mustergebung der Zellenpolysiliziumschicht 34 geätzt worden. Wie in der Zeichnung gezeigt ist, wird die Kontaktöffnung 38 zuerst nach unten bis zu der Zellenpolysiliziumschicht 34a geätzt. Danach wird die Zellenpolysiliziumschicht 34a mit jeglichem darunter befindlichen, verbliebenen Gateoxid geätzt, um den aktiven Bereich 22, der hierin auch als Source-/Drain-Bereich bezeichnet wird, vollständig nach oben hin freizulegen. Dadurch bleibt natürlich das Zellenpolysilizium 34a entlang der Ränder der Kontaktöffnung 38 freigelegt.One attempt to improve the capacity and the memory cell density is described in the article "Two step Deposited Rugged Surface (TDRS) Storagenode and Self Aligned Bitline-Contact Penetrating Cellplate (SABPEC) for 64 MbDRAM STC Cell" by Itoh et al. shown and described. This technique is also described with reference to FIGS. 7 through 9. The exemplary embodiment of the prior art according to. Fig. 6 corresponding parts in Figs. 7 to 9 with the same reference numerals. Fig. 7 shows a semiconductor wafer fragment 50 , in which the storage node 30 a extends much further laterally over the associated word lines 14 , 16 so that it is ultimately closer to the edges of the bit line contact opening 38 , as indicated by the dimension "B" is. There is also an insulating dielectric 36 and a contact opening 38 has been etched without any prior patterning of the cell polysilicon layer 34 . As shown in the drawing, the contact opening 38 is first etched down to the cell polysilicon layer 34 a. The cell polysilicon layer 34 a is then etched with any remaining gate oxide underneath, in order to completely expose the active region 22 , which is also referred to herein as the source / drain region, upward. As a result, of course, the cell polysilicon 34 a remains exposed along the edges of the contact opening 38 .

Zur Überwindung dieses Problems schlagen Itoh et al. in der in Fig. 8 dargestellten Weise die chemische Dampfphasenabscheidung einer Schicht 52 aus SiO2 zum elektrischen Isolieren der freiliegenden Ränder der Zellenpolysiliziumschicht 34a vor. To overcome this problem, Itoh et al. in the embodiment shown in Fig. 8, the chemical vapor deposition of a layer 52 of SiO 2 for electrically isolating the exposed edges of the cells 34 a polysilicon layer before.

Wie in Fig. 9 veranschaulicht ist, schlagen Itoh et al. die Durchführung einer Abstandsätzung zum Entfernen von SiO2 von der Basis der Kon­ taktöffnung 38 vor, um dadurch die Kontaktöffnung 38 wieder ganz hinab bis zum aktiven Bereich 22 zu öffnen. Danach wird ein leitfähiger Stopfen 54 innerhalb der Kontaktöffnung 38 vorgesehen, und an­ schließend wird ein Bitleitungsmaterial 56 aus leitfähigem Metall aufge­ bracht und in Muster gebracht.As illustrated in Figure 9, Itoh et al. performing a distance etch to remove SiO 2 from the base of the contact opening 38 before, thereby opening the contact opening 38 all the way down to the active region 22 . Thereafter, a conductive plug 54 is provided within the contact opening 38 , and then a bit line material 56 made of conductive metal is brought up and patterned.

Diese Technik erhöht zwar die Kapazität im Vergleich zu der in Fig. 6 dargestellten Konstruktion, ist jedoch nicht völlig ohne Nachteile. Als erstes ist es sehr schwierig, eine ausreichende oder angemessene Ab­ deckung von durch chemische Dampfphasenabscheidung aufgebrachtem SiO2 in tiefen, engen Kontakten zu erzielen. Zum Zeitpunkt der Ver­ fassung der vorliegenden Anmeldung z. B. werden Kontaktdurchmes­ seröffnungen mit einer minimalen Merkmalsgröße von ca. 0,6 µm und 0,4 µm hergestellt, wobei die Tiefen bei 2 bis 3 µm liegen. Von durch chemische Dampfphasenabscheidung aufgebrachtem SiO2 ist nicht zu erwarten, daß es eine angemessene Stufenabdeckung innerhalb solcher tiefen, engen Kontakte schaffen kann.While this technique increases capacity compared to the construction shown in Fig. 6, it is not entirely without drawbacks. First, it is very difficult to achieve adequate or adequate coverage of SiO 2 deposited by chemical vapor deposition in deep, close contacts. At the time of writing the present application z. B. contact diameter openings are made with a minimum feature size of about 0.6 microns and 0.4 microns, the depths being 2 to 3 microns. SiO 2 deposited by chemical vapor deposition is not expected to provide adequate step coverage within such deep, close contacts.

Als zweites erwartet man von der von Itoh et al. offenbarten Technik nicht, daß dadurch die freiliegenden Zellenpolysiliziumränder vollständig überdeckt werden, da bei dem zum Öffnen der Kontaktöffnung 38 aus­ geführten Ätzvorgang die Tendenz besteht, daß innerhalb der Kontakt­ öffnung 38 Zellenpolysilizium-Vorsprünge 38 übrigbleiben. Dies ist schematisch in Fig. 10 dargestellt. Bei dem zur Bildung der Kontakt­ öffnung 38 durch die Zellenpolysiliziumschicht 34 hindurch ausgeführten Ätzvorgang verbleiben vorstehende Segmente 58, die nach innen in die Kontaktöffnung 38 ragen. Durch chemische Dampfphasenabscheidung aufgebrachtes SiO2 schafft keine angemessene Überdeckung der frei­ liegenden vorstehenden Bereiche 58, insbesondere nicht unterhalb solcher vorstehenden Bereiche, was unweigerlich dazu führt, daß leit­ fähige Zellenpolysiliziumbereiche 59 zu dem Kontakt hin freiliegen. Dies führt dazu, daß bei einer beträchtlichen Anzahl von Zellen Kurz­ schlüsse zwischen den Bitleitungen und dem Zellenpolysilizium auftreten, wodurch sich eine reduzierte Ausbeute ergibt. Secondly, one expects that of Itoh et al. disclosed technique does not, thereby the exposed cells polysilicon edges are completely covered, as there is in which to open the contact hole 38 from etching performed is a tendency that within the contact opening 38 cells polysilicon projections 38 remain. This is shown schematically in FIG. 10. In the etching process carried out to form the contact opening 38 through the cell polysilicon layer 34 , projecting segments 58 remain, which protrude inward into the contact opening 38 . SiO 2 deposited by chemical vapor deposition does not adequately cover the exposed protruding regions 58 , particularly not below such protruding regions, which inevitably results in conductive cell polysilicon regions 59 being exposed to the contact. As a result, short circuits occur between the bit lines and the cell polysilicon with a considerable number of cells, which results in a reduced yield.

Ein Ziel der vorliegenden Erfindung besteht in der Überwindung dieser Probleme, wie sie bei Anordnungen mit über den Kondensatoren liegen­ den Bitleitungen beim Stand der Technik auftreten.An object of the present invention is to overcome them Problems such as those with arrangements with the capacitors the bit lines occur in the prior art.

Gemäß der vorliegenden Erfindung umfaßt ein Verfahren zum Herstellen einer Bitleitungen über Kondensatoren aufweisenden Speicherzellenan­ ordnung auf einem Halbleiterwafer folgende Schritte:According to the present invention comprises a method of manufacturing a memory cell having bit lines via capacitors order on a semiconductor wafer the following steps:

  • - Ausbilden einer Anordnung im wesentlichen elektrisch isolierter Wortleitungen oben auf einem Silizium-Halbleiterwafer;- Form an arrangement essentially electrically insulated Word lines on top of a silicon semiconductor wafer;
  • - Ausbilden von Source-/Drain-Bereichen bzw. aktiven Bereichen angrenzend an die Wortleitungen zum Definieren einer Anordnung von Speicherzellen-FETs, wobei die Source-/Drain-Bereiche durch erste Silizium enthaltende Source-/Drain-Bereiche zur elektrischen Verbindung mit einem Speicherzellenkondensator und durch zweite Silizium enthaltende Source-/Drain-Bereiche zur elektrischen Ver­ bindung mit einer Bitleitung definiert sind;- Formation of source / drain areas or active areas adjacent to the word lines to define an arrangement of memory cell FETs, with the source / drain regions through first silicon-containing source / drain regions for electrical Connection with a memory cell capacitor and through second Silicon containing source / drain areas for electrical Ver binding with a bit line are defined;
  • - Ausbilden von isolierten Zellenspeicherknoten, die die ersten Source-/Drain-Bereiche kontaktieren;- Form isolated cell storage nodes that are the first Contact source / drain areas;
  • - Ausbilden einer Kondensator-Zellendielektrikumschicht oben auf den isolierten Zellenspeicherknoten;- Form a capacitor cell dielectric layer on top of the isolated cell storage node;
  • - Ausbilden einer Kondensator-Zellenpolysiliziumschicht oben auf der Kondensator-Zellendielektrikumschicht, wobei die Kondensator- Zellenpolysiliziumschicht über den zweiten Source-/Drain-Bereichen vorgesehen wird;- Form a capacitor cell polysilicon layer on top of the Capacitor cell dielectric layer, the capacitor Cell polysilicon layer over the second source / drain regions is provided;
  • - Ausbilden einer isolierenden dielektrischen Schicht oben auf der Kondensator-Zellenpolysiliziumschicht;- Forming an insulating dielectric layer on top of the Capacitor cell polysilicon layer;
  • - Mustergebung und Ätzen der isolierenden dielektrischen Schicht und der darunterliegenden Kondensator-Zellenpolysiliziumschicht über und hinab bis zu den zweiten Source-/Drain-Bereichen zur Schaf­ fung von Bitleitungs-Kontaktöffnungen mit einem ausgewählten Durchmesser und einer ausgewählten Tiefe sowie mit Kontaktöff­ nungs-Seitenwänden, wobei die Kondensator-Zellenpolysilizium­ schicht teilweise die Seitenwände der Bitleitungs-Kontaktöffnungen definiert und dadurch zu den Bitleitungs-Kontaktöffnungen hin freiliegende Ränder aufweist;- Patterning and etching of the insulating dielectric layer and the underlying capacitor cell polysilicon layer and down to the second source / drain areas for sheep bit line contact openings with a selected one Diameter and a selected depth as well as with contact opening voltage side walls, the capacitor cell polysilicon partially layer the sidewalls of the bit line contact openings  defined and thereby towards the bit line contact openings has exposed edges;
  • - Ausführen eines Wärmeoxidationsvorgangs an dem Wafer in einer Sauerstoff enthaltenden Umgebung
    • a) zum Wegzehren von freiliegendem Kondensator-Zellenpoly­ silizium, das die Seitenwände der Bitleitungs-Kontaktöffnungen definiert, und zum dadurch erfolgenden Aufwachsenlassen einer wirksamen isolierenden Schicht aus SiOx in einer ausgewählten Dicke über den freiliegenden Rändern, sowie
    • b) zum Wegzehren von freiliegendem Silizium von den freiliegen­ den zweiten Source-/Drain-Bereichen sowie zum dadurch erfol­ genden Aufwachsenlassen einer Schicht aus SiOx über den zweiten Source-/Drain-Bereichen;
    Performing a heat oxidation process on the wafer in an oxygen-containing environment
    • a) to wipe away exposed capacitor cell poly silicon that defines the sidewalls of the bit line contact openings and thereby grow an effective insulating layer of SiO x in a selected thickness over the exposed edges, and
    • b) to consume exposed silicon from the exposed second source / drain regions and thereby to grow a layer of SiO x over the second source / drain regions;
  • - anisotropes Ätzen des unter Wärmeeinwirkung aufgewachsenen SiOx von den zweiten Source-/Drain-Bereichen zum Wiederfreilegen dieser Bereiche, wobei eine wirksame Isolierschicht aus SiOx über den Kondensator-Zellenpolysiliziumrändern verbleibt;anisotropically etching the SiO x grown under the influence of heat from the second source / drain regions in order to expose these regions again, an effective insulating layer made of SiO x remaining over the capacitor cell polysilicon edges;
  • - Ausbildung einer Schicht aus leitfähigem Material oben auf dem Wafer und innerhalb der Bitleitungs-Kontaktöffnungen über den anisotrop geätzten zweiten Source-/Drain-Bereichen und den isolier­ ten Rändern des Kondensator-Zellenpolysiliziums; und- Form a layer of conductive material on top of the Wafer and within the bit line contact openings over the anisotropically etched second source / drain regions and the isol th edges of the capacitor cell polysilicon; and
  • - Mustergebung der Schicht aus leitfähigem Material zum Bilden der gewünschten Bitleitungen.- Patterning the layer of conductive material to form the desired bit lines.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unter­ ansprüchen.Preferred developments of the invention result from the sub claims.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:The invention and further developments of the invention are as follows based on the drawings of an embodiment explained in more detail. The drawings show:

Fig. 1 eine Querschnittsansicht eines Halbleiterwafer­ fragments bei einem Herstellungsschritt gemäß der vorliegenden Erfindung; FIG. 1 is a cross-sectional view of a semiconductor wafer fragment in a manufacturing step according to the present invention;

Fig. 2 eine Querschnittsansicht des Waferfragments der Fig. 1 bei einem anschließend an Fig. 1 erfolgen­ den Verfahrensschritt; FIG. 2 shows a cross-sectional view of the wafer fragment from FIG. 1, with the method step taking place after FIG. 1;

Fig. 3 eine Querschnittsansicht des Waferfragments bei einem anschließend an Fig. 2 erfolgenden Verfahrensschritt; Fig. 3 is a cross sectional view of wafer fragment at a then taking place at Figure 2 process step.

Fig. 4 eine Querschnittsansicht des Waferfragments bei einem anschließend an Fig. 3 erfolgenden Verfahrensschritt; FIG. 4 shows a cross-sectional view of the wafer fragment in a method step subsequent to FIG. 3;

Fig. 5 eine Querschnittsansicht des Waferfragments bei einem anschließend an Fig. 4 erfolgenden Verfahrensschritt; FIG. 5 shows a cross-sectional view of the wafer fragment in a method step subsequent to FIG. 4;

Fig. 6 eine Querschnittsansicht eines Halbleiterwaferfragments des Standes der Technik bei einem Verfahrensschritt gemäß einem Herstellungsverfahren des Standes der Technik; Fig. 6 is a cross-sectional view of a semiconductor wafer fragment of the prior art in a method step according to a manufacturing method of the prior art;

Fig. 7 eine Querschnittsansicht eines weiteren Halbleiterwafer­ fragments des Standes der Technik bei einem Herstellungs­ schritt gemäß einem weiteren Herstellungsverfahren des Standes der Technik, Fig. 7 is a cross sectional view of another semiconductor wafer fragment of the prior art in a manufacturing step according to another manufacturing method of the prior art,

Fig. 8 eine Querschnittsansicht des Waferfragments der Fig. 7 bei einem anschließend an Fig. 7 erfolgenden Verfahrens­ schritt; FIG. 8 shows a cross-sectional view of the wafer fragment of FIG. 7 in a method step subsequent to FIG. 7;

Fig. 9 eine Querschnittsansicht des Waferfragments der Fig. 7 bei einem anschließend an Fig. 8 erfolgenden Verfahrens­ schritt; und FIG. 9 shows a cross-sectional view of the wafer fragment of FIG. 7 in a method step subsequent to FIG. 8; and

Fig. 10 eine vergrößerte Querschnittsansicht des Waferbereichs der Fig. 7 bei dem in Fig. 8 dargestellten Verfahrensschritt. FIG. 10 is an enlarged cross-sectional view of the wafer area of FIG. 7 in the method step shown in FIG. 8.

Wie unter Bezugnahme auf Fig. 1 zu sehen ist, besitzt ein Halbleiter­ waferfragment 60 eine Anordnung von im wesentlichen elektrisch von­ einander isolierten Wortleitungen 62, 64, 66 und 68. Diese Wortlei­ tungen sind in herkömmlicher Weise ausgebildet und besitzen zuunterst Gateoxid, eine untere Polysiliziumschicht und eine darüberliegende Silizidschicht, wobei es sich z. B. um Wolframsilizid handelt, sowie eine Oxidabdeckung und seitliche Abstandselemente aus Oxid. Aktive Be­ reiche bzw. Source-/Drain-Bereiche, wie z. B. die Bereiche 70, 72 und 74 werden angrenzend an die Wortleitungen vorgesehen, um eine An­ ordnung von Speicherzellen-FETs zu definieren. Die Source-/Drain- Bereiche 70 und 74 definieren erste Silizium enthaltende Source-/Drain- Bereiche zur elektrischen Verbindung mit einer Speicherzellen- Kondensatorkonstruktion 76 bzw. 78. Der Source-/Drain-Bereich 72 bildet einen zweiten Silizium enthaltenden Source-/Drain-Bereich zur anschließenden elektrischen Verbindung mit einer Bitleitung. Die Kondensatorkonstruktionen 76 und 78 umfassen jeweils isolierte Speicherknoten 80, die die jeweiligen ersten Source-/Drain-Bereiche 70, 74 kontaktieren. Eine Kondensator-Zellendielektriumschicht 82 wird oben auf den isolierten Zellenspeicherknoten 80 aufgebracht. Oben auf die Kondensator-Zellendielektrikumschicht 82 wird eine Kondensator- Zellenpolysiliziumschicht 84 aufgebracht, wobei sich die Kondensator- Zellenpolysiliziumschicht 84 in der Höhe über den zweiten Source- /Drain-Bereich 72 erstreckt. Die Dicken der Schichten 80, 82 und 84 können z. B. bei 150 nm (1500 Å), 8 nm (80 Å) bzw. 100 nm (1000 Å) liegen. Bereiche 71 bestehen aus einem Isoliermaterial wie z. B. SiO2. Eine isolierende dielektrische Schicht 86, z. B. aus SiO2, wird über der Zellenpolysiliziumschicht 84 aufgebracht. Auf der Schicht 86 wird eine Fotoresistschicht 88 aufgebracht und für den Bitleitungskontakt-Ätz­ vorgang in ein Muster gebracht.As can be seen with reference to FIG. 1, a semiconductor wafer fragment 60 has an arrangement of word lines 62 , 64 , 66 and 68 which are essentially electrically insulated from one another. These word lines are formed in a conventional manner and have bottom gate oxide, a lower polysilicon layer and an overlying silicide layer, z. B. is tungsten silicide, and an oxide cover and side spacers made of oxide. Be active areas or source / drain areas such. B. regions 70 , 72 and 74 are provided adjacent to the word lines to define an array of memory cell FETs. The source / drain regions 70 and 74 define first silicon-containing source / drain regions for electrical connection to a memory cell capacitor construction 76 and 78, respectively. The source / drain region 72 forms a second silicon-containing source / drain region for subsequent electrical connection to a bit line. The capacitor designs 76 and 78 each include isolated storage nodes 80 that contact the respective first source / drain regions 70 , 74 . A capacitor cell dielectric layer 82 is deposited on top of the isolated cell storage node 80 . A capacitor cell polysilicon layer 84 is applied on top of the capacitor cell dielectric layer 82 , the capacitor cell polysilicon layer 84 extending in height above the second source / drain region 72 . The thicknesses of layers 80 , 82 and 84 can e.g. B. 150 nm (1500 Å), 8 nm (80 Å) or 100 nm (1000 Å). Areas 71 consist of an insulating material such as. B. SiO 2 . An insulating dielectric layer 86 , e.g. B. of SiO 2 , is applied over the cell polysilicon layer 84 . A photoresist layer 88 is applied to the layer 86 and patterned for the bit line contact etching process.

Fig. 2 zeigt die Oxidschicht 86, die darunterliegende Kondensator- Zellenpolysiliziumschicht 84 sowie das Oxid 71, die über sowie hinab bis zu dem zweiten Source-/Drain-Bereich 72 geätzt worden sind, um eine Bitleitungskontaktöffnung 90 zu bilden. Eine solche Kontaktöffnung 90 besitzt einen ausgewählte Durchmesser "B", eine ausgewählte Tiefe "C" sowie Kontaktöffnungs-Seitenwände 92. Wie in der Zeichnung zu sehen ist, definiert die Kondensator-Zellenpolysiliziumschicht 84 zum Teil die Seitenwände 92 der Bitleitung-Kontaktöffnung, wodurch die Zellenpolysiliziumschicht 84 Ränder 94 aufweist, die zu der Bitleitungs­ kontaktöffnung 90 hin freiliegen. Die größte Wirkung der vorliegenden Erfindung ist in Fällen zu erwarten, in denen der Durchmesser "B" geringer oder gleich 0,6 µm ist und die Tiefe "C" 2 bis 3 µm beträgt. Zusätzlich oder separat hiervon ist die größte Wirkung der Erfindung weiterhin dort zu erwarten, wo das Verhältnis der ausgewählten Tiefe zu dem ausgewählten Durchmesser größer oder gleich 3,33, vorzugsweise größer oder gleich 5,0, ist. Fig. 2 shows the oxide layer 86, to form the underlying capacitor cells polysilicon layer 84 and the oxide 71 that has been etched over and down to the second source / drain region 72 to a bit line contact 90th Such contact opening 90 has a selected diameter "B", a selected depth "C" and contact opening side walls 92 . As can be seen in the drawing, the capacitor cell polysilicon layer 84 partially defines the sidewalls 92 of the bit line contact opening, whereby the cell polysilicon layer 84 has edges 94 that are exposed to the bit line contact opening 90 . The greatest effect of the present invention is expected in cases where the diameter "B" is less than or equal to 0.6 µm and the depth "C" is 2 to 3 µm. Additionally or separately, the greatest effect of the invention can still be expected where the ratio of the selected depth to the selected diameter is greater than or equal to 3.33, preferably greater than or equal to 5.0.

Unter Bezugnahme auf Fig. 3 wird der Wafer bei Anwesenheit von Sauerstoff Wärmeoxidationsbedingungen ausgesetzt, um a) freiliegendes Kondensator-Zellenpolysilizium zu verzehren, das die Seitenwände 92 der Bitleitung-Kontaktöffnung definiert, sowie um dadurch wirksame Isolierschichten 96 mit einer ausgewählten Dicke über den freiliegenden Rändern 94 aufwachsen zu lassen. Außerdem wird durch diese Oxi­ dationsbedingungen freiliegendes Silizium von dem freiliegenden zweiten Source-/Drain-Bereich 72 verzehrt, und dadurch wächst eine Schicht 98 aus SiOx (hauptsächlich SiO2 über dem zweiten Source-/Drain-Bereich 72 auf. Dies führt dazu, daß SiOx seitlich in die Kontaktöffnung 90 hineinragt, wie dies durch die Schichten oder Bereiche 96 angedeutet ist. Vorzugsweise läßt man die Bereiche oder Schichten 96 in einer Dicke von ca. 10 nm (100 Å) bis 50 nm (500 Å) aufwachsen. Eine solche Oxidation kann entweder unter Verwendung von Naß-Wärme­ oxidationstechniken oder von Trocken-Wärmeoxidationstechniken erfolgen. Als Beispiel für Trockenoxidationsbedingungen sei erwähnt, daß der Wafer in einer gesteuerten Stickstoff- und Sauerstoffatmosphäre bei einer Temperatur von ca. 800°C bis ca. 1000°C gehalten wird, und zwar für eine Zeit von ca. 10 bis ca. 60 Minuten. Beim Aussetzen eines Wafers einer Sauerstoff und Stickstoff enthaltenden Umgebung bei 950°C für eine Zeitdauer von 25 Minuten ergaben sich z. B. SiOx-Be­ reiche 96 mit einer Dicke von 49 nm (490 Å).Referring to Figure 3, the wafer is subjected to thermal oxidation conditions in the presence of oxygen to a) eat exposed capacitor cell polysilicon that defines the sidewalls 92 of the bit line contact opening, and thereby thereby provide effective insulating layers 96 of a selected thickness over the exposed edges 94 growing up. In addition, these oxidation conditions expose exposed silicon from the exposed second source / drain region 72 , and thereby a layer 98 of SiO x (mainly SiO 2) grows over the second source / drain region 72 . that SiO x laterally protrudes into the contact opening 90 , as indicated by the layers or regions 96. The regions or layers 96 are preferably grown to a thickness of approximately 10 nm (100 Å) to 50 nm (500 Å). Such an oxidation can be done using either wet-heat oxidation techniques or dry-heat oxidation techniques .. As an example of dry oxidation conditions, it should be mentioned that the wafer is in a controlled nitrogen and oxygen atmosphere at a temperature of about 800 ° C to about 1000 ° C is held for a time of about 10 to about 60 minutes when exposed to a wafer in an environment containing oxygen and nitrogen 950 ° C for a period of 25 minutes resulted, for. B. SiO x -Be rich 96 with a thickness of 49 nm (490 Å).

Alternativ hierzu könnten auch Naß-Wärmeoxidationsbedingungen vor­ gesehen werden. Dabei wird z. B. der Wafer für eine Zeit von ca. 2 bis ca. 30 Minuten in einer Dampf enthaltenden Atmosphäre bei einer Temperatur von ca. 800°C bis ca. 1000°C gehalten. Z.B. hat man einen Wafer bei 907°C fünf Minuten lang einer Dampf enthaltenden Umgebung ausgesetzt, wodurch sich für die SiOx-Bereiche 96 eine Dicke von 32 nm (320 Å) ergab.Alternatively, wet heat oxidation conditions could be seen before. Here, for. B. the wafer for a period of about 2 to about 30 minutes in a steam-containing atmosphere at a temperature of about 800 ° C to about 1000 ° C. For example, a wafer was exposed to a vapor containing environment at 907 ° C for five minutes, resulting in a thickness of 32 nm (320 Å) for the SiO x regions 96 .

Unter Bezugnahme auf Fig. 4 wird der Wafer 60 vollflächig anisotrop geätzt, um den unter Wärmeeinwirkung aufgewachsenen SiOx-Bereich 98 von dem zweiten Source-/Drain-Bereich 72 wegzuätzen, um diesen Bereich dadurch wieder freizulegen. Außerdem werden durch diesen Ätzvorgang die seitlich in die Kontaktöffnung 90 hineinragenden Regio­ nen der Oxidbereiche 96 im wesentlichen entfernt, wobei jedoch eine wirksame Isolierschicht 100 aus SiOx mit reduzierter Dicke über den Kondensator-Zellenpolysiliziumrändern 94 verbleibt.With reference to FIG. 4, the wafer 60 is etched anisotropically over its entire area in order to etch the SiO x region 98, which has been grown under the action of heat, away from the second source / drain region 72 , in order to thereby expose this region again. In addition, the regions of the oxide regions 96 projecting laterally into the contact opening 90 are essentially removed by this etching process, but an effective insulating layer 100 made of SiO x with reduced thickness remains over the capacitor cell polysilicon edges 94 .

Unter Bezugnahme auf Fig. 5 wird eine Schicht 102 aus leitfähigem Material, wie Metall, oben auf dem Wafer sowie innerhalb der Bitlei­ tungs-Kontaktöffnungen 90 über den anisotrop geätzten zweiten Source- /Drain-Bereichen 72 und den isolierten Rändern 94 der Kondensator- Zellenpolysiliziumschicht 84 aufgebracht. Diese Schicht 102 wird an­ schließend in ein Muster gebracht und geätzt, um die gewünschten Bitleitungen in der Höhe über der Oxidschicht 86 zu bilden.Referring to FIG. 5, a layer 102 of conductive material, such as metal, on top of the wafer and within the Bitlei tung contact openings 90 via the anisotropically etched second source / drain regions 72 and the isolated edges 94 of the capacitor cells polysilicon layer 84 applied. This layer 102 is then patterned and etched to form the desired bit lines in height above the oxide layer 86 .

Die erfindungsgemäße Konstruktion schafft beträchtliche Vorteile ge­ genüber den Konstruktionen des Standes der Technik. Z.B. wird durch das beschriebene Oxid-Wachstum eine vollständige Bedeckung der frei­ liegenden Kontaktränder des Zellenpolysiliziums erzielt, während beim Verfahren des Standes der Technik eine unbeständige und schlechte SiO2-Abdeckung innerhalb der tiefen schmalen Kontakte aufgrund eines Abscheidungsschrittes auftritt. Das erfindungsgemäße Verfahren dagegen führt zu einer gesteigerten Beständigkeit und einer entsprechend ge­ steigerten Ausbeute.The construction according to the invention creates considerable advantages over the constructions of the prior art. For example, the oxide growth described provides complete coverage of the exposed contact edges of the cell polysilicon, while in the prior art method, inconsistent and poor SiO 2 coverage occurs within the deep, narrow contacts due to a deposition step. The method according to the invention, however, leads to an increased durability and a correspondingly increased yield.

Claims (9)

1. Verfahren zum Herstellen einer Bitleitungen über Kondensatoren aufweisenden Speicherzellenanordnung auf einem Halbleiterwafer, gekennzeichnet durch folgende Schritte:
  • - Ausbilden einer Anordnung im wesentlichen elektrisch isolierter Wortleitungen (62, 64, 66, 68) oben auf einem Silizium-Halbleiter­ wafer;
  • - Ausbilden von Source-/Drain-Bereichen (70, 72, 74) angrenzend an die Wortleitungen zum Definieren einer Anordnung von Speicher­ zellen-FETs, wobei die Source-/Drain-Bereiche durch erste Silizium enthaltende Source-/Drain-Bereiche (70, 74) zur elektrischen Ver­ bindung mit einem Speicherzellenkondensator und durch zweite Silizium enthaltende Source-/Drain-Bereiche (72) zur elektrischen Verbindung mit einer Bitleitung definiert sind;
  • - Ausbilden von isolierten Zellenspeicherknoten (80), die die ersten Source-/Drain-Bereiche (70, 74) kontaktieren;
  • - Ausbilden einer Kondensator-Zellendielektrikumschicht (82) oben auf den isolierten Zellenspeicherknoten (80);
  • - Ausbilden einer Kondensator-Zellenpolysiliziumschicht (84) oben auf der Kondensator-Zellendielektrikumschicht (82), wobei die Kondensator-Zellenpolysiliziumschicht (84) über den zweiten Source-/Drain-Bereichen (72) vorgesehen wird;
  • - Ausbilden einer isolierenden dielektrischen Schicht (86) oben auf der Kondensator-Zellenpolysiliziumschicht (84);
  • - Mustergebung und Ätzen der isolierenden dielektrischen Schicht (86) und der darunterliegenden Kondensator-Zellenpolysilizium­ schicht (84) über und hinab bis zu den zweiten Source-/Drain-Berei­ chen (72) zur Schaffung von Bitleitungs-Kontaktöffnungen (90) mit einem ausgewählten Durchmesser und einer ausgewählten Tiefe sowie mit Kontaktöffnungs-Seitenwänden (92), wobei die Kondensa­ tor-Zellenpolysiliziumschicht (84) teilweise die Seitenwände (92) der Bitleitungs-Kontaktöffnungen (90) definiert und dadurch zu den Bitleitungs-Kontaktöffnungen (90) hin freiliegende Ränder (94) aufweist;
  • - Ausführen eines Wärmeoxidationsvorgangs an dem Wafer (60) in einer Sauerstoff enthaltenden Umgebung
    • a) zum Wegzehren von freiliegendem Kondensator-Zellenpoly­ silizium, das die Seitenwände (92) der Bitleitungs-Kontakt­ öffnungen (90) definiert, und zum dadurch erfolgenden Auf­ wachsenlassen einer wirksamen isolierenden Schicht (96) aus SiOx in einer ausgewählten Dicke über den freiliegenden Rändern, sowie
    • b) zum Wegzehren von freiliegendem Silizium von den freiliegen­ den zweiten Source-/Drain-Bereichen (72) sowie zum dadurch erfolgenden Aufwachsenlassen einer Schicht (98) aus SiOx über den zweiten Source-/Drain-Bereichen (72);
  • - anisotropes Ätzen des unter Wärmeeinwirkung aufgewachsenen SiOx von den zweiten Source-/Drain-Bereichen (72) zum Wiederfreilegen dieser Bereiche, wobei eine wirksame Isolierschicht (100) aus SiOx über den Kondensator-Zellenpolysiliziumrändern verbleibt;
  • - Ausbildung einer Schicht (102) aus leitfähigem Material oben auf dem Wafer (60) und innerhalb der Bitleitungs-Kontaktöffnungen (90) über den anisotrop geätzten zweiten Source-/Drain-Bereichen (72) und den isolierten Rändern (94) des Kondensator-Zellenpoly­ siliziums (84); und
  • - Mustergebung der Schicht (102) aus leitfähigem Material zum Bil­ den der gewünschten Bitleitungen.
1. A method for producing a bit lines via memory cell arrangement having capacitors on a semiconductor wafer, characterized by the following steps:
  • - Forming an arrangement of essentially electrically insulated word lines ( 62 , 64 , 66 , 68 ) on top of a silicon semiconductor wafer;
  • - Forming source / drain regions ( 70 , 72 , 74 ) adjacent to the word lines for defining an arrangement of memory cell FETs, the source / drain regions being formed by first silicon-containing source / drain regions ( 70 , 74 ) are defined for electrical connection to a memory cell capacitor and by second silicon-containing source / drain regions ( 72 ) for electrical connection to a bit line;
  • - forming isolated cell storage nodes ( 80 ) contacting the first source / drain regions ( 70 , 74 );
  • - forming a capacitor cell dielectric layer ( 82 ) on top of the isolated cell storage node ( 80 );
  • Forming a capacitor cell polysilicon layer ( 84 ) on top of the capacitor cell dielectric layer ( 82 ), the capacitor cell polysilicon layer ( 84 ) being provided over the second source / drain regions ( 72 );
  • - forming an insulating dielectric layer ( 86 ) on top of the capacitor cell polysilicon layer ( 84 );
  • - Patterning and etching of the insulating dielectric layer ( 86 ) and the underlying capacitor cell polysilicon layer ( 84 ) over and down to the second source / drain regions ( 72 ) to create bit line contact openings ( 90 ) with a selected one Diameter and a selected depth and with contact opening side walls ( 92 ), wherein the capacitor cell polysilicon layer ( 84 ) partially defines the side walls ( 92 ) of the bit line contact openings ( 90 ) and thereby exposed edges to the bit line contact openings ( 90 ) ( 94 );
  • - Performing a thermal oxidation process on the wafer ( 60 ) in an oxygen-containing environment
    • a) to eat away the exposed capacitor cell poly silicon, which defines the side walls ( 92 ) of the bit line contact openings ( 90 ), and thereby to grow an effective insulating layer ( 96 ) of SiO x in a selected thickness over the exposed Edges, as well
    • b) to consume exposed silicon from the exposed second source / drain regions ( 72 ) and thereby grow a layer ( 98 ) of SiO x over the second source / drain regions ( 72 );
  • anisotropically etching the SiO x grown under the influence of heat from the second source / drain regions ( 72 ) in order to uncover these regions, an effective insulating layer ( 100 ) made of SiO x remaining over the capacitor cell polysilicon edges;
  • - Forming a layer ( 102 ) of conductive material on top of the wafer ( 60 ) and within the bit line contact openings ( 90 ) over the anisotropically etched second source / drain regions ( 72 ) and the isolated edges ( 94 ) of the capacitor Cell poly silicon ( 84 ); and
  • - Patterning of the layer ( 102 ) made of conductive material to form the desired bit lines.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der ausgewählte Durchmesser kleiner oder gleich 0,6 µm ist.2. The method according to claim 1,  characterized in that the selected diameter is smaller or is equal to 0.6 µm. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ausgewählte Tiefe ca. 2 bis ca. 3 µm beträgt.3. The method according to claim 1 or 2, characterized in that the selected depth is approx. 2 to approx. 3 µm. 4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeich­ net, daß das Verhältnis der ausgewählten Tiefe zu dem ausgewählten Durchmesser größer oder gleich 3,33 ist.4. The method according to any one of claims 1 to 3, characterized in net that the ratio of the selected depth to the selected one Diameter is greater than or equal to 3.33. 5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeich­ net, daß das Verhältnis der ausgewählten Tiefe zu dem ausgewählten Durchmesser größer als oder gleich 5,0 ist.5. The method according to any one of claims 1 to 3, characterized in net that the ratio of the selected depth to the selected one Diameter is greater than or equal to 5.0. 6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeich­ net, daß die ausgewählte Dicke des über den freiliegenden Polysilizium­ rändern (94) aufgewachsenen SiOx im Bereich von ca. 10 nm bis ca. 50 nm liegt.6. The method according to any one of claims 1 to 5, characterized in that the selected thickness of the edges over the exposed polysilicon ( 94 ) grown SiO x is in the range of about 10 nm to about 50 nm. 7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeich­ net, daß der Wafer bei dem Wärmeoxidationsvorgang Trocken­ oxidationsbedingungen ausgesetzt wird.7. The method according to any one of claims 1 to 6, characterized in net that the wafer dry in the heat oxidation process is exposed to oxidation conditions. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Wafer bei der Trockenoxidation für eine Zeit von ca. 10 bis ca. 60 Minuten bei einer Temperatur von ca. 800°C bis ca. 1000°C in einer gesteuerten Stickstoff- und Sauerstoffatmosphäre gehalten wird.8. The method according to claim 7, characterized in that the Wafer during dry oxidation for a time from approx. 10 to approx. 60 Minutes at a temperature of approx. 800 ° C to approx. 1000 ° C in one controlled nitrogen and oxygen atmosphere is maintained. 9. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeich­ net, daß der Wafer bei dem Wärmeoxidationsvorgang Naßoxidations­ bedingungen ausgesetzt wird.9. The method according to any one of claims 1 to 6, characterized in net that the wafer in the heat oxidation process wet oxidation is exposed to conditions.
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