JP2886280B2 - 半導体記憶装置の製造方法 - Google Patents

半導体記憶装置の製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック・ランダム・アクセス・メ
モリ装置のメモリセル製造に際し、ホトリソグラフィ工
程を１回減少でき、工程の簡略化を期することができる
ようにした半導体記憶装置の製造方法に関するものであ
る。
〔従来の技術〕
従来、この種の半導体記憶装置は蓄積容量を増大させ
るため、「A New Stacked Capacitor Cell with Thin B
ox Structured Stroage Node」21stSSDM（エス エス
ディー エム）1989P141〜144に開示されたようなもの
がある。第２図は従来の半導体記憶装置の製造方法を説
明するための工程断面図である。
まず、第２図（ａ）に示すように、シリコン（以下Si
と略す）基板上に常圧の化学気相成長法（以下AP・CVD
と略す）で二酸化シリコン膜２（以下SiO2と略す）を形
成する。
次に、SiO22上には減圧の化学気相成長法（以下LP・C
VDと略す）で窒化シリコン膜３（以下SiNと略す）を形
成する。
さらに、SiO2膜２と同じ方法で、SiN膜３上にSiO2膜
４を形成する。次いで、このSiO2膜４上にレジスト５を
塗布してパターン化する。
次に、第２図（ｂ）に示すように、SiO2膜２、SiN膜
３、SiO2膜４にレジスト膜をマスクにしてホトリソグラ
フィ技術により、コンタクト孔６を開口する。
さらにLP・CVDを用いて多結晶シリコン膜７（以下ポ
リSiと略す）を形成し、コンタクト孔６を埋め込んで、
Si基板１とポリSi膜７がコンタクトするとともに、この
ポリSi膜７にリンもしくはAsを拡散させる。
次に、このポリSi膜７上に、第２図（ａ）で述べたSi
O2膜と同じ方法で、SiO2膜８を形成し、このSiO2膜８に
ポリSi膜７と同じ方法でポリSi膜９を形成し、ポリSi膜
７と同様に不純物を拡散する。
次に、ポリSi膜９上にSiO2膜２と同じ方法で、SiO2膜
10を形成する。
次に、SiO2膜10上にレジスト11を塗布してパターン化
し、第２図（ｃ）に示すように、レジスト11をマスクに
して、ポリSi膜７、SiO2膜８、ポリSi膜９、SiO2膜10を
エッチングし、このエッチング後に、第２図（ｂ）の工
程で形成したポリSi膜７とポリSi膜９と同じ方法でポリ
Si膜12を全面に形成する。
次いで、リアクティブ・イオン・エッチング（以下、
RIEと略す）を用いて、エッチバックを行い、第２図
（ｄ）に示すように、ポリSi膜12のサイドウォール12a
（以下、SWと略す）を形成する。
次に、レジスト13を塗布し、SiO2膜10上において、上
記コンタクト孔６に対応する個所のレジスト13を除去し
て、このレジスト13をマスクにして、第２図（ｅ）に示
すように、SiO2膜８、ポリSi膜９、SiO2膜10をエッチン
グし、空洞14を開口する。
この開口の後、第２図（ｆ）に示すように、SiO2膜4,
8,10を弗酸水溶液を除去し、第２図（ｇ）に示すよう
に、全面にキャパシタ絶縁膜15（以下、CS膜と略す）を
形成した後、上記ポリSi膜７と同じ方法でポリSi膜16を
成長させる。
〔発明が解決しようとする課題〕
しかしながら、上記構成の半導体記憶装置の製造方法
では、第１図（ｅ）のストレージノード内の空洞14を開
口するのに、第１図（ｄ）のレジスト13を用いたホトリ
ソグラフィを行なうため、工程が長く、ポリSi膜7,9,Si
O2膜8,10による段差によりホトリソグラフィの精度が劣
化し、簡易に空洞を開口できないという問題点があっ
た。
この発明は前記従来技術が持っている問題点のうち、
ストレージノード内の空洞を開口する工程が長く、簡単
に空洞を開口できない点について解決した半導体記憶装
置の製造方法を提供するものである。
〔課題を解決するための手段〕
この発明は半導体記憶装置の製造方法において、スト
レージノード内の空洞を開口する際に、外側のポリSiの
第１のサイドウォールにもう一度内側のポリSiの第２の
サイドウォールを形成した後、内側のサイドウォールを
マスクにして空洞の開口を自己整合的に行う工程を導入
したものである。
〔作 用〕
この発明によれば、半導体記憶装置の製造方法におい
て、以上のような工程を導入したので、外側のポリSiの
第１のサイドウォールの形成後、内側のポリSiの第２の
サイドウォールを形成し、この内側のポリSiの第２のサ
イドウォールをマスクにして、空洞の開口を自己整合的
に形成することにより、ホトリソグラフィ工程が１回減
少することになり、したがって、前記問題点を除去でき
る。
〔実施例〕
以下、この発明の半導体記憶装置の製造方法の実施例
について図面に基づき説明する。第１図（ａ）ないし第
１図（ｈ）はその一実施例を説明するための工程断面図
である。
まず、第１図（ａ）に示すように、Si基板21上に熱酸
化およびAP・CVD法により、SiO2膜22を形成し、このSiO
2膜22上にLP・CVD法によりSiN膜23を形成する。
次いで、このSiN膜23上にAP・CVD法により、SiO2膜24
を形成し、このSiO2膜24上にLP・CVD法でSiN膜25を形成
する。このSiN膜25の形成後、その上面にレジスト26を
塗布して、ホトリソグラフィにより所定のパターンを行
う。
次いで、このパターン化されたレジスト26をマスクに
して、SiO2膜22、SiN膜23、SiO2膜24、SiN膜25をエッチ
ングして、コンタクト孔27を開口する。
このコンタクト孔27の開口後、第１図（ｂ）に示すよ
うに、LP・CVD法により、ポリSi膜28を形成し、コンタ
クト孔27を埋け込み、ポリSi膜28とSi基板21とのコンタ
クトをとる。このポリSi膜28の形成後、ポリSi膜28上に
AP・CVD法でSiO2膜29を形成する。
さらに、このSiO2膜29上にLP・CVD法によりポリSi膜3
0を形成するとともに、このポリSi膜30上にAP・CVD法で
SiO2膜31を形成する。
このSiO2膜31の膜厚T1は、第１図（ｃ）に示すポリSi
膜33Aの膜厚T2と、第１図（ｄ）に示すポリSi膜33Bの膜
厚T3とを合計した膜厚より厚く形成する。すなわち、T1
＞T2＋T3とする。
このSiO2膜31の形成後、レジスト32を塗布して所定の
パターン化を行い、第１図（ｃ）に示すように、このレ
ジスト32をマスクにしてポリSi膜28、SiO2膜29、ポリSi
膜30、SiO2膜31をエッチングにより除去する。
次に、全面に、ポリSi膜33Aを厚さT2で形成し、この
ポリSi膜33AをRIEでエッチングし、第１図（ｄ）に示す
ように、ポリSiのSW33A1を形成する。
その後、SiO2膜31を弗酸系水溶液で除去する。このSi
O2膜31の除去後のSW33A1のポリSi膜30上の寸法ＨはSiO2
膜31の膜厚T1と同じになる。
次に、ポリSi膜33Bを形成した後、ポリSi膜33BをRIE
でエッチングバックし、第１図（ｅ）に示すように、SW
33B1を形成する。
次に、このポリSiのSW33B1をマスクにして、第１図
（ｆ）に示すように、ポリSi膜30をエッチングし、空洞
34を開口する。この空洞34の位置は外側のSW33A1から内
側に向けて形成される内側SW33B1によって決定される。
この空洞34の開口後に、第１図（ｇ）に示すように、
SiN膜25をエッチングし、SiO2膜24と29を弗酸系水溶液
でエッチングし、さらに、SiN膜23をエッチングする。
次に、第１図（ｈ）に示すように、通常の方法で表面
全体にキャパシタ絶縁膜35を形成し、さらに、その上に
ポリSi膜36をLP・CVD法で形成して、上層の電極を形成
する。
〔発明の効果〕
以上詳細に説明したように、この発明によれば、スト
レージノード内の空洞をポリSi膜のSWをマスクに開口す
るようにしたので、ストレージノード内の空洞を開口す
るためのホトリソグラフィ工程をなくすことができると
ともに、ストレージノード内の空洞の開口を簡易に形成
できる。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｈ）はこの発明の半導体記
憶装置の製造方法の一実施例の工程断面図、第２図
（ａ）ないし第２図（ｇ）は従来の半導体記憶装置の製
造方法の工程断面図である。 21……Si基板、22,24,29,31……SiO2膜、23,25……SiN
膜、27……コンタクト孔、28,30,33B,36……ポリSi膜、
33A1,33B1……SW（サイドウォール）、35……キャパシ
タ絶縁膜、36……ポリSi膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04,21/822 H01L 27/108,21/8242

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板の上にストレージノードを有す
    る半導体記憶装置の製造方法において、 ストレージノード形成予定領域を含む前記半導体基板上
    に絶縁層を形成する第１の工程と、 前記絶縁層を選択的に開口し、前記ストレージノード形
    成予定領域内にコンタクトホールを形成する第２の工程
    と、 前記コンタクトホール内及び前記絶縁層上にポリシリコ
    ン膜を形成するとともに該ポリシリコン膜上に、酸化膜
    とポリシリコン膜を複数積層する第３の工程と、 前記ポリシリコン膜及び酸化膜の積層を、前記コンタク
    トホール上及びその周辺に残存させる第４の工程と、 前記残存した積層を含む前記半導体基板上にポリシリコ
    ン膜を形成し、エッチングにより該残存した積層に第１
    のサイドウォールを形成する第５の工程と、 前記残存した積層の最上部に位置する膜を除去して、積
    層の上部に凹部を形成した後、該積層を含む前記半導体
    基板上にポリシリコン膜を形成し、エッチングにより該
    積層の該凹部内に第２のサイドウォールを形成する第６
    の工程と、 前記第２のサイドウォールをマスクとして、前記積層を
    形成するポリシリコン及び酸化膜をエッチングする第７
    の工程とを特徴とする半導体記憶装置の製造方法。
  2. 【請求項２】請求項１記載の半導体記憶装置の製造方法
    において、前記絶縁層は前記半導体基板上に形成された
    第１の酸化膜と、該第１の酸化膜上に形成され、第２の
    酸化膜を２つの窒化膜で挟んだ多層絶縁膜とからなり、
    前記第７の工程の後に、該多層絶縁膜はエッチングによ
    り除去する工程を含むことを特徴とする半導体記憶装置
    の製造方法。
  3. 【請求項３】請求項１記載の半導体記憶装置の製造方法
    において、前記第６の工程で除去される前記積層の最上
    部に位置する膜の厚さは、該第５の工程で形成されるポ
    リシリコン膜の厚さに該第６の工程で形成されるポリシ
    リコン膜の厚さを加えた厚さより厚いことを特徴とする
    半導体記憶装置の製造方法。
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