DE4236821A1

DE4236821A1 -

Info

Publication number: DE4236821A1
Application number: DE4236821A
Authority: DE
Inventors: Roger R. Lee; Fernando Boise Id. Us Gonzalez
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1991-10-31
Filing date: 1992-10-30
Publication date: 1993-05-06
Also published as: JPH05218334A; US5192703A

Description

Die vorliegende Erfindung bezieht sich auf die Halbleitertechnologie und betrifft im spezielleren Speicherzellenkondensatoren zur Verwendung in DRAM- Anordnungen (Dynamic Random Access Memories).

Die Speicherzellen von DRAMs, die in einer Konfi guration sich schneidender Wortleitungen und Zif fernleitungen angeordnet sind, setzen sich aus zwei Hauptkomponenten zusammen: einem Feldeffekt transistor (FET) und einem Kondensator. Bei DRAM- Zellen, die einen herkömmlichen planaren Kondensa tor verwenden, wird ein viel größerer Oberflächen bereich des Chips für den planaren Kondensator als für den FET verwendet. Sei einer typischen Ausbil dung einer derartigen DRAM-Zelle werden die Wort leitungen im allgemeinen aus einer ersten Polysili ziumschicht geätzt. Ein dotierter Bereich des Siliziumsubstrats dient als untere Kondensator platte (Speicherknoten), während eine zweite Poly siliziumschicht im allgemeinen als obere Kondensa torplatte (Zellenplatte) wirkt.

Obwohl sich planare Kondensatoren im allgemeinen für die Verwendung bei DRAM-Chips bis zum Niveau von 1-Megabit als geeignet erwiesen haben, werden sie für fortschrittlichere DRAM-Generationen als unverwendbar erachtet. Da die Bauteildichte in Speicherchips zugenommen hat, hat das Schrumpfen der Zellenkondensatorgröße zu einer Anzahl von Problemen geführt. Als erstes kann die Alpha teilchen-Komponente normaler Hintergrundstrahlung zur Entstehung von Loch-Elektron-Paaren in dem Siliziumsubstrat führen, das als untere Kondensa torplatte wirkt. Dieses Phänomen führt dazu, daß eine in dem betroffenen Zellenkondensator ge speicherte Ladung rasch verlorengeht, wodurch ein "Soft-Error" entsteht. Als zweites wird das Ab frage-Verstärker-Differenzsignal reduziert. Dies verschlechtert die Ansprechempfindlichkeit auf Rauschen und erschwert die Ausbildung eines Abfra ge-Verstärkers mit einer geeigneten Signal-Selekti vität. Drittens muß bei der Reduzierung der Zellen kondensatorgröße die Zellen-Auffrischzeit im allge meinen verkürzt werden, wodurch häufigere Unter brechungen für allgemeine Auffrischungen erforder lich sind. Die schwierige Aufgabe eines DRAM-Kon strukteurs besteht daher in der Erhöhung oder wenigstens der Beibehaltung der Speicherzellen kapazität bei immer geringer werdender Speicher zellengröße, ohne dabei auf Prozesse zurückzu greifen, die die Produktausbeute vermindern oder eine beträchtliche Erhöhung der Anzahl von Maskier- und Niederschlagschritten in dem Herstellungsvor gang mit sich bringen.

Einige Hersteller von 4-Megabit-DRAMs verwenden Speicherzellenausbildungen auf der Basis von nicht planaren Kondensatoren. Derzeit werden zwei grund legende nicht-planare Kondensatorausbildungen ver wendet: Der Grabenkondensator, der in Anlehnung an den englischen Sprachgebrauch im folgenden auch als Trench-Kondensator bezeichnet wird, und der Stapel kondensator. Bei beiden Arten von nicht-planaren Kondensatoren ist typischerweise eine beträchtlich größere Anzahl von Maskier,- Niederschlag- und Ätz schritten für ihre Herstellung als bei einem pla naren Kondensator erforderlich.

Bei einem Grabenkondensator wird Ladung in erster Linie vertikal gespeichert, im Gegensatz zu hori zontal, wie dies bei einem planaren Kondensator der Fall ist. Da Grabenkondensatoren in Gräben oder Trenches gebildet werden, die in das Substrat ge ätzt werden, unterliegt der typische Grabenkonden sator ebenso wie der planare Kondensator Soft- Errors. Außerdem besitzt das Trench-Design mehrere andere diesem innewohnende Probleme. Ein Problem besteht darin, daß ein Lecken von Ladung von Graben zu Graben auftritt, wobei dies durch einen parasi tären Transistoreffekt zwischen benachbarten Gräben bzw. Trenches verursacht wird. Ein weiteres Problem besteht in der Schwierigkeit, die Gräben während des Herstellungsvorgangs vollständig zu reinigen; falls eine vollständige Reinigung eines Grabens nicht gelingt, führt dies im allgemeinen zu einer fehlerhaften Speicherzelle.

Die Stapelkondensatorausbildung dagegen hat sich als etwas zuverlässiger und leichter herstellbar als die Trench-Ausbildung erwiesen. Da sowohl die untere als auch die obere Platte eines typischen Stapelkondensators aus einzelnen Polysilizium schichten gebildet werden, ist der Stapelkondensa tor im allgemeinen viel weniger anfällig für Soft- Errors als der planare Kondensator oder auch der Grabenkondensator. Durch Plazieren sowohl der Wort leitung als auch der Ziffernleitung unterhalb der kapazitiven Schichten sowie dadurch, daß man die untere Schicht mittels eines vergrabenen Kontakts mit dem Subtrat in Berührung treten läßt, haben einige Hersteller Stapelkondensatorausbildungen geschaffen, bei denen vertikale Bereiche des Kon densators in beträchtlichem Umfang zu der Gesamt ladungspeicherkapazität beitragen. Da ein Stapel kondensator im allgemeinen nicht nur die gesamte Fläche einer Speicherzelle (einschließlich des Zugriffs-FETs der Zelle) sondern auch benachbarte Feldoxidbereiche bedeckt, ist die Kapazität im Vergleich zu der mit einer Speicherzelle des plana ren Typs erhältlichen Kapazität beträchtlich ge steigert.

Bei dem Verfahren zur Bildung des Stapelkondensa tors mit der typischen Flossen- oder Rippenkon figuration werden Polysilizium-/Nitridschichten zur Erzielung der Beabstandung der Rippen verwendet. Das Verfahren ist kompliziert und verwendet eine Vielzahl von Niederschlägen und anschließenden Ätzschritten zur Erzeugung dieser Stapelkonden sator-Rippenstruktur.

Ein experimenteller Speicherknotenkondensator be sitzt eine Struktur mit einer doppelwandigen kro nenförmigen unteren Kondensatorplatte, wobei die Herstellung dieser Struktur mit dem Ätzen einer Öffnung in eine Zwischenschicht aus SiC₂ beginnt, um dadurch einen Kontaktbereich des Substrats frei zulegen. Polykristallines Silizium wird dann über der Oberfläche der SiO₂-Zwischenschicht und dem Kontaktbereich des Substrats aufgebracht. Als nächstes werden Bereiche aus SiO₂ angrenzend an das über Seitenwänden der Öffnungen liegende polykri stalline Silizium gebildet. Es wird dann eine zweite Schicht aus polykristallinem Silizium aufge bracht, die über den Bereichen aus SiO₂ liegt sowie über dem über dem Kontaktbereich befindlichen polykristallinen Silizium liegt und dieses kontak tiert. Der übrige Bereich der Öffnung wird mit SiO₂ gefüllt. Das über dem SiO₂ liegende polykristalline Silizium wird geätzt, und danach wird das SiO₂ geätzt. Das verbleibende polykristalline Silizium bildet die untere Kondensatorplatte eines Speicher knotenkondensators. Die untere Kondensatorplatte umfaßt also einen zweischichtigen unteren Bereich aus polykristallinem Silizium, das mit dem Substrat in Kontakt steht und vier sich von dem unteren Bereich wegerstreckende vertikale Finger aufweist.

Andere Alternativen zum Erhöhen der Kapazität be inhalten die Verwendung von Materialien mit höheren Dielektrizitätskonstanten, die Reduzierung der Dicke des Dielektrikums (Reduzierung der Distanz zwischen den Kondensatorplatten) oder die Erhöhung des Kondensatoroberflächenbereichs durch Texturie ren der Polysiliziumoberfläche.

Die vorliegende Erfindung schafft einen Kondensator sowie ein Verfahren zu dessen Herstellung; genauer gesagt wird ein Speicherkontaktkondensator einer DRAM-Vorrichtung geschaffen, wobei die Speicher knotenkondensatorplatte einen ersten und einen zweiten Kondensatorbereich aufweist. Bei dem ersten Bereich handelt es sich um einen selbstausgerichte ten Kern aus Wolfram und TiN. Der selbstausgerich tete Kern aus Wofram und TiN wird in einer selbst ausgerichteten Öffnung unter Freilegung eines Kon taktbereichs des Siliziumsubstrats gebildet. Die Öffnung wird gebildet durch Maskieren und Ätzen von zuvor gebildeten Schichten der Halbleitervorrich tung. Die TiN-Schicht wird zwischen dem Wolfram und den zuvor gebildeten Schichten angeordnet. Der Speicherknotenkondensator gemäß der vorliegenden Erfindung macht von dem vertikalen Bereich des DRAM Gebrauch, und zwar durch Ausbilden des Kerns aus Wolfram und TiN in dem DRAM in vertikaler Richtung. Die vertikale Ausbildung erhöht die Kondensator fläche unter gleichzeitiger Maximierung des auf einer Halbleiterplatte vorhandenen Platzes. Daher nimmt die Kapazität bei zunehmender Höhe des Kerns aus Wolfram und TiN zu.

Sowohl bei einem ersten als auch bei einem zweiten Ausführungsbeispiel der Erfindung wirkt eine obere Polysiliziumschicht als Zellenkondensatorplatte, wobei die obere Polysiliziumschicht von der Spei cherknotenkondensatorplatte durch eine dielektri sche Schicht isoliert ist.

Bei dem ersten Ausführungsbeispiel handelt es sich bei dem zweiten Bereich der Speicherknotenkondensa torplatte um Speicherknoten-Polysilizium, das niedergeschlagen und einer an Ort und Stelle erfol genden Phosphor-Diffusionsdotierung unterzogen wird. Das Speicherknoten-Polysilizium ist gegenüber dem Reihenleitungs-Polysilizium und dem Muster der vergrabenen Kontakte selbstausgerichtet. Die durch die Polysiliziumschicht gebildete horizontale Kom ponente des Kondensators trägt nicht in beträchtli cher Weise zur Kapazität bei. Daher läßt sich die Speicherknotenkontaktgröße in horizontaler Richtung minimieren, ohne daß dabei die Gesamtkapazität nachteilig beeinflußt wird. Für eine 4-Megabit- Anwendung kann man die Oberseite des Kerns als einzigen Kontakt für das Speicherknoten-Polysili zium verwenden. Bei einer dichteren Anwendung kon taktiert das Speicherknoten-Polysilizium vertikale Seiten des Kerns aus Wolfram und TiN sowie die Oberseite des Kerns.

Bei dem zweiten Ausführungsbeispiel der vorliegen den Erfindung wird der zweite Bereich der Speicher knotenkondensatorplatte durch abwechselndes Auf bringen von Schichten aus Wolfram und TiN gebildet. Die abwechselnd aufeinander folgenden Schichten werden zum Definieren der Fläche des zweiten Bereichs in einem Reaktivionenätzvorgang geätzt. Das TiN wird dann isotrop in steuerbarer Weise geätzt, um Wolframfinger zu bilden, die in der Höhe horizontal wenigstens über den Kern aus Wolfram und TiN gestapelt sind.

Sowohl das erste als auch das zweite Ausführungs beispiel ermöglichen eine Verwendung des vertikalen Bereichs der DRAM-Vorrichtung als Speicherzelle, wodurch der Platz auf einer Halbleiterplatte in horizontaler Richtung maximiert wird und die Stapelkondensatorhöhe vor der Herstellung von Kon takten reduziert wird.

Bei dem ersten Ausführungsbeispiel führt ein als Reaktivionenätzvorgang ausgeführter Speicherknoten- Polysilizium-Ätzschritt zur Maximierung der Zellen größe gegenüber der bei Verwendung eines Polysili zium-Naßätzvorgangs erzielbaren Zellengröße. Der Zellenplattenkontakt und die Zellenplatte sind selbstausgerichtet. Gegenüber früheren Verfahren ist ein Maskierschritt eliminiert, da keine Zellen- Polysiliziummaskierung erfolgt. Das Verfahren er leichtert die effektive Verwendung einer Konfigura tion mit vergrabenen Ziffernleitungen. Außerdem sind keine Bitleitungsausläufer vorhanden, wodurch die Ausbeute gesteigert wird.

Bei dem zweiten Ausführungsbeispiel ist außerdem die Verfahrensweise einfacher gegenüber der zur Herstellung herkömmlicher Stapelkondensatoren ver wendeten Verfahrensweise. Die mit TIN abwechselnd aufeinander folgenden Wolframschichten können dünn ausgebildet werden, wodurch die Kondensatorhöhe auf ein Minimum reduziert wird, während dabei keine zusätzlichen Masken verwendet werden.

Bei der vorliegenden Erfindung handelt es sich um ein Verfahren zum Bilden eines Speicherzellenkon densators. Zwei Ausführungsbeispiele der Erfindung sind darauf gerichtet, die Speicherzellenkapazität unter Verwendung einer minimalen Anzahl von Mas kierschritten zu maximieren. Der Kondensator jeder Zelle stellt einen selbstausgerichteten Kontakt mit einem vergrabenen Kontakt innerhalb der Zelle her, während sich der Kondensator zu dem aktiven Bereich einer angrenzenden Zelle erstreckt. Die aktiven Bereiche können sich in ineinandergreifenden Spal ten und nicht-ineinandergreifenden Reihen oder anders ausgedrückt parallel sowie in Ausrichtung miteinander sowohl in vertikaler als auch in hori zontaler Richtung erstrecken. Die Reihen werden als Wortleitungen bezeichnet, und die Spalten werden als Ziffernleitungen oder Bitstellenleitungen be zeichnet. Die aktiven Bereiche werden zur Bildung aktiver Metall-Oxid-Halbleiter-(MOS-)Transistoren verwendet, die je nach ihrem gewünschten Einsatz als NMOS- oder PMOS-FETs dotiert werden können. Bei der Erfindung handelt es sich um ein Verfahren zur Bildung eines Speicherkontaktkondensators, bei dem der vertikale Bereich der DRAM-Vorrichtung zur darin erfolgenden Bildung eines Wolfram- und TiN- Kerns verwendet wird, der als Bereich der Spei cherknotenkondensatorplatte wirkt.

Bevorzugte Weiterbildungen ergeben sich aus den Unteransprüchen.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Dar stellungen mehrerer Ausführungsbeispiele noch näher erläutert. In den Zeichnungen zeigt

Fig. 1 eine Querschnittsansicht eines Bereichs eines teilweise bearbeiteten Halbleiter wafers unter Darstellung von über einem Siliziumsubstrat liegenden Feldeffekt transistoren (FETs) und über Feldoxid liegenden Wortleitungen;

Fig. 2 eine Querschnittsansicht des Wafer bereichs der Fig. 1 nach dem Niederschla gen einer undotierten dicken Oxidschicht sowie der planaren Ausbildung derselben;

Fig. 3 eine Querschnittsansicht des Wafer bereichs der Fig. 2 nach dem Maskieren und anschließenden Ätzen der aufge brachten Oxidschicht zur Bildung einer selbstausgerichteten Öffnung;

Fig. 4 eine Querschnittsansicht des Waferbe reichs der Fig. 3 nach dem Maskieren von niedergeschlagenen Schichten aus Polysi lizium und WSi_x;

Fig. 5 eine Querschnittsansicht des Waferbe reichs der Fig. 4 nach einem Reaktions ionenätzvorgang der niedergeschlagenen Schichten aus Polysilizium und WSi_x zur Bildung einer vergrabenen Ziffernleitung sowie nach dem Niederschlagen einer dicken dotierten Oxidschicht und der Maskierung derselben zum Definieren zu künftiger Kontaktbereiche für Speicher kontaktkondensatoren;

Fig. 6 eine Querschnittsansicht des Waferbe reichs der Fig. 5 nach einem Reaktions ionenätzvorgang der Oxidschichten zur Bildung von Öffnungen für die unteren Kondensatorplatten und der Kontaktöffnun gen für periphere Kontakte sowie nach dem Entfernen des Photoresist;

Fig. 7 eine Querschnittsansicht des Waferbe reichs der Fig. 6 nach dem Aufbringen einer dünnen TiN-Schicht und einer Wolframfüllung der Öffnung;

Fig. 8 eine Querschnittsansicht des Waferbe reichs der Fig. 7 nach der planaren Aus bildung des TiN und des Wolframs zur Bildung eines Kerns;

Fig. 9 eine Querschnittsansicht eines Teils des Waferbereichs der Fig. 8 nach der Muster gebung und dem Ätzen der den oberen Bereich des Wolfram- und TiN-Kerns umge benden Oxidschicht;

Fig. 10 eine Querschnittsansicht des Waferbe reichs der Fig. 9 nach dem Entfernen des in Fig. 9 gezeigten Photoresist sowie nach der Aufbringung von zwei Polysili ziumschichten, zwischen denen eine di elektrische Schicht aufgebracht wird und über denen eine Nitridschicht vorgesehen wird;

Fig. 11 eine Querschnittsansicht des Waferbe reichs der Fig. 10 nach der Mustergebung des Speicherkondensators mittels Photore sist;

Fig. 12 eine Querschnittsansicht des Waferbe reichs der Fig. 11 nach einem Reaktions ionenätzvorgang des Polysiliziums, der dielektrischen 8chicht und der Nitrid schicht sowie nach der Oxidation des während des Ätzvorgangs freiliegenden Polysiliziums;

Fig. 13 eine Querschnittsansicht des Waferbe reichs der Fig. 12 nach einem Reaktions ionenätzvorgang an der oberen Nitrid schicht und nach der Aufbringung einer leitfähigen Schicht sowie nach der nicht kritischen Mustergebung der Zellen anordnung;

Fig. 14 eine Querschnittsansicht des Waferbe reichs der Fig. 13 nach einem Reaktions ionen-Metallätzschritt an der leit fähigen Schicht;

Fig. 15 eine Querschnittsansicht eines Teils des Waferbereichs der Fig. 8 nach abwechselnd aufeinanderfolgenden Niederschlägen von Wolfram und TiN;

Fig. 16 eine Querschnittsansicht des Waferbe reichs der Fig. 15 nach dem Maskieren und einem Reaktionsionenätzvorgang an den abwechselnd aufeinanderfolgenden Wolfram- und TiN-Schichten;

Fig. 17 eine Querschnittsansicht des Waferbe reichs der Fig. 16 nach dem Entfernen des in Fig. 16 gezeigten Photoresist sowie nach Ausführung eines steuerbaren isotro pen Ätzvorgangs an dem TiN;

Fig. 18 eine Querschnittsansicht des Waferbe reichs der Fig. 17 nach dem Aufbringen einer dielektrischen Schicht, einer Zel len-Polysiliziumschicht und einer Nitridschicht;

Fig. 19 eine Querschnittsansicht des Waferbe reichs der Fig. 18 nach der Mustergebung des Speicherkondensators mittels Photo resist;

Fig. 20 eine Querschnittsansicht des Waferbe reichs der Fig. 19 nach einem Reaktions ionenätzvorgang an dem Zellen-Polysili zium, der dielektrischen Schicht und der Nitridschicht und nach der Oxidation des während des Ätzvorgangs freiliegenden Polysiliziums sowie nach dem Entfernen des in Fig. 19 gezeigten Photoresist;

Fig. 21 eine Querschnittsansicht des Waferbe reichs der Fig. 20 nach einem Reaktions ionenätzvorgang an der oberen Nitrid schicht und nach dem Aufbringen einer leitfähigen Schicht sowie nach der nicht kritischen Mustergebung der Zellenanord nung; und

Fig. 22 eine Querschnittsansicht des Waferbe reichs der Fig. 21 nach einem Reaktions ionen-Metallätzvorgang an der leitfähigen Schicht.

Die Verfahrensschritte der vorliegenden Erfindung sind in den Fig. 1 bis 22 dargestellt. Dabei bezie hen sich die Fig. 1 bis 8 auf beide Ausführungsbei spiele der Erfindung. Die Fig. 9 bis 14 beziehen sich dann auf das erste Ausführungsbeispiel und die Fig. 15 bis 22 auf das zweite Ausführungsbeispiel.

Unter Bezugnahme auf Fig. 1 ist eine Querschnitts ansicht von zwei im Herstellungsverfahren befind lichen DRAM-Zellen nach einer herkömmlichen lokalen Oxidation von Silizium (die im folgenden auch als LOCOS als Abkürzung für local oxidation of silicon bezeichnet wird) oder nach einer speziellen LOCOS- Bearbeitung dargestellt, wodurch im wesentlichen planare Feldoxidbereiche 1 (gebildet unter Verwen dung eines modifizierten LOCOS-Verfahrens) sowie zukünftige aktive Bereiche 2 (bei denen es sich um die nicht durch Feldoxid bedeckten Zonen des Sub strats handelt) auf einem Siliziumsubstrat 3 gebil det werden. Vor der Bildung des Feldoxids läßt man eine dielektrische Schicht 4 aus Siliziumoxid unter Wärmeeinwirkung aufwachsen. Bei den dargestellten Zellen handelt es sich um zwei aus einer Vielzahl von Zellen, die gleichzeitig hergestellt werden und eine Speicheranordnung bilden. Nach der Bildung des Feldoxidbereichs 1 und der dielektrischen Schicht 4 werden eine erste leitfähig dotierte Polysilizium schicht 10, eine Metallsilizidschicht (WSi_x) 15, eine Oxidschicht 16 und eine dicke Nitridschicht 20 aufgebracht. Die dicke Nitridschicht 20 dient als Ätzstopp während des Ätzens des vergrabenen Kon takts des Speicherknotens, wodurch eine Selbstaus richtung ermöglicht wird. Die Schichten werden zur Bildung von Wortleitungen 21 sowie von N-Kanal- Feldeffekttransistoren 22 in ein Muster gebracht sowie geätzt. Die Polysiliziumschicht 10 bildet die Gatebereiche der FETs und ist durch die dielek trische Schicht 4 von schwach dotierten Source /Drain-Bereichen 25 isoliert. Die schwach dotierten Bereiche 25 werden durch Implantation von Phosphor erzeugt. Durch das Niederschlagen, die Verdichtung und einen Reaktionsionenätzvorgang einer Abstands schicht aus Siliziumdioxid sind Haupt-Abstandsele mente 35 gebildet worden, die versetzt zu einer Arsen-Implantation angeordnet sind, welche zur Schaffung von stark dotierten Source-/Drain-Be reichen 30 verwendet worden ist. Die Haupt-Ab standselemente 35 isolieren die Wortleitungen und die FETs gegenüber nachfolgenden Ziffernleitungs- und Kondensatorherstellungsvorgängen. Die Wort leitungen werden letztendlich mit peripheren Kon takten verbunden. Die peripheren Kontakte befinden sich an dem Ende der Anordnung und sind dazu ausge legt, eine elektrische Verbindung mit peripheren Schaltungseinrichtungen herzustellen.

Nach dem Reaktionsionenätzvorgang erfolgt eine Durchgreifverbesserungs-Implantation zum Verbessern der Durchbruchspannung von Drain zu Source, wenn V_Gate=0 Volt beträgt sowie zum Reduzieren des Leckens unter dem Schwellenwert. Das Gateoxid 4 bleibt intakt, und das Feldoxid wird nicht geätzt.

Die Bildung der FETs 22 und der Wortleitungen 21 in der vorstehend erläuterten Weise ist zwar bevor zugt, jedoch sind auch andere Herstellungsverfahren möglich und vielleicht ebenso gut durchführbar. Die nachfolgenden Schritte stellen das Verfahren gemäß dem bevorzugten Ausführungsbeispiel zum Schaffen des Speicherkondensators gemäß der vorliegenden Erfindung dar.

In Fig. 2 wird eine konforme Schicht aus undotier tem Oxid 40 in einem vollflächigen Niederschlag aufgebracht, so daß sie die Speicherknotenbereiche füllt und über den FETs 22 und den Wortleitungen 21 liegt. Das Oxid ist undotiert, um ein Herausdiffun dieren von Dotierstoff aus dem Oxid 40 zu den do tierten Bereichen des Substrats auf ein Minimum zu reduzieren. Das Oxid wird zur Schaffung einer gleichmäßigen Höhe planar ausgebildet.

In Fig. 3 wird ein Photoresist-Ziffernleitungskon takt 45 als Ätzmaske zur Schaffung einer Öffnung 50 verwendet, in der später vergrabene Ziffernlei tungen hergestellt werden. Die Nitridschichten 20 und die Haupt-Abstandselemente 35 schützen die Transistor-Polysiliziumschicht 10 gegenüber dem zur Bildung der Öffnung 50 verwendeten Reaktionsionen- Oxidätzvorgang. Der durch die Nitridschichten 20 und die Haupt-Abstandselemente 35 gebildete Schutz bewirkt eine Selbstausrichtung der Öffnung.

In Fig. 4 ist das in Fig. 3 gezeigte Photoresist entfernt worden, und über den zuvor gebildeten Strukturen erfolgt ein vollflächiger Niederschlag von Polysilizium 55, worauf wiederum ein voll flächiger Niederschlag von Verbindungsmaterial 60 aus WSi_x oder TiN erfolgt. Der als Ziffernleitung definierte Bereich wird mit Photoresist 65 mas kiert.

In Fig. 5 werden das unmaskierte Polysilizium 55 und das unmaskierte Verbindungsmaterial 60 einem Reaktionsionenätzvorgang unterzogen, um diese von über den Speicherknotenbereichen 70 sowie von über der Oberseite des Polysiliziums für die Wortlei tungen 21 zu entfernen. Das nach dem Ätzvorgang verbleibende Polysilizium 55 und Verbindungsma terial 60 bildet die Ziffernleitung 66. Das Verbin dungsmaterial 60 besitzt einen relativ niedrigen Widerstand im Vergleich zu dem Widerstand der Poly siliziumschicht 55. Der geringere Widerstand des Verbindungsmaterials 60 führt zu einer Reduzierung des Gesamtwiderstands der Ziffernleitung 66. Die Ziffernleitungen werden letztendlich mit peripheren Kontakten verbunden. Die peripheren Kontakte befin den sich an dem Ende der Anordnung und sind dazu ausgelegt, eine elektrische Verbindung mit peripheren Schaltungseinrichtungen herzustellen.

Das in Fig. 4 gezeigte Photoresist 65 wird dann entfernt. Auf der Struktur der Fig. 5 erfolgt ein vollflächiger Niederschlag einer dicken dotierten Schicht aus Borophosphosilikatglas-(BPSG-)Oxid 75. Die dicke Oxidschicht 75 wird mit der für den Wolfram- und TiN-Kern gewünschten Höhe aufgebracht. Nach der entweder mechanisch oder chemisch erfol genden planaren Ausbildung wird das dicke Oxid 75 mit einem Photoresistmuster 80 maskiert, um dadurch in den zuvor gebildeten Strukturen die zukünftigen Offnungen für zukünftige Speicherkondensatoren zu definieren. Durch das planare Ausbilden des dicken Oxids 75 werden Bitleitungsausläufer eliminiert. Das Photoresistmuster 80 kann auch als Kontakt schichtmuster für periphere Kontakte verwendet werden, wodurch eine Maske, und zwar eine Maske für vergrabene Kontakte, eliminiert wird. In diesem Fall würden die Öffnungen auch in den Randbereich der DRAM-Vorrichtung geätzt werden.

In Fig. 6 werden die Oxidschichten 40 und 75 einem Reaktionsionenätzvorgang unterzogen, um dadurch Öffnungen 81 zu bilden und die Kontaktbereiche 82 des Substrats freizulegen, wonach das in Fig. 5 gezeigte Photoresist 80 entfernt wird.

In Fig. 7 ist anschließend auf einen TiN-Nieder schlag 85 ein Wolfram-Füllniederschlag 90 ausge führt worden.

Bei TiN handelt es sich um ein Diffusionsbarrieren metall, das eine Diffusionsbarriere zwischen dem n⁺-Übergang und dem Wolfram schafft. Außerdem schafft das TiN einen niedrigen Kontaktwiderstand ohne Beschädigung des Kontaktbereichs des Sub strats. Die TiN-Schicht 85 wird zuerst niederge schlagen, da sie sich gleichmäßig verteilen und mit den zuvor hergestellten Bereichen kontaktieren läßt sowie ein gutes Kontaktmedium für die anschließende Wolfram-Füllung 90 schafft. Außerdem schafft das TiN eine elektrische Verbindung zwischen den Sub strat-Kontaktbereichen 82 und dem Wolfram. Es ist möglich, das TiN gegen andere Diffusionsbarrieren materialien mit ähnlichen Eigenschaften auszutau schen. Eine Dicke von ca. 50 nm bis 100 nm ist zur Erzielung der vorstehend beschriebenen Vorteile typischerweise ausreichend.

Wolfram ist ein äußerst leitfähiges hitzebeständi ges Metall, das hohen Temperaturen im Bereich von 600°C bis 900°C standhalten kann. Dies ist notwen dig, da nachfolgend eine Polysiliziumschicht nie dergeschlagen wird. Das Niederschlagen des Polysi liziums erfolgt typischerweise bei einer Temperatur nahe 650°C. Das Wolfram kann durch andere hitzebe ständige Metalle ersetzt werden, wie z. B. WSi_x, Titan und Titansilizid. Es ist vorstellbar, daß im Verlauf der technischen Entwicklung nach der Wolframaufbringung erfolgende Verarbeitungsschritte bei höheren oder niedrigeren Temperaturen ausge führt werden können. Die Temperatur-Parameter sind entscheidend für die Eignung des hitzebeständigen Metalls und reflektieren die derzeitige Verfahrens weise, wobei jedoch darauf hinzuweisen ist, daß sich die Temperatur-Parameter im Verlauf der technischen Entwicklung verändern können.

Das Wolfram 90 und das TiN 85 bilden einen Kern 95 und sind in Fig. 8 nach einem mechanischen Atzvor gang gezeigt, der zur Erzielung einer planaren Ausbildung des Wolframs 90, des TiN 85 und des dicken Oxids 75 durchgeführt wird. Der Kern 95 bildet den Kontaktbereich der unteren Kondensator platte, da sich dieser Bereich in Kontakt mit dem Kontaktbereich 82 des Substrats befindet. Die Ver wendung von Wolfram als unterer Kondensatorplatte führt gegenüber dem Stand der Technik zu einer geringfügigen Erhöhung der durchschnittlichen Kapazität über dem VCC-Bereich des Speicherkontakt kondensators, und zwar aufgrund des geringeren spezifischen Widerstands von Wolfram im Vergleich zu dem höheren spezifischen Widerstand eines typi schen, Polysilizium enthaltenden Speicherknotens.

Bei einem ersten Ausführungsbeispiel wird die Kapazität erhöht durch Erhöhen der Größe der Speicherknotenplatte. Zu diesem Zweck wird das dicke Oxid 75 in einen oberen Bereich des Kerns 95 umgebenden Regionen geätzt. Der Ätzschritt bildet einen tiefen Graben 100 mit einer Tiefe von ca. 0,5 µ von der Oberseite des Wolfram- und TiN-Kerns, wie dies in Fig. 9 gezeigt ist, in der ein Teil des in Fig. 8 gezeigten Waferbereichs dargestellt ist. Eine Photoresistmaske 105 schützt die nicht geätz ten Oxidbereiche. Der Oxidvorgang reicht nicht aus, um die Wortleitungen 21 und die Ziffernleitungen 66 freizulegen, und diese bleiben durch das Oxid iso liert. Diese Überdimensionierung des Speicherkno tenkontakts durch Bilden des den Kern 95 umgebenden Grabens 100 ist bei einer 4-Megabit-Speicherzellen ausbildung, bei der ein planarer Bereich von 6 bis 8 µm² ausreichend Kondensatorfläche schafft, fakul tativ. Ein auf der Oberseite des Wolfram- und TiN- Kerns planar ausgebildeter Kondensator schafft die minimale Kondensatorfläche, die für die 4-Megabit- Speicherzelle notwendig ist, und die Bildung des Grabens 100 ist dann überflüssig.

In Fig. 10 ist das in Fig. 9 gezeigte Photoresist 105 entfernt worden, und eine dünne Speicherknoten- Polysiliziumschicht 110 vollflächig über dem Oxid 75 und dem Kern 95 aufgebracht. Die Speicherknoten- Polysiliziumschicht 110 wird einer an Ort und Stelle erfolgenden Phosphor-Diffusionsdotierung unterzogen, um den spezifischen Widerstand des Polysiliziums zu reduzieren. Zu diesem Zeitpunkt umfaßt die Speicherknotenkondensatorplatte die Speicherknoten-Polysiliziumschicht 110 und den Kern 95. Nach dem Dotieren mit Phosphor wird eine dünne dielektrische Schicht 115, bei der es sich typi scher Weise um Siliziumnitrid handelt, vollflächig auf die Speicherknoten-Polysiliziumschicht aufge bracht. Andere dielektrische Materialien, wie z. B. Siliziumdioxid, sind ebensogut verwendbare Alter nativen für die dielektrische Schicht 115. Dem Siliziumnitrid-Niederschlag folgt eine Naß-Wärmebe handlung zum Oxidieren der Nitridschicht sowie zum Oxidieren des Siliziums in Nadellöchern der Nitrid schicht. Die Naß-Wärmebehandlung schafft verbesser te dielektrische Durchbrucheigenschaften des auf diese Weise gebildeten Kondensators. Es wird eine dicke Zellen-Polysiliziumschicht 120 über der dielektrischen Schicht 115 niedergeschlagen. Die dicke Zellen-Polysiliziumschicht 120 wird einer an Ort und Stelle erfolgenden Phosphor-Diffusions dotierung unterzogen, um ihren spezifischen Wider stand zu vermindern. Die Zellen-Polysiliziumschicht 120 bildet die Zellenplatte. Zum Schützen der Zel len-Polysiliziumschicht 120 während nachfolgender Oxidationsschritte des Herstellungsverfahrens wird eine dünne Schicht aus oxidationsbeständigem Sili ziumnitrid 125 vollflächig über der dicken Zellen- Polysiliziumschicht 120 aufgebracht.

Die Kondensatoren der Zellen-Polysiliziumschicht 120 werden nur innerhalb des Speicherkondensators mittels einer Photoresistmaske 130 in ein Muster gebracht, wie dies in Fig. 11 gezeigt ist.

In Fig. 12 werden die Speicherknoten-Polysilizium schicht 110, die Zellen-Polysiliziumschicht 120 sowie die Nitridschichten 115 und 125 in den unmas kierten Bereichen einem Reaktionsionenätzvorgang unterzogen, und das in Fig. 11 gezeigte Photoresist 130 wird entfernt. Danach läßt man Oxid 135 wach sen, um die Seiten der Polysiliziumschichten 110 und 120 in isolierender Weise abzudichten.

In Fig. 13 wird die in Fig. 12 gezeigte obere dünne Siliziumnitridschicht 125 in einem Reaktionsionen ätzvorgang geätzt, und es wird eine Schicht 140 aus leitfähigem Material niedergeschlagen, um eine Zellen-Polysilizium-Zwischenverbindung zu schaffen und eine Zellen-Polysiliziummaske zu eliminieren. Bei dem leitfähigen Material 140 handelt es sich vorzugsweise um ein Material, wie z. B. Aluminium, Al/Si/Cu, Wolfram oder eine andere Aluminium-/Kup ferlegierung. Diese Schicht 140 aus leitfähigem Material wird in der gesamten Schaltungsperipherie verwendet. Zum Erhalten des leitfähigen Materials auf sowie in Berührung mit der dicken Polysilizium schicht wird das leitfähige Material durch ein Photoresist 145 in einem nicht-kritischen Ausrich tungsmuster über der Zellenanordnung mit einem Photoresist 145 maskiert, um eine Verbindung mit dem gesamten Zellen-Polysilizium über dem Speicher knoten herzustellen. Da das Zellen-Polysilizium mit dem Speicherknoten-Polysiliziummuster ausgerichtet ist, wird ein Zellen-Polysilizium-Maskierschritt eliminiert.

In Fig. 14 ist das unmaskierte leitfähige Material 140 einem Reaktionsionen-Metallätzvorgang unter zogen worden, wonach die Fertigung des Speicherkon densators 150 abgeschlossen ist. Die Speicher knotenkondensatorplatten der Speicherkondensatoren 150 beinhalten den Wolfram-/Titannitrid-Kern 95 sowie die Speicherknoten-Polysiliziumschicht 110. Die Zellenplatte umfaßt die dicke Polysilizium schicht 120. Das leitfähige Material 140 schafft eine elektrische Verbindung zwischen den Zellen platten der in dem erfindungsgemäßen Verfahren hergestellten Kondensatoren 150. Die Zellenplatte und die Speicherknotenkondensatorplatte sind durch die dielektrische Schicht 115 voneinander getrennt und isoliert.

Bei einem zweiten Ausführungsbeispiel der vorlie genden Erfindung handelt es sich um einen Speicher kontaktkondensator unter Verwendung des vertikalen Bereichs des DRAM zur darin erfolgenden Herstellung eines Wolfram- und TiN-Kerns sowie unter Verwendung abwechselnd niedergeschlagener Schichten über dem Wolfram- und TiN-Kern zur Bildung in der Höhe über einandergestapelter Finger, wobei der Kern und die Finger die Speicherknoten-Kondensatorplatte bilden.

Bei dem zweiten Ausführungsbeispiel wird der Wolfram- und TiN-Kern nach den unter Bezugnahme auf die Fig. 1 bis 8 beschriebenen Verfahrensschritten hergestellt. Fig. 15 zeigt einen Teil der Fig. 8, nachdem Schichten aus Wolfram 200 und TiN 205 ab wechselnd über den planar ausgebildeten Oberflächen des Oxids 75, des Wolframs 90 und des TiN 85 niedergeschlagen worden sind.

Wie unter Bezugnahme auf Fig. 16 zu sehen ist, definiert die Photoresistmaske 210 einen oberen oder zweiten Bereich der zukünftigen Speicher knotenkondensatorplatte. Die abwechselnd aufeinan der folgenden Schichten aus Wolfram 200 und TiN 205 werden isotrop geätzt.

In Fig. 17 sind die abwechselnd aufeinanderfolgen den Schichten nach dem Entfernen der in Fig. 16 gezeigten Photoresistmaske 210 und nach einem iso tropen Ätzvorgang an dem TiN 205 gezeigt. Das TiN 205 wird in steuerbarer Weise geätzt, und zwar unter Verwendung eines sogenannten "Piranha"-Ätz vorgangs (der entweder naß oder mittels Dampf er folgt), in einer derartigen Weise, daß ein Mittel bereich des TiN 205 nach dem Ätzvorgang übrig bleibt. Unter einem "Piranha"-Ätzvorgang versteht man ein Ätzverfahren, bei dem es sich bei der Ätz lösung um eine Lösung aus Wasserstoffperoxid plus Schwefelsäure handelt. Jegliche bereits hergestell ten peripheren Kontakte müssen während des Piranha- Ätzvorgangs durch eine Maske geschützt werden. Der anfangs ausgebildete Wolfram- und TiN-Kern 95 und die abwechselnd aufeinander folgenden Wolfram schichten 200 und TiN-Schichten 205, die nach dem Ätzvorgang übrigbleiben, bilden die Speicherknoten kondensatorplatte.

In Fig. 18 wird eine dünne Polysiliziumschicht 220, deren Dicke typischerweise 5 nm beträgt, über allen freiliegenden Flächen aufgebracht. Die Polysili ziumschicht 220 bildet eine Siliziumoberfläche für einen anschließend erfolgenden Niederschlag eines Dielektrikums. Eine dünne dielektrische Schicht 225, bei der es sich um Siliziumnitrid handelt, wird in einem vollflächigen Niederschlag auf dem Polysilizium 220 aufgebracht. Die dielektrische Schicht besitzt typischerweise eine Dicke von 10 nm. Anschließend an den Siliziumnitrid-Nieder schlag kann eine fakultative Naß-Wärmebehandlung erfolgen, um das Silizium in Nadellöchern des Nitrids zu oxidieren. Der Naß-Wärmebehandlungsvor gang verbessert die dielektrischen Durchbruchei genschaften des auf diese Weise gebildeten Kon densators. Es wird eine dicke Zellen-Polysilizium schicht 230 derart niedergeschlagen, daß sie über der dielektrischen Schicht liegt und die nach dem TiN-Ätzvorgang und dem anschließenden Niederschlag des Dielektrikums verbleibenden Hohlräume voll ständig ausfüllt. Die dicke Zellen-Polysilizium schicht 230 wird zur Reduzierung ihres spezifischen Widerstands einer an Ort und Stelle erfolgenden Phosphor-Diffusionsdotierungimplantation unter zogen. Die Zellenplatte wird durch die Zellen-Poly siliziumschicht gebildet. Zum Schützen der dicken Zellen-Polysiliziumschicht 230 während nachfol gender Oxidationsschritte des Herstellungsvorgangs wird eine dünne Schicht aus oxidationsbeständigem Siliziumnitrid 235 vollflächig über der dicken Zellen-Polysiliziumschicht 230 niedergeschlagen.

Die Speicherkondensatoren werden mittels einer Photoresistmaske 250 in ein Muster gebracht, wie dies in Fig. 19 gezeigt.

In Fig. 20 werden die Polysiliziumschicht 220, die dielektrische Schicht 225, die Zellen-Polysilizium schicht 230 und die Nitridschicht 235 in den un maskierten Bereichen einem Reaktionsionenätzvorgang unterzogen, und die in Fig. 19 gezeigte Photo resistmaske 250 wird entfernt.

In Fig. 21 wird die in Fig. 19 gezeigte Nitrid schicht 235 einem Reaktionsionenätzvorgang unterzo gen, und es wird eine Schicht 260 aus leitfähigem Material niedergeschlagen, das als Zellenpolysili zium-Zwischenverbindung wirkt und eine Zellen-Poly siliziummaske eliminiert. Bei dem leitfähigen Material 260 handelt es sich vorzugsweise um Metall wie z. B. Aluminium, Al/Si/Cu, Wolfram oder um eine Aluminium-/Kupferlegierung. Diese Schicht 260 aus leitfähigem Material wird typischerweise für die gesamte Schaltungsperipherie verwendet. Zum Erhal ten des leitfähigen Materials auf sowie in Berüh rung mit Bereichen der Zellen-Polysiliziumschicht 220 wird das letifähige Material 260 durch ein Photoresist 270 in einem nicht-kritischen Ausrich tungsmuster über der Zellenanordnung maskiert, um eine Verbindung mit dem gesamten Zellen-Polysili zium über dem Speicherknoten herzustellen. Da das Zellen-Polysilizium mit dem Speicherknoten-Poly silizium ausgerichtet ist, wird ein Polysilizium- Maskierschritt eliminiert.

In Fig. 22 ist das unmaskierte leitfähige Material 260 einem Reaktionsionen-Metallätzvorgang unterzo gen worden, das in Fig. 21 gezeigte Photoresist 270 ist entfernt worden, und die Herstellung des Spei cherknotenkondensators 300 ist damit abgeschlossen. Der auf diese Weise gebildete Speicherknotenkonden sator besitzt eine Speicherknotenkondensatorplatte, die den Wolfram- und TiN-Kern 95 umfaßt, sowie einen oberen Bereich aus in der Höhe übereinander gestapelten Fingern, die das Wolfram 200 und das TiN 205 umfassen. Die Zellenplatte des Speicherkno tenkondensators wird durch das Zellen-Polysilizium 230 gebildet.

Die vorliegende Erfindung gestattet die Verwendung des vertikalen Bereichs einer DRAM-Vorrichtung als Speicherzelle, wodurch der vorhandene Platz der Halbleiterplatte in horizontaler Richtung auf ein Maximum gebracht wird und die Stapelkondensatorhöhe vor der Herstellung von Kontakten reduziert wird. Bei dem ersten Ausführungsbeispiel verlängert die untere Polysiliziumschicht die untere Kondensator platte, wodurch die Kondensatorfläche und die Kapazität gesteigert werden. Der in einem Reak tionsionenätzverfahren durchgeführte Speicherkno ten-Polysiliziumätzvorgang führt zu einer Maximie rung der Zellengröße gegenüber der bei Verwendung eines Polysilizium-Naßätzvorgangs erzielbaren Zel lengröße. Der Speicherknotenkontakt und das Spei cherknoten-Polysilizium sind selbstausgerichtet. Gegenüber früheren Verfahren wird ein Maskier schritt eliminiert, da keine Zellen-Polysilizium maskierung erfolgt.

Bei dem zweiten Ausführungsbeispiel vergrößern die in der Höhe übereinandergestapelten Finger die Kondensatorfläche und somit die Kapazität. Selbst verständlich hängt die Anzahl der gebildeten Finger von der Anzahl der abwechselnd aufeinander folgen den niedergeschlagenen Schichten ab, wobei die Kapazität mit zunehmender Anzahl von Fingern steigt. Die Finger sind vertikal übereinanderge stapelt, wodurch der Platz auf einer Halbleiter platte in horizontaler Richtung auf ein Maximum gebracht wird.

Die Erhöhung der Kapazität wird somit unter Verwen dung einer minimalen Anzahl von Maskierschritten sowie eines minimalen Oberflächenbereichs der DRAM- Vorrichtung bewerkstelligt.

Das erfindungsgemäße Verfahren erleichtert auch die effektive Verwendung einer Konfiguration mit ver grabenen Ziffernleitungen. Es sind keine Ziffern leitungsausläufer vorhanden, wodurch die Ausbeute gesteigert wird.

Obwohl in der vorstehend beschriebenen Weise die bevorzugten Ausführungsbeispiele der Erfindung für 4-Megabit-, 16-Megabit-, 64-Megabit- und 256-Mega bit-DRAM-Zellen verwendbar sind, ist das erfin dungsgemäße Verfahren nicht auf diese Anwendungen beschränkt.

Bei der Herstellung der Kondensatoren gemäß den bevorzugten Ausführungsbeispielen wird zwar poly kristallines Silizium verwendet, jedoch versteht es sich, daß auch amorphes und monokristallines Sili zium verwendet werden können.

Claims

1. Verfahren zum Bilden wenigstens eines Konden sators auf einem Halbleitersubstrat, gekennzeichnet durch folgende Schritte:

a) Bilden einer dielektrischen Isolier- Zwischenschicht (40, 75) in wenigstens über dem Substrat (3) liegender Weise;
b) Ätzen einer ersten Öffnung (81) in die Zwischenschicht (40, 75) zum Freilegen eines Kontaktbereichs (82) des Substrats (3);
c) Niederschlagen einer Schicht aus Barrieren material (85) in über der Zwischenschicht (40, 75) und dem Kontaktbereich (82) liegender Weise;
d) Niederschlagen eines hitzebeständigen Metalls (90) in über dem Barrierenmaterial (85) lie gender und die erste Öffnung (81) ausfüllender Weise;
e) Entfernen eines oberen Bereichs des hitzebe ständigen Metalls (90) und eines oberen Be reichs des Barrierenmaterials (85) zur Frei legung der Zwischenschicht (75) und zur Bildung eines ersten Bereichs (95) einer Speicherknotenkondensatorplatte, die das nach dem Entfernen verbliebene hitzebeständige Metall (90) und das verbliebene Barrieren material (85) umfaßt;
f) Erzeugen einer zweiten Öffnung (100) angren zend an den ersten Bereich (95) der Speicher knotenkondensatorplatte in der Zwischen schicht;
g) Niederschlagen eines elektrisch leitfähigen Materials (110) in der zweiten Öffnung (100) in über dem ersten Bereich (95) liegender Weise, wobei das elektrisch leitfähige Ma terial (110) einen zweiten Bereich der Spei cherknotenkondensatorplatte bildet;
h) Niederschlagen einer dielektrischen Schicht (115) in über der Speicherknotenkondensator platte liegender Weise; und
i) Niederschlagen einer kapazitiven Schicht (120) in über der dielektrischen Schicht liegender Weise, wobei die kapazitive Schicht (120) eine Zellenkondensatorplatte bildet und die dielek trische Schicht (115) zum Isolieren der kapa zitiven Schicht (120) gegenüber der Speicher knotenkondensatorplatte ausgelegt ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Erzeugen der zwei ten Öffnung (100) angrenzend an den ersten Bereich (95) weiterhin folgende Schritte umfaßt:

a) Maskieren der Zwischenschicht mittels Photo resist (105), wobei beim Maskieren an den ersten Bereich (95) angrenzende Zonen maskiert werden; und
b) Ätzen der Zwischenschicht (75) angrenzend an den ersten Bereich zum Freilegen von Seiten wänden eines oberen Abschnitts des ersten Bereichs (95).

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine ausreichende Menge von Barrierenmaterial (85) niedergeschlagen wird, so daß eine Substratschädigung während des Nieder schlagens des hitzebeständigen Metalls (90) auf ein Minimum reduziert ist, wobei das Barrierenma terial (85) Dioden-Kriechverluste auf ein Minimum reduziert und das Barrierenmaterial (85) gegenüber dem Kontaktbereich (82) einen niedrigen Kontakt widerstand aufweist.

4. Verfahren nach einem der Ansprüche 1 bis 3, gekennzeichnet durch folgende weitere Schritte:

a) planares Ausbilden der Zwischenschicht (75) vor dem Ätzen der ersten Öffnung (81);
b) Definieren der ersten Öffnung (81) in der Zwischenschicht unter Verwendung eines Kon takt-Photoresistmusters (80) vor dem Ätzen der ersten Öffnung (81) in der Zwischenschicht (40, 75), wobei das Kontakt-Photoresistmuster (80) auch zur Mustergebung peripherer Kon takte verwendet wird;
c) Entfernen des Kontakt-Photoresistmusters (80) anschließend an das Ätzen der ersten Öffnung (81); und
d) Schützen der peripheren Kontakte während des Atzens des Diffusionsbarrierenmaterials (85).

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß anschließend an das Niederschlagen der dielektrischen Schicht (115) eine Wärmebehandlung durchgeführt wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Bilden der Zwi schenschicht (40, 75) weiterhin das Niederschlagen einer ersten Oxidschicht (40) sowie das Nieder schlagen einer zweiten Oxidschicht (75) in über der ersten Oxidschicht (40) liegender Weise umfaßt.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß das Niederschlagen des elektrisch leitfähigen Materials (110) das Füllen der zweiten Öffnung (100) in der Zwischenschicht (75) mit dem elektrisch leitfähigen Material (110) umfaßt.

8. Verfahren zum Bilden einer Mehrzahl von Kon densatoren auf einem Halbleitersubstrat, gekenn zeichnet durch folgende Schritte:

a) Niederschlagen einer Isolier-Zwischenschicht (40, 75) in wenigstens über dem Substrat (3) liegender Weise;
b) Maskieren der Zwischenschicht (75) mit einem Kontakt-Photoresistmuster (80), wobei beim Maskieren selbstausgerichtete Zonen (70) defi niert werden, in denen die mehreren Kondensa toren auszubilden sind, und wobei das Kontakt- Photoresistmuster (80) auch zur Mustergebung von peripheren Kontakten verwendet wird;
c) Ätzen der Zwischenschicht (40, 75) zur Bildung erster Öffnungen (81) in der Zwischenschicht (40, 75) zum Freilegen von Kontaktbereichen (82) des Substrats (3);
d) Entfernen des Kontakt-Photoresistmusters (80);
e) Niederschlagen einer Schicht aus Diffusions barrierenmaterial (85) in über der Zwischen schicht (40, 75) und den Kontaktbereichen (82) liegender Weise, wobei das Niederschlagen in einer ausreichenden Menge erfolgt, so daß eine Substratschädigung auf ein Minimum redu ziert ist;
f) Niederschlagen eines hitzebeständigen Metalls (90) in über der Schicht aus Diffusionsbar rierenmaterial (85) liegender Weise sowie zum Füllen der ersten Öffnungen (81);
g) Entfernen von Bereichen der Schicht aus Dif fusionsbarrierenmaterial (85) und des hitzebe ständigen Metalls (90) zum Freilegen der Zwischenschicht (75), wobei durch das Entfer nen eine Mehrzahl von Kernen (95) gebildet werden, deren jeder die nach dem Entfernen verbliebene Schicht aus Diffusionsbarrieren material (85) sowie das verbliebene hitzebe ständige Metall (90) umfaßt;
h) Maskieren der Zwischenschicht (75) mit Photo resist (105), wobei durch das Maskieren weite re Ätzzonen angrenzend an die Mehrzahl von Kernen (95) definiert werden;
i) Ätzen der Zwischenschicht (75) zum Freilegen eines oberen Bereichs einer Seitenwand eines jeden Kerns (95);
j) Entfernen des Photoresist (105);
k) Niederschlagen einer elektrisch leitfähigen Schicht (110) in über den während des Ätzvor gangs freigelegten Seitenwänden, Kernen (95) und der Zwischenschicht liegender Weise;
l) Niederschlagen einer dielektrischen Schicht (115) in über der elektrisch leitfähigen Schicht (110) liegender Weise;
m) Durchführen einer Naß-Wärmebehandlung zum Oxidieren der dielektrischen Schicht (115);
n) Niederschlagen einer kapazitiven Schicht (120) in über der dielektrischen Schicht (115) liegender Weise;
o) individuelle Ausbildung eines jeden der mehreren Kondensatoren.

9. Verfahren nach Anspruch 8, dadurch gekenn zeichnet, daß die individuelle Ausbildung folgende Schritte umfaßt:

a) Niederschlagen einer Schutzschicht (125) in über der kapazitiven Schicht (120) liegender Weise;
b) Definieren einer Mehrzahl von Kondensatorbe reichen mittels eines Kondensatorbereich- Photoresistmusters (130), das die Konsator bereiche während eines anschließenden Ätzvor gangs schützt;
c) Ätzen der Schutzschicht (125) der kapazitiven Schicht (120), der dielektrischen Schicht (115) und der elektrisch leitfähigen Schicht (110) unter Bildung einer Mehrzahl von Konden satoren durch Definieren eines Speicherknoten bereichs eines jeden Kondensators, wobei jeder Speicherknotenbereich je einen Kern (95) und eine an den Kern (95) angrenzende, entspre chende elektrisch leitfähige Schicht (110) umfaßt, wobei die kapazitive Schicht (120) eine Zellenkondensatorplatte für jeden der Speicherknotenbereiche bildet und die kapazi tive Schicht (120) sowie die elektrisch leitfähige Schicht (110) freiliegende Seiten (135) aufweisen;
d) Entfernen des Kondensatorbereich-Photoresist musters (130);
e) Oxidieren der freiliegenden Seiten (135), wobei das Oxidieren die freiliegenden Seiten (135) elektrisch isoliert und die Schutz schicht (125) einen oberen Bereich der kapazi tiven Schicht (120) vor dem Oxidieren schützt; und
f) Entfernen der Schutzschicht (125).

10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß die individuelle Aus bildung weiterhin folgende Schritte umfaßt:

a) Niederschlagen eines Zwischenverbindungsma terials (140) in über der kapazitiven Schicht (120) liegender und mit dieser in elektrischer Verbindung stehender Weise;
b) Definieren von Zwischenverbindungsleitungen mittels eines Zwischenverbindungs-Photoresist musters (145), wobei die Zwischenverbindungs leitungen zur Schaffung einer elektrischen Verbindung zu den mehreren Kondensatoren hin und von diesen weg vorgesehen werden;
c) Ätzen des Zwischenverbindungsmaterials (140) zur Bildung der Zwischenverbindungsleitungen und;
d) Entfernen des Zwischenverbindungs-Photoresist musters (145).