DE4137669A1 - Dram-speicheranordnung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf Halblei­ terschaltungs-Speichervorrichtungen und insbesonde­ re auf den Aufbau von in hochdichten DRAM-Anordnun­ gen (Dynamic Random Access Memory-Anordnungen) eingesetzten 3-dimensionalen gestapelten Zellen­ kondensatoren.

Bei dynamischen Halbleiter-Speichervorrichtungen ist es wesentlich, daß die Zellenplatten der Speicherknotenkondensatoren trotz parasitärer Ka­ pazitäten und trotz Rauschens, welche während des Betriebs der Schaltung auftreten können, groß genug sind, um eine adäquate Ladung oder Kapazität beizu­ behalten. Wie es bei den meisten integrierten Halbleiterschaltungen der Fall ist, wird die Schal­ tungsdichte mit einer ziemlich konstanten Rate weiter erhöht. Das Problem der Aufrechterhaltung der Speicherknotenkapazität ist besonders bedeut­ sam, wenn die Dichte von DRAM-Anordnungen für zu­ künftige Generationen von Speichervorrichtungen weiter erhöht wird.

Die Fähigkeit, Speicherzellen dicht zu packen und dabei die benötigten Speicherfähigkeiten aufrecht­ zuerhalten, ist eine kritische Anforderung an Halbleiter-Herstellungs-Technologien, wenn zukünf­ tige Generationen erweiterter Speichervorrichtungen erfolgreich hergestellt werden sollen.

Ein Verfahren zum Aufrechterhalten als auch zum Erhöhen der Speicherknotengröße in dichtgepackten Speichervorrichtungen besteht in der Verwendung des "Stapelspeicherzellen"-Aufbaus. Bei dieser Techno­ logie werden zwei Schichten eines leitfähigen Ma­ terials, wie z. B. polykristallines Silizium (im folgenden "Polysilizium" genannt), über eine Zugriffsvorrichtung auf einem Silizium-Wafer aufge­ bracht, wobei dielektrische Schichten sandwichartig zwischen den Polysiliziumschichten angeordnet wer­ den. Eine auf diese Art und Weise konstruierte Zelle ist als Stapelkondensatorzelle (STC) bekannt. Eine derartige Zelle nutzt den Raum über der Zu­ griffsvorrichtung für Kondensatorplatten, weist eine geringe Soft-Error-Date (SER) auf und kann in Verbindung mit zwischen den Platten vorgesehenen isloierenden Schichten hoher Dielektrizitätskon­ stante eingesetzt werden.

Es ist jedoch schwierig, ausreichende Speicher­ kapazität mit einem herkömmlichen STC-Kondensator zu erreichen, da der Speicherelektrodenbereich auf die Grenzen seines eigenen Zellenbereichs beschränkt ist. Auch wird das Aufrechterhalten einer hohen dielektrischen Durchschlagfestigkeit zwischen Polysiliziumschichten in dem STC-Kondensa­ tor zu einem großen Problem, sobald die Dicke des Isolators zweckmäßig dimensioniert ist.

Ein unter dem Titel "3-DIMENSIONAL STACKED CAPACITOR CELL FOR 16M AND 64M DRAMS" von T. Ema, S. Kawanago, T. Nishi, A. Yoshida, H. Nishibe, T. Yabu, Y. Kodama, T. Nakano und M. Taguchi vefaßter Artikel (IDEM, Dig. Tech. Papers, S. 592-595, 1988), welcher hierin durch Bezugnahme aufgenommen wird, diskutiert eine 3-dimensionale Stapel­ kondensator-Flossenstruktur.

Die Flossenstruktur und ihre Entwicklung sind in Fig. 1 auf S. 593 des genannten Artikels darge­ stellt. Der Speicherknoten wird durch zwei als Flossen bezeichnete Polysiliziumschichten mit Lüc­ ken zwischen den Flossen gebildet (die Anzahl der Flossen kann erhöht werden, ist jedoch durch die verwendeten Gestaltungsregeln begrenzt). Eine die­ lektrische Kondensatorschicht umgibt die gesamte Oberfläche der Polysiliziumflossen (die für eine Kondensator-Zellenplatte verwendet werden), die die Flossen bedeckt und die Lücken füllt. Diese Ausbil­ dung kann unter Verwendung derzeitiger Verfahren hergestellt werden und erhöht die Speicherkapazi­ tät, ist jedoch nicht für eine DRAM-Zelle geeignet, die nach den Regeln aufgebaut ist, die für ein Design im tiefen Submikrometer-Bereich (wie z. B. 0,2 µm) gelten, da die Gesamtdicke der mehreren, die Zellenplatte bildenden Flossen viel größer als die minimale Merkmalsgröße ist. Der zur Realisie­ rung der Flossenstruktur erforderliche Prozeßablauf macht außerdem eine exakte Ausrichtung zwischen zwei benachbarten Wortleitungen und Bitstellen­ leitungen bzw. Ziffernleitungen erforderlich. Diese Ausrichtung, zusammen mit dem Erfordernis, daß das Speicherknoten-Polysilizium den Speicherknoten- Kontakt überlappt, führt zu einem größeren Zellen­ bereich, der nicht für die bereits erwähnten Regeln für ein 0,2 µm-Design geeignet ist.

Auch in dem von S. Inoue, K. Hieda, A. Nitayama, F. Horiguchi und F. Masuoka verfaßten Artikel "A SPREAD STACKED CAPACITOR (SSC) CELL FOR 64MBIT DRAMS" (IDEM, Dig. Tech. Papers, S. 31-34, 1989), welches durch Bezugnahme hierin aufgenommen wird, wird eine Speicherelektrode einer ersten Speicher­ zelle diskutiert, die bis in den Bereich der be­ nachbarten zweiten Speicherzelle ausgedehnt ist.

Der Herstellungsprozeß für SSC-Zellen (s. Fig. 2 auf S. 32) beginnt damit, daß eine Speicherelektro­ de über den Ziffernleitungen aufgebracht wird, welche von der ersten Speicherzelle bis zu den ihr benachbarten Speicherzellen ausgedehnt ist und umgekehrt. Dies führt zu einer Stapelkondensator- Anordnung, bei der jede Speicherelektrode zwei Speicherzellenbereiche belegen kann und somit die Speicherkapazität einer Speicherzelle nahezu ver­ doppelt wird.

Der SSC-Prozeß ist jedoch kompliziert, fügt minde­ stens zwei Masken zu dem Standardprozeß hinzu und kann nicht mit selbstausgerichteten Kontakten aus­ geführt werden.

Die vorliegende Erfindung entwickelt einen bestehenden Herstellungsprozeß für Stapel­ kondensatoren weiter, um durch Nutzung selbst­ ausgerichteter Kontakte ohne zusätzliche photo­ lithographische Schritte eine 3-dimensionale Stapelkondensatorzelle zu bilden.

Die Erfindung ist darauf gerichtet, die Speicher­ zellen-Oberflächenausdehnung in einem Herstellungs­ verfahren für hochdichte/großvolumige DRAM zu maximieren. Ein bestehendes Herstellungsverfahren für Stapelkondensatoren wird modifiziert, um einen als Speicherzelle bestimmten 3-dimensionalen Stapelkondensator mit umlaufender Wand (SSWC) zu bilden.

Nach Vorbereitung eines Silizium-Wafers unter Ver­ wendung herkömmlicher Verfahrensschritte bringt die vorliegende Erfindung einen Stapelkondensator mit umlaufender Wand (SSWC) hervor durch Bilden einer V-förmigen Polysilizium-Struktur mit verlängerten Polysilizium-Abstandswänden, die sich der durch drei benachbarte Wortleitungen, die senkrecht zu zwei benachbarten Ziffernleitungen verlaufen, ge­ bildeten Topologie anpassen, woraus sich ein ver­ größerter Kondensatorplatten-Oberflächenbereich für jede Speicherzelle ergibt. Eine derartige Konstruk­ tion besitzt das Potential, die Kapazität einer herkömmlichen STC-Zelle je nach Höhe der Abstands­ wand um 50% oder mehr zu erhöhen.

Die Erfindung ermöglicht die Aufrechterhaltung der benachbarten Kapazität innerhalb einer DRAM-Zelle bei dramatisch reduzierten Geometrien.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:

Fig. 1 eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen, Wortleitungen, aktiven Bereichen und Speicherkondensatoren;

Fig. 2 eine Querschnittsansicht entlang der unterbrochenen Linie A-A in Fig. 1;

Fig. 3 eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen, Speicherknotenkontakten und Speicherkon­ densatoren;

Fig. 4 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Wafers entlang der unterbrochenen Linie B-B in Fig. 3 nach dem Niederschlag und dem Atzen von vertikalen dielektrischen Abstandshaltern für die Ziffernleitungen;

Fig. 5 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils von Fig. 4 nach dem Niederschlag eines kon­ formen Dielektrikums, gefolgt von Photo­ resist- und Ätzschritten an einem vergra­ benen Kontakt;

Fig. 6 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils von Fig. 5 nach Entfernen des Photoresist und Aufbringen eines Abdeckniederschlags aus konformem Polysilizium, Dotieren des Polysiliziums und Aufbringen eines Abdeckniederschlags aus Nitrid;

Fig. 7 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils von Fig. 6 nach der Mustergebung eines Poly­ silizium-Speicherknotens;

Fig. 8a eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils von Fig. 7 nach dem Aufbringen und Trocken­ ätzen von konformem Polysilizium;

Fig. 8b eine Ansicht zur Erläuterung der Ergeb­ nisse der in Fig. 8a ausgeführten Verfah­ rensschritte, und zwar anhand einer Querschnittsansicht entlang der Linie C- C der Fi.g 3;

Fig. 9a und 9b Querschnittsansichten des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 8a und 8b nach einem Speicherknoten- Maskierschritt; und

Fig. 10 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 9a nach einem Polysilizium-Schwel­ len-Trockenätzschritt, Entfernen des Photoresist, einem Oxid-Naßätzschritt sowie Abdeckniederschlägen von konformem Nitrid und Polysilizium.

Die Erfindung ist darauf gerichtet, den Speicher­ zellen-Oberflächenbereich in einem Herstellungsver­ fahren zur Herstellung von hochdichten/großvolumi­ gen DRAMs zu maximieren, und zwar in einer Abfolge, wie sie in den Fig. 1 bis 10 dargestellt ist.

Ein Silizium-Wafer wird unter Verwendung herkömm­ licher Herstellungsschritte bis zu dem Punkt des Festlegens einer Zellenanordnung vorbereitet. Daran schließt sich die Kondensatorherstellung wie folgt an:

Der Kondensator jeder Zelle stellt eine Verbindung mit einem vergrabenen bzw. verborgenen Kontakt innerhalb der Zelle her, während sich der Kondensa­ tor bis zu dem aktiven Bereich einer benachbarten Zelle erstreckt. Alle aktiven Bereiche innerhalb der Anordnung sind durch eine dickes Feld-Oxid von­ einander getrennt und in ineinandergreifenden Spalten und nicht-ineinandergreifenden Reihen ange­ ordnet. Die aktiven Bereiche werden zur Bildung aktiver MOS-Transistoren benutzt, die abhängig von dem beabsichtigten Gebrauch als NMOS- oder PMOS- Typ-FETs dotiert werden können.

Fig. 1 zeigt eine Draufsicht auf eine fertige Mehrschichten-Speicheranordnung mit den Hauptauf­ baublöcken, die Ziffernleitungen 47, Wortleitungen 28, aktive Bereiche 21 sowie eine SSWC-Speicher­ knotenplatte 101 beinhalten. Die aktiven Bereiche 21 sind in einer derartigen Weise implantiert wor­ den, daß einander benachbarte aktive Bereiche je­ weils in Reihenrichtung (definiert durch die paral­ lelen Wortleitungen 28) ineinandergreifen und so parallele ineinandergreifende Reihen aktiver Be­ reiche 21 gebildet werden. In der Spaltenrichtung (definiert durch die parallelen Ziffernleitungen 47) verlaufen einander benachbarte aktive Bereiche 21 jeweils Ende an Ende und bilden dadurch nicht­ ineinandergreifende Spalten aktiver Bereiche 21. Die Stapelkondensator-Struktur der bevorzugten Ausführungsform (der SSWC) ist sowohl mit den Wortleitungen 28 als auch mit den Ziffernleitungen 47 selbstausgerichtet.

Wie in Fig. 2 gezeigt ist, sind zuvor mit Silicid 23 und Dielektrikum 24 (entweder Oxid oder Nitrid) bedeckte und ferner von nachfolgenden leitfähigen Schichten durch dielektrische Abstandshalter 26 (entweder Oxid oder Nitrid) getrennte parallele Polysilizium-Wortleitungen 28 über einer dünnen Schicht aus Gate-Oxid 25 oder einer dicken Schicht aus Feld-Oxid 27 niedergeschlagen worden. Die ak­ tiven Bereiche 21 sind in herkömmlichen Verfah­ rensschritten zweckmäßig zu einem gewünschten Leitfähigkeitstyp dotiert worden, und zwar mit Dotierstoff, der in die Hauptmasse des Silizium- Wafers 20 eindringt. Der Wafer ist nun für die Bildung der Ziffernleitungen bereit, die recht­ winklig zu den Wortleitungen 28 über deren Ober­ seite verlaufen.

Fig. 3 zeigt eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers, und zwar unter Darstellung von Ziffernleitungen 47, Speich­ erknoten-Kontakten 57, aktiven Bereichen 21 sowie Speicherkondensatoren 101.

Wie in Fig. 4 gezeigt ist, wird eine Oxidschicht 41 über der gesamten Oberfläche der Waferanordnung niedergeschlagen, gefolgt durch eine Mustergebung und Ätzung der verdeckten Ziffernleitungs-Kontakte. Danach erfolgt eine Abdeckabscheidung von Poly­ silizium 42, Silicid 43 bzw. Dielektrikum 44. Bei dem Dielektrikum 44 kann es sich entweder um Nitrid oder Oxid handeln, und es wird durch chemische Ab­ scheidung aus Dampf (CVD) abgeschieden, wobei dies wegen seiner hervorragenden Konformität bevorzugt wird. Die Schichten aus Polysilizium 42, Silicid 43 und Dielektrikum 44 werden in Muster gebracht und geätzt, wobei das zuvor leitfähig dotierte Poly­ silizium 42 und in Verbindung mit diesem das Sili­ cid 43 als mit einer dielektrischen Schicht 44 bedeckte parallele Ziffernleitungen 47 dienen. Die Ziffernleitungen 47 verlaufen senkrecht zu den in Fig. 2 gezeigten Wortleitungen 28 und sind der Waferoberfläche angepaßt, woraus eine wellenform­ ähnliche Topologie resultiert, die sowohl in Zif­ fernleitungsrichtung als auch in Wortleitungsrich­ tung verläuft. Ein zweites Dielektrikum 45, wie z. B. Nitrid oder Oxid, wird nun niedergeschlagen, gefolgt von einem anisotropen Ätzvorgang, um verti­ kale dielektrische Abstandshalter 45 zu bilden.

Wie in Fig. 5 gezeigt ist, werden die Ziffern­ leitungen 47 und ihre nachfolgenden Trennschichten dann bis zu einer bevorzugten Dicke von 50 bis 200 nm vorzugsweise durch Abscheidung aus Dampf (CVD) mit einem Dielektrikum 46 bedeckt, bei dem es sich ebenfalls um Oxid oder Nitrid handelt. Danach wird ein durch die Anwesenheit der Abstandshalter 45 zu den Ziffernleitungen 47 selbstausgerichteter vergrabener bzw. verdeckter Kontakt 57 durch Bedecken aller Bereiche außer des Kontaktes 57 mit Photoresist 51 gebildet. Nach Anwendung einer geeigneten Photomaske erzeugt ein für die ver­ deckten Kontakte ausgeführter anisotroper Ätz­ vorgang auf dem exponierten Dielektrikum zusätz­ liche Abstandshalter 52 und erzeugt eine Öffnung zum Festlegen des Kontakts 57.

Bis zu diesem Punkt ist der Verfahrensablauf demje­ nigen einer Anordnung mit herkömmlichen Stapel­ kondensatorzellen gefolgt. Von nun an ist der Herstellungsvorgang neuartig für eine Anordnung mit Speicherkondensatoren vom SSWC-Typ.

Wie in Fig. 6 gezeigt ist, ist das Photoresist 51 der Fig. 5 entfernt worden und ist eine konforme Polysiliziumschicht 61 vorzugsweise durch Niedrig­ temperatur-Abscheidung über die gesamte Waferanord­ nungsoberfläche niedergeschlagen worden und mit dem aktiven Bereich 21 über den verdeckten Kontakt 57 gekoppelt. Die Verwendung einer Niedrigtemperatur- Abscheidung bewirkt, daß die Polysiliziumschicht 61 eine zerklüftete texturierte Oberfläche aufweist, die potentiell den Oberflächenbereich der Poly­ siliziumschicht 61 verdoppelt. Nach dem Abscheiden der Polysiliziumschicht 61 erfolgt die Abscheidung einer konformen Schicht eines Dielektrikums 62 (wie z. B. Oxid oder Nitrid), wobei dies ebenfalls vor­ zugsweise im CVD-Verfahren erfolgt.

Wie in Fig. 7 gezeigt ist, werden die Polysilizium­ schicht 61 und die Oxidschicht 62 in ein derartiges Muster gebracht, daß sie als Teil einer Speicher­ knoten-Platte des SSWC-Speicherkondensators dienen. Die Polysiliziumplatte 61 erstreckt sich über eine benachbarte Polysilizium-Wortleitung (die Wortlei­ tung ist nicht gezeigt, da sie parallel zu der Querschnittsansicht der Fig. 7 verläuft) und reicht bis zur nächsten benachbarten Wortleitung. Die Platte 61 ist den beiden senkrechten, wellenform­ ähnlichen Topologien (erzeugt nach der Bildung der Ziffernleitungen) angepaßt, die sowohl in Richtung der Wortleitungen als auch in Richtung der Ziffern­ leitungen verlaufen.

Wie in den Fig. 8a und 8b zu sehen ist, wird eine Polysiliziumschicht aufgebracht, die dann unter Verwendung eines Polysilizium-Trockenätzverfahrens anisotrop geätzt wird, um die in Fig. 8a gezeigten Polysilizium-Abstandswände 81 und die in Fig. 8b gezeigten Polysilizium-Schwellen 82 zu bilden. Die Abstandswände 81 haften an der Polysiliziumplatte 61 an, wodurch die Polysiliziumplatte 61 in im wesentlichen vertikaler Richtung verlängert wird. Zusätzlich dazu stehen beide Seiten der Abstands­ wände 81 zur Erzielung von Kapazität zur Verfügung. Nach der Ätzung der Polysilizium-Abstandwände 81 ist ein weiterer photolithographischer Schritt zum Entfernen der Schwellen 82 erforderlich, um ein Kurzschließen zwischen einander benachbarten Speicherknoten zu verhindern.

Wie in den Fig. 9a und 9b gezeigt ist, wird ein Photoresist 91 aufgebracht und mit einem derartigen Muster versehen, daß der gesamte Speicherknotenbe­ reich der Fig. 9a geschützt wird, während die außerhalb des Speicherknotenbereichs befindlichen Schwellen 82, wie dies in Fig. 9b gezeigt ist, einem Polysilizium-Trockenätzverfahren unterzogen werden. Dieses Polysilizium-Trockenätzverfahren entfernt alle außerhalb der Speicherknotenbereiche liegenden exponierten Schwellen 82 vollständig. Die Polysilizium-Abstandswände 81 vereinigen sich mit der Polysilizium-Zellenplatte 61 zur Bildung einer verlängerten V-förmigen Polysilizium-Struktur 101 gemäß Fig. 10, wobei diese als fertige Speicherkno­ tenplatte für die SSWC-Zelle dient.

Wie weiterhin in Fig. 10 gezeigt ist, wird eine dielektrische Schicht 102 aus Nitrid aufgebracht, die der Polysilizium-Struktur 101 entspricht. Die Nitridschicht 102 dient als Kondensator-Dielektrium für die SSWC-Zelle. Nach der Aufbringung der Nitridschicht 102 erfolgt eine Abdeckabscheidung von konformem Polysilizium 103. Die Polysilizium- Struktur 101 und das Polysilizium 103 werden leit­ fähig dotiert, und zwar entweder mit N-Leitfähig­ keit oder mit P-Leitfähigkeit, je nachdem, welcher Leitfähigkeitstyp für den aktiven Bereich 21 er­ wünscht ist. Das Polysilizium 103 dient nun als obere Polysilizium-Kondensatorzellenplatte des SSWC-Speicherkondensators, wobei diese auch eine gemeinsame Zellenplatte für alle SSWC-Speicherkon­ densatoren in der Anordnung wird.

Durch die Hinzufügung der Polysiliziumplatte 101 als Speicherknoten-Platte zusammen mit der die Platte 101 umhüllenden oberen Polysilizium-Konden­ satorzellenplatte 103 wird am Speicherknoten in beträchtlichem Ausmaß Kondensatorplattenoberfläche gewonnen. Da die Kapazität in erster Linie durch den Oberflächenbereich bzw. die Oberflächengröße der Zellenplatten eines Kondensators bewirkt wird, kann der zusätzlich durch eine 3-dimensionale SSWC- Struktur gewonnene Bereich einen zusätzlichen 50%igen oder höheren Zuwachs der Kapazität gegenüber derjenigen eines herkömmlichen STC-Kondensators verfügbar machen, ohne mehr Raum zu beanspruchen als denjenigen, der zum Bilden einer Stapelkonden­ sator-Speicherzelle benötigt wird. Tatsächlich ist die gewonnene Kapazität in direkter Weise von der Abstandswandhöhe abhängig.

Claims (16)

1. Auf einem Siliziumsubstrat (20) aufgebaute DRAM-Speicheranordnung, aufweisend:

• - eine Mehrzahl von in parallelen ineinan­ dergreifenden Reihen und parallelen nicht-ineinandergreifenden Spalten ange­ ordneten aktiven Bereichen (21), wobei die aktiven Bereiche (21) durch Trennein­ richtungen (27) gesondert sind und jeder der aktiven Bereiche (21) einen Ziffern­ leitungsanschluß und einen Speicher­ knotenanschluß aufweist;
• - eine Mehrzahl paralleler leitfähiger Wortleitungen (28) , die derart entlang der Reihen ausgerichtet sind, daß ein Ziffernleitungsanschluß und ein Speicher­ knotenanschluß innerhalb eines jeden aktiven Bereichs durch eine Wortleitung (28) überbrückt sind, wobei jede Wortlei­ tung (28) von zugeordneten aktiven Be­ reichen (21) durch eine dielektrische Gate-Schicht (25) isoliert ist;
• - eine Mehrzahl paralleler leitfähiger Ziffernleitungen (47), die so entlang der Spalten ausgerichtet sind, daß eine Zif­ fernleitung (47) mit jedem Ziffernlei­ tungsanschluß in einer Spalte elektri­ schen Kontakt herstellt, wobei die Zif­ fernleitungen (47) unter Bildung einer 3dimensionalen wellenformähnlichen Topolo­ gie senkrecht zu und über den Wortleitun­ gen (28) verlaufen, wobei die Ziffern- und Wortleitungen (47, 28) durch eine Trenneinrichtung (41) elektrisch vonein­ ander getrennt sind; und

wenigstens einen Speicherkondensator für jeden aktiven Bereich (21), wobei jeder Kondensator eine Speicherknotenplatte (101), die mit ihrem zugeordneten aktiven Bereich (21) in elektrischem Kontakt steht, sowie eine Zellenplatte (103) aufweist, die für die gesamte Anordnung gemeinsam ist, wobei jede Speicherknoten­ platte (101) von der Zellenplatte (103) durch eine kapazitive dielektrische Schicht (102) isoliert ist und einen verlängerten V-förmigen Querschnitt auf­ weist.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Kondensator aufweist:

• - eine leitfähig dotierte erste Polysili­ ziumschicht (61), die sich der wellen­ formähnlichen Topologie mit einer Anzahl von Gipfeln und Tälern anpaßt, und eine V-förmige Komponente mit einem ersten und einem zweiten Ende bildet sowie mit dem ersten Ende einen Kontakt (57) zu dem Speicherknotenanschluß bildet und mit dem zweiten Ende von einem angrenzenden aktiven Bereich (21) durch dickes Oxid (46) isoliert ist;
• - eine leitfähig dotierte zweite Polysili­ ziumschicht (81), die sich an die erste Polysiliziumschicht (61) anhaftet und dadurch die V-förmige Komponente der ersten Polysiliziumschicht (61) zu einer langgestreckten V-förmigen Komponente verlängert und dadurch die Speicherkno­ tenplatte (101) bildet;
• - eine Isolierschicht (102) des Kondensa­ tor-Dielektrikums, die der Speicherkno­ tenplatte (101) benachbart ist und die gleiche Ausdehnung wie diese aufweist, außer in Zonen für den Kontakt (57) an dem ersten Ende und für die Isolation (46) an dem zweiten Ende; und
• - eine die Zellenplatte (103) bildende leitfähig dotierte dritte Polysilizium­ schicht (103), wobei die Zellenplatte (103) eine obere und eine untere Oberflä­ che aufweist und der Kondensator-Dielek­ trikumsschicht (102) benachbart ist sowie die gleiche Ausdehnung wie diese auf­ weist.

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die erste und die zweite Polysilizium­ schicht (61, 81) eine zerklüftete, texturierte Oberfläche aufweisen.

4. Verfahren zum Herstellen einer DRAM-Speicher­ anordnung auf einem Siliziumsubstrat (20), gekennzeichnet durch folgende Aufeinanderfolge von Schritten:

• a) Erzeugen einer Mehrzahl gesondert vonein­ ander isolierter aktiver Bereiche (21), die in parallelen ineinandergreifenden Reihen und parallelen nicht-ineinander­ greifenden Spalten angeordnet sind;
• b) Erzeugen einer dielektrischen Gate- Schicht (25) oben auf jedem aktiven Be­ reich (21);
• c) Niederschlagen einer über der Oberfläche des Siliziumsubstrats (20) liegenden ersten leitfähigen Schicht (22, 23);
• d) Niederschlagen einer über der ersten leitfähigen Schicht (22, 23) liegenden ersten dielektrischen Schicht (24);
• e) Maskieren und Ätzen der ersten leitfähi­ gen Schicht (22, 23) und der ersten di­ elektrischen Schicht (24), um eine Anzahl von entlang der Reihen ausgerichteten parallelen leitfähigen Wortleitungen (28) zu bilden, so daß jede Wortleitung (28) über einen inneren Teil des aktiven Be­ reichs (21) hinwegführt, der davon durch einen Überrest der dielektrischen Gate- Schicht (25) getrennt ist;
• f) Bilden von ersten dielektrischen Abstandshaltern (26), angrenzend an Mustergebungsränder der Wortleitungen (28);
• g) Erzeugen eines leitfähig dotierten Zif­ fernleitungsanschlusses und eines Speich­ erknotenanschlusses in jedem aktiven Bereich (21) an entgegengesetzten Seiten jeder Wortleitung (28);
• h) Niederschlagen einer über der Oberfläche der Anordnung liegenden zweiten dielek­ trischen Schicht (41);
• i) Erzeugen einer ersten ausgerichteten vergrabenen Kontaktstelle an jedem Zif­ fernleitungsanschluß in jedem aktiven Bereich (21);
• j) Niederschlagen einer über der Anordnungs­ oberfläche liegenden zweiten leitfähigen Schicht (42, 43), wobei die zweite leit­ fähige Schicht (42, 43) direkten Kontakt zu den Ziffernleitungsanschlüssen bei den ersten vergrabenen Kontaktstellen her­ stellt;
• k) Niederschlagen einer über der zweiten leitfähigen Schicht (42, 43) liegenden dritten dielektrischen Schicht (44);
• l) Maskieren und Ätzen der zweiten leitfähi­ gen Schicht (42, 43) und der dritten di­ elektrischen Schicht (44), um eine Mehr­ zahl von parallelen leitfähigen Ziffern­ leitungen (47) zu bilden, die entlang der Spalten ausgerichtet sind, so daß eine Ziffernleitung (47) bei jedem Ziffernlei­ tungsanschluß in einer Spalte elektri­ schen Kontakt herstellt, wobei die Zif­ fernleitungen (47) unter Bildung einer 3dimensionalen, wellenformähnlichen Topo­ logie senkrecht zu und über den Wortlei­ tungen (28) verlaufen;
• m) Bilden von zweiten dielektrischen Ab­ standshaltern (45) angrenzend an Muster­ gebungsränder der Ziffernleitungen (28);
• n) Niederschlagen einer über der Anordnungs­ oberfläche der wellenformähnlichen Topo­ logie liegenden ersten Oxidschicht (46);
• o) Erzeugen einer zweiten ausgerichteten vergrabenen Kontaktstelle (57) bei jedem Speicherknotenanschluß in jedem aktiven Bereich (21);
• p) Niederschlagen einer dritten leitfähigen Schicht (61) über der Anordnungsober­ fläche, die in Abhängigkeit von der be­ stehenden Topologie die wellenform­ ähnliche Topologie annimmt, wobei die dritte leitfähige Schicht (61) bei den zweiten vergrabenen Kontaktstellen (57) Kontakt zu den Speicherknotenanschlüssen herstellt;
• q) Niederschlagen einer vierten dielektri­ schen Schicht (62);
• r) Mustergebung der dritten leitfähigen Schicht (61) und der vierten dielektri­ schen Schicht (62) zur Bildung eines Speicherknotenplattenbereichs bei jedem Speicherknotenanschluß, wobei der Speicherknotenplattenbereich einen V- förmigen Querschnitt aufweist;
• s) Niederschlagen und Mustergebung einer vierten leitfähigen Schicht (81), wobei sich die vierte leitfähige Schicht (81) an die dritte leitfähige Schicht (61) anhaftet und dadurch eine vollständige Speicherknotenplatte (101) mit verlänger­ tem V-förmigem Querschnitt bildet;
• t) Maskieren der Speicherknotenplatte (101) mit Photoresist (91) und Wegätzen von außerhalb eines Speicherknotenbereichs vorhandenen Polysilizium-Schwellen (82);
• u) Entfernen des Photoresist (91);
• v) isotropes Ätzen der vierten dielektri­ schen Schicht (62) zur Freilegung der fertigen Speicherknotenplatte (101);
• w) Niederschlagen einer Zellendielektri­ kumsschicht (102) angrenzend an sowie erstreckungsgleich mit der Speicherkno­ tenplatte (101) sowie angrenzend an die Anordnungsoberfläche; und
• x) Niederschlagen einer vierten leitfähigen Schicht (103) angrenzend an sowie er­ streckungsgleich mit der Zellendielektri­ umsschicht (102) zur Bildung einer für die gesamte Speicheranordnung gemeinsamen Zellenplatte (103).

5. Verfahren zum Herstellen eines DRAM-Speicher­ kondensators auf einem Siliziumsubstrat (20) mit aktiven Bereichen (21), Wortleitungen (28) und Ziffernleitungen (47), gekennzeichnet durch folgende Aufeinanderfolge von Schritten:

• a) Niederschlagen einer ersten dielektri­ schen Schicht (46) auf der bestehenden Oberflächentopologie des Siliziumsub­ strats (20);
• b) Erzeugen einer ausgerichteten Kontaktöff­ nung (57) für einen vergrabenen Kontakt zur Ermöglichung eines Zugangs zu dem aktiven Bereich (21) an der gewünschten Stelle;
• c) Niederschlagen einer ersten leitfähigen Schicht (61) über der ersten dielektri­ schen Schicht (46) und der Kontaktöffnung (57), wobei die erste leitfähige Schicht (61) Kontakt zu dem freiliegenden aktiven Bereich (21) herstellt und dadurch einen Speicherknotenanschluß bildet;
• d) Niederschlagen einer zweiten dielektri­ schen Schicht (62);
• e) Mustergebung der ersten leitfähigen Schicht (61) zur Bildung eines Bereichs einer Speicherknotenplatte (101) an dem Speicherknotenanschluß, wobei die Speich­ erknotenplatte (101) einen V-förmigen Querschnitt aufweist;
• f) Niederschlagen und Mustergebung einer zweiten leitfähigen Schicht (81), wobei sich die zweite leitfähige Schicht (81) an die erste leitfähige Schicht (61) anhaftet und dadurch eine fertige Speich­ erknotenplatte (101) mit verlängertem V- förmigem Querschnitt bildet;
• g) Maskieren der Speicherknotenplatte (101) mit Photoresist (91) und Wegätzen von außerhalb eines Speicherknotenbereichs vorhandenen Polysilizium-Schwellen (82);
• h) Entfernen des Photoresist (91);
• i) isotropes Ätzen der zweiten dielektri­ schen Schicht (62) zur Freilegung der fertigen Speicherknotenplatte (101);
• j) Niederschlagen einer Zellendielektri­ kumsschicht (102) angrenzend an und erstreckungsgleich mit der Speicherkno­ tenplatte (101); und
• k) Niederschlagen einer dritten leitfähigen Schicht (103) angrenzend an und erstrec­ kungsgleich mit der Zellendielektrikums­ schicht (102) zur Bildung einer oberen Zellenplatte.

6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die erste und die zweite leitfähige Schicht (22, 23 bzw. 42, 43) eine Schicht aus Wolfram-Silicid und dotiertem Polysilizium aufweisen.

7. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die erste, die zweite, die dritte, die vierte und die fünfte dielektrische Schicht (24, 41, 44, 62) aus der im wesentlichen aus Oxid oder Nitrid bestehenden Gruppe ausgewählt sind.

8. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die erste und die zweite dielektrische Schicht (46, 62) aus der im wesentlichen aus Oxid oder Nitrid bestehenden Gruppe ausgewählt sind.

9. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der Niederschlag durch chemische Abschei­ dung aus Dampf erfolgt.

10. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der erste und der zweite vergrabene Kon­ takt (57) selbstausgerichtet sind.

11. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die dritte, die vierte und die fünfte leitfähige Schicht (61, 81, 103) aus dotiertem Polysilizium bestehen.

12. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die erste, die zweite und die dritte leitfähige Schicht aus dotiertem Polysilizium bestehen.

13. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die dritte und die vierte leitfähige Schicht (61, 81) durch Niedrigtemperatur-Nie­ derschlag aufgebracht werden.

14. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Zellendielektrikumsschicht (102) aus Nitrid besteht.

15. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß der vergrabene Kontakt selbstausgerichtet ist.