DE2613930C3 - Digitaler Phasenregelkreis - Google Patents

Description

Die Erfindung bezieht sich auf einen digitalen Phasenregelkreis, dem binäre Datensignale und Taktimpiilse konstanter Folgefrequenz zugeführt werden und der mittels eines jeweils von einem konstanten Anfangswert zu einem konstanten Endwert durch Zähltakte fortgeschalteten ersten Zählers und eines weiteren Vorwärts-ZRückwärtszählers Ausgangssignale erzeugt, die mit den Datensignalen synchronisiert sind.

Bei einer Übertragung von Daten von einem Datensender zu einem Datenempfänger müssen häufig im Datenempfänger Taktimpulse erzeugt werden, die von im Datensender erzeugten und zum Datenempfänger übertragenen Datensignalen synchronisiert werden. Hierbei treten die Probleme auf, daß infolge von zeitlich veränderlichen Parametern die Datensignale eine zeitlich veränderliche Folgefrequenz besitzen und daß sich die Abstände der Flanken der Datensignale infolge der Codierung sprunghaft ändern. Ein Beispiel für eine Datenübertragungseinrichtung, bei der die obengenannten Probleme auftreten, ist eine Datenübertragungseinrichtung, bei der Binärzeichen mit Hilfe von selbsttaktierenden Codierverfahren übertragen werden. Ein gebräuchliches selbsttaktierendes Codierverfahren ist beispielsweise die aus den Deutschen Normen DIN 6(SOlO bekannte Wechseltaktschrift. Sie zeichnet sich dadurch aus, daß jedem Binärzeichen ein als Bitzelle bezeu'ineter, vorgegebener Zeitbereich zugeordnet wird. An jeder Grenze der Bitzelle ändert das Datensigna! seinen Binärwert. Ein erstes Binärzeichen, beispielsweise das Binärzeichen 0, wird dadurch dargestelh, daß sich innerhalb der Bitzelle der Binärwert des Datensignals nicht ändert. Ein /weites Binärzeichen, beispielsweise das Binärzeichen 1, wird dadurch dargestellt, daß sich der Binärwert des Datensignals in der Mitte der Bitzelle ändert. Daraus ergibt sich, daß die Abstände zwischen zwei Änderungen des Datensignals gleich sind und einer Bitzelle oder eine halben Bit/eile.

Bei der Wiedergewinnung der Binar/eichen aus den Datensignalen werden im Datenempfänger Taktimpulse erzeugt, die mit den Datensignalen frequen/- und phasenmäßig synchronisiert sind.

Zum Synchronisieren der Taktimpulsc sind bereits Phasenregelkreise bekannt, die aus einem Phasendetektor und einem spannungsgesteuerten Oszillator bestehen und die mit Hilfe von Bauelementen der analogen Schaltungstechnik aufgebaut sind. Nachteile dieser Phasenregelkreise sind die Abhängigkeit von Bauelementetoleranzen, Umgeburtgsbedingungen lind Versorgungsspannungen. Weiterhin haben diese Phasenfegelkreise häufig die Nachteile'« daß sie abzugleichende Bauelemente enthalten, die eingestellt werden müssen und daß sie oft sehr schwer auf andere Folgefrequenzen der Datensignal umzustellen sind,

Aus der DE-OS 22214SS ist bereits ein Phaseilregelkreis bekannt, der ausschließlich aus integrierten

Digitalbausteinen aufgebaut ist. Dieser Phasenregel-Kreis enthält einen ersten Zähler, der mit Hilfe eines Zähltaktes konstanter Folgefrequenz ständig von einem konstanten Anfangswert bis zu einem einstellbaren Endwert fortgeschaltet und anschließend wieder auf den Anfangswert zurückgesetzt wird. Mit jedem Zurücksetzen wird ein Ausgangssignal erzeugt. Die Folgefrequenz der Taktimpulse wird mit Hilfe eines Endwertes verändert. Der Endwert wird mittels eines aus Addierern bestehenden Rechenwerkes errechnet. Dieser bekannte Phasenregelkreis hat jedoch den Nachteil, daß er, insbesondere wegen der Verwendung der Addierer, einen großen Aufwand erfordert. Außerdem hat er den Nachteil, daß er auf einmalige Phasensprünge der Datensignale sofort reagiert, obwohl beispielsweise die Folgefeequenz unverändert bleibt. Der Endwert wird in diesem Fall proportional zur Größe des Phasensprungs versteilt.

In der DE-AS 1163 902 wird eine Schaltungsanordnung zur Synchronisierung beim Empfang von binären Signaisn beschrieben.

Bei dieser Schaltungsanordnung liefert .'ine Impulsquelle an einen ersten Zähler einen fortlaufenden Taktimpuls. Am Ausgang des Zählers liegt ein Anzeigeimpuls an, weobei dieser Anzeigeimpuls immer dann erzeugt wird, wenn der Zähler einen vollen Umlauf (Endstellung) erreicht. Ein nachgeschalteter Vorwärts-/Rückwärtszähler erhält ebenfalls von der Impulsquelle Impulse, beginnt aber erst mit A uf treten eines Nulldurchganges des zu synchronisierenden Nachrichtensignals mit dem Zählen. Der Zählerstand, der an der zweiten Zählschaltung am Ende von zwei Zählperioden (entsprechend einem ganzen Umlauf des Zählers) erscheint, stellt den Fehler zwischen dem zeitlichen Auftreten eines Anzeigeimpulses und der Mitte eines empfangenen Nachrichtenzeichens dar. Davon abhängig wird der erste Zähler entweder beschleunigt oder verzögert und der Anzeigeimpuls erscheint früher oder später in Bezug auf das empfangene Nachri. htenzeichen und führt so zur Synchronisierung.

Bei dieser Schaltungsanordnung wird bei einer festgestellten Asynchronität sofort korrigiert und zwar proportional zum festgestellten Fehler. Eine derartige, sofortige Korrektur ist aber unerwünscht. Sie führt zu einem übernervösen Veriialten der Schaltungsanordnung.

Der Erfindung liegt die Aufgabe zugrunde, einen Phasenregelkreis anzugeben, der einen geringen Aufwand erfordert und der eine geringe Empfindlichkeit gegenüber einmaligen Phasensprüngen einzelner Datensignale aufweist.

Erfindungsemäß wird bei dem digitalen Phasenregelkreis der eingangs genannten ArI die Aufgabe gelöst durch einen /weiten Zähler, der mit Hilfe von aus den Datensignalen erzeugten Datenimpulsen jeweils um eine Zähleinheit aufwärts bzw. abwärts gezählt wird, wenn ein Datenimpuls vor bzw. nach einem Erwartungszeitpunkt auftritt und dann ein Steuersignal erzeugt, wenn die Differenz der Anzahl der Datenimpulse, die vor bzw, nach dem Erwartungszcitipunkt aufgetreten sind, eine vorgegebene Anzahl überschreitet und daß eine Schaltstufe Vorgesehen ist, die bei Auftreten eines Steuersignals Signale erzeugt, die den ersten Zähler beschleunigt bzw, verzögert förtschaiten, und daß ein dem ersten Zähler nachge^ schalteter Decodierer vorgesehen ist, der jeweils bei vorgegebenen Zählerständen des ersten Zählers die Ausgangssignale erzeugt.

Derdigitale Phasenregelkreis gemäß der Erfindung hat den Vorteil, daß er aus handelsüblichen integrierten Dig'italbausteinen raumsparend und kostengünstig aufgebaut werden kann. Der Phasenregelkreis ist von Bauelementetoleranzen, Umgebungsbedingungen und Schwankungen der Versorgungsspannungen weitgehend unabhängig. Außerdem besitzt er keine abzugleichenden Bauelemente und durch eine Änderung der Zähltaktfrequenz kann er sehr schnell auf andere Folgefrequenzen der Datensignale umgestellt werden.

Um den zweiten Zähler aufwärts bzw. abwärts zählen zu können, wenn die Datenimpulse vor bzw. nach dem Erwartungszeitpunkt eintreffen, ist es vorteilhaft, wenn ein Ausgang einer Zählstufe des ersten Zählers, an dem ein den Erwartungszeitpunkt bestimmendes Signal abgegeben wird, mit einem Eingang des zweiten Zählers verbunden ist, an dem die Zählrichtung festgelegt wird

Um Alisgangssignale zu erhalten, deren Feigeire quenz nicht nach jeder Flanke der Datensignale verändert wird, ist es zweckmäßig, wenn dem zweiten Zähler ein Impulsgeber vorgeschaltet ist, dem die Datensignple und die Taktimpulse zugeführt werden und der jeweils bei einer Änderung der Datensignale von einem ersten Binärwert zu einem zweiten Binärwert die Datenimpulse erzeugt.

Das verzögerte Fortschalten des ersten Zahlers wird auf einfache Weise dadurch erreicht, daß die Schaltstufe ein erstes Flipflop, das jeweils für eine Periodendauer der Taktimpulse gesetzt wird, wenn das Steuersignal auftritt und ein NAND-Glied enthält, dessen erster Eingang mit dem Ausgang des ersten Flipflops verbinden ist, an dessen zweitem Eingang das den Erwartungszeitpunkt bestimmende Signal anliegt und dessen Ausgang mit einem Sperreingang des ersten Zählers verbunden ist.

Die Empfindlichkeit des Phaseniegel kreises gegenüber einmaligen Schwankungen der Datcnsignale win¹ auf einfache Weise dadurch vermindert, daß an einem SeUeingang des zweiten Zählers ein am Ausgang des ersten Flipflops abgegebenes Signal anliegt, das in den zweiten Zähler eine den halben Zänlbereich darstellende Zahl einspeichert.

Die Erhöhung der Geschwindigkeit, mit der der erste Zähler fortgeschaltet wird, wird durch ein Einblenden von weiteren Zähltakten auf einfache Weise erreicht, wenn die Schaltstufe ein zweites Flipflop, an dessen Takteingang die Taktimpulse anliegen und dessen Dateneingänge mit dem Ausgang des ersten Flipflops verbunden sind und ein UND-Glied enthält, dessen erster Eingang mit dem Ausgang des zweiten Flipflops verbunden ist, an dessen zweitem Eingang die Taktimpulse anHegen und dessen Ausgang mit demTakteingang des ersten Zählers verbunden ist.

Im folgenden wird ein Ausführungsbeispiel des digitalen Phasenregelkreises anhand einer Zeichnung erläutert. Es zeig'

Fig. 1 ein Blockschaltbild des digitalen Phasenregelkreises,

Fig.- 2 ein Schaltbild des digitalen Phasenregelkreises,

Fig. 3 Zeitdiägfamme Von Signalen an Verschiedenen Punkten des digitalen Phasenregelkreises.

Das in Fig. 1 dargestellte Blockschaltbild des digitalen Phasenregelkreises zeigt einen Taktgeber TG, der Taktimpulse T vorgegebener konstanter Folge-

frequenz an einen Impulsgeber JG und eine Schaltstufc SSabgibt. Am Impulsgeber JG liegen außerdem Datensignale D an und der impulsgeber JG erzeugt Datenimpulse D/, die jeweils dann auftreten, wefih die Datensignal D ihren Binärwort von 0 nach 1 ändern. Die Schaltstufe SS erzeugt Zähiiakte Zt₁ deren Periodendauer doppelt so groß ist wie die Periodendauer der TaktimpUlsc T. Die Zähliakte ZT liegen am Takteingang eines ersten Zählers ZAl an, der ständig von einem fest vorgegebenen Anfangswert bis zu einem fest vorgegebenen Endwert fortgeschaltet wird. Am Ausgang des Zählers ZAi werden den jeweiligen Zählerstand darstellende Signale Z abgegeben, die an einem Decodierer DC anliegen, der jeweils bei vorgegebenen Zählerständen des Zählers ZAl Ausgangssignale A erzeugt. Die Ausgangssignale werden beispielsweise nur dann abgegeben, wenn der entsprechende Zählerstand erreicht wird und den i aktimpuisen / zugeordnete Signale ii vorhanden sind. An einer Zählcrstufe des Zählers ZAi wird ein Signal Z3 abgegeben, das einen Erwartungszeitpunkt für einen Datenimpuls D/festgelegt. Dieses Signal Z3 wird sowohl der Schaltstufc SS als auch einem die Zälilrichtung bestimmenden Steuereingang eines zweiten Zählers ZAI zugeführt. Der Zähler Z/12 ist als Aufwärts/Abwärtszähler ausgebildet und er wird durch die Datenimpulse DI fortgeschaltet. Wenn das Signal Z3 den Binärwert 0 bzw. 1 hat. wird der Zähler Z/42 durch den zugehörigen Datenimpuls Dl abwärts bzw. aufwärts gezählt. Der Zähler ZAl hat beispielsweise einen Zählbereich von O bis 15. In einer Grundstellung hat der Zähler Z/42 den seinem halten Zählbereich zugeordneten Zählerstand 8. Wenn acht Datenimpulse DI nach dem Erwartungszeitpunkt auftreten und damit die Phasendifferenz zwischen den Ausgangssignalen A und den Datensignalen D zu groß ist, überschreitet der Zähler ZA seinen Zähl bereich und er gibt ein Steuersignal M an die Schaltstufe SS ab. Die Schaltstufe SS gibt im Anschluß daran ein Signal Fan den Zähler ZAi ab, das diesen kurzzeitig sperrt. Gleichzeitig gibt die

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das diesen wieder auf den Zählerstand 8 einstellt. Durch das kurzzeitige Sperren des Zählers ZA1 durch das Signal F erreicht der Zähler ZA1 später seinen Endwert und die Phasendifferenz zwischen den Ausgangssignalen und den Datensignalen wird auf diese Weise vermindert. Falls acht Datenimpulse DI zu früh auftreten, wird am Takteingang des Zählers ZA1 ein zusätzlich eingeblendeter Zähltakt ZT wirksam und der Zähler ZAl erreicht schneller seinen Endwert. Auf diese Weise wird in diesem Fall ebenfalls eine unzulässige Phasendifferenz korrigiert.

Das in Fig. 2 dargestellte Schaltbild des digitalen Phasenregelkreises zeigt den Aufbau des Impulsgenerators JG, der Schaltstufe SS und des Decodierers DC sowie die Zähler ZA1 und ZA2. Der Impulsgenerator JG enthält zwei Flipflops Fl und Fl, einen Inverter ΛΓ1 und ein UND-Glied t/l. Mit Hilfe der Flipflops Fl und F2 werden die Datensignale D in ein durch die Taktimpulse T vorgegebenes Taktraster gebracht und um einen Periodendauer der Taktimpulse T verzögert. Das UND-Glied Ul verknüpft die Signale an den Ausgängen der Flipflops Fl und F2 mit den Taktimpulsen Tund gibt an seinem Ausgang die Datenimpulse DI ab, die jeweils dann auftreten, wenn die Datensignale ihren Binärwert von 0 nach 1 ändern. Die Datenimpulse DI liegen am Takteingang des Zählers Z/42 an, der als handelsüblicher Aufwärts/Abwärtszähler ausgebildet ist.

Die Schaltstufc SS enthält zwei Flipflops F3 und FAi zwei UND-Glieder Ul und t/3 und ein NAND- ^r> Glied Nl. Das Flipflop F3 erzeugt nach derri Auftreten des Steuersignals M während einer Periodendauer der Taktimpulsc T ein Signal C, das einerseits am Zähler ZAl anliegt und diesen auf den Zählerstand 8 einstellt und andererseits an deii Dateneingängen des

ι« Flipflops F4 anliegt und dieses kurzzeitig am Kippen in die jeweils entgegengesetzte Lage hindert, ßin am Ausgang des Flipflops F4 abgegebenes Signal B wird dem UND-Glied fV3 zugeführt und dieses schaltet jeweils einen Taktimpuls T zu seinem Ausgang durch,

π wenn das Signal B den Binarwert 1 hat. Am Ausgang des UND-Glieds (/3 werden die /ahltaktc ZT abgegeben, die am Takteingang des Zählers Z/11 anliegen. Mit Hilfe des Signals B werden zusätzliche Zähltaktimpuisc eingeblendet, wenn das Sicuersignai Ai auf-

2(i tritt. Ein dem Signal C zugeordnet s Signal liegt am ersten Eingang des NAND-Gliedes Nl an. Dem zweiten Eingang des NAND-Glieds Nl wird ein an einem Ausgang des Zählers ZAl abgegebenes Signal Z3 zugeführt, das den Erwartungszeitpunkt für das

>) Auftreten des Steuersignals M und damit des Datenimpulses Dl festlegt. Dieses Signal Z3 liegt außerdem an einem Steuereingang des Zählers Z/12 an und es gibt dul„h seinen Binärwert an, ob der Zähler Z/12 aufwärts oder abwärts gezählt wird. Wenn ein Daten-

j(i impuls DI nach dem Erwartungszeitpunkt auftritt und das Steuersignal M erzeugt wild, gibt das NAND-Glied Nl an seinem Ausgang ein Sperrsignal F an den Zähler ZAl ab, das einen Zähltaktimpuls ZT unwirksam macht und den Zähler ZA1 kurzzeitig sperrt.

ji Dem Zähler ZAl ist der Decodierer DC nachgeschaltet. Der Decodierer DC enthält ein NAND-Glied NX ein NOR-Glied NA und ein UND-Glied UA. Der Decodierer DC ist so eingestellt, daß er jeweils beim Zählerstand 7 des Zählers ZAl und beim gleichzeitigen Auftreten des Signals B am Ausgang des UND-Glieds UA ein Ausgangssignal A abgibt

J~)ip rlpnHrt*i nip/fprwprtiopn ^tiMlrn Hpq 7ählop» "7A\

zugeordneten Ausgangssignale Zl bis Z3 liegen am Eingang des NAND-Glieds N3 an. Wenn alle Signale

4j Zl bis Z3 den Binärwert 1 haben und gleichzeitig das Signal Z4 den Binärwert 0 hat, gibt das NOR-Glied NA an seinem Ausgang ein Signal ab. Dieses Signal gibt das UND-Glied UA frei und wenn das Signal B den Binärwert 1 annimmt, wird dieses als Ausgangssignal A zum Ausgang des Decodierers DC durchgeschaltet.

Weitere Einzelheiten des digitalen Phasenregelkreises werden zusammen mit den in Fig. 3 dargestellten Zeitdiagrammen beschrieben.

Bei den in Fig. 3 dargestellten Zeitdiagrammen von Signalen, die beim Betrieb des in Fig. 2 dargestellten digitalen Phasenregelkreises anfallen, sind in Abszissenrichtung die Zeit t und in Ordinatenrichtung die Momentanwerte der Signale aufgetragen. Aus

Gründen der Übersichtlichkeit wurden die Zählerstände des Zählers Z/41 in analoger Weise dargestellt, wie sie beispielsweise am Ausgang eines dem Zähler Z/41 nachgeschalteten Digital-Analog-Umsetzers abgegeben werden wurden.

Zunächst wird angenommen, daß das Datensignal D den Binärwert 0 hat und das Flipflop F3 zurückgesetzt ist. Mit jedem Taktimpuls T ändert das Flipflop F4 seine Lage und das Signal B ändert damit

Ständig seinen Binärwort. Wenn das Signal D den BU närwert 1 hat und gleichzeitig ein Taktimpuls '/' auftritt, wird dieser am Ausgang des UND-Glieds Ui als Ztihjtäkt ZT zum Zähler ZAi abgegeben. De? Zähler ZAi ändert damit ständig seinen Zählerstand, beispielsweise beginnend mit dem Zählerstand O.

Hs wird angenommen, daß die Datensignale D riacn dem bekannter! Codiefveffahfen der Wechseltaktschrift codiert sind und daß eine Folge von ßinärzeieheri 1 codiert wurde. Weiterhin wird angenommen, daß die Ausgangssignale A jeweils in der Mitte der ersten Hälfte einer Bitzelle auftreten sollen. Da die Ausgangssignale A am Ausgang des Decodierers DC jeweils beim Zahlerstand 7 erzeugt werden und der Zähler ZAl einen Zählbereich von O bis 15 hat. wird der Anfang der Bit/eile auf den Zählerstand 4 festgelegt. Die Datensignale D haben dann mit den Ausgangssignalen A eine richtige Phasenbeziehung, wenn die Daieniinpuise Di gcnuu uuiin auftreten, wenn der Zähler ZAl den Zählerstand 4 annimmt.

Zum Zeitpunkt /1 ändert das dem Zählerstand 4 zugeordnete Signal Z3 am Ausgang des Zählers ZAl seinen Binärwert von 0 nach 1. Durch dieses Signal Zi wird der Erwartungs/eitpunkt für die Datenimpulse DI festgelegt Kurz vor dem Zeitpunkt /1 hat das Datensignal seinen Binarwert von 0 nach 1 geändert. Mit dem Taktimpuls T zum Zeitpunkt ti wird damit das Fiipflop Fl gesetzt. Mit dem nächstfolgenden Taktimpuls 7 zum Zeitpunkt ti wird auch das Flipflop Fl gesetzt und am Ausgang des UND-GlieäviS Ul wird ein Datenimpuls DI abgegeben. Das Signal Z3 hat zu diesem Zeitpunkt bereits den Binärwert 1 und es zeigt dem Zähler ZAl an, daß er aufwärts zählen soll Unter der Voraussetzung, daß bereits mehrere Datenimpulse DI zu spät eintrafen und der Zähler ZA1 bereits den Zählerstand 14 hatte, wird der Zähler ZAl mit dem Datenimpuls zum Zeitpunkt ti auf den Zählerstand 15 gebracht. Bei diesem Zählerstand gibt der Zähler ZAl ein Steuersignal /V/ ab, das den größtmöglichen Zählerstand anzeigt. Zum Zeitpunkt i3 hat das Signal B den Binärwert 1 und ein Zähltakt ZT wird zum Zähler ZAl durchgeschaltet und dieser nimmt den Zählerstand 5 an.

Zum Zeitpunkt i4 hat das Signal S den Binärwert 0 und über das UND-Glied wird gleichzeitig mit dem Auftreten des nächstfolgenden Taktimpulses T das Flipflop Fi gesetzt. Das Signal am nichtinvertierenden Ausgang des Flipflops Fi wird über das NAND-Glied N2als Sperrsignal Fzum Zähler ZAl durchgeschaltet. Dieses Signal verhindert, daß der Zähler ZAl mit dem nächstfolgenden Zähltakt ZT fortgeschaltet wird. Gleichzeitig nimmt das Signal C den Binärwert 0 an und setzt den Zähler ZAl auf den Zählerstand 8 zurück. Außerdem nimmt das Signal M wieder den Binärwert 0 an.

Zum Zeitpunkt i5 wird ein Zähltakt ZTzum Zähler ZAl durchgeschaltet, der jedoch wegen des Auftretens des Sperrsignals Funwirksam bleibt. Das Flipflop F4, an dessen Ausgang das Signal B abgegeben wird, ändert zu diesem Zeitpunkt seinen Binärwert nicht. Nach dem Taktimpuls Γ zum Zeitpunkt i5 ändert das Sperrsignal F wieder seinen Binärwert von 0 nach 1. Mit dem nächstfolgenden Zähltakt ZT kann damit der Zähler ZAl wieder fortgeschaltet werden. Außerdem

ändert zum Zeitpunkt /S das Signal C wieder seinen Binärwert von 0 nach 1 und der Zähler ZAl wird wieder freigegeben.

Durch das Sperrsignal F wurde die Geschwindigkeit, mit der der Zähler ZAl fortgeschaltet wird, ver* mindert, da ein Zühltakfimpuls ZT nicht wirksam Werden konnte. Der Zähler ZAl wurde jedoch nicht für die Periodendauef des Zähltaktes ZT₁ sondern nur für die Periodendauer der Taktimpulse T gesperrt. Auf diese Weise wurde die Periodendauer der Ausgaiigssignale nicht um "_lft sondern um ^_n vergrößert. Zum Zeitpunkt tG hat der Zähler ZAl den Zählerstand 7. Am Ausgang des Decodierers DC wird damit ein Ausgangssignal A abgegeben. Wenn der Zähler ZAl den Zählerstand 1? erreicht, wird er anschließend selbsttätig auf den Zählerstand 0 zurückgesetzt. Falls weitere Ausgangssignale erzeugt werden sollen, die beispielsweise jeweils in der Mitte der zweiten üälftc der Bitzcüc auftreten, wird dies dadurch er-

-'ti reicht, daß ein vom Zähler ZAl abgegebenes Übertragssignal mit Hilfe eines UND-Gliedes mit dem Signal B verknüpft wird.

Vom Zeitpunkt Π wird angenommen, daß die Datenimpulse mehrfach nacheinander zu früh aufgetre-

r> ten sind und daß der Zähler ZAl bereits so weit abwärts gezählt wurde, daß er den Zählerstand 0 hat. Zum Zeitpunkt /7 ändert das Datensignal D am Ende der Bitzelle seinen Binärwert von 0 nach 1. In ähnlicher Weise wie zwischen den Zeitpunkten /1 und /4

j« werden zwischen den Zeitpunkten /7 und /8 ein Datenimpuls DI und ein Steuersignal M erzeugt. Das Steuersignal M wird dadurch erzeugt, daß der Zähler ZAl im Anschluß an den Zählerstand 0 beim Abwärtszählen wieder den Zählerstand 15 annimmt, der

ή den größtmöglichen Zählerstand darstellt. In ähnlicher Weise wie zum Zeitpunkt /4 ändert das Signal C wieder seinen Binärwert von 1 nach 0. Da jedoch das Signal Z3 den Binärwert 0 hat, ändert das Sperrsignal F seinen Binärwert nicht.

•to Zum Zeitpunkt /9 ändert das Signal B seinen Binärwert ebenfalls nicht, da das Flipflop F4 gespeirt ist. Das Signal C nimmt jedoch nach dem Zeitpunkt ilO wieder den Binärwert 1 an. Da das Signal B zum Zeitpunkt rlO den Binärwert 1 hat, wird ein Taktimpuls T als zusätzlich eingeblendeter Zähltakt ZT zum Zähler ZAl durchgeschaltet und der Zähler ZAl wird mit erhöhter Geschwindigkeit fortgeschaltet, da im Gegensatz zum Zeitpunkt /5 das Sperrsignal F nicht vorhanden ist. Im Anschluß daran wird der Zähler ZAl mit den folgenden Zähltakten in ähnlicher Weise wie zwischen den Zeitpunkten i5 und /7 fortgeschaltet.

Der Zähler ZA1 hat zum Zeitpunkt flO wieder den Zählerstand 7 und am Ausgang des Decodierers DC

wird wieder ein Ausgangssignäl A abgegeben.

Durch das Einblenden des Zähltaktes ZT zum Zeitpunkt i9 und das gleichzeitige Fehlen des Sperrsignals F hat der Zähler ZAl den Zählerstand 7 früher erreicht und die Periodendauer der Ausgangssignale A wurde durch das Fortschalten des Zählers ZAl mit erhöhter Geschwindigkeit verkürzt, und die Voreilung der Datensignale D gegenüber den Ausgangssignalen A wird auf diese Weise korrigiert

Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. Digitaler Phasenregelkreis, dem binäre Datensignale und Taktimpulse konstanter Folgefrequenz zugeführt werden und der mittels eines jeweils von einem konstanten Anfangswert zu einem konstanten Endwert durch Zähltakte fortgeschalteten ersten Zählers und eines weiteren Vorwärts-ZRückwärtszählers Ausgangssignale erzeugt, die mit den Datensignalen synchronisiert sind, dadurch gekennzeichnet, daß der zweite Zähler (ZA2) mit Hilfe von aus den Datensignalen (D) erzeugten Datenimpulsen (DI) jeweils um eine Zähleinheit aufwärts bzw. abwärts gezählt wird, wenn ein Datenimpuls (DI) vor bzw. nach einem Erwartungszeitpunkt auftritt, und dann ein Steuersignal (M) erzeugt, wenn die Differenz der Anzahl der Datenimpulse (D/), die vor bzw. nach dein Erwartungszeitpunkt aufgetreten sind, eine vorgegebene Anzahl überschreitet, und daß eine Schaltstufe (SS) vorgesehen ist, die bei Auftreten eines Steuersignals (M) Signale (ZT, F) erzeugt, die den ersten Zähler (ZA 1) beschleunigt bzw verzögert fortschalten, und daß ein dem ersten Zahler (ZAl) nachgeschalteter Decodierer (DC) vorgesehen ist, der jeweils bei vorgegebenen Zählerständen des ersten Zählers (ZA1) die Ausgangssignale (A) erzeugt.

2. Digitaler Phasenregelkreis nach Anspruch 1, dadurch gekc Tizeichnet, daß ein Ausgang einer Zählstufe des ersten Zählers (ZAl), an dem ein den Erwartungszeitpunkt bestimmendes Signal (Zi) abgegeben wird, mit einem Eingang des zweiten Zählers (ZAl) verbunikn ist, an dem die Zähleinrichtung festgelegt wird.

3. Digitaler Phasenregelkreis nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß dem zweiten Zähler ('/Al) ein Impulsgeber (JG) vorgeschaltet ist, dem die Datensignale (D) und die Taktimpulse (T) zugeführt werden und der jeweils bei einer Änderung der Datensignale (D) von einem ersten Binärwert (»0«) zu einem zweiten Binarwert (»1«) die Datenimpulse (D/) erzeugt.

4 Digitaler Phasenregelkreis nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schaltstufe (.S'.S) eines ersten Flipflop (F2>), das jeweils fur eine Periodendauer der Taktimpulse ( T) gesetzt wird, wenn das Steuersignal ( M) auftritt und fin NAND-Glied (Nl) enthält, dessen erster F.ingang mit dem Ausgang des ersten Flipflops (Fi) verbunden ist, an dessen zweitem Eingang das den Erwartungs/eitpunkt bestimmende Signal (/3) anliegt und dessen Ausgng mit einem Sperreingang des ersten Zählers (ZAl) verbunden ist

5 Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß an einem Set/eingang des /weiten Zahlers (ZAl) ein am Ausgang des ersten Flipflops abgegebenes Signal (G) anliegt

fdas in den zweiten Zähler (ZAl) eine den halben Zahlbefeich darstellende Zähl einspeichert.

6, Schaltungsanordnung nach Anspruch 4 oder Anspruch 5, dadurch gekennzeichnet, daß die Schaitstufe (SS) ein zweites Flipflop (F4), an dessen TaktcJngang die Taktimpulse (T) anliegen, dessen Dateneingänge rilit dem Ausgang des er= sten Flipflops (F3) verbunden sind und ein UND-Glied (t/3) enthält, dessen erster Eingang mit dem Ausgang des zweiten Flipflops (Fl) verbunden ist, an dessen zweiten Eingang die Taktimpulse (T) anliegen und dessen Ausgang mit dem Takteingang des ersten Zählers (ZAl) verbunden ist.