DE4117967C2 - Integrierte Speicheranordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine integrierte Spei­ cheranordnung nach dem Oberbegriff des Patentanspru­ ches 1.

Mit zunehmender Arbeitsgeschwindigkeit und erhöhten Kostenvorteilen derartiger Anordnungen werden dynami­ sche Halbleiter-Randomspeicher (DRAMs) mit MOS-Transi­ storen in zunehmendem Maße bei der Herstellung von digitalen Rechnersystem verwendet. Der Kostenaufwand pro Bit an Speicherkapazität bei Verwendung von RAMs konnte mit der Vergrößerung der Zahl an Bits oder Spei­ cherzellen pro Packung gesenkt werden. Mit sicher ver­ größernder Bitzahl verringert sich die Speicherzellen­ größe, während sich eine Chip-Substratgröße fortlaufend erweitert, so daß eine höhere Packungsdichte darauf er­ reicht werden kann. Dies führt zu einer unerwünschten Beeinträchtigung der Signalübertragung auf den Spei­ cherzellen zugeordneten Wortleitungen aufgrund einer Zunahme des Widerstands der Wortleitungen und ihrer in­ härenten parasitären Kapazität auf einem vergrößerten Chipsubstrat. Dieser Umstand beeinträchtigt die Lei­ stungsfähigkeit der MOS-DRAMSs, das heißt die Geschwin­ digkeit von Datenzugriffoperationen.

Zwischen der Packungsdichte und der Datenzugriffge­ schwindigkeit bei solchen DRAMs muß ein Kompromiß ein­ gegangen werden. Je mehr für DRAMs höhere Packungs­ dichte und höhere Betriebsgeschwindigkeit gefordert werden, um so kritischer wird der Treiber- bzw. sog. Boosterkreis zum Beschicken der Wortleitungen mit einem Ansteuer- bzw. Treibersignal eines angehobenen Potentials. Herkömmlicherweise dient der Treiberkreis zur Zuspeisung des Treibersignals zu einer angewählten der Wortleitungen, damit eine hohe Spannung, die ein "l"-Bit einer binären Information re­ präsentiert, in einem Speicherkondensator einer ange­ wählten Speicherzelle gespeichert bzw. in diesen "ein­ geschrieben" oder "eingelesen" werden kann. Das Wort­ leitungs-Treibersignal angehobenen Potentials wird einmal nach der externen Bezeichnung einer Daten­ einschreibadresse erzeugt; vor dem Bezeichnen der Adres­ se werden die Wortleitungen typischerweise deaktiviert und auf dem niedrigen Potentialpegel gehalten. Erst nach der Adreßbestimmung wird die Übertragung der angehobenen Treiberspannung zur an­ gewählten Wortleitung über einen Vordecodiererkreis und eine Verdrahtungsleitung vergrößerter Länge zugelassen. Dies hat zur Folge, daß der Potentialanstieg bis zu einem erforderlichen hohen Potentialpegel auf der an­ gewählten Wortleitung verzögert wird; mit anderen Wor­ ten: die aktivierte Wortleitung wird langsam auf den hohen Potentialpegel "hochgezogen". Der Auf­ ladevorgang am Speicherkondensator in einer angewählten Speicherzelle nimmt also viel Zeit in Anspruch. Demzu­ folge können Hochgeschwindigkeits-Datenzugriffoperatio­ nen bei DRAMs nicht erwartet werden.

In der Entgegenhaltung US 4 788 664 ist eine Wortlei­ tungs-Ansteuerschaltung dargestellt, welche zwei Hauptschaltungsab­ schnitte aufweist: Ein erster Abschnitt dient zum An­ heben der Spannung, und mit diesem ersten Abschnitt ist als zweiter Abschnitt ein Spaltendecodierer verbunden. Der erste Abschnitt erzeugt "permanent" eine potential­ mäßig angehobene Spannung an einem Knoten, der mit einem Ausgangsanschluß über einen PMOS-Transistor ver­ bunden ist. Dieser PMOS-Transistor ist gewöhnlich aus­ geschaltet, und er schaltet nur dann ein, wenn eine eine gewünschte Speicherzelle festlegende Adresse an einem Adreß-Eingangsabschnitt des Zeilendecodierers an­ gegeben wird.

Weiterhin ist aus der Zeitschrift "IEEE Journal of Solid-State Circuits", Vol. 23, No. 5, Oktober 1988, Seiten 1128 bis 1132, ein hochintegrierter 16-Mbit DRAM mit einem internen Spannungsgenerator zum Erzeugen einer Wortleitungs-Ansteuerung bekannt. Dieser DRAM besteht aus einer Spannungs-Steuereinheit, einer Span­ nungsansteuereinheit, die mit einer gesteuerten Aus­ gangsspannung versorgt ist, welche unabhängig von Schwankungen einer Versorgungsspannung ist, und einer Spannungsanhebeschaltung.

Es ist Aufgabe der vorliegenden Erfindung, eine inte­ grierte Speicheranordnung zu schaffen, bei der ein schneller Zugriff zu einer Wortleitung möglich ist.

Diese Aufgabe wird bei einer integrierten Speicheran­ ordnung nach dem Oberbegriff des Patentanspruches 1 er­ findungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Bei der integrierten Speicheranordnung mit einem Array von in Zeilen und Spalten angeordneten Speicherzellen sind den Zeilen der Speicherzellen Zeilenleitungen und den Spalten der Speicherzellen Spaltenleitungen zuge­ ordnet. Mit den Zeilenleitungen ist ein Zeilendecodie­ rerteil zum Anwählen einer bestimmten Zeilenleitung unter den Zeilenleitungen verbunden. Mit den Spalten­ leitungen ist ein Spaltendecodiererteil zum Bezeichnen oder Anwählen der Spaltenleitungen verbunden. Mit den Zeilendecodiererteil ist ein Treiberteil zum Erzeugen einer angehobenen, als Zeilenleitungs-Treiberspannung zu verwendenden Spannung und zur Ermöglichung der Über­ tragung der spezifischen Spannung zum Zeilendecodierer­ teil, bevor eine eine gewünschte Speicherzelle bezeich­ nende Adresse im Zeilendecodiererteil bestimmt ist, verbunden, so daß unter Beschleunigung einer Zeilenlei­ tungs-Ansteueroperation die Hochziehzeit der bestimmten Zeilenleitung in Richtung auf die spezifische Spannung verkürzt wird.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung höher erläutert. Es zei­ gen:

Fig. 1 eine schematische Aufsicht auf einen dynami­ schen Randomspeicher- bzw. DRAM-Chip, in wel­ chem die Erfindung verkörpert ist,

Fig. 2 ein Blockschaltbild des internen Schaltungs­ aufbaus des DRAMs,

Fig. 3 ein Schaltbild des Schaltungsaufbaus der Hauptabschnitte des DRAMs, einschließlich eines Wortleitungs-Treiberkreises, eines Zeilendecodierers und eines Vordecodierer­ teils einer Kernsteuerschaltung,

Fig. 4 ein Zeitsteuerdiagramm zur Darstellung der Impulsfolge für den Betrieb der Ausführungs­ form nach den Fig. 1 bis 3,

Fig. 5 ein Schaltbild eines abgewandelten Schal­ tungsaufbaus des DRAMs, einschließlich eines Wortleitungs-Treiberkreises, eines Zeilende­ codierers und eines Vordecodiererteils einer Kernsteuerschaltung,

Fig. 6 ein Blockschaltbild der internen Haupt- Schaltungsanordnung eines DRAMs gemäß einer zweiten Ausführungsform der Erfindung,

Fig. 7 ein Zeitsteuerdiagramm zur Darstellung der Impulsfolge für den Betrieb der Ausführungs­ form nach Fig. 6,

Fig. 8 ein Schaltbild einer abgewandelten Anordnung der Schaltung nach Fig. 6,

Fig. 9, 11, 13 und 15 Schaltbilder weiterer Ausfüh­ rungsformen eines Boosterkreises, der jeweils als Wortleitungs-Treiberkreis dient, und

Fig. 10, 12, 14 und 16 Zeitsteuerdiagramme der Impulsfolgen bei den Ausführungsformen nach den Fig. 9, 11, 13 bzw. 15.

In Fig. 1 ist eine DRAM-Anordnung gemäß einer bevorzugten Ausführungs­ form der Erfindung allgemein mit 10 bezeichnet. Der DRAM 10 weist ein Siliziumchip-Substrat 12 einer recht­ eckig planen oder flachen Form auf, auf welchem vier Speicherzellenblöcke 14a, 14b, 14c und 14d angeordnet sind, die jeweils eine vorgewählte Zahl von Speicher­ zellen enthalten. Die ersten und zweiten Speicherzel­ lenblöcke 14a bzw. 14b legen zwischen sich einen lang­ gestreckten zentralen Flächenbereich 16a fest, in wel­ chem Kernsteuerschaltungen angeordnet sind. Ein ande­ rer, zwischen drittem und viertem Block 14c bzw. 14d festgelegter Flächenbereich 16b ist für andere Fernsteuerschaltungen reserviert. Randflächenbereiche 18a, 18b, 18c, 18d, 18e und 18f um die vier Blöcke 14a-14d herum definieren einen Umfangsbereich des Chipsubstrats 12. In diesem Bereich ist eine den Blöcken 14 zugeord­ nete periphere Schaltungsanordnung mit Zeilen- und Spaltendecodiererkreisen, Datenein/ausgabekreisen usw. angeordnet.

Jeder Speicherzellenblock 14 enthält ein Array aus Zeilen und Spalten von wiedereinschreibbaren Speicher­ zellen. Diese Speicherzellen sind parallelen Daten­ übertragungsleitungen und parallelen Steuerleitungen zugeordnet, die einander unter Isolierung kreuzen und zwischen sich Kreuzungspunkte festlegen. Je eine ein­ zelne Speicherzelle ist an jedem der Kreuzungspunkte dieser einander kreuzenden Leitungen angeordnet. Die Datenübertragungsleitungen können als "Datenleitungen" oder "Bitleitungen", die Steuerleitungen als "Ziffern­ leitungen" oder "Wortleitungen" bezeichnet werden.

Jede Speicherzelle besitzt die sogenannte "Ein-Konden­ sator/Ein-Transistor"-Struktur; sie enthält einen als Datenspeicherelement dienenden Kondensator und einen als "Übertragungsgatter" dienenden Isolierschicht-Tran­ sistor mit isoliertem Gate zwischen einer betreffen­ den Bitleitung BLi und dem Speicherkondensator. Der Zellentransistor kann ein Metalloxidhalbleiter-Feld­ effekttransistor (MOSFET) sein. Der Zellentransistor ist mit einer stromführenden Elektrode (typischerweise der Drainelektrode) an eine betreffende der Bitleitun­ gen BL angeschlossen. Die in einer Zeile von Speicher­ zellen enthaltenen Zellentransistoren sind mit ihren Steuergateelektroden gemeinsam an eine entsprechende Wortleitung WLi angeschlossen.

Der Hauptschaltungsaufbau des DRAMs 10 ist in Fig. 2 dargestellt; dabei dient ein mit den Wortleitungen ver­ bundener Zeilendecodierer 20 zum Wählen einer der Zei­ lenleitungen (Wortleitungen), die durch eine in einem Zeilenadreßverriegelungspuffer 22 enthal­ tene Zeilen- oder X-Adresse bestimmt wird. Neben dem Zeilendecodierer 20 ist eine Kernsteuerschaltung 24 an­ geordnet, die einen an sich bekannten Vordecodierer­ kreis, einen Steuernebenkreis für Reservewortleitungen, einen Bitleitungs-Entzerrerkreis, einen Lese­ verstärker-Treiberkreis usw. enthält. Ein Spaltendeco­ dierer 26 wählt eine der Spaltenleitungen (Bitleitun­ gen), die durch eine in einem Spaltenadreßpuffer 28 enthaltene Spalten- oder Y-Adresse bestimmt wird. Die­ se Adressen enthalten Adreßbits A0, A1, . . . , An und werden den Puffern 22 und 28 mit einer bzw. über eine vorbestimmte Bitzahl von Adreßleitungen 30 auf Zeit­ teilbasis zugespeist.

Eine im folgenden als "RAS-Steuereinheit" bezeichnete Steuerschaltung 32 dient zur Ansteuerung des Zeilen­ adreßpuffers 22 in Abhängigkeit von einem ihr einge­ speisten Zeilenadreß-Abtastsignal . Der Ausgang der RAS-Steuereinheit 32 liegt über einen als Wortleitungs- Treiberkreis 34 dienenden Spannungsboosterkreis an der Kernsteuereinheit 24. Der Treiberkreis 34 erzeugt eine im Potential angehobene Spannung Vbw für ein Wortleitungs-Treibersignal. Eine andere, als "Spal­ tenadreß-Puffersteuereinheit" oder "CAS-Steuereinheit" dienende Steuerschaltung 36 steuert die Pufferoperation des Spaltenadreßpuffers 28 in Abhängigkeit von einem Spaltenadreß-Abtasteingangssignal . Ein Eingabedatenpuffer 38 und ein Ausgabedatenpuffer 40 sind mit einem an sich bekannten Leseverstärkerkreis 42 verbunden, der den Bitleitungen zugeordnet ist. Ein logisches UND-Glied 44 ist an seinem Ausgang an die Puffer 38 und 40 angeschlossen. An einen ersten Ein­ gang des UND-Glieds 44 wird ein Einschreibfreigabe­ signal () angelegt; das Signal wird einem zwei­ ten Eingang des UND-Glieds 44 sowie der CAS-Steuerein­ heit 36 zugespeist.

Gemäß Fig. 1 weist jeder Speicherzellenblock 14a bis 14d in konstanten Abständen ausgerichtete Unterarrays CA sowie abwechselnd dazwischen angeordnete Lesever­ stärkerteile SA auf. Ein Zeilendecodiererkreis 20 und eine Fernsteuerschaltung 24 sind jeweils jedem Unter­ array SA zugeordnet. Der Treiberkreis 34 ist zentral auf dem Sub­ strat 12 angeordnet; er befindet sich im Mittelbereich der peripheren Schaltungsbereiche 18a und 18f, in denen die inneren Ecken der Blöcke 14 einander zugewandt sind. Der Treiberkreis 34 kann diesen Speicherzellen­ blöcken 14 gemeinsam zugeordnet sein. Ein Bauteil 24a stellt einen in der Kernsteuerschaltung 24 vorgesehenen Vordecodierer dar. Die Steuerschaltung 24 ist mit dem Wortleitungs-Treiberkreis 34 über eine Verdrahtungslei­ tung WDRV verbunden, die innerhalb der Kernsteuerschal­ tung 24 verläuft und die im folgenden als "Wortlei­ tungsanhebe-Treiberleitung" bezeichnet werden wird. Im peripheren Bereich 16a ist kein Vordecodiererkreis vor­ gesehen, wie er herkömmlicherweise für den Wortlei­ tungs-Treiberkreis 34 verwendet wird. Das gleiche gilt auch für den anderen peripheren Bereich 16b.

Gemäß Fig. 3 ist der Wortleitungs-Treiberkreis 34 über die Wortleitungs-Treiberleitung WDRV mit dem Zeilende­ codierer 20 über den in der Kernsteuereinheit 24 vorge­ sehenen Vordecodiererkreis 24a verbunden. Der Treiber­ kreis 34 enthält drei MOS-Transistoren Q1, Q2 und Q3 sowie einen Kondensator Cb. Der Kondensator Cb wirkt als "Anhebe"- oder "Bootstrap"-Kondensator und erzeugt eine hohe Spannung eines angehobenen Po­ tentials. Der Transistor Q1 umfaßt eine mit einem Steu­ ersignaleingang verbundene Gateelektrode, eine mit einem Konstantstrom-Speisespannungseingang Vwd verbun­ dene Sourceelektrode und eine an einen Schaltungskno­ tenpunkt N1 angeschlossene Drainelektrode. Die Spannung Vwd ist eine spezifische Gleichspannung, die unter Her­ anziehung einer Stromversorgungs-Speisespannung Vcc des DRAMs 10 erzeugt wird, so daß sie unabhängig von uner­ wünschter Potentialänderung in der Speisespannung Vcc konstant bleibt. Der Transistor Q1 kann ein N-Kanal- MOSFET sein. Der Knotenpunkt N1 ist mit einer ersten Elektrodenplatte (Voraufladeanschluß) des Kondensators Cb verbunden. Der Transistor Q1 wirkt als Aufladetrei­ ber zur Durchführung einer Voraufladefunktion am Kno­ tenpunkt N1.

Der Transistor Q2 ist ein P-Kanal-MOSFET, während der Transistor Q3 ein N-Kanal-MOSFET ist. Diese Transisto­ ren sind in Reihe miteinander geschaltet und bilden einen Kondensator-Treiberkreis. Die Sourceelektrode des Transistors Q2 wird mit der Speisespannung Vwd ge­ speist. Die Gateelektrode des Transistors Q3 ist über eine Reihenschaltung aus drei Invertern 50 an einen Steuersignaleingang RINT1 angeschlossen. Ein gemeinsa­ mer oder Sammelknotenpunkt N2 der Transistoren Q2 und Q3 ist mit einer zweiten Elektrode (Steueranschluß) des Kondensators Cb verbunden. In Abhängigkeit vom Signal RINT1 schaltet einer der Transistoren Q2 und Q3 durch. Am Knotenpunkt N2 erscheint ein Steuersignal RINT2. Die Steuersignale und RINT1 sind spe­ zifische Signale, welche dem Treiberkreis 34 zugespeist werden, bevor eine bestimmte Adresse bezeichnet und be­ stimmt oder aufgestellt ist.

Sehr wesentlich ist dabei, daß die erfindungsgemäße An­ ordnung keinen Vordecodiererkreis verwendet, wie er herkömmlicherweise am Ausgang (Knotenpunkt N1) des Wortleitungs-Treiberkreises 34 angeordnet ist. Der Ausgang des Treiberkreises 34 ist unmittelbar mit der Wortleitungs-Treiberleitung WDRV verbunden. Ein Wider­ stand Rwd1 repräsentiert den Widerstandswert der Lei­ tung WDRV; ein Kondensator Cwd1 repräsentiert eine pa­ rasitäre Kapazität, welche der Leitung WDRV eigen ist.

Der Vordecodiererkreis 24a enthält eine Steuerschaltung 52, welche ein externes Steuersignal sowie Zeilen­ adreßsignale Φk und Φm zur Erzeugung von Steuersigna­ len RSET und abnimmt. Die Steuersignale RSET und können sich potentialmäßig zwischen einer Sub­ stratspannung Vss des Chipsubstrats 12 und der angeho­ benen Spannung Vbw ändern; die Steuerschaltung 52 arbeitet unter Heranziehung der Wortlei­ tungs-Treiberspannung Vbw als ihre eigene Stromversor­ gungs-Speisespannung.

Ein MOS-Transistor Q4, der ein P-Kanal-MOSFET sein kann, weist eine Gateelektrode auf, der das Steuersignal zugespeist wird. Der Transistor Q4 ist an einer strom­ führenden Elektrode mit der Leitung WDRV verbunden. Eine andere stromführende Elektrode dieses Transistors Q4 ist gemäß Fig. 3 an einen MOS-Transistor Q5 angeschlos­ sen, dessen Gateelektrode mit dem RSET-Steuersignal­ ausgang der Steuerschaltung 52 verbunden ist. Ein Sammel­ knotenpunkt M3 der Transistoren Q4 und Q5 ist mit dem Zeilendecodierer 20 über eine Ausgangssignal-Übertra­ gungsleitung WDRVkm verbunden, die als zweite Wortlei­ tungs-Treiberleitung wirkt. Ein Widerstand Rwd2 reprä­ sentiert den Widerstandswert der Leitung WDRVkm, wäh­ rend ein Kondensator Cwd2 eine inhärente parasitäre Kapazität dieser Leitung repräsentiert. Der Transistor Q4 kann als Schaltvorrichtung wirken, um erste und zweite Wortleitungs-Treiberleitung WDRV bzw. WDRVkm selektiv miteinander zu verbinden. Der Transistor Q5 kann als Entladungssteuervorrichtung für die Wortlei­ tungs-Treiberleitung wirken.

Gemäß Fig. 3 enthält der Zeilendecodierer 20 N-Kanal- MOS-Transistoren Q6 und Q7. Der Transistor Q6 wird durch ein Zeilenadreßsignal Φw, das über den Tran­ sistor Q7 an seine Gateelektrode angelegt wird, schalt­ mäßig angesteuert. Der Transistor Q6 ist an seiner einen stromführenden Elektrode einer Wortleitung WLi zugeordnet, die mit einem entsprechen­ den Array von Speicherzellen verbunden ist. Ein Kon­ densator Cw repräsentiert eine der Wortleitung WLi in­ härente parasitäre Kapazität; er ist im folgenden als "Wortleitungskapazität" bezeichnet. Ein Widerstand Rw repräsentiert einen Widerstandswert der Wortleitung WLi.

Im folgenden ist die Wortleitungs-Ansteuer- oder -Trei­ beroperation im DRAM 10 erläutert. Während sich ein Zeilenadreß-Abtastsignal auf dem hohen Potential­ pegel (Pegel H) befindet, ist der Knotenpunkt N1 des Wortleitungs-Treiberkreises 34 durch den Transistor Q1 auf die Spannung Vwd voraufgeladen worden (vgl. Fig. 4). Das Signal fällt zu einem Zeitpunkt T1 auf den niedrigen Potentialpegel (Pegel L) ab. Sodann ändert sich das Steuersignal zu einem Zeitpunkt t2 po­ tentialmäßig vom hohen Pegel H auf den niedrigen Pegel L. In Abhängigkeit davon steigt das Steuersignal RINT1 vom Pegel L auf den Pegel H an. Die Wortleitungs- Treiberleitung WDRV wird sodann zu einem Zeitpunkt t3 langsam auf die Spannung Vbw hochgezogen.

Nachdem das Signal auf den Pegel H übergeht und be­ vor eine Zeilenadresse aufgestellt ist, wäre unweigerlich eine Zeitspanne t1 einer festen Länge erforderlich. Die dargestellte Ausführungsform ist spe­ ziell so ausgelegt, daß während dieser Zeitspanne t1 die angehobene Ausgangsspannung Vbw des Treiberkreises 34 übertragen und über die Leitung WDRV an den Eingang des Vordecodierers 24a angelegt werden kann. Die Ver­ zögerungs- oder Laufzeit Tde1 in der Spannungsübertra­ gung bestimmt sich durch folgende Gleichung:

Tde1 = τa + τb + τc (1)

In obiger Gleichung bedeuten: τa = tatsächliche Ver­ zögerungszeit nach dem Abruf des Signals und vor dem Potentialanstieg im Signal RINT1; τb = Verzöge­ rungszeit, die nötig ist, bis der Steueranschluß des Bootstrap-Kondensators Cb potentialmäßig anzusteigen beginnt; τc = Verzögerungszeit, die nötig ist, damit die angehobene Spannung am Knotenpunkt N1 die Kernsteuerschaltung 24 über die Leitung WDRV erreichen kann. Die Verzögerungszeit τc = Rwd1 · Cwd1. Von diesen Verzögerungszeiten ist τc die bedeutsamste. Diese Verzögerungszeit stellt jedoch kei­ ne ernstliche Ursache für eine Verzögerung in der Wort­ leitungsanhebe-Treiberoperation dar, weil die Zeitspanne τc innerhalb der inhärenten Verzögerungszeitspanne T1 der Adreßbehandlung liegt. Die Verzögerung in der Span­ nungsanstiegsansteuerung einer bezeichneten Wortlei­ tung WLi hängt in erster Linie von den Verzögerungen in den dem Vordecodierer 24a zugespeisten Adreßsignalen Φk und Φm ab. Die τd läßt sich definieren zu:

τd = c1 · r1 (2)

Darin bedeuten: r1 = Widerstandswert jeder Übertragungs­ leitung für Signale Φk und Φm gemäß Fig. 3; c1 = je­ der Übertragungsleitung für Signale Φk und Φm inhä­ rente parasitäre Kapazität. Nachdem die Adresse be­ stimmt ist, beginnen die Signale Φk und Φm zu einem Zeitpunkt t3 potentialmäßig vom Pegel L anzusteigen, um den Pegel H zu einem Zeitpunkt t4 zu erreichen. Die Verzögerungszeit τd ist der Länge einer Zeitspanne t3-t4 gleich.

In Abhängigkeit von der Potentialänderung der Adreß­ signale Φk und Φm ändert sich das Potential des Si­ gnals Φkm vom Pegel H auf den Pegel L. Demzufolge schaltet der Transistor Q4 im Vordecodierer 24a durch.

Gleichzeitig geht das Steuersignal RSET auf den Pegel L über, wodurch der Entladungstransistor Q5 zum Sperren gebracht wird. Das Sperren des Transistors Q4 erlaubt die Aufschaltung der angehobenen Spannung Vbw auf der ersten Wortleitungs-Treiberleitung WDRV auf die zwei­ te Wortleitungs-Treiberleitung WDRVkm. Die Spannung Vbw wird somit der vorgesehenen Wortleitung WLi über den Zeilendecodierer 20 zugespeist. Die Wortleitung wird allmählich auf die Spannung Vbw hochgezogen; sie er­ reicht diese Spannung Vbw zu einem Zeitpunkt t5. Die Länge der Zeitspanne t4-t5, d. h. die Wortleitungsan­ steuerung-Verzögerung τe, ist praktisch gleich:

τe = (Cw + Cwd2) · (Rw + Rwd2) (3)

Infolgedessen ist die Gesamtverzögerungszeit t2 ver­ kürzt, welche die vorgesehene oder Ziel-Wortleitung bis zum Erreichen der angehobenen Spannung eines vorbe­ stimmten Potentials benötigt, nachdem die Adresse de­ finiert worden ist; diese Gesamtverzögerungszeit T2 läßt sich wie folgt ausdrücken:

T2 = τd + τe (4)

Nach Beendigung des Einschreibmodus im DRAM 10 wird die Aktivierung der angewählten Wortleitung WLi aufgeho­ ben, so daß diese Leitung auf den anfänglichen Poten­ tialzustand deaktiviert wird. Zu diesem Zweck wird das Steuersignal auf den Pegel H gesetzt, so daß der Transistor Q4 sperrt. Das Steuersignal RSET steigt auf den Pegel H an, woraufhin der Transistor Q5 durch­ schaltet. Aufgrund dieser Potentialsteuerung, während sich die Treiberleitung WDRV auf dem Pegel H befindet, fallen nur die Wortleitung WLi und die Treiberleitung WDRVkm auf das Potential Vss ab. Dadurch kann eine Ver­ zögerung in der Deaktivierungs-Ansteuerungsoperation für die Wortleitung WLi verkleinert werden.

Bei der beschriebenen Ausführungsform wird die angeho­ bene Wortleitungs-Treiberspannung Vbw spezi­ fisch über die Leitung WDRV geführt, um am Eingang des Vordecodierers 24a während der inhärenten Verzögerungs- oder Laufzeitspanne T1, die vom Zeitpunkt T1 des Po­ tentialabfalls des Signals bis zum Adreßabschluß­ zeitpunkt t3 reicht, anzukommen. Mit anderen Worten: die erste Wortleitungs-Treiberleitung WDRV ist bereits auf die angehobene Spannung Vbw angestiegen, bevor die entsprechende Adresse im Zeilendecodierer 20 erfaßt ist. Dies bedeutet, daß die Übertragungs­ laufzeit Tde1 der Spannung Vbw vom Treiberkreis 34 zum Vordecodierer 24a durch die inhärente Verzögerungs- bzw. Laufzeit T1 "absorbiert" oder "aufgefangen" wer­ den kann. Die von der Wortleitung WLi für das Erreichen der Spannung Vbw nötige Laufzeit T2 kann daher frei oder unbeeinflußt sein von der durch Gleichung (1) gegebenen Laufzeit Tde1, und sie kann um die Zeitlänge entspre­ chend der Periode Tde1 verkürzt sein. Hierdurch kann die Wortleitungs-Ansteueroperation und damit die Da­ tenzugriffoperation im DRAM 10 beschleunigt werden.

Bei der beschriebenen Ausführungsform ist auch wesent­ lich, daß die Zeilendecodierer 20 lagenmäßig auf dem Chipsubstrat 12 so verteilt sind, daß sie den jeweili­ gen Unterarrays Ca der Speicherzellen zugeordnet sind, und daß jeder Vordecodierer 24a in der Nachbarschaft zur Eingangsstufe eines betreffenden Zeilendecodierers angeordnet ist, wie dies aus der Darstellung von Fig. 1 hervorgeht. Durch diese Auslegung kann der Schaltungs­ musterentwurf dieser Zeilendecodierer vereinfacht wer­ den, der herkömmlicherweise strengen Anforderungen un­ terliegt. Da weiterhin nur der Vordecodierer 24a im Kernsteuerschaltungsteil 24 vorgesehen ist, bleibt der DRAM 10 unberührt vom bisherigen Problem der Vergröße­ rung der Chipabmessungen. Dies trifft aus den nachste­ hend angegebenen Gründen zu. Wenn die angehobene Trei­ berspannung an den Zeilendecodierer 20 angelegt worden ist, bevor eine Adresse bestimmt ist, müßte eine ähnliche Schaltungsanordnung im Zei­ lendecodierer 20 für jede einzelne der Wortleitungen WL vorgesehen sein. Dies hätte aber eine uner­ wünschte Vergrößerung der Chipfläche zur Folge. Ande­ rerseits wird bei der beschriebenen Ausführungsform die angehobene Spannung bis zum Vordecodierer 24a übertra­ gen. Der Vordecodierer 24a besitzt eine kleinere Zahl von erforderlichen Schaltungselementen als der Zeilendeco­ dierer 24; infolgedessen kann eine Vergrößerung der Chipbelegungsfläche weitgehend vermieden werden.

Die Schaltungsanordnung gemäß Fig. 3 kann auf die in Fig. 5 gezeigte Weise abgewandelt werden, wobei der Zeilendecodierer 20 aus einem einzigen MOS-Transistor Q8 vom P-Kanaltyp besteht. Die Gateelektrode des Tran­ sistors Q8 wird unmittelbar mit einem invertierten Zei­ lenadreßsignal beaufschlagt. Mit dieser Ausgestal­ tung lassen sich ebenfalls die vorstehend angegebenen Vorteile erzielen.

Fig. 6 veranschaulicht eine Wortleitungs-Treiberkreis­ anordnung, die vorgesehen ist zur weiteren Verbesse­ rung der Wortleitungs-Treiber- oder -Ansteuergeschwin­ digkeit durch elektrische Trennung der ersten Wortlei­ tungs-Treiberleitung WDRV von den restlichen Schal­ tungsbauteilen; dies kann entweder dann geschehen, wenn die angewählte Wortleitung WLi potentialmäßig auf das angehobene Spannungspotential aktiviert wird, oder dann, wenn diese Leitung auf die Substratspannung Vss deaktiviert und damit ihr Anwählzustand aufgehoben wird.

Gemäß Fig. 6 besteht ein in der Kernsteuerschaltung 24 vorgesehener Vordecodiererkreis 60 im wesentlichen aus sechs Transistoren, nämlich vier Transistoren Q11 bis Q14 zusätzlich zu den MOS-Transistoren Q4 und Q5 gemäß Fig. 3. Insbesondere ist dabei der P-Kanal-MOS-Tran­ sistor Q4 auf dieselbe Weise wie bei der Ausführungs­ form gemäß Fig. 3 zwischen erster und zweiter Wortlei­ tungs-Treiberleitung WDRV bzw. WDRVkm angeordnet. Der Entladungs-N-Kanal-MOS-Transistor Q5 ist zwischen die zweite Treiberleitung WDRVkm und Massepotential ge­ schaltet. Die zusätzlichen vier Transistoren Q11 bis Q14 bilden einen Verriegelungskreis 62. Die P-Kanal- MOS-Transistoren Q13 und Q14 weisen Gateelektroden und Drainelektroden auf, die mit einem Schaltungs-Knoten­ punkt N4 kreuzgekoppelt sind, an welchem die Gateelek­ troden der Transistoren Q4 und Q5 miteinander verbun­ den sind. Die Transistoren Q13 und Q14 bilden einen Flipflopkreis. Die Drainelektro­ de des Transistors Q13 liegt über den N-Kanal-MOS- Transistor Q11 an Masse, während die Drainelektrode des Transistors Q14 über den N-Kanal-MOS-Transistor Q12 an Masse gelegt ist. Die Gateelektroden der Transistoren Q11 und Q12 sind mit einer internen Steuerschaltung 64 verbunden. Letztere erzeugt komplementäre Steuersignale SET und in Abhängigkeit von Signalen , Φk und Φm. Die Transistoren Q11 und Q12 führen Schaltoperationen in Abhängigkeit von den Signalen SET und durch.

Die zugeordnete Impulsfolge ist in Fig. 7 veranschaulicht. Wenn die angewählte Wortleitung WLi aktiviert ist, schaltet der Transistor Q4 durch, während der Transistor Q5 sperrt. Unter diesen Bedingungen wird die an der ersten Wortleitungs-Trei­ berleitung WDRV entstehende angehobene Spannung Vbw über den Transistor Q4 zur zweiten Wortleitungs-Trei­ berleitung WDRVkm übertragen und dann der Wortleitung WLi aufgeprägt. Eine Spannung, welche die in einer an­ gewählten Speicherzelle M gespeicherte Information re­ präsentiert, wird auf ein entsprechendes Paar von Bit­ leitungen BL und gelegt und durch einen diesen zuge­ ordneten Leseverstärker erfaßt und ausgelesen.

Wenn das Signal zu einem Zeitpunkt t1 auf den Pegel H zurückkehrt, werden die Steuersignale SET und in­ vertiert. Die Spannungen an Knotenpunkten N4 und N5 des Verriegelungskreises 62 werden zu einem Zeitpunkt t2 in­ vertiert, wodurch der Transistor Q4 zum Sperren ge­ bracht und der Transistor Q5 durchgeschaltet wird. In Abhängigkeit vom Sperren des Transistors Q4 wird die erste Wortleitungs-Treiberleitung WDRV elektrisch von der zweiten Wortleitungs-Treiberleitung WDRVkm ge­ trennt. Dabei beginnen sich nur die Treiberleitung WDRVkm und die Wortleitung WLi über den Transistor Q5 zu entladen. Dies ermöglicht einen Potentialabfall auf der Wortleitung WLi, während die Treiberleitung WDRV einer vergleichsweise großen Leitungskapazität auf dem hohen Pegel H verbleibt.

Gemäß Fig. 6 wird der Potentialabfall der angehobenen Spannung Vbw auf der ersten Wortleitungs-Treiberleitung WDRV durch Änderung des Steuersignals RINT des Wortleitungs-Treiberkreises 34 (Fig. 2) vom Pegel H auf den Pegel L nach Abschluß der Potential­ anstiegsansteuerung der Wortleitung WLi bewirkt. Diese Potentialabfallansteueroperation der Treiberleitung WDRV kann während einer Bitleitungs- Entzerrungsperiode durchgeführt werden, die nach dem Potentialabfall auf der Wortleitung unweigerlich nötig ist. Genauer gesagt: für die Ausführung der Potentialabfallopera­ tion auf der Wortleitungs-Treiberleitung WDRV ist mehr Zeit als nötig vorgegeben; auch wenn aufgrund des Wi­ derstands der Leitung WDRV eine längere Zeitspanne nö­ tig ist, beeinflußt dieser Zeitbe­ darf in keiner Weise die Gesamt-Datenzugriffgeschwin­ digkeit des DRAMs 10. Es wird nur jeweils die angewähl­ te Wortleitung WLi für einen schnellen Abfall ange­ steuert.

Aufgrund der elektrischen Trennung der ersten Treiber­ leitung WDRV ist bei der beschriebenen Ausführungsform die eigentliche Belastung, die in der sich über den Transistor Q5 entladenden Wortleitungs-Treiberleitung verbleibt, le­ diglich die zweite Treiberleitung WDRVkm und ihre nachgeschaltete Verdrahtungsleitung. Die er­ ste Treiberleitung WDRV ist nicht länger in der Entla­ dungslast enthalten. Damit kann die Gesamtentladungs­ last verkleinert werden. Zudem kann der Durchschaltwi­ derstand des Entladungstransistors Q5 reduziert werden, weil die Gateelektrode dieses Transistors durch die an­ gehobene Treiberspannung Vbw angesteuert wird. Diese Faktoren ermöglichen eine Beschleunigung der Wortlei­ tungs-Ansteueroperation.

Die Anordnung gemäß der vorstehend beschriebenen Aus­ führungsform wird noch zweckmäßiger, wenn sie auf einen speziellen Fall angewandt wird, in welchem eine gere­ gelte Gleichspannung, die im wesentlichen unabhängig ist von einer Änderung oder Schwankung in der Speise­ spannung Vcc des DRAMs 10, als Quellenspannung des Wortleitungs-Treiberkreises 34 benutzt wird. Bei Be­ nutzung einer solchen Spannung Vwd für den Treiberkreis 34 kann die Spannung Vwd auch dann einen festen Potentialpegel beibehalten, wenn die Stromversorgungs-Speisespannung Vcc ungewollt vari­ iert. Auch wenn dabei die Speisespannung Vcc auf ihren kleinsten zulässigen Pegel Vccmin abfällt, ist es da­ her möglich, eine vorgesehene Wortleitung WLi mit einer geeigneten Treiberspannung zu beschicken. Hierdurch kann die Wortleitungs-Ansteuergeschwindigkeit erhöht werden.

Die Schaltungsanordnung ist der in Fig. 8 dargestellten Abwandlung zugänglich, bei welcher die Gateelektrode des N-Kanal-MOS-Transistors Q5 unabhängig mit der Steuerschaltung 64 verbunden ist, während die Gateelektrode des MOS-Transistors Q4 mit einem Schal­ tungs-Knotenpunkt N6 des Verriegelungskreises 62 ver­ bunden ist. Die Steuerschaltung 64 beschickt den Tran­ sistor Q4 mit einem Steuersignal , das den hohen Pegel H gleich der Stromversorgungs-Speisespannung Vcc aufweist. Das Signal ist in seinem Impulszeittakt mit dem Steuersignal synchron. Diese Schaltung ar­ beitet auf die gleiche Weise wie die Schaltung gemäß Fig. 6, nur mit dem Unterschied, daß der Transistor Q5 eine Umschaltoperation in Abhängigkeit vom Signal durchführt. Dabei wird der Durchschaltwi­ derstand des Transistors Q5 höher als im Fall von Fig. 6; dennoch läßt sich ein ähnlicher technischer Vorteil bezüglich der mit hoher Geschwindigkeit erfolgenden Wortleitungs-Ansteueroperation erreichen.

Der Rest der vorliegenden Beschreibung ist auf ver­ schiedene Schaltungsabwandlungen gerichtet, die zweck­ mäßig auf den Treiberkreis 34 gemäß Fig. 3, der als Wortleitungs-Treiberkreis wirkt, anwendbar sind. Jede der im folgenden beschriebenen Schaltungen spielt eine wesentliche Rolle bezüglich der vollen Nut­ zung des Vorteils der vorher beschriebenen, mit hoher Geschwindigkeit erfolgenden Wortleitungs-Ansteuerope­ ration. Diesbezüglich bietet jede der zu beschreibenden Schaltungen die folgenden zusätz­ lichen Vorteile: 1. sie kompensiert einen etwaigen un­ erwünschten Potentialabfall aufgrund einer einer ange­ wählten Wortleitung inhärenten parasitären Kapazität; 2. sie hält die Wortleitungsspannung konstant auf einem geeigneten Potential, das unterhalb der dielektrischen Durchschlagspannung der zugeordneten Speicherzellen liegt.

Fig. 9 veranschaulicht einen Wortleitungs-Treiberkreis mit einer "Doppelkondensator"-Struktur. Die betreffende Impulsfolge ist in Fig. 10 veranschau­ licht. Gemäß Fig. 9 enthält der Treiberkreis zwei Bootstrapkondensatoren Cb1 und Cb2, die zueinander parallelgeschaltet sind. Der erste Kondensator Cb1 be­ sitzt eine größere Kapazität als der zweite Kondensator Cb2. Unter der Annahme, daß die Gesamtkapazität Cb (= Cb1 und Cb2) ausreichend größer ist als die angege­ benen Kapazitäten Cwd1, Cwd2 und Cw (vgl. Fig. 3), ist die Kapazität des Kondensators Cb2 spezifisch wie folgt eingestellt:

Cb2 ∼ 2(Cw + Cwd2) (5).

Die ersten Elektroden dieser Kondensatoren Cb1 und Cb2 sind an einem Schaltungs-Knotenpunkt N7 zusammenge­ schaltet, der seinerseits z. B. mit der ersten Wortlei­ tungs-Treiberleitung WDRV gemäß Fig. 3 verbunden ist. Die Kondensatoren Cb1 und Cb2 sind jeweils mit einem Auflade-Treiberkreis versehen. Einer dieser Kreise weist eine Reihenschaltung aus zwei MOS-Transistoren Q2 und Q3 auf, welche auf dieselbe Weise wie bei der Aus­ führungsform gemäß Fig. 3 an die andere Elektrode des Kondensators Cb1 angeschlossen ist; der andere Kreis enthält auf ähnliche Weise eine Reihen­ schaltung aus entsprechenden MOS-Transistoren Q20 und Q21 entgegensetzter Kanaltypen, wobei diese Reihen­ schaltung an die andere Elektrode des Kondensators Cb2 angeschlossen ist. Der MOS-Transistor Q20 ist vom P-Kanal-Typ, der Transistor Q21 vom N- Kanal-Typ.

Der erste Bootstrap-Kondensator Cb1 wird durch den be­ treffenden Treiberkreis mit den Transistoren Q2 und Q3 in Abhängigkeit vom Steuersignal RINT1 angesteuert, das mit einem Signal synchronisiert ist, welches vor der Bestimmung der Speicheradresse erzeugt wird. Das Aufladen am zweiten Bootstrapkondensator Cb2 geschieht wie folgt: Der Kondensator-Treiberkreis mit den Tran­ sistoren Q20 und Q21 empfängt ein Bestimmungssignal Φv1 für eine gültige Adresse zwecks Erzeugung eines spezifischen Steuersignals Φv2. Die Steuerelektrode des Kondensators Cb2 wird mit dem Signal Φv2 beauf­ schlagt, so daß der Kondensator Cb2 synchron mit der Bestimmung der Speicheradresse aufgeladen wird.

Gemäß Fig. 10 wird die Wortleitung WLi potentialmäßig aktiviert in Abhängigkeit von der Aufladung nur am er­ sten Kondensator Cb1 vor der Adreßbestimmung, d. h. vor dem Durchschalten des Decodierer-Transistors Q4. Diese Operation ist grundsätzlich die gleiche wie im entspre­ chenden Teil der Operation bei der Ausführungsform ge­ mäß Fig. 3.

Zu einem Zeitpunkt t1 wird eine bestimmte Adresse de­ finiert, wobei der Transistor Q4 durchschaltet und da­ bei elektrische Ladungsträger von der Wortleitungs- Treiberleitung WDRV in die Wortleitung WLi stoßartig fließen läßt. Sodann wird der zweite Kon­ densator Cb2 angesteuert, um einen zweckmäßigen La­ dungsmengenfluß zur Wortleitung WLi zu ergänzen. Auf­ grund dieser Ladungsträgerzuspeisung kann der Mangel an Ladungsträgern, welcher einem durch die gestrichelte Linie L1 in Fig. 10 angedeuteten verringerten Poten­ tialpegel entspricht, ausgeglichen werden, um einen idealen, durch eine Linie L2 angegebenen Po­ tentialpegel zu erreichen. Wenn das Steuersignal zum Zeitpunkt t2 auf den Pegel L abfällt, wird daher die angewählte Wortleitung WLi effektiv auf die ange­ hobene Treiberspannung Vbw hochgezogen. Da die Kapazi­ tät Cb2 so festgelegt worden ist, daß sie Gleichung (5) entspricht, kann das Potential auf der Wortleitungs-Treiberleitung WDRV vor und nach der Durchschalt/Sperrumschaltoperation des im Vordecodie­ rer 24a enthaltenen Decodierer-Transistors Q4 auf einem festen Pegel stabilisiert werden. Damit wird es mög­ lich, einen Potentialabfall der Treiberspannung Vbw aufgrund der Trägerverteilung auf der Leitung WDRV in­ folge des Adreßabrufs erfolgreich zu kompensieren, so daß damit eine Konstanz im Potential der Wortleitungs- Treiberspannung Vbw gewährleistet wird.

Eine andere Boosterkreisanordnung ist in Fig. 11 ge­ zeigt, während die zugeordnete Impulsfolge in Fig. 12 veranschaulicht ist. Diese Ausführungsform ist ähnlich derjenigen nach Fig. 9, wobei jedoch ein P-Kanal- MOS-Transistor Q22 zusätzlich zwischen den Knotenpunkt N7 und den zweiten Bootstrap-Kondensator Cb2 eingefügt ist. Der Transistor Q22 weist eine Gateelektrode auf, der ein Schaltsteuersignal zugespeist wird. Wenn der Transistor Q22 sperrt, wird der Kondensator Cb2 vom Knotenpunkt N7 getrennt, während die Aufladung am Kon­ densator Cb1 erfolgt.

Wie aus Fig. 12 hervorgeht, befindet sich das Steuer­ signal zum Anfangszeitpunkt t1 des Potentialan­ stiegs auf der Wortleitung WLi auf dem niedrigen Pegel L. Der Transistor Q22 wird dadurch durchgeschal­ tet. Die Operation bei der Anlegung der angehobenen Spannung Vbw mittels der doppelten Kondensatorstruktur an die Wortleitung WLi ist im wesentlichen die gleiche wie bei den vorher beschriebenen Ausführungsformen. Wenn das Potential auf der Wortleitung abfällt, steigt das Steuersignal zum Zeitpunkt t2 auf den Pegel H an. Damit sperrt der Transistor Q22. Der Kon­ densator Cb2 wird somit elektrisch von der Treiber­ leitung WDRV getrennt. Die Klemmenspannung des Kon­ densators Cb2 kann demzufolge praktisch unabhängig von einem unerwünschten Potentialabfall L1 auf der Leitung WDRV sein. Dies bedeutet, daß es unnötig ist, den Kon­ densator Cb2 in jedem Aktivzyklus vom Voraufladepo­ tential auf die angehobene Spannung Vbw aufzuladen. Damit kann eine unnötige bzw. unbedeutende Entladung am Kondensator Cb2 unter Verringerung des Energiebedarfs des DRAMs 10 vermieden werden.

Fig. 13 zeigt noch einen anderen Boosterkreis, dessen zugeordnete Impulsfolge in Fig. 14 dargestellt ist. Die Schaltungsanordnung gemäß Fig. 13 ist der Schaltung 34 gemäß Fig. 3 insofern ähnlich, als ein einziger Boot­ strapkondensator Cb verwendet wird. Diese Schaltung kennzeichnet sich dadurch, daß der Steueranschluß des Kondensators Cb auf noch zu beschreibende Weise mittels eines "Zweiphasen"-Steuerschemas angesteuert wird.

Ein N-Kanal-MOS-Transistor Q23 ist zwischen die Tran­ sistoren Q2 und Q3 geschaltet. Die Gate- bzw. Drain­ elektroden sind an einem Schaltungs-Knotenpunkt 8 zu­ sammengeschaltet. Der Transistor Q23 wirkt als Pegel­ schiebevorrichtung 72. Ein P-Kanal-MOS-Transistor Q24 weist eine Gateelektrode, der das Adreßbestimmungssi­ gnal Φv1 zugespeist wird, eine an der Spannung Vwd liegende Sourceelektrode und eine mit dem Knotenpunkt N8 verbundene Drainelektrode auf. Der Steueranschluß des Kondensators Cb ist ebenfalls mit dem Knotenpunkt N8 verbunden.

Die Potentialanstiegsansteuerung ist folgende: Wenn sich gemäß dem Zeitsteuerdiagramm von Fig. 14 das Si­ gnal auf den hohen Pegel H ändert, wird das Steuer­ signal RINT1 erzeugt. Der P-Kanal-MOS-Transistor Q2 schaltet durch, während der N-Kanal-Transistor Q3 sperrt. Die Steueranschlußspannung des Kondensators Cb erhöht sich zum Zeitpunkt t2 auf ein spezifisches Po­ tential Vwd′, das um eine vorgewählte Spannung Vsm niedriger ist als die Spannung Vwd. Die Spannung Vsm wird durch den Pegelschiebetransistor Q23 bestimmt. Wie durch eine Linie 74 gezeigt, erhöht sich die Spannung auf der Wortleitungs-Treiberleitung WDRV in Abhängig­ keit von der Anlegung der Spannung Vwd′.

Wenn zum Zeitpunkt t3 eine bestimmte Adresse abge­ rufen wird, schaltet der Decodierertran­ sistor Q4 durch, und das Signal Φv1 ändert sich auf den Pegel L. Dementsprechend schaltet der Transistor Q24 durch. Die Spannung Vwd wird über den Transistor Q24 an den Steueranschluß des Kondensators Cb angelegt. Die Steueranschlußspannung RINT2 steigt weiterhin in Richtung auf die Spannung Vwd an. Mit dieser "Zwei­ phasen-Bootstrap-Kondensatorsteuer"-Technik ist es möglich, eine unerwünschte Verringerung oder einen unerwünschten Abfall der Wortleitungsspannung mittels des gleichen Prinzips wie bei den vorher beschriebenen Ausführungsformen gemäß Fig. 9 und 11 mit "Doppelkon­ densator"-Struktur zu verhindern.

Noch eine weitere, für den Boosterkreis 34 bevorzugte Anordnung ist in Fig. 15 dargestellt, in welcher ein Bezugsspannungsgeneratorkreis 80 vorgesehen ist, wel­ cher die Stromversorgungs-Speisespannung Vcc abnimmt und eine Gleichspannung eines festen Potentialpegels erzeugt. An den Ausgang des Bezugsspannungsgeneratorkreises 80 sind zwei Verstärkerkreise 82 und 84 zur Lieferung konstanter Spannungen Vwd1 bzw. Vwd2 unterschiedlicher Potentialpegel angeschlossen. Die Spannung Vwd1 ist po­ tentialmäßig größer als die Spannung Vwd2 (vgl. Fig. 16). An die Ausgänge der Verstärker 82 und 84 sind P- Kanal-MOS-Transistoren Q30 bzw. Q31 angeschlossen. Der Transistor Q30 weist eine mit der Gateelektrode des Transistors Q3, welcher das Signal Φv1 zugespeist wird, zusammengeschaltete Gateelektrode auf. An die Gateelektrode des anderen Transistors Q31 wird das Si­ gnal RINT1 angelegt. Die Drainelektroden der Transi­ storen Q30 und Q31 sind gemeinsam an den Steueranschluß des Bootstrap-Kondensators Cb angeschlossen. Der Tran­ sistor Q3 kann als gemeinsamer Steuertransistor für den ersten Reihenschaltungsteil aus Verstärker 82 und Tran­ sistor Q30 sowie den zweiten Reihenschaltungsteil aus Verstärker 84 und Transistor Q31 dienen. Die Ausgangs­ spannung Vwd1 des Verstärkers 82 ist unmittelbar an den Transistors Q1 angekoppelt.

Die Schaltung gemäß Fig. 15 erfüllt eine Wortleitungs- Ansteuerfunktion im "Zweiphasensteuer"-Modus ähnlich derjenigen wie bei der Schaltung gemäß Fig. 13, wie sie bereits anhand von Fig. 14 erläutert worden ist. Aus diesem Grund ist das Zeitsteuerdiagramm gemäß Fig. 16 zur Darstellung nur der hauptsächlichen Signale ver­ einfacht worden; die restlichen Signale sind die glei­ chen wie in Fig. 14. Die Schaltung gemäß Fig. 15 kenn­ zeichnet sich dadurch, daß die ersten und zweiten Span­ nungen Vwd1 bzw. Vwd2 benutzt werden, die gemäß Fig. 16 unabhängig von einer etwaigen Änderung der Speisespan­ nung Vcc potentialmäßig konstantgehalten werden.

Genauer gesagt: wenn sich das Signal auf den Pegel L ändert, befindet sich das Signal RINT1 auf dem Pegel H, wie dies aus Fig. 14 hervorgeht. Wenn der Transi­ stor Q31 durchschaltet, wird die Spannung Vwd2 dem Steueranschluß des Kondensators Cb zugespeist. Der Kon­ densator Cb lädt sich auf eine entsprechende angehobene Spannung auf, die dann auf der Leitung WDRV erscheint. Nach Bestimmung der Adresse zum Zeitpunkt t3 (vgl. Fig. 14) fällt das Signal Φv1 auf den Pegel L ab, so daß der Transistor Q30 durchschaltet. Hierauf kann die höhere Spannung Vwd1 zum Steueranschluß des Kondensators Cb übertragen werden. Anschließend erfolgt eine ähnliche "Zweiphasen"-Bootstrapansteuerung.

Die vorstehend beschriebenen Aus­ führungsformen sind unter der Annahme erläutert worden, daß sie auf gewöhnliche DRAMs angewandt sind, bei denen eine Adresse abgerufen wird, nachdem das Signal er­ halten wurde. Die Erfindung ist jedoch auch auf spezielle DRAMs anwendbar, bei denen eine Adresse vor dem Abruf einer Adresse nicht definiert wird. In einem solchen Anwendungsfall empfiehlt es sich, die im peripheren Schaltungsteil erzeugte Wortleitungs-Trei­ berspannung Vbw an den Zeilendecodierer und den ihm vorgeschalteten Vordecodierer anzulegen, bevor eine Zeilenadresse tatsächlich eingegeben wird. Auf diese Weise kann eine Verzögerung der Wortleitungs-Ansteuer­ operation aufgrund der Verzögerung oder Laufzeit bei der Spannungsübertragung auf der Wortleitungs-Treiber­ leitung, die sich mit vergrößerter Speicherdichte ver­ längert hat, vermieden werden.

Claims (10)

1. Integrierte Speicheranordnung, umfassend ein Array von in Zeilen und Spalten angeordneten Speicherzel­ len (M), den Zeilen der Speicherzellen (M) zugeord­ nete Zeilenleitungen (WL), den Spalten der Speicher­ zellen (M) zugeordnete Spaltenleitungen (BL), eine mit den Zeilenleitungen (WL) verbundene Zeilendeco­ diereinheit (20, 24, 24a, 60) zum Anwählen einer be­ stimmten Zeilenleitung unter den Zeilenleitungen (WL), eine mit den Spaltenleitungen (BL) verbundene Spaltendecodiereinheit (26) zum Bezeichnen einer der Spaltenleitungen (BL) und eine mit der Zeilendeco­ diereinheit (20, 24, 24a, 60) verbundene Treiberein­ heit (34) zum Erzeugen einer spezifischen potential­ mäßig angehobenen, als Zeilenleitungs-Ansteuerspan­ nung zu verwendenden Ausgangsspannung (Vbw), dadurch gekennzeichnet, daß
die Ausgangsspannung der Treibereinheit (34) ge­ wöhnlich auf einem niedrigerem Potentialpegel (Vwd in Fig. 4) unterhalb der spezifischen Ausgangsspan­ nung verbleibt, und
die Treibereinheit (34) die Übertragung der spe­ zifischen Spannung zur Zeilendecodiereinheit (20, 24, 24a, 60) erlaubt, bevor eine eine gewünschte Speicherzelle bezeichnende Adresse in der Zeilende­ codiereinheit (20, 24, 24a, 60) bestimmt ist.

2. Integrierte Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeilendecodier­ einheit einen Zeilendecodiererkreis (20) mit an die Zeilenleitungen (WLi) angeschlossenen Ausgän­ gen, einen mit dem Zeilendecodiererkreis (20) ver­ bundenen Vordecodiererkreis (24a), eine zwischen die Treibereinheit (34) und den Vordecodierer­ kreis (24a) geschaltete erste Spannungsübertra­ gungsleitung (WDRV) und eine zwischen den Vordeco­ diererkreis (24a) und den Zeilendecodierer­ kreis (20) geschaltete zweite Spannungsübertra­ gungsleitung (WDRVkm) aufweist und daß die Trei­ bereinheit (34) einen unmittelbar mit der ersten Spannungsübertragungsleitung (WDRV) verbundenen Ausgang (N1) aufweist, so daß die erste Spannungs­ übertragungsleitung (WDRV) konstant auf der spezi­ fischen Ausgangsspannung bleibt.

3. Integrierte Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Vordecodierer­ kreis (24a) eine zwischen der ersten und zweiten Spannungsübertragungsleitung (WDRV, WDRVkm) geschaltete erste Schalteinheit (Q4), um die erste Spannungsübertragungsleitung (WDRV) selektiv mit der zweiten Spannungsübertragungsleitung (WDRVkm) zu koppeln, so daß die spezifische Spannung (Vbw) auf der ersten Spannungsübertragungsleitung (WDRV) der zweiten Spannungsübertragungsleitung (WDRVkm) zugespeist wird, aufweist.

4. Integrierte Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Vordecodierer­ kreis (24a) eine mit der zweiten Spannungsübertra­ gungsleitung (WDRVkm) verbundene zweite Schaltein­ heit (Q5) zum selektiven Verbinden der zweiten Spannungsübertragungsleitung (WDRVkm) mit einem Massepotential, um damit die Entladung auf der zweiten Spannungsübertragungsleitung (WDRVkm) zu beschleunigen, aufweist.

5. Integrierte Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die zweite Spannungs­ übertragungsleitung (WDRVkm) eine kleinere Länge aufweist als die erste Spannungsübertragungslei­ tung (WDRV).

6. Integrierte Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Treibereinheit ein kapazitives Element (Cb, Cb1) mit isolierten Plat­ ten, von denen eine mit der ersten Spannungsüber­ tragungsleitung (WDRV) verbunden ist, aufweist, wobei das kapazitive Element die spezifische Span­ nung auf der ersten Spannungsübertragungsleitung anhebt.

7. Integrierte Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Treiberein­ heit (34) ferner eine mit dem kapazitiven Ele­ ment (Cb) verbundene Aufladesteuereinheit (Q1) zum selektiven Beschicken des kapazitiven Elements mit einer zum Voraufladen des kapazitiven Ele­ ments (Cb) benutzten konstanten Spannung (Vwd) aufweist.

8. Integrierte Speicheranordnung nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Treiberein­ heit (34) ferner ein zum kapazitiven Element (Cb1) parallelgeschaltetes zusätzliches kapazitives Ele­ ment (Cb2) mit isolierten Platten, von denen eine mit der ersten Spannungsübertragungsleitung (WDRV) verbunden ist, aufweist und daß die kapazitiven Elemente (Cb1, Cb2) in ihren Kapazitätswerten und bezüglich ihrer Bootstrap-Triggeroperationen von­ einander verschieden sind.

9. Integrierte Speicheranordnung nach Anspruch 8, dadurch gekennzeichnet, daß das zusätzliche kapa­ zitive Element (Cb2) eine Kapazität aufweist, die vorgewählt ist, um einen Potentialabfall auf der gestimmten, angewählten Zeilenleitung (WLi) zu kompensieren.

10. Integrierte Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Treiberein­ heit (34) eine mit dem kapazitiven Element (Cb in Fig. 13) verbundene Potentialpegelschiebeein­ heit (72) zum Beschicken des kapazitiven Ele­ ments (Cb) mit einer pegelverschobenen Span­ nung (Vwd′), die potentialmäßig in der Größe klei­ ner ist als die spezifische Spannung (Vwd), vor der Anlegung der spezifischen Spannung an das ka­ pazitive Element (Cb) aufweist.