JPS62136919A - ドライバ−回路 - Google Patents
ドライバ−回路Info
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- JPS62136919A JPS62136919A JP60278655A JP27865585A JPS62136919A JP S62136919 A JPS62136919 A JP S62136919A JP 60278655 A JP60278655 A JP 60278655A JP 27865585 A JP27865585 A JP 27865585A JP S62136919 A JPS62136919 A JP S62136919A
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- Japan
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- fet
- connection point
- signal
- gate
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電界効果形トランジスタ（以下ＦＥＴと略称
する。）を用いたランダムアクセスメモリ装置のワード
線駆動回路の改良に関するものである。
する。）を用いたランダムアクセスメモリ装置のワード
線駆動回路の改良に関するものである。
第５図は従来のランダムアクセスメモリ装置（以下ＲＡ
Ｍと略称する。）の一部を示す回路構成図で、１ビット
当り１個のＦＥＴをもつメモリセル１が４ビツトと、そ
れらを選択するためのアドレスデコーダが示されている
。
Ｍと略称する。）の一部を示す回路構成図で、１ビット
当り１個のＦＥＴをもつメモリセル１が４ビツトと、そ
れらを選択するためのアドレスデコーダが示されている
。
第５図において、１ａ〜１ｄはそれぞれ１ビツトのメモ
リセルで、論理値“１”または“０”（以下単に“１”
または“θ″と記す）のデータを記憶する一端接地の記
憶容量２と、一方の主電極がこの記憶容量２の他端に接
続され、この記憶容量２のデータを読み出し、書き込み
、または保持するためのスイッチングＦＥＴ３とを備え
ている。４は上記スイッチングＦＥＴ３の他方の主電極
に接続されメモリセルｌａ、ｌｃについてのデータを伝
達するビット線、５はメモリセルｌａ。
リセルで、論理値“１”または“０”（以下単に“１”
または“θ″と記す）のデータを記憶する一端接地の記
憶容量２と、一方の主電極がこの記憶容量２の他端に接
続され、この記憶容量２のデータを読み出し、書き込み
、または保持するためのスイッチングＦＥＴ３とを備え
ている。４は上記スイッチングＦＥＴ３の他方の主電極
に接続されメモリセルｌａ、ｌｃについてのデータを伝
達するビット線、５はメモリセルｌａ。
１ｂの上記スイッチングＦＥＴ３のＯＮ、ＯＦＦを制御
するための信号が加えられるワード線で、上記スイッチ
ングＦＥＴ３のゲートに接続されている。６はメモリセ
ルｌｂ、ｌｄ用のビット線。
するための信号が加えられるワード線で、上記スイッチ
ングＦＥＴ３のゲートに接続されている。６はメモリセ
ルｌｂ、ｌｄ用のビット線。
７はメモリセルｌｃ、ｌｄ用のワード線、８は端子群９
から供給されるアドレス信号Ａｘｌ、τ７１・・・Ａ
Ｘ ｐ 、τマ、をデコードしてその出力１０゜１１・
・・の中の１本に電圧を出すデコーダ回路、１２．１３
はそれぞれデコーダ回路８の出力１０゜１１のレベルに
応じて端子１４に供給されるワード線駆動信号φＷをワ
ード線５．７へ結合するＦＥＴ、１５はクロックφＲＡ
Ｓの入力端子である。
から供給されるアドレス信号Ａｘｌ、τ７１・・・Ａ
Ｘ ｐ 、τマ、をデコードしてその出力１０゜１１・
・・の中の１本に電圧を出すデコーダ回路、１２．１３
はそれぞれデコーダ回路８の出力１０゜１１のレベルに
応じて端子１４に供給されるワード線駆動信号φＷをワ
ード線５．７へ結合するＦＥＴ、１５はクロックφＲＡ
Ｓの入力端子である。
第６図は第５図の回路の動作を説明するための各部波形
図で、ここではメモリセル１ａから０″を読み出す場合
について説明する。第６図の時刻ｔｏからｔｌまでの間
はこのメモリシステムの予備充電期間であり外部クロッ
ク信号ＲＡ Ｓ （ＲＯＷＡＤＤＲＥＳＳ ５ＴＲＯＢ
Ｅ ） と同相の内部クロック信号φＲＡＳによってデ
コーダ回路８の出力１０．１１は１″に予め充電されて
いる。このときワード線駆動信号φＷは“０”であるの
で、ワード線５゜７のそれぞれの電位Ｖ５．Ｖ７は“０
”である。
図で、ここではメモリセル１ａから０″を読み出す場合
について説明する。第６図の時刻ｔｏからｔｌまでの間
はこのメモリシステムの予備充電期間であり外部クロッ
ク信号ＲＡ Ｓ （ＲＯＷＡＤＤＲＥＳＳ ５ＴＲＯＢ
Ｅ ） と同相の内部クロック信号φＲＡＳによってデ
コーダ回路８の出力１０．１１は１″に予め充電されて
いる。このときワード線駆動信号φＷは“０”であるの
で、ワード線５゜７のそれぞれの電位Ｖ５．Ｖ７は“０
”である。
時刻ｔ１にクロックφＲＡＳが“０”になった後、外部
アドレス信号がとりこまれ、時刻ｔ２で内部アドレス−
信号Ａｘ、τＴが入りワード線５が選ばれるとノード１
１のレベルは“０”となり、ノー）’１（Ｈ；！”１”
に保持される。次に時刻ｔ３でワード線駆動信号φＷが
“Ｏ”から“１”に変わり、これがそのままＦＥＴ１２
を通してワード線５に伝えられ、ワード＊５が“Ｏ”か
ら“１”に変わる。これによってメモリセルｌａ、ｌｂ
のＦＥＴ３が導通しメモリセルｌａ、ｌｂの内容がビッ
ト線４，６に読み出される。このメモリセルデータの読
み出しはビット線上の微小な電圧変動として現われる。
アドレス信号がとりこまれ、時刻ｔ２で内部アドレス−
信号Ａｘ、τＴが入りワード線５が選ばれるとノード１
１のレベルは“０”となり、ノー）’１（Ｈ；！”１”
に保持される。次に時刻ｔ３でワード線駆動信号φＷが
“Ｏ”から“１”に変わり、これがそのままＦＥＴ１２
を通してワード線５に伝えられ、ワード＊５が“Ｏ”か
ら“１”に変わる。これによってメモリセルｌａ、ｌｂ
のＦＥＴ３が導通しメモリセルｌａ、ｌｂの内容がビッ
ト線４，６に読み出される。このメモリセルデータの読
み出しはビット線上の微小な電圧変動として現われる。
次に時刻ｔ４においてこの微小な電圧変動がビット線に
接続された増幅回路（省略）によって増幅される。
接続された増幅回路（省略）によって増幅される。
通常、上記メモリセルからのデータの読み出しにおいて
は、読み出し速度を速くするためワード線の電圧を電源
電圧以上に高くしてＦＥＴ３のＯＮ抵抗を下げている。
は、読み出し速度を速くするためワード線の電圧を電源
電圧以上に高くしてＦＥＴ３のＯＮ抵抗を下げている。
第７図はこのための従来技術によるワード線駆動回路の
一例を示す回路図で、２０はワード線駆動信号φＷの発
生回路部、２１は駆動信号φＷを昇圧するための昇圧信
号φｐの発生部、２３はその出力端子、２２は駆動信号
φＷの出力端子と昇圧信号φｐの出力端子との間に接続
された昇圧容量、２４は駆動信号φＷの出力端子１４と
接地点との間の寄生容量である。
一例を示す回路図で、２０はワード線駆動信号φＷの発
生回路部、２１は駆動信号φＷを昇圧するための昇圧信
号φｐの発生部、２３はその出力端子、２２は駆動信号
φＷの出力端子と昇圧信号φｐの出力端子との間に接続
された昇圧容量、２４は駆動信号φＷの出力端子１４と
接地点との間の寄生容量である。
第８図は第７図の回路動作を説明するための信号波形図
で、ここで第７図の出力端子１４は第５図の端子１４に
対応し、駆動信号φＷはワード線５に伝わっているもの
とする。
で、ここで第７図の出力端子１４は第５図の端子１４に
対応し、駆動信号φＷはワード線５に伝わっているもの
とする。
駆動信号φ）Ｖが時刻ｔ２で“０”から“１”に上昇し
た後、時刻ｔ２’ で昇圧信号φｐが“０”から“１″
に上昇すると、昇圧容量２２によって駆動信号φＷのレ
ベルが電圧７以上の値に上昇する。この上昇分ΔＶは Δｖ−（ｃｚｚ／ （ｃｚ□＋Ｃｚａ） ） ・■で
与えられる。ここでＣ！！＋ Ｃ２４はそれぞれ容量
２２．２４の容量値である。
た後、時刻ｔ２’ で昇圧信号φｐが“０”から“１″
に上昇すると、昇圧容量２２によって駆動信号φＷのレ
ベルが電圧７以上の値に上昇する。この上昇分ΔＶは Δｖ−（ｃｚｚ／ （ｃｚ□＋Ｃｚａ） ） ・■で
与えられる。ここでＣ！！＋ Ｃ２４はそれぞれ容量
２２．２４の容量値である。
第８図において、φＷの“１”レベルはＶｐまで昇圧さ
れたが電圧は階段状になっており、なめらかに上昇して
いない。ＦＥＴ３のＯＮ抵抗の低下の速度もこの波形に
追随するのでデータの読み出し速度が遅くなる。波形を
なめらかにするためにはφｐの立ち上がる時刻ｔ２°を
速くすることが考えられるが、速くしすぎた場合φＷの
低い所から昇圧することになりＶｐを下げることとなっ
て逆に読み出し速度を悪化させることになる。
れたが電圧は階段状になっており、なめらかに上昇して
いない。ＦＥＴ３のＯＮ抵抗の低下の速度もこの波形に
追随するのでデータの読み出し速度が遅くなる。波形を
なめらかにするためにはφｐの立ち上がる時刻ｔ２°を
速くすることが考えられるが、速くしすぎた場合φＷの
低い所から昇圧することになりＶｐを下げることとなっ
て逆に読み出し速度を悪化させることになる。
この発明は以上の様な問題点を解消するためになされた
もので、ワード線駆動信号の立ち上り波形を階段状にせ
ずになめらかにしてメモリセルデータの読み出し速度を
速めることのできるドライバー回路を提供することを目
的としている。
もので、ワード線駆動信号の立ち上り波形を階段状にせ
ずになめらかにしてメモリセルデータの読み出し速度を
速めることのできるドライバー回路を提供することを目
的としている。
この発明に係るドライバー回路は、第１の電源端子と第
２の電源端子との間に直列に接続されその接続点が出力
端子に接続された相互に反対導電型の第１．第２のＦＥ
Ｔと、一端が上記第１のＦＥＴのゲートに接続され他端
が上記出力端子の信号と逆相の信号が加えられるノード
に接続された昇圧容量と、上記出力端子の信号と逆相の
信号を出力しこれを上記第１のＦＥＴのゲートに加える
駆動回路とを設けたものである。
２の電源端子との間に直列に接続されその接続点が出力
端子に接続された相互に反対導電型の第１．第２のＦＥ
Ｔと、一端が上記第１のＦＥＴのゲートに接続され他端
が上記出力端子の信号と逆相の信号が加えられるノード
に接続された昇圧容量と、上記出力端子の信号と逆相の
信号を出力しこれを上記第１のＦＥＴのゲートに加える
駆動回路とを設けたものである。
この発明においては、上記第１のＦＦ、Ｔのゲート電圧
を昇圧容量により昇圧するようにし、かつこの電圧を１
回の信号供給で上記第２のＦＥＴを用いて低下させるよ
うにしたので、高電圧で高速の駆動信号が得られる。
を昇圧容量により昇圧するようにし、かつこの電圧を１
回の信号供給で上記第２のＦＥＴを用いて低下させるよ
うにしたので、高電圧で高速の駆動信号が得られる。
第１図はこの発明の一実施例によるワードＶＡ駆動信号
発生回路のみを示す回路図で、その他の部分は第５図の
従来例と同様である。図において、第５図、第７図と同
一符号は同一部分を示す。
発生回路のみを示す回路図で、その他の部分は第５図の
従来例と同様である。図において、第５図、第７図と同
一符号は同一部分を示す。
第１図において、３０は電源端子（第３の電源端子）、
３１は繰り返し信号φＣの供給端子、３２は端子３１と
接続点３３との間に接続された昇圧容量、３４はドレイ
ンとゲートを接続点３３に、ソースを接続点（第１の電
源端子）３６に接続した整流用ＦＥＴ、３５はドレイン
とゲートを電源端子３０に、ソースを接続点３３に接続
した充電用Ｆ Ｅ Ｔ、３７は一端を接続点３３に他端
を接地点（第２の電源端子）とする寄生容量、３８は一
端を接続点３６に他端を接地点に接続した電圧安定化容
量、３９はドレインを出力端子１４に、ソースを接続点
３６に、ゲートを接続点４２に接続したＰチャネルＦＥ
Ｔ、４０はドレインを出力端子１４に、ソースを接地点
に、ゲートを接続点５２に接続したＮチャネルＦＥＴ、
４１はドレインを電源端子３０に、ソースを接続点４２
に、ゲートを端子５５に接続されたＮチャネルＦＥＴ、
４３はドレインを接続点４２に、ソースを接地点に、ゲ
ートを接続点７３に接続されたＮチャネルＦＥＦＥＴ３
９のゲートに加える駆動回路を構成している。４５はド
レインを電源端子３０に、ソースを接続点４６に、ゲー
トを接続点４２に接続されたＮチャネルＦＥＴ、４７は
ドレインを接続点４ルＦＥ７４５と４７とで後述する接
続点４６に出力端子１４の信号と逆相の信号を加える回
路を構成している。４４は一端を接続点４２に、他端を
出力端子１４の信号と逆相の信号が加えられる接続点４
６に接続された昇圧容量、４８はドレインを接続点４９
に、ソースを電源端子に、ゲートを接続点４６に接続さ
れたＰチャネルＦＥＴ、５０はドレインを接続点４９に
、ソースを接地点に、ゲートを接続点４６に接続された
ＮチャネルＦＥＴ、５１はドレインを接続点５２に、ソ
ースを電源端子３０に、ゲートを接続点４９に接続され
たＰチャネルＦＥＴ、５３はドレインを接続点５２に、
ソースを接地点に、ゲートを接続点４９に接続されたＮ
チャネルＦＥＴ、５４はドレインを接続点５２に、ソー
スを接地点に、ゲートをクロック信号φＲＡＳの供給さ
れる端子６５に接続されたＮチャネルＦＥＴ、５６はド
レインを接続点５７に、ソースを電源端子３０に、ゲー
トをクロック信号φＲＡＳの供給される端子５５に接続
されたＰチャネルＦＥＴ、５８はドレインを接続点５７
に、ソースを接地点に、ゲートを上記端子５５に接続さ
れたＮチャネルＦＥＴ、５９はドレインを接続点６０に
、ソースを電源端子３０に、ゲートを接続点５７に接続
されたＰチャネルＦＥＴ、６１はドレインを接続点６０
に、ソースを接続点７６に、ゲートを接続点５７に接続
されたＮチャネルＦＥＴ、７５はドレインを接続点７６
に、ソースを接地点に、ゲートを接続点７３に接続され
たＮチャネルＦＥＴ、６２はドレインを接続点６３に、
ソースを電源端子３０に、ゲートを接続点６０に接続さ
れたＰチャネルＦＥＴ、６４はドレインを接続点６３に
、ソースを接地点に、ゲートを接続点６０に接続された
ＮチャネルＦＥＴ、６６はドレインを接続点６７に、ソ
ースを電源端子３０に、ゲートをクロックφＲＡＳ供給
端子６５に接続されたＰチャネルＦＥＴ、６８はドレイ
ンを接続点６７に、ソースを接地点に、ゲートをアドレ
ス信号Ａｘが供給される端子７０に接続されたＮチャネ
ルＦＥＴ、６９はドレインを接続点６７に、ソースを接
地点に、ゲートをアドレス信号τＹが供給される端子７
１に接続されたＮチャネルＦＥＴ、７２はドレインを接
続点７３に、ソースを電源端子３０に、ゲートを接続点
６７に接続されたＰチャネルＦＥＴ、？４はドレインを
接続点７３に、ソースを接地点に、ゲートを接続点６７
に接続されたＮチャネルＦＥＴである。
３１は繰り返し信号φＣの供給端子、３２は端子３１と
接続点３３との間に接続された昇圧容量、３４はドレイ
ンとゲートを接続点３３に、ソースを接続点（第１の電
源端子）３６に接続した整流用ＦＥＴ、３５はドレイン
とゲートを電源端子３０に、ソースを接続点３３に接続
した充電用Ｆ Ｅ Ｔ、３７は一端を接続点３３に他端
を接地点（第２の電源端子）とする寄生容量、３８は一
端を接続点３６に他端を接地点に接続した電圧安定化容
量、３９はドレインを出力端子１４に、ソースを接続点
３６に、ゲートを接続点４２に接続したＰチャネルＦＥ
Ｔ、４０はドレインを出力端子１４に、ソースを接地点
に、ゲートを接続点５２に接続したＮチャネルＦＥＴ、
４１はドレインを電源端子３０に、ソースを接続点４２
に、ゲートを端子５５に接続されたＮチャネルＦＥＴ、
４３はドレインを接続点４２に、ソースを接地点に、ゲ
ートを接続点７３に接続されたＮチャネルＦＥＦＥＴ３
９のゲートに加える駆動回路を構成している。４５はド
レインを電源端子３０に、ソースを接続点４６に、ゲー
トを接続点４２に接続されたＮチャネルＦＥＴ、４７は
ドレインを接続点４ルＦＥ７４５と４７とで後述する接
続点４６に出力端子１４の信号と逆相の信号を加える回
路を構成している。４４は一端を接続点４２に、他端を
出力端子１４の信号と逆相の信号が加えられる接続点４
６に接続された昇圧容量、４８はドレインを接続点４９
に、ソースを電源端子に、ゲートを接続点４６に接続さ
れたＰチャネルＦＥＴ、５０はドレインを接続点４９に
、ソースを接地点に、ゲートを接続点４６に接続された
ＮチャネルＦＥＴ、５１はドレインを接続点５２に、ソ
ースを電源端子３０に、ゲートを接続点４９に接続され
たＰチャネルＦＥＴ、５３はドレインを接続点５２に、
ソースを接地点に、ゲートを接続点４９に接続されたＮ
チャネルＦＥＴ、５４はドレインを接続点５２に、ソー
スを接地点に、ゲートをクロック信号φＲＡＳの供給さ
れる端子６５に接続されたＮチャネルＦＥＴ、５６はド
レインを接続点５７に、ソースを電源端子３０に、ゲー
トをクロック信号φＲＡＳの供給される端子５５に接続
されたＰチャネルＦＥＴ、５８はドレインを接続点５７
に、ソースを接地点に、ゲートを上記端子５５に接続さ
れたＮチャネルＦＥＴ、５９はドレインを接続点６０に
、ソースを電源端子３０に、ゲートを接続点５７に接続
されたＰチャネルＦＥＴ、６１はドレインを接続点６０
に、ソースを接続点７６に、ゲートを接続点５７に接続
されたＮチャネルＦＥＴ、７５はドレインを接続点７６
に、ソースを接地点に、ゲートを接続点７３に接続され
たＮチャネルＦＥＴ、６２はドレインを接続点６３に、
ソースを電源端子３０に、ゲートを接続点６０に接続さ
れたＰチャネルＦＥＴ、６４はドレインを接続点６３に
、ソースを接地点に、ゲートを接続点６０に接続された
ＮチャネルＦＥＴ、６６はドレインを接続点６７に、ソ
ースを電源端子３０に、ゲートをクロックφＲＡＳ供給
端子６５に接続されたＰチャネルＦＥＴ、６８はドレイ
ンを接続点６７に、ソースを接地点に、ゲートをアドレ
ス信号Ａｘが供給される端子７０に接続されたＮチャネ
ルＦＥＴ、６９はドレインを接続点６７に、ソースを接
地点に、ゲートをアドレス信号τＹが供給される端子７
１に接続されたＮチャネルＦＥＴ、７２はドレインを接
続点７３に、ソースを電源端子３０に、ゲートを接続点
６７に接続されたＰチャネルＦＥＴ、？４はドレインを
接続点７３に、ソースを接地点に、ゲートを接続点６７
に接続されたＮチャネルＦＥＴである。
この回路の動作を説明するに当り、まずＦＥＴ３４．３
５．寄生容量３７、昇圧容量３２からなる昇圧回路の説
明を行なう。
５．寄生容量３７、昇圧容量３２からなる昇圧回路の説
明を行なう。
第２図の波形図において、３１は発振回路（図示省略）
の出力電圧で、例えばリング発振を利用したもので、図
示のような波形の出力電圧を供給するものとする。３６
は接続点３６への昇圧出力の波形である。
の出力電圧で、例えばリング発振を利用したもので、図
示のような波形の出力電圧を供給するものとする。３６
は接続点３６への昇圧出力の波形である。
さて電源端子３０へｉｉｔ＆電圧■を印加すると、接続
点３３と３６とは充電用ＦＥＴ３５と整流用ＦＥＴ３４
によりそれぞれＶ−ＶＴとＶ−２Ｖ。
点３３と３６とは充電用ＦＥＴ３５と整流用ＦＥＴ３４
によりそれぞれＶ−ＶＴとＶ−２Ｖ。
まで充電される。このとき同時に発振回路も発振をはじ
め、第２図の３１に示すような発振出力が現われ、昇圧
動作が始まるのであるが、説明を簡単にするために、上
記接続点３３及び３６が上記電位レベルに落ちついた後
に昇圧動作が始まるものとする。
め、第２図の３１に示すような発振出力が現われ、昇圧
動作が始まるのであるが、説明を簡単にするために、上
記接続点３３及び３６が上記電位レベルに落ちついた後
に昇圧動作が始まるものとする。
今、接続点３３．３６の電位がそれぞれ■−ｖア。
Ｖ−２Ｖ、になった後、発振出力が立上がると接続点３
６には整流用ＦＥＴ３４を通して電荷が供給され、その
電位レベルＶ’＋６は たけ上昇する。ここでＣ１は昇圧容量３２の容量値＋
Ｃａｌは安定化容＋１１３８の容量値である。
６には整流用ＦＥＴ３４を通して電荷が供給され、その
電位レベルＶ’＋６は たけ上昇する。ここでＣ１は昇圧容量３２の容量値＋
Ｃａｌは安定化容＋１１３８の容量値である。
次に発振出力が立下がった時は接続点３３の電位は昇圧
容量３２による結合によって低下するが、接続点３６の
電位Ｖ３６は整流用ＦＥＴ３４のゲートとソースとが短
絡されているので、このＦＥＴ３４が非導通となって上
記電位は低下せず、そのままの電位を保つ。従って発振
出力が繰り返して昇圧容量３２を介して加えられること
により、接続点３６の電位は徐々に上昇していくことに
なる。
容量３２による結合によって低下するが、接続点３６の
電位Ｖ３６は整流用ＦＥＴ３４のゲートとソースとが短
絡されているので、このＦＥＴ３４が非導通となって上
記電位は低下せず、そのままの電位を保つ。従って発振
出力が繰り返して昇圧容量３２を介して加えられること
により、接続点３６の電位は徐々に上昇していくことに
なる。
接続点３３の最終的な電位Ｖ３３１ａＸはとなる。ここ
で、Ｃ３７は寄生容量３７の容量値である。そして同時
にこのときの接続点３６の電位Ｖ３６は接続点３３の電
位Ｖ３”Ｊよりも整流用ＦＥＴ３４のしきい値電圧■１
だけ低い値となる。即ち、接続点３６の最終的な電位Ｖ
３６ｍａｘはとなる。
で、Ｃ３７は寄生容量３７の容量値である。そして同時
にこのときの接続点３６の電位Ｖ３６は接続点３３の電
位Ｖ３”Ｊよりも整流用ＦＥＴ３４のしきい値電圧■１
だけ低い値となる。即ち、接続点３６の最終的な電位Ｖ
３６ｍａｘはとなる。
実際の回路では昇圧容量３２の容量値Ｃ３には寄生容量
３７の容量値Ｃ３？に比して十分大きくすることは容易
であり、電源電圧■はＦＥＴのしきい値電圧■１の８〜
１０倍になるように選ぶのが通常であり、いまＶ−８Ｖ
アとすると上式は次のようになる。
３７の容量値Ｃ３？に比して十分大きくすることは容易
であり、電源電圧■はＦＥＴのしきい値電圧■１の８〜
１０倍になるように選ぶのが通常であり、いまＶ−８Ｖ
アとすると上式は次のようになる。
Ｖ３＆１ｎａＸ −Ｖ＋ ６ Ｖ、 ＞Ｖ即ち、電源電
圧７以上となる。この電圧レベルはチップ上に設けられ
た非常に大きな（数１００ｐＦ）安定化容１３８により
安定化される。
圧７以上となる。この電圧レベルはチップ上に設けられ
た非常に大きな（数１００ｐＦ）安定化容１３８により
安定化される。
次に上記昇圧回路以外の回路動作について第３図の波形
を用いて説明する。
を用いて説明する。
時刻ｔｏにおいてＲＡＳが“Ｏ”から“１”に変化する
と、内部クロック信号φＲＡＳ、 φＲＡＳはそれぞ
れ“１″から６０”、“Ｏ”から１″に変化する。また
アドレス信号Ａｘ、τマのうち“１”のものはＯ”に変
わる。
と、内部クロック信号φＲＡＳ、 φＲＡＳはそれぞ
れ“１″から６０”、“Ｏ”から１″に変化する。また
アドレス信号Ａｘ、τマのうち“１”のものはＯ”に変
わる。
φＲＡＳが“０″からｌ”に変わると、ＦＥＴ４１がＯ
Ｎして接続点４２が１”に充電される。一方ＦＥ７５Ｇ
〜６４．７５からなる３段のインバータ回路は遅延回路
を構成し、その出力である接続点６３は時刻ＴＯＩで“
１″から“０”に変わる。これによりＦＥＴ４７がＯＦ
Ｆとなり、接続点４６が“Ｏ”から“１”に変わる。接
続点４６のレベルが０から■に上昇すると昇圧容量４４
により接続点４２のレベルが２Ｖ−Ｖ丁に上昇し、ソー
ス電位が２Ｖ−２ＶＴとなっているＦＥＴ３９がＯＦＦ
となる。ＦＥＴ４８〜５４からなる２段のインバータ回
路は遅延回路を構成し、接続点４６の信号はこれにより
遅延させられてその出力である接続点５２において時刻
ｔ０２で１０″から１”に変わる。これによりＦＥＴ４
０がＯＮして時刻ｔ０３でφＷは“１″′から“θ″に
変化する。
Ｎして接続点４２が１”に充電される。一方ＦＥ７５Ｇ
〜６４．７５からなる３段のインバータ回路は遅延回路
を構成し、その出力である接続点６３は時刻ＴＯＩで“
１″から“０”に変わる。これによりＦＥＴ４７がＯＦ
Ｆとなり、接続点４６が“Ｏ”から“１”に変わる。接
続点４６のレベルが０から■に上昇すると昇圧容量４４
により接続点４２のレベルが２Ｖ−Ｖ丁に上昇し、ソー
ス電位が２Ｖ−２ＶＴとなっているＦＥＴ３９がＯＦＦ
となる。ＦＥＴ４８〜５４からなる２段のインバータ回
路は遅延回路を構成し、接続点４６の信号はこれにより
遅延させられてその出力である接続点５２において時刻
ｔ０２で１０″から１”に変わる。これによりＦＥＴ４
０がＯＮして時刻ｔ０３でφＷは“１″′から“θ″に
変化する。
上記のような複雑な動作をしている理由は先にＦＥＴ３
９をＯＦＦにして次にＦＥＴ４０をＯＮさせることによ
りＦＥＴ４０と３９を貫く過大な電流を防止するためで
ある。上記貫通電流を問題にしない場合はＦＥＴ４０の
ゲート電極を接続点４２に接続し、かつＦＥＴ４８〜５
４からなる２段のインバータ回路は省略できる。
９をＯＦＦにして次にＦＥＴ４０をＯＮさせることによ
りＦＥＴ４０と３９を貫く過大な電流を防止するためで
ある。上記貫通電流を問題にしない場合はＦＥＴ４０の
ゲート電極を接続点４２に接続し、かつＦＥＴ４８〜５
４からなる２段のインバータ回路は省略できる。
上記ｔＯ〜ｔ０３の一連の動作によりφＷは“０”の状
態になる。次に時刻ｔ１においてφＲＡＳが“１″から
“Ｏ”に変わるとφＲＡＳ。
態になる。次に時刻ｔ１においてφＲＡＳが“１″から
“Ｏ”に変わるとφＲＡＳ。
φＲＡＳはそれぞれ“０”から“１゛、“１″から１０
”に変わる。φＲＡＳが“１″になることによりＦＥＴ
５４がＯＮして接続点５２は“１”から“Ｏ″に変わり
、ＦＥＴ４０がＯＦＦになる。
”に変わる。φＲＡＳが“１″になることによりＦＥＴ
５４がＯＮして接続点５２は“１”から“Ｏ″に変わり
、ＦＥＴ４０がＯＦＦになる。
次に時刻ｔ２においてＡｘ、τＹのいずれかが“０”か
ら“１”に変わるとＦＥＴ６８か６９がＯＮＬ、て接続
点６７が時刻ｔ２１において“１″から“０３に変わり
、ＦＥＴ７２がＯＮして接続点７３が時刻ｔ２２におい
て′０”から“１″に変わる。
ら“１”に変わるとＦＥＴ６８か６９がＯＮＬ、て接続
点６７が時刻ｔ２１において“１″から“０３に変わり
、ＦＥＴ７２がＯＮして接続点７３が時刻ｔ２２におい
て′０”から“１″に変わる。
接続点７３が＠ｌｓレベルになることによりＦＥＴ４３
がＯＮＬ、て接続点４２が１″から“０″に変わり、時
刻ｔ３においてＦＥＴ３９がＯＮして時刻ｔ３１におい
てφＷが２Ｖ ２Ｖｙまで急速に立上がる。
がＯＮＬ、て接続点４２が１″から“０″に変わり、時
刻ｔ３においてＦＥＴ３９がＯＮして時刻ｔ３１におい
てφＷが２Ｖ ２Ｖｙまで急速に立上がる。
上記のように本実施例では、接続点７３からの１回の信
号供給によりワード線駆動信号φＷを“０”から′１″
に立上がらせることができ、従来のように立上がり波形
が階段状になることはなく、これによりメモリセルデー
タの読み出し速度を速めることができる。
号供給によりワード線駆動信号φＷを“０”から′１″
に立上がらせることができ、従来のように立上がり波形
が階段状になることはなく、これによりメモリセルデー
タの読み出し速度を速めることができる。
ここで第１図において、ＦＥＴ７５の働きはＦＥＴ３９
を予定の時刻よりも早（ＯＮさせないためである。
を予定の時刻よりも早（ＯＮさせないためである。
即ち、接続点７３のレベルが“０”から“１”に変わる
とＦＦ、Ｔ４３がＯＮして接続点４２が１”から“０”
に変わる。もしこのＦＥＴ７５がない場合はφＲＡＳが
“１″から“０”に変わったときＦＥＴ５６〜６４から
なる３段のインバータ遅延回路の出力点である接続点６
３のレベルが接続点７３よりも先に“１”になる可能性
がある。この場合ＦＥＴ４３よりもＦＥＴ４７の方が先
にＯＮすることになり、ＦＥＴ４７がＯＮすることによ
り接続点４６が“１”から“０”に変わる。この電圧変
化は容ｆｆ１４４を介して結合している接続点４２のレ
ベルを引き下げる。この結果ＦＥＴ３９のソース点３６
の電位よりもゲート点４２の電位が下がり、ＦＥＴ３９
がＯＮとなり予定の時刻ｔ３１よりもφＷが速く立上が
り、メモリ回路が正常な動作をしなくなるものである。
とＦＦ、Ｔ４３がＯＮして接続点４２が１”から“０”
に変わる。もしこのＦＥＴ７５がない場合はφＲＡＳが
“１″から“０”に変わったときＦＥＴ５６〜６４から
なる３段のインバータ遅延回路の出力点である接続点６
３のレベルが接続点７３よりも先に“１”になる可能性
がある。この場合ＦＥＴ４３よりもＦＥＴ４７の方が先
にＯＮすることになり、ＦＥＴ４７がＯＮすることによ
り接続点４６が“１”から“０”に変わる。この電圧変
化は容ｆｆ１４４を介して結合している接続点４２のレ
ベルを引き下げる。この結果ＦＥＴ３９のソース点３６
の電位よりもゲート点４２の電位が下がり、ＦＥＴ３９
がＯＮとなり予定の時刻ｔ３１よりもφＷが速く立上が
り、メモリ回路が正常な動作をしなくなるものである。
第４図はこの発明の他の実施例を示す図である。
この回路図は第１図のＦＥＴ４１の部分のみを変えたも
のでその他の部分は第１図と同一である。
のでその他の部分は第１図と同一である。
図において、４１ａはドレインを端子５５に、ソースを
接続点４２に、ゲートを接続点７８に接続されたＦＥＴ
、４１ｂはドレインを接続点６３に、ソースを接続点７
８に、ゲートを電源端子３０に接続されたＦＥＴ、７７
は一端を接続点４２に、他端を接続点７８に接続された
昇圧容量である。
接続点４２に、ゲートを接続点７８に接続されたＦＥＴ
、４１ｂはドレインを接続点６３に、ソースを接続点７
８に、ゲートを電源端子３０に接続されたＦＥＴ、７７
は一端を接続点４２に、他端を接続点７８に接続された
昇圧容量である。
第４図の回路動作を第３図の波形図を用いて説明する。
時刻ｔＱ以前においては、接続点６３のレベルはＶなの
で接続点７８はＶ−ＶＴＨに充電されている。次に時刻
１０でφＲＡＳが０”から１”になるとＦＥＴ４１ａを
通して接続点４２のレベルが上昇していく。この電圧変
化分は昇圧容量７７を介して接続点７Ｂにフィードバン
クされ、接続点７８のレベルが上がり、ＦＥＴ４１ａが
３極管動作をして接続点４２のレベルは■まで上界する
こととなり、充電速度が速くなる。これに対し第１図の
回路の場合はＦＥＴ４１は飽和領域で動作するので接続
点４２の充電速度は遅くなるものである。
で接続点７８はＶ−ＶＴＨに充電されている。次に時刻
１０でφＲＡＳが０”から１”になるとＦＥＴ４１ａを
通して接続点４２のレベルが上昇していく。この電圧変
化分は昇圧容量７７を介して接続点７Ｂにフィードバン
クされ、接続点７８のレベルが上がり、ＦＥＴ４１ａが
３極管動作をして接続点４２のレベルは■まで上界する
こととなり、充電速度が速くなる。これに対し第１図の
回路の場合はＦＥＴ４１は飽和領域で動作するので接続
点４２の充電速度は遅くなるものである。
次に時刻ｔ０１において、接続点６３が′１”から０″
に変わると接続点７８のレベルは０に低下し、ＦＥＴ４
１ａはＯＦＦになる。これにより接続点４２のレベルは
時刻ｔ１でφＲＡＳが“０′になっても保持されること
となる。
に変わると接続点７８のレベルは０に低下し、ＦＥＴ４
１ａはＯＦＦになる。これにより接続点４２のレベルは
時刻ｔ１でφＲＡＳが“０′になっても保持されること
となる。
なお、集積度の向上によりトランジスタのゲート長が短
かくなった場合、トランジスタ耐圧の低下により電源電
圧を下げる必要があり、このような場合は、周辺回路と
して使われるＴＴＬ回路とのインターフェースを容易に
するためにＲＡＭの入出力部のみ電源電圧を５■とし、
降圧回路を用いて５Ｖより低い電圧を発生させ、この電
圧を内部回路の電源電圧とする場合が一般的であるが、
このような回路に本発明を適用する場合は第１図におけ
る接続点３６に外部筒ａ電圧（５■）を供給し、電源端
子３０に降圧された電圧を供給するようにすればよい。
かくなった場合、トランジスタ耐圧の低下により電源電
圧を下げる必要があり、このような場合は、周辺回路と
して使われるＴＴＬ回路とのインターフェースを容易に
するためにＲＡＭの入出力部のみ電源電圧を５■とし、
降圧回路を用いて５Ｖより低い電圧を発生させ、この電
圧を内部回路の電源電圧とする場合が一般的であるが、
このような回路に本発明を適用する場合は第１図におけ
る接続点３６に外部筒ａ電圧（５■）を供給し、電源端
子３０に降圧された電圧を供給するようにすればよい。
以上のように、本発明によれば、ＰチャネルＦＥＴとＮ
チャネルＦＥＴを直列に接続した駆動回路において、Ｐ
チャネルＦＥＴのゲート電圧を昇圧容量により昇圧する
ようにし、かつこの電圧を１回の信号供給でＮチャネル
ＦＥＴを用いて低下させるようにしたので、高電圧で高
速の駆動信号が得られる効果がある。
チャネルＦＥＴを直列に接続した駆動回路において、Ｐ
チャネルＦＥＴのゲート電圧を昇圧容量により昇圧する
ようにし、かつこの電圧を１回の信号供給でＮチャネル
ＦＥＴを用いて低下させるようにしたので、高電圧で高
速の駆動信号が得られる効果がある。
第１図は本発明の一実施例を示す回路図、第２図はその
動作波形図、第３図は同じくその動作波形図、第４図は
本発明の他の実施例を示す回路図、第５図は従来回路の
回路図、第６図はその動作波形図、第７図は従来回路の
一部回路図、第８図はその動作波形図である。 図において、１４は出力端子、３０は電源端子（第３の
電源端子）、３９は第１のＦＥＴ、４０は第２のＦＥＴ
、４４は昇圧容量、４１．４３は駆動回路を構成する２
つのＮチャネルＦＥＴ、４６５はクロック信号供給端子
、７０．７１はアドレス信号供給端子、３２，４４．７
７は昇圧容量、３７は寄生容量、３８は電圧安定化容量
、３４は整流用ＦＥＴ、３５は充電用ＦＥＴである。 なお図中同一符号は同−又は相当部分を示す。 代理人 早 ＩＩＩ 憲 − 第２１１１ 第３図 第４図 １４：ｔ）７ｇ−ｔ ３０：ぎＪ贋子 ３６．４２，６３．７８：＃＃威 ３９： Ｐｈ４ｒｔｌ／ＦＥ Ｔ ４１ａ、４１ｂ：ＮんンｔｌＦＥＴ ５５：２０ツク１ザＺ牟矛を拗院笑 ７７−ｌ：／！ｉ各Ｉ 第５図 第６図 第７図 ｎ 第８図
動作波形図、第３図は同じくその動作波形図、第４図は
本発明の他の実施例を示す回路図、第５図は従来回路の
回路図、第６図はその動作波形図、第７図は従来回路の
一部回路図、第８図はその動作波形図である。 図において、１４は出力端子、３０は電源端子（第３の
電源端子）、３９は第１のＦＥＴ、４０は第２のＦＥＴ
、４４は昇圧容量、４１．４３は駆動回路を構成する２
つのＮチャネルＦＥＴ、４６５はクロック信号供給端子
、７０．７１はアドレス信号供給端子、３２，４４．７
７は昇圧容量、３７は寄生容量、３８は電圧安定化容量
、３４は整流用ＦＥＴ、３５は充電用ＦＥＴである。 なお図中同一符号は同−又は相当部分を示す。 代理人 早 ＩＩＩ 憲 − 第２１１１ 第３図 第４図 １４：ｔ）７ｇ−ｔ ３０：ぎＪ贋子 ３６．４２，６３．７８：＃＃威 ３９： Ｐｈ４ｒｔｌ／ＦＥ Ｔ ４１ａ、４１ｂ：ＮんンｔｌＦＥＴ ５５：２０ツク１ザＺ牟矛を拗院笑 ７７−ｌ：／！ｉ各Ｉ 第５図 第６図 第７図 ｎ 第８図
Claims (3)
- （１）第１の電源端子と第２の電源端子との間に直列に
接続されその接続点が出力端子に接続された相互に反対
導電型の第１、第２のＦＥＴと、一端が上記第１のＦＥ
Ｔのゲートに接続され他端が上記出力端子の信号と逆相
の信号が加えられるノードに接続された昇圧容量と、 上記出力端子の信号と逆相の信号を出力しこれを上記第
１のＦＥＴのゲートに加える駆動回路とを備えたことを
特徴とするドライバー回路。 - （２）上記昇圧容量の他端のノードに信号を加える回路
は、第３の電源端子と上記第２の電源端子との間に直列
に接続された上記第２のＦＥＴと同一導電型の２つのＦ
ＥＴからなることを特徴とする特許請求の範囲第１項記
載のドライバー回路。 - （３）上記駆動回路は第３の電源端子と上記第２の電源
端子との間に接続された上記第２のＦＥＴと同一導電型
の２つのＦＥＴからなることを特徴とする特許請求の範
囲第１項又は第２項記載のドライバー回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278655A JPS62136919A (ja) | 1985-12-10 | 1985-12-10 | ドライバ−回路 |
| US06/909,938 US4788664A (en) | 1985-12-10 | 1986-09-22 | Word line drive circuit |
| DE19863635344 DE3635344A1 (de) | 1985-12-10 | 1986-10-17 | Wortzeilen-treiberschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278655A JPS62136919A (ja) | 1985-12-10 | 1985-12-10 | ドライバ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136919A true JPS62136919A (ja) | 1987-06-19 |
Family
ID=17600308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60278655A Pending JPS62136919A (ja) | 1985-12-10 | 1985-12-10 | ドライバ−回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4788664A (ja) |
| JP (1) | JPS62136919A (ja) |
| DE (1) | DE3635344A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9036430B2 (en) | 2013-07-01 | 2015-05-19 | International Business Machines Corporation | FinFET-based boosting supply voltage circuit and method |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5197033A (en) | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US5185721A (en) * | 1988-10-31 | 1993-02-09 | Texas Instruments Incorporated | Charge-retaining signal boosting circuit and method |
| JPH02156497A (ja) * | 1988-12-07 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07105160B2 (ja) * | 1989-05-20 | 1995-11-13 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| EP0453812B1 (en) * | 1990-04-23 | 1997-05-28 | Texas Instruments Incorporated | Worldline driver circuit for nonvolatile memory cell array |
| JPH0438790A (ja) * | 1990-06-01 | 1992-02-07 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH04287418A (ja) * | 1991-03-18 | 1992-10-13 | Fujitsu Ltd | 半導体集積回路 |
| KR950004853B1 (ko) * | 1991-08-14 | 1995-05-15 | 삼성전자 주식회사 | 저전력용 블럭 선택 기능을 가지는 반도체 메모리 장치 |
| KR950009234B1 (ko) * | 1992-02-19 | 1995-08-18 | 삼성전자주식회사 | 반도체 메모리장치의 비트라인 분리클럭 발생장치 |
| JP3179848B2 (ja) * | 1992-03-27 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2851757B2 (ja) * | 1992-12-18 | 1999-01-27 | 三菱電機株式会社 | 半導体装置および半導体記憶装置 |
| US5724286A (en) * | 1994-12-14 | 1998-03-03 | Mosaid Technologies Incorporated | Flexible DRAM array |
| US5781497A (en) * | 1996-08-02 | 1998-07-14 | Alliance Semiconductor Corp. | Random access memory word line select circuit having rapid dynamic deselect |
| GB0222656D0 (en) * | 2002-10-01 | 2002-11-06 | Bae Systems Plc | Corrosion sensing microsensors |
| US9552854B1 (en) * | 2015-11-10 | 2017-01-24 | Intel Corporation | Register files including distributed capacitor circuit blocks |
| CN111583982B (zh) * | 2020-05-13 | 2022-04-15 | 合肥中科智存科技有限公司 | 字线升压方法、装置、存储器和计算机存储介质 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4189782A (en) * | 1978-08-07 | 1980-02-19 | Rca Corporation | Memory organization |
| JPS58153294A (ja) * | 1982-03-04 | 1983-09-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS58161195A (ja) * | 1982-03-19 | 1983-09-24 | Fujitsu Ltd | スタテイツク型半導体記憶装置 |
-
1985
- 1985-12-10 JP JP60278655A patent/JPS62136919A/ja active Pending
-
1986
- 1986-09-22 US US06/909,938 patent/US4788664A/en not_active Expired - Fee Related
- 1986-10-17 DE DE19863635344 patent/DE3635344A1/de active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9036430B2 (en) | 2013-07-01 | 2015-05-19 | International Business Machines Corporation | FinFET-based boosting supply voltage circuit and method |
| US9135987B2 (en) | 2013-07-01 | 2015-09-15 | Internatinal Business Machines Corporation | FinFET-based boosting supply voltage circuit and method |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3635344C2 (ja) | 1990-07-05 |
| US4788664A (en) | 1988-11-29 |
| DE3635344A1 (de) | 1987-06-11 |
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