KR100305648B1 - 고속동작용디램 - Google Patents

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Abstract

본 발명은 고속 동작용 디램에 관한 것으로, 특히 로오 액티브 신호가 활성화되면 메모리 셀을 구성하는 여러 블럭 중 하나의 블럭을 지정하는 블럭 어드레스 신호를 입력받아 이를 저장하는 제1 저장 수단과, 또 하나의 블럭 어드레스신호가 입력되면 상기 제1 저장 수단에 저장되어 있던 이전의 블럭 어드레스신호를 시프트시켜 저장하는 제2 저장 수단과, 상기 제1 저장 수단에 저장된 현재의 블럭 어드레스신호와 상기 제2 저장 수단에 저장된 이전의 블럭 어드레스신호를 입력받아 이를 비교하여 동일여부를 판단하는 비교 수단과, 상기 비교 수단의 출력신호에 따라 현재 블럭의 활성화를 선택적으로 지연시키므로써 현재 블럭의 활성화 및 이전 블럭의 프리차지 타이밍의 일치 여부를 결정하는 블럭 활성화 딜레이 수단을 구비하므로써, 이전에 활성화된 블럭을 프리차지시키면서 다른 블럭을 동시에 활성화시키는 것이 가능해져 프리차지 시간의 낭비를 방지한 고속 동작용 디램에 관한 것이다.

Description

고속 동작용 디램
본 발명은 워드라인의 액티브 동작시 프리차지 시간을 줄여 고속동작을 실현한 고속 동작용 디램에 관한 것으로, 보다 상세하게는 이전에 활성화된 블럭을 프리차지시키면서 다른 블럭을 동시에 활성화시키므로써 프리차지 시간의 낭비를 막은 고속 동작용 디램에 관한 것이다.
일반적으로, 반도체 메모리장치는 전기적인 디지탈신호를 저장하는 정방형의 행렬구조를 갖춘 논리소자로서 각각의 저장장소를 지정하는 주소를 갖고 있으며, 상기 주소를 각각 로오 어드레스(row address)와 컬럼 어드레스(column address)라 한다.
뿐만 아니라, 상기 정방형의 이차원 행렬구조를 갖는 메모리 셀들은 각각 워드라인(word line)과 지정된 워드라인상의 데이타가 출력되는 비트라인(bit line)의 구조를 갖으며, 상기 워드라인을 지정하는 주소를 로오 어드레스, 비트라인을 지정하는 주소를 컬럼 어드레스라 한다.
이하, 디램에서 해당 어드레스에 데이타를 입·출력시키는 방법에 대해 간략히 설명하기로 한다.
먼저, 라스바 신호(/row address strobe:/RAS)가 로우(low)로 액티브되고, 동시에 로오 어드레스가 인가되면 2차원 정방형의 메모리 구조에서 한개의 워드라인이 활성화되어 그 워드라인에 접속된 복수개의 셀들을 활성화시킨다. 그리고, 한번 활성화된 워드라인에 접속된 셀들의 미세한 전기적 신호는 센스앰프의 동작에 의하여 증폭되어 출력된다.
그 후, 센스앰프의 동작이 완료되면 카스바 신호(/column address strobe :/CAS)의 액티브에 따라 인가되는 컬럼 어드레스신호의 동작에 의하여 한개의 셀이 선정되고 셀의 데이타는 외부로 출력된다.
그런데, 상기 메모리 셀들은 어드레스의 지정에 의해 같은 블럭에 소속된 셀들이 동일한 센스앰프의 지배를 받으며 데이타의 입출력에 관계없이 일률적으로 동시에 동작하게 되는 블럭구조를 갖으며, 블럭화된 단위 블럭을 지정하는 어드레스를 블럭 어드레스라 하며, 이는 로오 어드레스중에서 선정된다.
그래서, 상기 블럭구조로 이루어진 메모리 셀들에서 한개의 워드라인이 활성화되고 한개의 컬럼이 지정되어 데이타를 출력시키면 상기 선정된 로오 어드레스는 프리차지되어 비활성 상태로 되돌아간다. 이 때, 프리차지 상태를 지정하는 명령으로부터 프리차지상태를 완료하기까지 걸리는 시간을 제품스펙에서는 tRP라 칭한다.
그런데, 종래의 기술은 상기 블럭 어드레스를 지정함에 있어 최상위 비트(most significant bit : MSB)를 배치하기 때문에 메모리를 접속하는 시간동안 거의 바뀌지 않게 되어서, 한번의 워드라인 활성화 이후 동일한 블럭에 소속된 다른 워드라인을 다시 활성화할 경우, 상기 지적한 tRP시간 동안 기다리는 시간으로 낭비하게 된다. 즉, 연속적인 워드라인 활성화, 그리고 리드나 라이트 동작, 그리고 프리차지시간동안 기다리기, 그리고 다음 워드라인 활성화, 그리고 리드나 라이트 동작, 프리차지시간동안 기다리기, … 와 같은 동작의 반복되는 식으로 동작되어 메모리 접속에 있어 중간중간 불필요하게 기다리는 시간이 있어서, 고속동작에 지장을 초래하게 된다.
도 1 은 종래에 사용된 디램의 동작을 설명하는 타이밍도로, 동일 블럭내의 한 워드라인이 활성화되어 리드동작을 수행한 후, 다른 워드라인이 활성화되기 전에 이전의 워드라인을 프리차지시키는 시간이 요구됨을 나타낸다. 그래서, 종래의 디램은 프라차지 상태를 지정하는 명령으로부터 프리차지를 완료하기까지 걸리는 시간인 tRP가 반드시 요구된다.
물론, 싱크로노스 디램(synchronous DRAM)의 경우, 뱅크구조를 갖추고 있기 때문에, 다른 뱅크를 교대로 활성화하면서 핑퐁동작을 수행하면 상기 기술한 tRP시간의 낭비 문제는 해결할 수 있지만, 이러한 뱅크구조의 핑퐁동작을 지원하지 않는 칩셋 및 일반 디램(conventional DRAM/standard DRAM)의 경우는 상기 tRP시간으로 인해 전체 시스템의 고속화가 저해되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 활성화되었던 블럭을 프리차지시킴과 동시에 다른 블럭을 활성화시키므로써 상기 프리차지에 요구되어 불필요하게 낭비되었던 시간을 막아 고속화가 가능해진 고속 동작용 디램을 제공하는데 있다.
도 1 은 종래에 사용된 디램의 동작을 설명하는 타이밍도
도 2 는 본 발명에 의한 고속 동작용 디램을 나타낸 회로도
도 3 은 상기 도 2 의 동작을 설명하는 타이밍도
<도면의 주요부분에 대한 부호의 설명>
10,11,12,13 : 시프트 레지스터 14 : 인버터 체인
20 : 비교부 30 : 블럭 활성화 지연부
상기 목적을 달성하기 위하여, 본 발명에 의한 고속 동작용 디램은
블럭 어드레스 신호에 의해 지정되는 다수개의 메모리 셀 블록을 포함한 반도체 메모리장치에 있어서,
현재 활성화되는 블럭 어드레스 신호를 입력받아 이를 저장하는 제 1 저장 수단과,
제 1 저장 수단에 다음 활성화되는 블록 어드레스 신호가 입력되면 제 1 저장 수단에 저장되어있던 블록 어드레스 신호를 시프트하여 저장하는 제 2 저장 수단과,
제 1 저장 수단에 저장된 다음 활성화되는 블럭 어드레스신호 및 제 2 저장 수단에 저장된 현재 활성화되는 블럭 어드레스 신호를 입력받아 이를 비교하여 동일한 어드레스인지 판단하는 비교 수단과,
비교 수단의 출력신호에 따라 현재 활성화되는 블록 어드레스와 다음 활성화되는 블록 어드레스가 같은 경우, 블록 활성화 신호를 현재 블록의 프리 차지에 필요한 시간만큼 지연시켜서 출력하며, 두 어드레스가 다른 경우, 다음 활성화되는 블록의 활성화가 현재 활성화되는 블록의 프리차지 타이밍과 병행되도록 블록 활성화 신호를 출력하는 블록 활성화 딜레이 수단을 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 고속 동작용 디램을 도시한 회로도로, 로오 액티브 신호(row active)가 활성화되면 블럭 어드레스신호(block address)를 입력받아 이를 저장하는 제1 및 제2 시프트 레지스터(10, 11)와, 또 하나의 블럭 어드레스신호(block address)가 입력되면 상기 제1 시프트 레지스터(10)에 저장되어 있던 이전의 블럭 어드레스신호를 시프트하여 저장하는 제3 시프트 레지스터(12)와, 상기 제2 시프트 레지스터(11)에 저장된 현재의 블럭 어드레스신호(block address2)와 상기 제1 시프트 레지스터(10)에서 시프트되어 제3 시프트 레지스터(12)에 저장된 이전의 블럭 어드레스신호(block address1)를 입력받아 이를 비교하여 동일여부를 판단하여 서로 다른 값을 출력하는 낸드게이트(NAND1)로 이루어진 비교부(20)와, 상기 비교부(20)의 출력신호에 따라 현재 블럭의 활성화를 선택적으로 지연시키므로써 현재 블럭의 활성화 및 이전 블럭의 프리차지 타이밍의 일치 여부를 결정하는 블럭 활성화 딜레이부(30)로 구성된다.
상기 블럭 활성화 딜레이부(30)는 상기 비교부(20)의 출력신호에 따라 동작이 제어되어 블럭 활성화신호(block active)를 선택적으로 입력받아 저장하는 시프트 레지스터(13)와, 상기 블럭 활성화신호(block active)를 일정시간 지연시켜 전달하는 인버터 체인(14)과, 상기 시프트 레지스터(13)에 저장된 신호와 인버터 체인(14)에 의해 지연된 신호를 논리조합하여 선택적으로 블럭 활성화신호(block active)를 인에이블시키는 노아 게이트(NOR1)로 구성된다.
그리고, 상기 시프트 레지스터(10~13)는 블럭 어드레스신호(block address)를 로오 액티브신호(row active)에 의해 선택적으로 전달하는 전달 게이트와, 상기 전달 게이트의 출력신호를 래치하는 입·출력단이 서로 연결된 두개의 인버터로 이루어진 래치 회로부로 구성된다.
이하, 상기 구성으로 이루어진 본 발명의 동작을 살펴보기로 한다.
우선, 이전에 활성화된 블럭의 블럭 어드레스신호를 저장하는 것부터 시작되는데, 상기 제1 및 제2 시프트 레지스터(10, 11)에 저장된 블럭 어드레스신호(block address1)가 또 하나의 블럭 어드레스신호(block address2)가 입력되면 상기 제1 시프트 레지스터(10)에 저장되었던 이전의 블럭 어드레스신호(block address1)는 제3 시프트 레지스터(12)로 시프트되어 저장되고, 상기 제1 및 제2 시프트 레지스터(10, 11)에는 현재 입력된 블럭 어드레스신호(block address2)가 저장된다.
상기 방법에 의해, 제2 및 제3 시프트 레지스터(11, 12)에 저장된 이전 및 현재의 블럭 블럭 어드레스신호(block address1, block address2)를 입력받는 비교부(20)에서 상기 두 신호를 비교하여 만약 동일한 경우, 즉, 동일한 블럭이 다시 활성화될 경우에는 낸드 게이트(NAND1)의 출력이 로우가 되며, 프리차지 시간의 확보를 위해 블럭활성화를 지연시켜야 되기 때문에 상기 블럭 활성화 딜레이부(30)의 시프트 레지스터(13)를 이루는 전달게이트는 턴-오프되고 인버터 체인(14)을 거쳐 소정의 시간만큼 지연된 후 블럭 활성화신호(block active)가 발생된다.
그런데, 만약 상기 두 블럭 어드레스신호(block address1, block address2)가 다를 경우, 즉, 이전과 다른 블럭이 활성화될 경우에는 이전에 활성화되었던 블럭을 프리차지시킴과 동시에 현재의 블럭을 활성화시키므로써, 상기 도1 에 도시된 tRP시간 낭비의 문제점을 해결하여 결과적으로 고속동작을 실현할 수 있게 되는 것이다.
이 때, 이전 블럭의 프리차지를 알리는 프리차지 신호는 현재블럭의 활성화 신호와 동시에 발생하며 필요에 따라서는 블럭별 제어도 가능하다.
도 3 은 본 발명에 의한 고속 동작용 디램의 동작을 나타낸 타이밍도를 나타낸 것으로, 서로 다른 두 블럭 어드레스신호가 입력되었을 경우, 이전 블럭을 프리차지하는 동작과 현재 블럭의 활성화 동작이 동시에 제4 번 클럭에서 수행되기 때문에, 전체 동작시간이 종래에는 6(도 1 참조)이었던 데 반해, 본 발명에서는 4 로 2클럭만큼 줄어들었음을 나타낸다.
이상에서 설명한 바와같이 본 발명에 따른 고속 동작용 디램에 의하면, 이전 블럭의 프리차지와 현재블럭의 활성화 동작을 동시에 수행할 수 있게 되어 시스템 전체의 동작속도를 고속화시킬 수 있는 매우 뛰어난 효과가 있다.
또한, 종래에 사용된 디램소자나 핑퐁동작을 지원하지 않는 칩-셋(chip-set)장치에서의 고속동작 효과가 두드러진다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 블럭 어드레스 신호에 의해 지정되는 다수개의 메모리 셀 블록을 포함한 반도체 메모리장치에 있어서,
    현재 활성화되는 제 1 블럭 어드레스 신호를 입력받아 이를 저장하는 제 1 저장 수단과,
    상기 제 1 저장 수단에 다음 활성화되는 제 2 블록 어드레스 신호가 입력되면 상기 제 1 저장 수단에 저장되었던 상기 제 1 블록 어드레스 신호를 시프트하여 저장하는 제 2 저장 수단과,
    상기 제 1 저장 수단에 저장된 상기 제 2 블럭 어드레스 신호 및 상기 제 2 저장 수단에 저장된 제 1 블럭 어드레스 신호를 입력받아 이를 비교하여 동일한 어드레스인지 판단하는 비교 수단과,
    상기 비교 수단의 출력신호에 따라 상기 제 1 블록 어드레스와 상기 제 2 블럭 어드레스가 같은 경우, 블록 활성화 신호를 현재 블록의 프리 차지에 필요한 시간만큼 지연시켜서 출력하며, 상기 두 어드레스가 다른 경우, 다음 활성화되는 블록의 활성화가 현재 활성화되는 블록의 프리차지 타이밍과 병행되도록 상기 블록 활성화 신호를 출력하는 블록 활성화 딜레이 수단을 구비하는 것을 특징으로 하는 고속 동작용 디램.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 저장 수단은 시프트 레지스터로 구현한 것을 특징으로 하는 고속 동작용 디램.
  3. 제 1 항에 있어서,
    상기 비교 수단은 NAND 게이트로 구현한 것을 특징으로 하는 고속 동작용 디램.
  4. 제 1 항에 있어서,
    상기 블록 활성화 딜레이 수단은
    상기 비교 수단의 출력 신호에 따라, 상기 제 1 블록 어드레스가 상기 제 2 블록 어드레스와 동일한 경우는 디스에이블되며, 상기 제 1 블록 어드레스가 상기 제 2 블록 어드레스와 다른 경우는 상기 블록 활성화 신호를 수신 및 래치하여 출력하는 활성화 신호 전송부와,
    상기 블록 활성화 신호를 프리차지에 요구되는 시간만큼 지연하여 상기 제 1 블록 어드레스가 상기 제 2 블록 어드레스와 동일한 경우에 대응되는 상기 블록 활성화 신호를 제공하는 출력하는 딜레이 회로부와,
    상기 활성화 신호 전송부의 출력 신호 및 상기 딜레이 회로부의 출력 신호를 선택적으로 출력하는 논리 연산 회로부를 구비하는 것을 특징으로 하는 고속 동작용 디램.
  5. 제 4 항에 있어서,
    상기 활성화 신호 전송부는 시프트 레지스터로 구현한 것을 특징으로 하는 고속 동작용 디램.
  6. 제 4 항에 있어서,
    상기 딜레이 회로부는 다수개의 인버터가 직렬연결된 인버터 체인으로 구성된 것을 특징으로 하는 고속 동작용 디램.
  7. 제 4 항에 있어서,
    상기 논리연산 회로부는 NOR 게이트로 구현한 것을 특징으로 하는 고속 동작용 디램.
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