DE4117967A1 - Dynamischer randomspeicher mit hochgeschwindigkeits-wortleitungstreiberschaltung - Google Patents
Dynamischer randomspeicher mit hochgeschwindigkeits-wortleitungstreiberschaltungInfo
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Description
Die Erfindung bezieht sich allgemein auf hochintegrier
te Halbleiterspeicheranordnungen und betrifft insbeson
dere einen dynamischen Randomspeicher, der eine peri
phere Schaltungsanordnung enthält, die eine angehobene
oder verstärkte (booted) Spannung für Wortleitungs-
Ansteuer- oder -Treiberoperationen erzeugt.
Mit zunehmender Arbeitsgeschwindigkeit und erhöhten
Kostenvorteilen derartiger Anordnungen werden dynami
sche Halbleiter-Randomspeicher (DRAMs) mit MOS-Tran
sistoren in zunehmendem Maße bei der Herstellung von
digitalen Rechnersystemen verwendet. Der Kostenaufwand
pro Bit an Speicherkapazität bei Verwendung von RAMs
konnte mit der Vergrößerung der Zahl an Bits oder Spei
cherzellen pro Packung gesenkt werden. Mit sich ver
größernder Bitzahl verringert sich die Speicherzellen
größe, während sich eine Chip-Substratgröße fortlaufend
erweitert, so daß eine höhere Packungsdichte darauf er
reicht werden kann. Dies führt zu einer unerwünschten
Beeinträchtigung (decrease) der Signalübertragung auf
den Speicherzellen zugeordneten Wortleitungen aufgrund
einer Zunahme des Widerstands der Wortleitungen und
ihrer inhärenten parasitären Kapazität auf einem erwei
terten oder vergrößerten Chipsubstrat. Dieser Umstand
beeinträchtigt die Leistungsfähigkeit der MOS-DRAMs,
d. h. die Geschwindigkeit von Datenzugriffoperationen.
Zwischen der Packungsdichte und der Datenzugriffge
schwindigkeit bei solchen DRAMs muß ein Kompromiß ein
gegangen werden. Je mehr für DRAMs höhere Packungs
dichte und höhere (Betriebs-)Geschwindigkeit gefordert
werden, um so kritischer wird der Zusatz- oder Verstär
kerkreis bzw. sog. Boosterkreis zum Beschicken der
Wortleitungen mit einem Ansteuer- bzw. Treibersignal
eines angehobenen Potentials. Herkömmlicherweise dient
der Boosterkreis zur Zuspeisung des Treibersignals zu
einer angewählten der Wortleitungen, damit eine hohe
Spannung, die ein "1"-Bit einer binären Information re
präsentiert, in einem Speicherkondensator einer ange
wählten Speicherzelle gespeichert bzw. in diesen "ein
geschrieben" oder "eingelesen" werden kann. Das Wort
leitungs-Treibersignal angehobenen (booted) Potentials
wird einmal nach der externen Bezeichnung einer Daten
einschreibadresse erzeugt; vor dem Bezeichnen der Adres
se werden die Wortleitungen typischerweise deaktiviert
und auf dem niedrigen Potentialpegel gehalten. Erst
nach der Adreßbestimmung (address establishment) wird
die Übertragung der angehobenen Treiberspannung zur an
gewählten Wortleitung über einen Vordecodiererkreis und
eine Verdrahtungsleitung vergrößerter Länge zugelassen.
Dies hat zur Folge, daß der Potentialanstieg bis zu
einem erforderlichen hohen Potentialpegel auf der an
gewählten Wortleitung verzögert wird; mit anderen Wor
ten: die aktivierte Wortleitung wird langsam auf den
hohen Potentialpegel "hochgezogen" ("ramped"). Der Auf
ladevorgang am Speicherkondensator in einer angewählten
Speicherzelle nimmt also viel Zeit in Anspruch. Demzu
folge können Hochgeschwindigkeits-Datenzugriffoperatio
nen bei DRAMs nicht erwartet werden.
Aufgabe der Erfindung ist damit die Schaffung einer
verbesserten dynamischen Randomspeicheranordnung.
Aufgabe der Erfindung ist speziell die Schaffung einer
verbesserten MOS-Randomspeicheranordnung einer hohen
Packungsdichte, die eine Hochgeschwindigkeits-Wortlei
tungsansteuertechnik anwendet.
Die obige Aufgabe wird durch die im Patentanspruch 1
gekennzeichneten Merkmale gelöst.
Gegenstand der Erfindung ist eine spezifische oder spe
zielle integrierte Speicheranordnung mit einem Array
von in Zeilen und Spalten angeordneten Speicherzellen.
Den Zeilen der Speicherzellen sind Zeilenleitungen, den
Spalten der Speicherzellen Spaltenleitungen zugeordnet.
Mit den Zeilenleitungen ist ein Zeilendecodiererteil
zum Anwählen einer bestimmten Zeilenleitung unter den
Zeilenleitungen verbunden. Mit den Spaltenleitungen ist
ein Spaltendecodiererteil zum Bezeichnen oder Anwählen
(designating) der Spaltenleitungen verbunden. Mit dem
Zeilendecodiererteil ist ein Treiberteil zum Erzeugen
einer angehobenen (booted), als Zeilenleitungs-Treiber
spannung zu verwendenden Spannung und zur Ermöglichung
der Übertragung der spezifischen Spannung zum Zeilen
decodiererteil, bevor eine eine gewünschte Speicherzel
le bezeichnende Adresse im Zeilendecodiererteil be
stimmt (established) ist, verbunden, so daß unter Be
schleunigung einer Zeilenleitungs-Ansteueroperation die
Hochziehzeit (ramping time) der bestimmten Zeilenlei
tung (in Richtung) auf die spezifische Spannung ver
kürzt wird.
Im folgenden sind bevorzugte Ausführungsformen der Er
findung anhand der Zeichnung näher erläutert. Es zei
gen:
Fig. 1 eine schematische Aufsicht auf einen dynami
schen Randomspeicher- bzw. DRAM-Chip, wel
cher die Erfindung verkörpert,
Fig. 2 ein Blockschaltbild des internen Schaltungs
aufbaus des DRAMs,
Fig. 3 ein Schaltbild des Schaltungsaufbaus der
Hauptabschnitte des DRAMs, einschließlich
eines Wortleitungs-Treiberkreises, eines
Zeilendecodierers und eines Vordecodierer
teils einer Kernsteuerschaltung (core
control circuit),
Fig. 4 ein Zeitsteuerdiagramm zur Darstellung der
Impulsfolge für den Betrieb der Ausführungs
form nach den Fig. 1 bis 3,
Fig. 5 ein Schaltbild eines abgewandelten Schal
tungsaufbaus des DRAMs, einschließlich eines
Wortleitungs-Treiberkreises, eines Zeilende
codierers und eines Vordecodiererteils einer
Kernsteuerschaltung (core control circuit),
Fig. 6 ein Blockschaltbild der internen Haupt-
Schaltungsanordnung eines DRAMs gemäß einer
zweiten Ausführungsform der Erfindung,
Fig. 7 ein Zeitsteuerdiagramm zur Darstellung der
Impulsfolge für den Betrieb der Ausführungs
form nach Fig. 6.
Fig. 8 ein Schaltbild einer abgewandelten Anordnung
der Schaltung nach Fig. 6,
Fig. 9, 11, 13 und 15 Schaltbilder weiterer Ausfüh
rungsformen des Boosterkreises, der jeweils
als Wortleitungs-Treiberkreis dient, und
Fig. 10, 12, 14 und 16 Zeitsteuerdiagramme der
Impulsfolgen bei den Ausführungsformen nach
den Fig. 9, 11, 13 bzw. 15.
In Fig. 1 ist eine dynamische Randomspeicher- bzw.
DRAM-Anordnung gemäß einer bevorzugten Ausführungs
form der Erfindung allgemein mit 10 bezeichnet. Der
DRAM 10 weist ein Siliziumchip-Substrat 12 einer recht
eckig planen oder flachen Form auf, auf welchem vier
Speicherzellenblöcke 14a, 14b, 14c und 14d angeordnet
sind, die jeweils eine vorgewählte Zahl von Speicher
zellen enthalten. Die ersten und zweiten Speicherzel
lenblöcke 14a bzw. 14b legen zwischen sich einen lang
gestreckten zentralen Flächenbereich 16a fest, in wel
chem Kernsteuerschaltungen angeordnet sind. Ein ande
rer, zwischen drittem und viertem Block 14c bzw. 14d
festgeleger Flächenbereich 16b ist für (andere) Kern
steuerschaltungen reserviert. Randflächenbereiche 18a,
18b, 18c, 18d, 18e und 18f um die vier Blöcke 14a-14d
herum definieren einen Umfangsbereich des Chipsubstrats
12. In diesem Bereich ist eine den Blöcken 14 zugeord
nete periphere Schaltungsanordnung mit Zeilen- und
Spaltendecodiererkreisen, Datenein/ausgabekreisen usw.
angeordnet.
Jeder Speicherzellenblock 14 enthält ein Array aus
Zeilen und Spalten von wiedereinschreibbaren Speicher
zellen. Diese Speicherzellen sind parallelen Daten
übertragungsleitungen und parallelen Steuerleitungen
zugeordnet, die einander unter Isolierung kreuzen und
zwischen sich Kreuzungspunkte festlegen. Je eine ein
zelne Speicherzelle ist an jedem der Kreuzungspunkte
dieser einander kreuzenden Leitungen angeordnet. Die
Datenübertragungsleitungen können als "Datenleitungen"
oder "Bitleitungen", die Steuerleitungen als "Ziffern
leitungen" oder "Wortleitungen" bezeichnet werden.
Jede Speicherzelle besitzt die sogenannte "Ein-Konden
sator/Ein-Transistor"-Struktur; sie enthält einen als
Datenspeicherelement dienenden Kondensator und einen
als "Übertragungsgatter" dienenden Isolierschicht-Tran
sistor (mit isoliertem Gate) zwischen einer betreffen
den Bitleitung BLi und dem Speicherkondensator. Der
Zellentransistor kann ein Metalloxidhalbleiter-Feld
effekttransistor (MOSFET) sein. Der Zellentransistor
ist mit einer stromführenden Elektrode (typischerweise
der Drainelektrode) an eine betreffende der Bitleitun
gen BL angeschlossen. Die in einer Zeile von Speicher
zellen enthaltenen Zellentransistoren sind mit ihren
Steuergateelektroden gemeinsam an eine entsprechende
Wortleitung WLi angeschlossen.
Der Hauptschaltungsaufbau des DRAMs 10 ist in Fig. 2
dargestellt; dabei dient ein mit den Wortleitungen ver
bundener Zeilendecodierer 20 zum Wählen einer der Zei
lenleitungen (Wortleitungen), die durch eine in einem
Zeilenadreßverriegelungsglied oder -puffer 22 enthal
tene Zeilen- oder X-Adresse bestimmt wird. Neben dem
Zeilendecodierer 20 ist eine Kernsteuerschaltung 24 an
geordnet, die einen an sich bekannten Vordecodierer
kreis, einen Steuernebenkreis für Reservewortleitungen,
einen Bitleitungs- Entzerrerkreis, einen Meß- oder Lese
verstärker-Treiberkreis usw. enthält. Ein Spaltendeco
dierer 26 wählt eine der Spaltenleitungen (Bitleitun
gen), die durch eine in einem Spaltenadreßpuffer 2S
enthaltene Spalten- oder Y-Adresse bestimmt wird. Die
se Adressen enthalten Adreßbits A0, A1, . . ., An und
werden den Puffern 22 und 28 mit einer bzw. über eine
vorbestimmte Bitzahl von Adreßleitungen 30 auf Zeit
teilbasis zugespeist.
Eine im folgenden als "RAS-Steuereinheit" bezeichnete
Steuerschaltung 32 dient zur Ansteuerung des Zeilen
adreßpuffers 22 in Abhängigkeit von einem ihr einge
speisten Zeilenadreß-Abtastsignal . Der Ausgang der
RAS-Steuereinheit 32 liegt über einen als Wortleitungs-
Treiberkreis dienenden Spannungsboosterkreis 34 an der
Kernsteuereinheit 24. Der Boosterkreis 34 erzeugt eine
im Potential erhöhte oder angehobene Spannung Vbw für
ein Wortleitungs-Treibersignal. Eine andere, als "Spal
tenadreß-Puffersteuereinheit" oder "CAS-Steuereinheit"
dienende Steuerschaltung 36 steuert die Pufferoperation
des Spaltenadreßpuffers 28 in Abhängigkeit von einem
Spaltenadreß-Abtasteingangssignal . Ein Eingangs
oder Eingabedatenpuffer (oder -verriegelungsglied) 3S
und ein Ausgangs- oder Ausgabedatenpuffer 40 sind mit
einem an sich bekannten Meß- oder Leseverstärkerkreis
42 verbunden, der den Bitleitungen zugeordnet ist. Ein
logisches UND-Glied 44 ist an seinem Ausgang an die
Puffer 38 und 40 angeschlossen. An einen ersten Ein
gang des UND-Glieds 44 wird ein Einschreibfreigabe
signal () angelegt; das Signal CAS wird einem zwei
ten Eingang des UND-Glieds 44 sowie der -Steuerein
heit 36 zugespeist.
Gemäß Fig. 1 weist jeder Speicherzellenblock 14a bis
14d in konstanten Abständen ausgerichtete Unterarrays
CA sowie abwechselnd dazwischen angeordnete Lesever
stärkerteile SA auf. Ein Zeilendecodiererkreis 20 und
eine Kernsteuerschaltung 24 sind jeweils jedem Unter
array SA zugeordnet. Der als Wortleitungs-Treiber wir
kende Spannungsboosterkreis 34 ist zentral auf dem Sub
strat 12 angeordnet; er befindet sich im Mittelbereich
der peripheren Schaltungsbereiche 18a und 18f, in denen
die (inneren) Ecken der Blöcke 14 einander zugewandt
sind. Der Boosterkreis 34 kann diesen Speicherzellen
blöcken 14 gemeinsam zugeordnet sein. Ein Bauteil 24a
stellt einen in der Kernsteuerschaltung 24 vorgesehenen
Vordecodierer dar. Die Steuerschaltung 24 ist mit dem
Wortleitungs-Treiberkreis 34 über eine Verdrahtungslei
tung WDRV verbunden, die innerhalb der Kernsteuerschal
tung 24 verläuft und die im folgenden als "Wortlei
tungsanhebe-Treiberleitung" bezeichnet werden wird. Im
peripheren Bereich 16a ist kein Vordecodiererkreis vor
gesehen, wie er herkömmlicherweise für den Wortlei
tungs-Treiberkreis 34 verwendet wird. Das gleiche gilt
auch für den anderen peripheren Bereich 16b.
Gemäß Fig. 3 ist der Wortleitungs-Treiberkreis 34 über
die Wortleitungs-Treiberleitung WDRV mit dem Zeilende
codierer 20 über den in der Kernsteuereinheit 24 vorge
sehenen Vordecodiererkreis 24a verbunden. Der Treiber
kreis 34 enthält drei MOS-Transistoren Q1, Q2 und Q3
sowie einen Kondensator Cb. Der Kondensator Cb wirkt
als "Anhebe"- ("booting") oder "Bootstrap"-Kondensator
und erzeugt eine hohe Spannung eines angehobenen Po
tentials. Der Transistor Q1 umfaßt eine mit einem Steu
ersignaleingang verbundene Gateelektrode, eine mit
einem Konstantstrom-Speisespannungseingang Vwd verbun
dene Sourceelektrode und eine an einen Schaltungskno
tenpunkt N1 angeschlossene Drainelektrode. Die Spannung
Vwd ist eine spezifische Gleichspannung, die unter Her
anziehung einer Stromversorgungs-Speisespannung Vcc des
DRAMs 10 erzeugt wird, so daß sie unabhängig von uner
wünschter Potentialänderung (in) der Speisespannung Vcc
konstant bleibt. Der Transistor Q1 kann ein N-Kanal-
MOSFET sein. Der Knotenpunkt N1 ist mit einer ersten
Elektrodenplatte (Voraufladeanschluß) des Kondensators
Cb verbunden. Der Transistor Q1 wirkt als Aufladetrei
ber zur Durchführung einer Voraufladefunktion am Kno
tenpunkt N1.
Der Transistor Q2 ist ein P-Kanal-MOSFET, während der
Transistor Q3 ein N-Kanal-MOSFET ist. Diese Transisto
ren sind in Reihe miteinander geschaltet und bilden
einen Kondensator-Treiberkreis. Die Sourceelektrode des
Transistors Q2 wird mit der Speisespannung Vwd ge
speist. Die Gateelektrode des Transistors Q3 ist über
eine Reihenschaltung aus drei Invertern 50 an einen
Steuersignaleingang RINT1 angeschlossen. Ein gemeinsa
mer oder Sammelknotenpunkt N2 der Transistoren Q2 und
Q3 ist mit einer zweiten Elektrode (Steueranschluß) des
Kondensators Cb verbunden. In Abhängigkeit vom Signal
RINT1 schaltet einer der Transistoren Q2 und Q3 durch.
Am Knotenpunkt N2 erscheint ein Steuersignal RINT2. Die
Steuersignale und RINT1 sind spezielle oder spe
zifische Signale, welche dem Treiberkreis 34 zugespeist
werden, bevor eine bestimmte Adresse bezeichnet und be
stimmt oder aufgestellt ist.
Sehr wesentlich ist dabei, daß die erfindungsgemäße An
ordnung keinen Vordecodiererkreis verwendet, wie er
herkömmlicherweise am Ausgang (Knotenpunkt N1) des
Wortleitungs-Treiberkreises 34 angeordnet ist. Der
Ausgang des Treiberkreises 34 ist unmittelbar mit der
Wortleitungs-Treiberleitung WDRV verbunden. Ein Wider
stand Rwdl repräsentiert den Widerstandswert der Lei
tung WDRV; ein Kondensator Cwd1 repräsentiert eine pa
rasitäre Kapazität, welche der Leitung WDRV eigen oder
inhärent ist.
Der Vordecodiererkreis 24a enthält eine Steuerschaltung
52, welche ein externes Steuersignal sowie Zeilen
adreßsignale Φk und Φm zur Erzeugung von Steuersigna
len RSET und abnimmt. Die Steuersignale RSET und
können sich potentialmäßig zwischen einer Sub
stratspannung Vss des Chipsubstrats 12 und der angeho
benen Spannung Vbw ändern; die Steuerschaltung oder
-einheit 52 arbeitet unter Heranziehung der Wortlei
tungs-Treiberspannung Vbw als ihre eigene Stromversor
gungs-Speisespannung.
Ein MOS-Transistor Q4 der ein P-Kanal-MOSFET sein kann,
weist eine Gateelektrode auf, der das Steuersignal
zugespeist wird. Der Transistor Q4 ist an einer strom
führenden Elektrode mit der Leitung WDRV verbunden.
Eine andere stromführende Elektrode dieses Transistors
ist gemäß Fig. 3 an einen MOS-Transistor Q5 angeschlos
sen, dessen Gateelektrode mit dem RSET-Steuersignal
ausgang der Steuereinheit 52 verbunden ist. Ein Sammel
knotenpunkt M3 der Transistoren Q4 und Q5 ist mit dem
Zeilendecodierer 20 über eine Ausgangssignal-Übertra
gungsleitung WDRVkm verbunden, die als zweite Wortlei
tungs-Treiberleitung wirkt. Ein Widerstand Rwd2 reprä
sentiert den Widerstandswert der Leitung WDRVkm, wäh
rend ein Kondensator Cwd2 eine inhärente parasitäre
Kapazität dieser Leitung repräsentiert. Der Transistor
Q4 kann als Schaltvorrichtung wirken, um erste und
zweite Wortleitungs-Treiberleitung WDRV bzw. WDRVkm
selektiv miteinander zu verbinden. Der Transistor Q5
kann als Entladungssteuervorrichtung für die Wortlei
tungs-Treiberleitung wirken.
Gemäß Fig. 3 enthält der Zeilendecodierer 20 N-Kanal-
MOS-Transistoren Q6 und Q7. Der Transistor Q6 wird
durch ein Zeilenadreßsignal Φw, das über den Tran
sistor Q7 an seine Gateelektrode angelegt wird, schalt
mäßig angesteuert (switch-driven). Der Transistor Q6
ist an seiner einen stromführenden Elektrode einer
Wortleitung WLi zugeordnet, die mit einem entsprechen
den Array von Speicherzellen verbunden ist. Ein Kon
densator Cw repräsentiert eine der Wortleitung WLi in
härente parasitäre Kapazität; er ist im folgenden als
"Wortleitungskapazität" bezeichnet. Ein Widerstand Rw
repräsentiert einen Widerstandswert der Wortleitung
WLi.
Im folgenden ist die Wortleitungs-Ansteuer- oder -Trei
beroperation im DRAM 10 erläutert. Während sich ein
Zeilenadreß-Abtastsignal auf dem hohen Potential
pegel (Pegel H) befindet, ist der Knotenpunkt N1 des
Wortleitungs-Treiberkreises 34 durch den Transistor Q1
auf die Spannung Vwd voraufgeladen worden (vgl. Fig.
4). Das Signal fällt zu einem Zeitpunkt T1 auf den
niedrigen Potentialpegel (Pegel L) ab. Sodann ändert
sich das Steuersignal zu einem Zeitpunkt t2 po
tentialmäßig vom (hohen) Pegel H auf den (niedrigen)
Pegel L. In Abhängigkeit davon steigt das Steuersignal
RINT1 vom Pegel L auf den Pegel H an. Die Wortleitungs-
Treiberleitung WDRV wird sodann zu einem Zeitpunkt t3
langsam auf die Spannung Vbw hochgezogen (ramped) .
Nachdem das Signal auf den Pegel H übergeht und be
vor eine Zeilenadresse bestimmt oder aufgestellt ist,
wäre unweigerlich eine Zeitspanne t1 einer festen Länge
erforderlich. Die dargestellte Ausführungsform ist spe
ziell so ausgelegt, daß während dieser Zeitspanne t1
die angehobene Ausgangsspannung Vbw des Treiberkreises
34 übertragen und über die Leitung WDRV an den Eingang
des Vordecodierers 24a angelegt werden kann. Die Ver
zögerungs- oder Laufzeit Tdel in der Spannungsübertra
gung bestimmt sich durch folgende Gleichung:
(1) Tdel=τa+τb+τc
In obiger Gleichung bedeuten: τa=tatsächliche Ver
zögerungszeit nach dem Abruf des Signals und vor
dem Potentialanstieg im Signal RINT1; τb=Verzöge
rungszeit, die nötig ist, bis der Steueranschluß des
Bootstrap-Kondensators Cb potentialmäßig anzusteigen
beginnt; τc=eine Verzögerungszeit, die nötig ist,
damit die angehobene Spannung am Knotenpunkt N1 die
Kernsteuerschaltung 24 über die Leitung WDRV erreichen
kann. Die Lauf- oder Verzögerungszeit τc=Rwd1-Cwd1.
Von diesen Lauf- oder Verzögerungszeiten ist τc die
bedeutsamste. Diese Verzögerungszeit stellt jedoch kei
ne ernstliche Ursache für eine Verzögerung in der Wort
leitungsanhebe-Treiberoperation dar, weil die Zeitspanne
τc innerhalb der inhärenten Verzögerungszeitspanne T1
der Adreßbehandlung liegt. Die Verzögerung in der Span
nungsanstiegsansteuerung einer bezeichneten Wortlei
tung WLi hängt in erster Linie von den Verzögerungen in
den dem Vordecodierer 24a zugespeisten Adreßsignalen Φk
und Φm ab. Die Lauf- oder Verzögerungszeit τd läßt
sich definieren zu:
(2) τd=c1×r1
Darin bedeuten: r1=Widerstandswert jeder Übertragungs
leitung für Signale Φk und Φm gemäß Fig. 3; c1=je
der Übertragungsleitung für Signale Φk und Φm inhä
rente parasitäre Kapazität. Nachdem die Adresse be
stimmt ist, beginnen die Signale Φk und Φm zu einem
Zeitpunkt t3 potentialmäßig vom Pegel L anzusteigen, um
den Pegel H zu einem Zeitpunkt t4 zu erreichen. Die
Verzögerungszeit τd ist der Länge einer Zeitspanne
t3-t4 gleich.
In Abhängigkeit von der Potentialänderung der Adreß
signale Φk und Φm ändert sich das Potential des Si
gnals Φkm vom Pegel H auf den Pegel L. Demzufolge
schaltet der Transistor Q4 im Vordecodierer 24a durch.
Gleichzeitig geht das Steuersignal RSET auf den Pegel L
über, wodurch der Entladungstransistor Q5 zum Sperren
gebracht wird. Das Sperren des Transistors Q4 erlaubt
die Aufschaltung der angehobenen Spannung Vbw auf der
ersten Wortleitungs-Treiberleitung WDRV auf die zwei
te Wortleitungs-Treiberleitung WDRVkm. Die Spannung Vbw
wird somit der vorgesehenen Wortleitung WLi über den
Zeilendecodierer 20 zugespeist. Die Wortleitung wird
allmählich auf die Spannung Vbw hochgezogen; sie er
reicht diese Spannung Vbw zu einem Zeitpunkt t5. Die
Länge der Zeitspanne t4-t5, d. h. die Wortleitungsan
steuerung-Verzögerung τe, ist praktisch gleich:
(3) τe = (Cw+Cwd2)×(Rw + Rwd2).
Infolgedessen ist die Gesamtverzögerungszeit t2 ver
kürzt, welche die vorgesehene oder Ziel-Wortleitung bis
zum Erreichen der angehobenen Spannung eines vorbe
stimmten Potentials benötigt, nachdem die Adresse de
finiert worden ist; diese Gesamtverzögerungszeit T2
läßt sich wie folgt ausdrücken:
(4) T2 = τd + τe.
Nach Beendigung des Einschreibmodus im DRAM 10 wird die
Aktivierung der angewählten Wortleitung (WLi) aufgeho
ben, so daß diese Leitung auf den anfänglichen Poten
tialzustand deaktiviert wird. Zu diesem Zweck wird das
Steuersignal auf den Pegel H gesetzt, so daß der
Transistor Q4 sperrt. Das Steuersignal RSET steigt auf
den Pegel H an, woraufhin der Transistor Q5 durch
schaltet. Aufgrund dieser Potentialsteuerung, während
sich die Treiberleitung WDRV auf dem Pegel H befindet,
fallen nur die Wortleitung WLi und die Treiberleitung
WDRVkm auf das Potential Vss ab. Dadurch kann eine Ver
zögerung in der Deaktivierungs-Ansteuerungsoperation
für die Wortleitung WLi verkleinert werden.
Bei der beschriebenen Ausführungsform wird die angeho
bene (boosted) Wortleitungs-Treiberspannung Vbw spezi
fisch über die Leitung WDRV geführt, um am Eingang des
Vordecodierers 24a während der inhärenten Verzögerungs
oder Laufzeitspanne T1, die vom Zeitpunkt T1 des Po
tentialabfalls des Signals bis zum Adreßabschluß
zeitpunkt t3 reicht, anzukommen. Mit anderen Worten:
die erste Wortleitungs-Treiberleitung WDRV ist bereits
auf die angehobene Spannung Vbw angestiegen, bevor die
entsprechende Adresse im Zeilendecodierer 20 erfaßt
(acquired) ist. Dies bedeutet, daß die Übertragungs
laufzeit Tdel der Spannung Vbw vom Treiberkreis 34 zum
Vordecodierer 24a durch die inhärente Verzögerungs
bzw. Laufzeit T1 "absorbiert" oder "aufgefangen" wer
den kann. Die von der Wortleitung WLi für das Erreichen
der Spannung Vbw nötige Laufzeit T2 kann daher frei
oder unbeeinflußt sein von der durch Gleichung (1) gegebenen
Laufzeit Tdel, und sie kann um die Zeitlänge entspre
chend der Periode Tdel verkürzt sein. Hierdurch kann
die Wortleitungs-Ansteueroperation und damit die Da
tenzugriffoperation im DRAM 10 beschleunigt werden.
Bei der beschriebenen Ausführungsform ist auch wesent
lich, daß die Zeilendecodierer 20 lagenmäßig auf dem
Chipsubstrat 12 so verteilt sind, daß sie den jeweili
gen Unterarrays Ca der Speicherzellen zugeordnet sind,
und daß jeder Vordecodierer 24a in der Nachbarschaft
zur Eingangsstufe eines betreffenden Zeilendecodierers
angeordnet ist, wie dies aus der Darstellung von Fig. 1
hervorgeht. Durch diese Auslegung kann der Schaltungs
musterentwurf dieser Zeilendecodierer vereinfacht wer
den, der herkömmlicherweise strengen Anforderungen un
terliegt. Da weiterhin nur der Vordecodierer 24a im
Kernsteuerschaltungsteil 24 vorgesehen ist, bleibt der
DRAM 10 unberührt vom bisherigen Problem der Vergröße
rung der Chipabmessungen. Dies trifft aus den nachste
hend angegebenen Gründen zu. Wenn die angehobene Trei
berspannung an den Zeilendecodierer 20 angelegt worden
ist, bevor eine Adresse bestimmt bzw. aufgestellt ist,
muß (müßte) eine ähnliche Schaltungsanordnung im Zei
lendecodierer 20 für jede einzelne der Wortleitungen
WL vorgesehen sein. Dies hat (hätte) aber eine uner
wünschte Vergrößerung der Chipfläche zur Folge. Ande
rerseits wird bei der beschriebenen Ausführungsform die
angehobene Spannung bis zum Vordecodierer 24a übertra
gen. Der Vordecodierer besitzt eine kleinere Zahl von
erforderlichen Schaltungselementen als der Zeilendeco
dierer 24; infolgedessen kann eine Vergrößerung der
Chipbelegungsfläche weitgehend vermieden werden.
Die Schaltungsanordnung gemäß Fig. 3 kann auf die in
Fig. 5 gezeigte Weise abgewandelt werden, wobei der
Zeilendecodierer 20 aus einem einzigen MOS-Transistor
Q8 vom P-Kanaltyp besteht . Die Gateelektrode des Tran
sistors Q8 wird unmittelbar mit einem invertierten Zei
lenadreßsignal beaufschlagt. Mit dieser Ausgestal
tung lassen sich ebenfalls die vorstehend angegebenen
Vorteile erzielen.
Fig. 6 veranschaulicht eine Wortleitungs-Treiberkreis
anordnung, die vorgesehen ist zur weiteren Verbesse
rung der Wortleitungs-Treiber- oder -Ansteuergeschwin
digkeit durch elektrische Trennung der ersten Wortlei
tungs-Treiberleitung WDRV von den restlichen Schal
tungsbauteilen; dies kann entweder dann geschehen, wenn
die angewählte Wortleitung WLi potentialmäßig auf das
angehobene Spannungspotential aktiviert wird, oder
dann, wenn diese Leitung auf die Substratspannung Vss
deaktiviert und damit ihr Anwählzustand aufgehoben
wird.
Gemäß Fig. 6 besteht ein in der Kernsteuerschaltung 24
vorgesehener Vordecodiererkreis 60 im wesentlichen aus
sechs Transistoren, nämlich vier Transistoren Q11 bis
Q14 zusätzlich zu den MOS-Transistoren Q4 und Q5 gemäß
Fig. 3. Insbesondere ist dabei der P-Kanal-MOS-Tran
sistor Q4 auf dieselbe Weise wie bei der Ausführungs
form gemäß Fig. 3 zwischen erster und zweiter Wortlei
tungs-Treiberleitung WDRV bzw. WDRVkm angeordnet. Der
Entladungs-N-Kanal-MOS-Transistor Q5 ist zwischen die
zweite Treiberleitung WDRVkm und Massepotential ge
schaltet. Die zusätzlichen vier Transistoren Q11 bis
Q14 bilden einen Verriegelungskreis 62. Die P-Kanal-
MOS-Transistoren Q13 und Q14 weisen Gateelektroden und
Drainelektroden auf, die mit einem Schaltungs-Knoten
punkt N4 kreuzgekoppelt sind, an welchem die Gateelek
troden der Transistoren Q4 und Q5 miteinander verbun
den bzw. zusammengeschaltet sind. Die Transistoren Q13
und Q14 bilden einen Flipflopkreis. Die Drainelektro
de des Transistors Q13 liegt über den N-Kanal-MOS-
Transistor Q11 an Masse, während die Drainelektrode des
Transistors Q14 über den N-Kanal-MOS-Transistor Q12 an
Masse gelegt ist. Die Gateelektroden der Transistoren
Q11 und Q12 sind mit einer internen Steuerschaltung 64
verbunden. Letztere erzeugt komplementäre Steuersignale
SET und in Abhängigkeit von Signalen , Φk und Φm.
Die Transistoren Q11 und Q12 führen Schaltoperationen
in Abhängigkeit von den Signalen SET und durch.
Die zugeordnete Impulsfolge oder -sequenz ist in Fig. 7
veranschaulicht. Wenn die angewählte Wortleitung WLi
aktiviert ist oder wird, schaltet der Transistor Q4
durch, während der Transistor Q5 sperrt. Unter diesen
Bedingungen wird die an der ersten Wortleitungs-Trei
berleitung WDRV entstehende angehobene Spannung Vbw
über den Transistor Q4 zur zweiten Wortleitungs-Trei
berleitung WDRVkm übertragen und dann der Wortleitung
WLi aufgeprägt. Eine Spannung, welche die in einer an
gewählten Speicherzelle M gespeicherte Information re
präsentiert, wird auf ein entsprechendes Paar von Bit
leitungen BL und gelegt und durch einen diesen zuge
ordneten Leseverstärker erfaßt und ausgelesen.
Wenn das Signal zu einem Zeitpunkt t1 auf den Pegel
H zurückkehrt, werden die Steuersignale SET und in
vertiert. Die Spannungen an Knotenpunkten N4 und N5 des
Verriegelungskreises 62 werden zu einem Zeitpunkt t2 in
vertiert, wodurch der Transistor Q4 zum Sperren ge
bracht und der Transistor Q5 durchgeschaltet werden. In
Abhängigkeit vom Sperren des Transistors Q4 wird die
erste Wortleitungs-Treiberleitung WDRV elektrisch von
der zweiten Wortleitungs-Treiberleitung WDRVkm ge
trennt. Dabei beginnen sich nur die Treiberleitung
WDRVkm und die Wortleitung WLi über den Transistor Q5
zu entladen. Dies ermöglicht einen Potentialabfall auf
der Wortleitung WLi, während die Treiberleitung WDRV
einer vergleichsweise großen Leitungskapazität auf dem
hohen Pegel H verbleibt.
Gemäß Fig. 6 wird der Potentialabfall der angehobenen
Spannung Vbw auf der ersten Wortleitungs-Treiberleitung
WDRV durch Änderung oder Übergang des Steuersignals
RINT des Wortleitungs-Treiberkreises 34 (Fig. 2) vom
Pegel H auf den Pegel L nach Abschluß der Potential
anstiegsansteuerung der Wortleitung WLi bewirkt. Diese
Potentialabfallansteueroperation der Treiberleitung
WDRV kann während einer Bitleitungs- Entzerrungsperiode
durchgeführt werden, die nach dem Potentialabfall der
(auf der) Wortleitung unweigerlich nötig ist. Genauer
gesagt: für die Ausführung der Potentialabfallopera
tion auf der Wortleitungs-Treiberleitung WDRV ist mehr
Zeit als nötig vorgegeben; auch wenn aufgrund des Wi
derstands der Leitung WDRV eine längere Zeitspanne nö
tig ist, beeinflußt oder beeinträchtigt dieser Zeitbe
darf in keiner Weise die Gesamt-Datenzugriffgeschwin
digkeit des DRAMs 10. Es wird nur jeweils die angewähl
te Wortleitung WLi für einen schnellen Abfall ange
steuert.
Aufgrund der elektrischen Trennung der ersten Treiber
leitung WDRV ist bei der beschriebenen Ausführungsform
die wesentliche oder eigentliche (substantial) Last
oder Belastung, die in der sich über den Transistor Q5
entladenden Wortleitungs-Treiberleitung verbleibt, le
diglich die zweite Treiberleitung WDRVkm und ihre fol
gende bzw. nachgeschaltete Verdrahtungsleitung. Die er
ste Treiberleitung WDRV ist nicht länger in der Entla
dungslast enthalten. Damit kann die Gesamtentladungs
last verkleinert werden. Zudem kann der Durchschaltwi
derstand des Entladungstransistors Q5 reduziert werden,
weil die Gateelektrode dieses Transistors durch die an
gehobene Treiberspannung Vbw angesteuert wird. Diese
Faktoren ermöglichen eine Beschleunigung der Wortlei
tungs-Ansteuer- oder -Treiberoperation.
Die Anordnung gemäß der vorstehend beschriebenen Aus
führungsform wird noch zweckmäßiger, wenn sie auf einen
speziellen Fall angewandt wird, in welchem eine gere
gelte Gleichspannung, die im wesentlichen unabhängig
ist von einer Änderung oder Schwankung in der Speise
spannung Vcc des DRAMs 10, als Quellenspannung des
Wortleitungs-Treiberkreises 34 benutzt wird. Bei Be
nutzung einer solchen Spannung Vwd für den Booster
bzw. Treiberkreis 34 kann die Spannung Vwd auch dann
einen festen Potentialpegel beibehalten, wenn die
Stromversorgungs-Speisespannung Vcc ungewollt vari
iert. Auch wenn dabei die Speisespannung Vcc auf ihren
kleinsten zulässigen Pegel Vccmin abfällt, ist es da
her möglich, eine vorgesehene Wortleitung WLi mit einer
geeigneten Treiberspannung zu beschicken. Hierdurch
kann die Wortleitungs-Ansteuergeschwindigkeit erhöht
werden.
Die Schaltungsanordnung ist der in Fig. 8 dargestellten
Abwandlung zugänglich, bei welcher die Gateelektrode
des N-Kanal-MOS-Transistors Q5 unabhängig oder einzeln
mit der Steuerschaltung 64 verbunden ist, während die
Gateelektrode des MOS-Transistors Q4 mit einem Schal
tungs-Knotenpunkt N6 des Verriegelungskreises 62 ver
bunden ist. Die Steuerschaltung 64 beschickt den Tran
sistor Q4 mit einem Steuersignal , das den (hohen)
Pegel H gleich der Stromversorgungs-Speisespannung Vcc
aufweist. Das Signal ist in seinem Impulszeittakt
mit dem Steuersignal synchron. Diese Schaltung ar
beitet auf die gleiche Weise wie die Schaltung gemäß
Fig. 6, nur mit dem Unterschied, daß der Transistor Q5
eine Schalt- oder Umschaltoperation in Abhängigkeit vom
Signal durchführt. Dabei wird der Durchschaltwi
derstand des Transistors Q5 höher als im Fall von Fig.
6; dennoch läßt sich ein ähnlicher technischer Vorteil
bezüglich der mit hoher Geschwindigkeit erfolgenden
Wortleitungs-Ansteueroperation erreichen.
Der Rest der vorliegenden Beschreibung ist auf ver
schiedene Schaltungsabwandlungen gerichtet, die zweck
mäßig auf den Spannungsboosterkreis 34 gemäß Fig. 3,
der als Wortleitungs-Treiberkreis wirkt, anwendbar
sind. Jede der im folgenden beschriebenen Schaltungen
spielt eine wesentliche Rolle bezüglich der vollen Nut
zung des Vorteils der vorher beschriebenen, mit hoher
Geschwindigkeit erfolgenden Wortleitungs-Ansteuerope
ration gemäß der Erfindung. Diesbezüglich bietet jede
der zu beschreibenden Schaltungen die folgenden zusätz
lichen Vorteile: 1. sie kompensiert einen etwaigen un
erwünschten Potentialabfall aufgrund einer einer ange
wählten Wortleitung inhärenten parasitären Kapazität;
2. sie hält die Wortleitungsspannung konstant auf einem
geeigneten Potential, das unterhalb der dielektrischen
Durchschlagspannung der zugeordneten Speicherzellen
liegt.
Fig. 9 veranschaulicht einen Wortleitungs-Treiberkreis
mit einer "Doppelkondensator"-Struktur. Die betreffende
Impulsfolge oder -sequenz ist in Fig. 10 veranschau
licht. Gemäß Fig. 9 enthält der Treiberkreis zwei
Bootstrapkondensatoren Cb1 und Cb2, die zueinander
parallelgeschaltet sind. Der erste Kondensator Cb1 be
sitzt eine größere Kapazität als der zweite Kondensator
Cb2. Unter der Annahme, daß die Gesamtkapazität Cb
(=Cb1 und Cb2) ausreichend größer ist als die angege
benen Kapazitäten Cwd1, Cwd2 und Cw (vgl. Fig. 3), ist
die Kapazität des Kondensators Cb2 spezifisch wie folgt
eingestellt:
(5) Cb2-2(Cw+Cwd2) .
Die ersten Elektroden dieser Kondensatoren Cb1 und Cb2
sind an einem Schaltungs-Knotenpunkt N7 zusammenge
schaltet, der seinerseits z. B. mit der ersten Wortlei
tungs-Treiberleitung WDRV gemäß Fig. 3 verbunden ist.
Die Kondensatoren Cb1 und Cb2 sind jeweils mit einem
Auflade-Treiberkreis versehen. Einer dieser Kreise
weist eine Reihenschaltung aus zwei MOS-Transistoren Q2
und Q3 auf, welche auf dieselbe Weise wie bei der Aus
führungsform gemäß Fig. 3 an die restliche bzw. andere
Elektrode des Kondensators Cb1 angeschlossen ist; der
andere Kreis enthält auf ähnliche Weise eine Reihen
schaltung aus entsprechenden MOS-Transistoren Q20 und
Q21 entgegensetzter Kanaltypen, wobei diese Reihen
schaltung an die restliche bzw. andere Elektrode des
Kondensators Cb2 angeschlossen ist. Der MOS-Transistor
Q20 ist vom P-Kanal-Typ, der Transistor Q21 vom N-
Kanal-Typ.
Der erste Bootstrap-Kondensator Cb1 wird durch den be
treffenden Treiberkreis mit den Transistoren Q2 und Q3
in Abhängigkeit vom Steuersignal RINT1 angesteuert,das
mit einem Signal synchronisiert ist, welches vor
der Bestimmung der Speicheradresse erzeugt wird. Das
Aufladen am zweiten Bootstrapkondensator Cb2 geschieht
wie folgt: Der Kondensator-Treiberkreis mit den Tran
sistoren Q20 und Q21 empfängt ein Bestimmungssignal Φv1
für eine gültige Adresse zwecks Erzeugung eines
spezifischen Steuersignals Φv2. Die Steuerelektrode des
Kondensators Cb2 wird mit dem Signal Φv2 beauf
schlagt, so daß der Kondensator Cb2 synchron mit der
Bestimmung der Speicheradresse aufgeladen wird.
Gemäß Fig. 10 wird die Wortleitung WLi potentialmäßig
aktiviert in Abhängigkeit von der Aufladung nur am er
sten Kondensator Cb1 vor der Adreßbestimmung, d. h. vor
dem Durchschalten des Decodierer-Transistors Q4. Diese
Operation ist grundsätzlich die gleiche wie im entspre
chenden Teil der Operation bei der Ausführungsform ge
mäß Fig. 3.
Zu einem Zeitpunkt t1 wird eine bestirmte Adresse de
finiert, wobei der Transistor Q4 durchschaltet und da
bei elektrische Ladungsträger von der Wortleitungs-
Treiberleitung WDRV in die bzw. auf die Wortleitung WLi
(stoßartig) fließen läßt. Sodann wird der zweite Kon
densator Cb2 angesteuert, um einen zweckmäßigen La
dungsmengenfluß zur Wortleitung WLi zu ergänzen. Auf
grund dieser (Ladungs-)Trägerzuspeisung kann der Mangel
an Ladungsträgern, welcher einem durch die gestrichelte
Linie L1 in Fig. 10 angedeuteten verringerten Poten
tialpegel entspricht, ausgeglichen (fulfilled) werden,
um einen idealen, durch eine Linie L2 angegebenen Po
tentialpegel zu erreichen. Wenn das Steuersignal
zum Zeitpunkt t2 auf den Pegel L abfällt, wird daher
die angewählte Wortleitung WLi effektiv auf die ange
hobene Treiberspannung Vbw hochgezogen. Da die Kapazi
tät Cb2 so definiert oder festgelegt worden ist, daß
sie Gleichung (5) entspricht, kann das Potential auf
der Wortleitungs-Treiberleitung WDRV vor und nach der
Durchschalt/Sperrumschaltoperation des im Vordecodie
rer 24a enthaltenen Decodierer-Transistors Q4 auf einem
festen Pegel stabilisiert werden. Damit wird es mög
lich, einen Potentialabfall der Treiberspannung Vbw
aufgrund der Trägerverteilung auf der Leitung WDRV in
folge des Adreßabrufs erfolgreich zu kompensieren, so
daß damit eine Konstanz im Potential der Wortleitungs-
Treiberspannung Vbw erzwungen oder gewährleistet wird.
Eine andere Boosterkreisanordnung ist in Fig. 11 ge
zeigt, während die zugeordnete Impulsfolge in Fig. 12
veranschaulicht ist. Diese Ausführungsform ist ähnlich
derjenigen nach Fig. 9, wobei (jedoch) ein P-Kanal-
MOS-Transistor Q22 zusätzlich zwischen den Knotenpunkt
N7 und den zweiten Bootstrap-Kondensator Cb2 eingefügt ist.
Der Transistor Q22 weist eine Gateelektrode auf, der
ein Schaltsteuersignal zugespeist wird. Wenn der
Transistor Q22 sperrt, wird der Kondensator Cb2 vom
Knotenpunkt N7 getrennt, während die Aufladung am Kon
densator Cb1 erfolgt.
Wie aus Fig. 12 hervorgeht, befindet sich das Steuer
signal zum Anfangszeitpunkt t1 des Potentialan
stiegs auf der Wortleitung WLi auf dem (niedrigen)
Pegel L. Der Transistor Q22 wird dadurch durchgeschal
tet. Die Operation bei der Anlegung der angehobenen
Spannung Vbw mittels der doppelten Kondensatorstruktur
an die Wortleitung WLi ist im wesentlichen die gleiche
wie bei den vorher beschriebenen Ausführungsformen.
Wenn das Potential auf der Wortleitung abfällt, steigt
das Steuersignal zum Zeitpunkt t2 auf den (hohen)
Pegel H an. Damit sperrt der Transistor Q22. Der Kon
densator Cb2 wird somit elektrisch von der Treiber
leitung WDRV getrennt. Die Klemmenspannung des Kon
densators Cb2 kann demzufolge praktisch unabhängig von
einem unerwünschten Potentialabfall L1 auf der Leitung
WDRV sein. Dies bedeutet, daß es unnötig ist, den Kon
densator Cb2 in jedem Aktivzyklus vom Voraufladepo
tential auf die angehobene Spannung Vbw aufzuladen.
Damit kann eine unnötige (unbedeutende) Entladung am
Kondensator Cb2 unter Verringerung des Energiebedarfs
des DRAMs 10 vermieden werden.
Fig. 13 zeigt noch einen anderen Boosterkreis, dessen
zugeordnete Impulsfolge in Fig. 14 dargestellt ist. Die
Schaltungsanordnung gemäß Fig. 13 ist der Schaltung 34
gemäß Fig. 3 insofern ähnlich, als ein einziger Boot
strapkondensator Cb verwendet wird. Diese Schaltung
kennzeichnet sich dadurch, daß der Steueranschluß des
Kondensators Cb auf noch zu beschreibende Weise mittels
eines "Zweiphasen"-Steuerschemas angesteuert wird.
Ein N-Kanal-MOS-Transistor Q23 ist zwischen die Tran
sistoren Q2 und Q3 geschaltet. Die Gate- bzw. Drain
elektroden sind an einem Schaltungs-Knotenpunkt 8 zu
sammengeschaltet. Der Transistor Q23 wirkt als Pegel
schiebevorrichtung 72. Ein P-Kanal-MOS-Transistor Q24
weist eine Gateelektrode, der das Adreßbestimmungssi
gnal Φvl zugespeist wird, eine an der Spannung Vwd
liegende Sourceelektrode und eine mit dem Knotenpunkt
N8 verbundene Drainelektrode auf. Der Steueranschluß
des Kondensators Cb ist ebenfalls mit dem Knotenpunkt
N8 verbunden.
Die Potentialanstiegsansteuerung ist folgende: Wenn
sich gemäß dem Zeitsteuerdiagramm von Fig. 14 das Si
gnal auf den hohen Pegel H ändert, wird das Steuer
signal RINT1 erzeugt. Der P-Kanal-MOS-Transistor Q2
schaltet durch, während der N-Kanal-Transistor Q3
sperrt. Die Steueranschlußspannung des Kondensators Cb
erhöht sich zum Zeitpunkt t2 auf ein spezifisches Po
tential Vwd′, das um eine vorgewählte Spannung Vsm
niedriger ist als die Spannung Vwd. Die Spannung Vsm
wird durch den Pegelschiebetransistor Q23 bestimmt. wie
durch eine Linie 74 gezeigt, erhöht sich die Spannung
auf der Wortleitungs-Treiberleitung WDRV in Abhängig
keit von der Anlegung der Spannung Vwd′.
Wenn zum Zeitpunkt t3 eine bestimmte Adresse abge
rufen (acquired) wird, schaltet der Decodierertran
sistor Q4 durch, und das Signal Φv1 ändert sich auf
den Pegel L. Dementsprechend schaltet der Transistor
Q24 durch. Die Spannung Vwd wird über den Transistor
Q24 an den Steueranschluß des Kondensators Cb angelegt.
Die Steueranschlußspannung RINT2 steigt weiterhin in
Richtung auf die Spannung Vwd an. Mit dieser "Zwei
phasen-Bootstrap-Kondensatorsteuer"-Technik ist es
möglich, eine unerwünschte Verringerung oder einen
unerwünschten Abfall der Wortleitungsspannung mittels
des gleichen Prinzips wie bei den vorher beschriebenen
Ausführungsformen gemäß Fig. 9 und 11 mit "Doppelkon
densator"-Struktur zu verhindern.
Noch eine weitere, für den Boosterkreis 34 bevorzugte
Anordnung ist in Fig. 15 dargestellt, in welcher ein
Bezugsspannungsgenerator(kreis) 80 vorgesehen ist, wel
cher die Stromversorgungs-Speisespannung Vcc abnimmt
und eine Gleichspannung eines festen Potentialpegels
erzeugt. An den Ausgang des Bezugsspannungsgenerators
80 sind zwei Verstärkerkreise 82 und 84 zur Lieferung
konstanter Spannungen Vwd1 bzw. Vwd2 unterschiedlicher
Potentialpegel angeschlossen. Die Spannung Vwd1 ist po
tentialmäßig größer als die Spannung Vwd2 (vgl. Fig.
16). An die Ausgänge der Verstärker 82 und 84 sind P-
Kanal-MOS-Transistoren Q30 bzw. Q31 angeschlossen. Der
Transistor Q30 weist eine mit der Gateelektrode des
Transistors Q3, welcher das Signal Φv1 zugespeist
wird, zusammengeschaltete Gateelektrode auf. An die
Gateelektrode des anderen Transistors Q31 wird das Si
gnal RINT1 angelegt. Die Drainelektroden der Transi
storen Q30 und Q31 sind gemeinsam an den Steueranschluß
des Bootstrap-Kondensators Cb angeschlossen. Der Tran
sistor Q3 kann als gemeinsamer Steuertransistor für den
ersten Reihenschaltungsteil aus Verstärker 82 und Tran
sistor Q30 sowie den zweiten Reihenschaltungsteil aus
Verstärker 84 und Transistor Q31 dienen. Die Ausgangs
spannung Vwdl des Verstärkers 82 ist unmittelbar an den
Transistors Q1 angekoppelt.
Die Schaltung gemäß Fig. 15 erfüllt eine Wortleitungs-
Ansteuerfunktion im "Zweiphasensteuer"-Modus ähnlich
derjenigen wie bei der Schaltung gemäß Fig. 13, wie sie
bereits anhand von Fig. 14 erläutert worden ist. Aus
diesem Grund ist das Zeitsteuerdiagramm gemäß Fig. 16
zur Darstellung nur der hauptsächlichen Signale ver
einfacht worden; die restlichen Signale sind die glei
chen wie in Fig. 14. Die Schaltung gemäß Fig. 15 kenn
zeichnet sich dadurch, daß die ersten und zweiten Span
nungen Vwd1 bzw. Vwd2 benutzt werden, die gemäß Fig. 16
unabhängig von einer etwaigen Änderung der Speisespan
nung Vcc potentialmäßig konstantgehalten werden.
Genauer gesagt: wenn sich das Signal auf den Pegel
L ändert, befindet sich das Signal RINT1 auf dem Pegel
H, wie dies aus Fig. 14 hervorgeht. Wenn der Transi
stor Q31 durchschaltet, wird die Spannung Vwd2 dem
Steueranschluß des Kondensators Cb zugespeist. Der Kon
densator Cb lädt sich auf eine entsprechende angehobene
Spannung auf, die dann auf der Leitung WDRV erscheint.
Nach Bestimmung der Adresse zum Zeitpunkt t3 (vgl. Fig.
14) fällt das Signal Φv1 auf den Pegel L ab, so daß der
Transistor Q30 durchschaltet. Hierauf kann die höhere
Spannung Vwd1 zum Steueranschluß des Kondensators Cb
übertragen werden. Anschließend erfolgt eine ähnliche
"Zweiphasen"-Bootstrapansteuerung.
Die Erfindung ist keineswegs auf die vorstehend be
schriebenen speziellen Ausführungsformen beschränkt,
sondern verschiedenen Änderungen und Abwandlungen zu
gänglich.
Beispielsweise sind die vorstehend beschriebenen Aus
führungsformen unter der Annahme erläutert worden, daß
sie auf gewöhnliche DRAMs angewandt sind, bei denen
eine Adresse abgerufen wird, nachdem das Signal er
halten (acquired) wurde. Die Erfindung ist jedoch auch
auf spezielle DRAMs anwendbar, bei denen eine Adresse
vor dem Abruf einer Adresse nicht definiert wird. In
einem solchen Anwendungsfall empfiehlt es sich, die im
peripheren Schaltungsteil erzeugte Wortleitungs-Trei
berspannung Vbw an den Zeilendecodierer und den ihm
vorgeschalteten Vordecodierer anzulegen, bevor eine
Zeilenadresse tatsächlich eingegeben wird. Auf diese
Weise kann eine Verzögerung der Wortleitungs-Ansteuer
operation aufgrund der Verzögerung (oder Laufzeit) bei
der Spannungsübertragung auf der Wortleitungs-Treiber
leitung, die sich mit vergrößerter Speicherdichte ver
längert hat, vermieden werden.
Claims (10)
1. Integrierte Speicheranordnung, umfassend ein Array
von in Zeilen und Spalten angeordneten Speicherzel
len (M), den Zeilen von Speicherzellen zugeordnete
Zeilenleitungen (WL), den Spalten von Speicherzel
len zugeordnete Spaltenleitungen (BL), eine mit den
Zeilenleitungen verbundene Zeilendecodierereinheit
(20, 24) zum Anwählen einer bestimmten Zeilenlei
tung unter den Zeilenleitungen sowie eine mit den
Spaltenleitungen verbundene Spaltendecodiererein
heit (26) zum Bezeichnen (Anwählen) einer der Spal
tenleitungen, dadurch gekennzeichnet, daß die An
ordnung ferner eine mit der Zeilendecodierereinheit
verbundene Treibereinheit (34) zum Erzeugen einer
spezifischen, potentialmäßig (potentially) angeho
benen, als Zeilenleitungs-Ansteuer- oder -Treiber
spannung zu verwendenden Spannung (Vbw) und zur Er
möglichung der Übertragung der spezifischen Span
nung zur Zeilendecodierereinheit, bevor eine eine
gewünschte Speicherzelle bezeichnende Adresse in
der Zeilendecodierereinheit (20, 24) aufgestellt
oder bestimmt (established) ist, aufweist.
2. Anordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Zeilendecodierereinheit einen Zeilendeco
diererkreis (20) mit an die Zeilenleitungen (WLi)
angeschlossenen Ausgängen, einen mit dem Zeilende
codiererkreis verbundenen Vordecodiererkreis (24a),
eine zwischen die Treibereinheit (34) und den Vor
decodiererkreis (24a) geschaltete erste Spannungs
übertragungsleitung (WDRV) und eine zwischen den
Vordecodiererkreis (24a) und den Zeilendecodierer
kreis (20) geschaltete zweite Spannungsübertragungs
leitung (WDRVkm) aufweist und daß die Treiberein
heit (34) einen unmittelbar mit der ersten Leitung
(WDRV) verbundenen Ausgang (N1) aufweist, so daß
die erste Leitung konstant auf der spezifischen
Spannung bleibt.
3. Anordnung nach Anspruch 2, dadurch gekennzeichnet,
daß der Vordecodiererkreis (24a) eine zwischen er
ste und zweite Leitung (WDRV, WDRVkm) geschaltete
erste Umschalt- oder Schalteinheit (Q4), um die
erste Leitung selektiv mit der zweiten Leitung zu
koppeln, so daß die spezifische Spannung (Vbw) auf
der ersten Leitung der zweiten Leitung zugespeist
wird, aufweist.
4. Anordnung nach Anspruch 3, dadurch gekennzeichnet,
daß der Vordecodiererkreis (24a) eine mit der zwei
ten Leitung (WDRVkm) verbundene zweite Umschalt
oder Schalteinheit (Q5) zum selektiven Verbinden
der zweiten Leitung mit einem Massepotential, um
damit die Entladung auf der zweiten Leitung zu be
schleunigen, aufweist.
5. Anordnung nach Anspruch 3, dadurch gekennzeichnet,
daß die zweite Leitung (WDRVkm) eine kleinere Länge
aufweist als die erste Leitung (WDRV).
6. Anordnung nach Anspruch 3, dadurch gekennzeichnet,
daß die Treibereinheit ein kapazitives Element (Cb,
Cb1) mit isolierten Platten, von denen eine mit der
ersten Leitung (WDRV) verbunden ist, aufweist,
wobei das kapazitive Element die spezifische Span
nung auf der ersten Leitung anhebt (booting).
7. Anordnung nach Anspruch 6, dadurch gekennzeichnet,
daß die Treibereinheit ferner eine mit dem kapazi
tiven Element (Cb) verbundene Ladungs- oder Auf
ladesteuereinheit (Q1) zum selektiven Beschicken
des kapazitiven Elements mit einer zum Voraufladen
des kapazitiven Elements (Cb) benutzten konstanten
Spannung (Vwd) aufweist.
8. Anordnung nach Anspruch 3, dadurch gekennzeichnet,
daß die Treibereinheit ferner ein zum kapazitiven
Element (Cb1) parallelgeschaltetes zusätzliches
kapazitives Element (Cb2) mit isolierten Platten,
von denen eine mit der ersten Leitung (WDRV) ver
bunden ist, aufweist und daß die kapazitiven Ele
mente (Cb1, Cb2) in ihren Kapazitätswerten und be
züglich ihrer Bootstrap-Triggeroperationen vonein
ander verschieden sind.
9. Anordnung nach Anspruch 8, dadurch gekennzeichnet,
daß das zusätzliche kapazitive Element (Cb2) eine
Kapazität aufweist, die vorgewählt ist, um einen
Potentialabfall auf der bestimmten, angewählten
Zeilenleitung (WLi) zu kompensieren.
10. Anordnung nach Anspruch 7, dadurch gekennzeichnet,
daß die Treibereinheit eine mit dem kapazitiven
Element (Cb in Fig. 13) verbundene Potentialpegel
schiebeeinheit (72) zum Beschicken des kapazitiven
Elements (Cb) mit einer pegelverschobenen Spannung
(Vwd′), die potentialmäßig in der Größe kleiner ist
als die spezifische Spannung (Vwd), vor der Anle
gung der spezifischen Spannung an das kapazitive
Element (Cb) aufweist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2141685A JPH0438790A (ja) | 1990-06-01 | 1990-06-01 | ダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4117967A1 true DE4117967A1 (de) | 1991-12-05 |
DE4117967C2 DE4117967C2 (de) | 1997-01-16 |
Family
ID=15297833
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4117967A Expired - Fee Related DE4117967C2 (de) | 1990-06-01 | 1991-05-31 | Integrierte Speicheranordnung |
Country Status (4)
Country | Link |
---|---|
US (1) | US5864508A (de) |
JP (1) | JPH0438790A (de) |
KR (1) | KR960006876B1 (de) |
DE (1) | DE4117967C2 (de) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5335205A (en) * | 1990-09-12 | 1994-08-02 | Kabushiki Kaisha Toshiba | DRAM using word line potential control circuitcircuit |
EP0661710A2 (de) * | 1993-12-28 | 1995-07-05 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung mit Zusatzspannungsgeneratorschaltung |
EP0665556A2 (de) * | 1994-01-31 | 1995-08-02 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3100336B2 (ja) * | 1996-06-19 | 2000-10-16 | マルワ 株式会社 | 機能性マット |
JP4052697B2 (ja) * | 1996-10-09 | 2008-02-27 | 富士通株式会社 | 信号伝送システム、および、該信号伝送システムのレシーバ回路 |
KR100305648B1 (ko) * | 1998-05-27 | 2001-11-30 | 박종섭 | 고속동작용디램 |
US6055192A (en) * | 1998-09-03 | 2000-04-25 | Enhanced Memory Systems, Inc. | Dynamic random access memory word line boost technique employing a boost-on-writes policy |
KR100386950B1 (ko) * | 2000-07-12 | 2003-06-18 | 삼성전자주식회사 | 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로 |
KR100507379B1 (ko) * | 2002-07-05 | 2005-08-09 | 주식회사 하이닉스반도체 | 워드라인 구동 회로 |
US6735145B1 (en) * | 2002-11-04 | 2004-05-11 | International Business Machines Corp. | Method and circuit for optimizing power consumption and performance of driver circuits |
US7085190B2 (en) * | 2004-09-16 | 2006-08-01 | Stmicroelectronics, Inc. | Variable boost voltage row driver circuit and method, and memory device and system including same |
US7864597B2 (en) * | 2004-11-29 | 2011-01-04 | Stmicroelectronics, Inc. | Method and circuit for controlling generation of a boosted voltage in devices receiving dual supply voltages |
US7855932B2 (en) * | 2005-03-04 | 2010-12-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low power word line control circuits with boosted voltage output for semiconductor memory |
US9639649B2 (en) * | 2015-08-18 | 2017-05-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device, method for designing semiconductor memory device, and recording medium having designing method recorded therein |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4788664A (en) * | 1985-12-10 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | Word line drive circuit |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0817032B2 (ja) * | 1986-03-12 | 1996-02-21 | 株式会社日立製作所 | 半導体集積回路装置 |
US4769792A (en) * | 1986-10-28 | 1988-09-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device with voltage bootstrap |
US4814647A (en) * | 1987-04-06 | 1989-03-21 | Texas Instruments Incorporated | Fast rise time booting circuit |
US4947760A (en) * | 1987-10-19 | 1990-08-14 | Trailer Train Company | Articulated flat car |
US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
JPH02247892A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | ダイナミックランダムアクセスメモリ |
-
1990
- 1990-06-01 JP JP2141685A patent/JPH0438790A/ja active Pending
-
1991
- 1991-05-31 DE DE4117967A patent/DE4117967C2/de not_active Expired - Fee Related
- 1991-05-31 KR KR1019910008992A patent/KR960006876B1/ko not_active IP Right Cessation
-
1997
- 1997-06-20 US US08/879,519 patent/US5864508A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4788664A (en) * | 1985-12-10 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | Word line drive circuit |
Non-Patent Citations (1)
Title |
---|
IEEE Journal of Solid-State Circuits, Vol. 23, No. 5, Okt. 1988, S. 1128-1132 * |
Cited By (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5550504A (en) * | 1990-09-12 | 1996-08-27 | Kabushiki Kaisha Toshiba | Dram using word line potential control circuit |
US5335205A (en) * | 1990-09-12 | 1994-08-02 | Kabushiki Kaisha Toshiba | DRAM using word line potential control circuitcircuit |
US5619162A (en) * | 1990-09-12 | 1997-04-08 | Kabushiki Kaisha Toshiba | Dram using word line potential circuit control |
EP0661710A2 (de) * | 1993-12-28 | 1995-07-05 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung mit Zusatzspannungsgeneratorschaltung |
US6137345A (en) * | 1993-12-28 | 2000-10-24 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including a boosted potential generating circuit |
EP0661710A3 (de) * | 1993-12-28 | 1997-05-07 | Toshiba Kk | Halbleiterspeicheranordnung mit Zusatzspannungsgeneratorschaltung. |
US5838629A (en) * | 1994-01-23 | 1998-11-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device having level-shifted precharge signal |
EP0665557A3 (de) * | 1994-01-31 | 1995-10-11 | Toshiba Kk | Halbleiterspeicheranordnung. |
US6044035A (en) * | 1994-01-31 | 2000-03-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device having level-shifted precharge signal |
EP0665556A3 (de) * | 1994-01-31 | 1995-10-11 | Toshiba Kk | Halbleiterspeicheranordnung. |
EP0665557A2 (de) * | 1994-01-31 | 1995-08-02 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
US5793695A (en) * | 1994-01-31 | 1998-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having level-shifted precharge signal |
US5825714A (en) * | 1994-01-31 | 1998-10-20 | Kabushiki Kaisha Toshiba | Semiconductor memory device having noise killer circuit |
EP0665555A2 (de) * | 1994-01-31 | 1995-08-02 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
EP0665555A3 (de) * | 1994-01-31 | 1995-10-11 | Toshiba Kk | Halbleiterspeicheranordnung. |
EP0991077A2 (de) * | 1994-01-31 | 2000-04-05 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
EP0991077A3 (de) * | 1994-01-31 | 2000-07-05 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
EP0665556A2 (de) * | 1994-01-31 | 1995-08-02 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
US6141291A (en) * | 1994-01-31 | 2000-10-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US6160752A (en) * | 1994-01-31 | 2000-12-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
US6269047B1 (en) | 1994-01-31 | 2001-07-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
KR920001525A (ko) | 1992-01-30 |
US5864508A (en) | 1999-01-26 |
DE4117967C2 (de) | 1997-01-16 |
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