DE4028575A1 - Flash-eprom-speicheranordnung - Google Patents
Flash-eprom-speicheranordnungInfo
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- Semiconductor Memories (AREA)
Description
Die Erfindung bezieht sich auf einen elektrisch program
mierbaren Nur-Lese-Speicher und insbesondere einen Speicher mit
Speicherzellen, die ein auf schwebendem Potential befindliches
Gate haben.
Elektrisch programmierbare Metalloxidhalbleiter-Nur-Lese-
Speicher (MOS-EPROMs) enthalten häufig Speicherzellen mit elek
trisch isolierten Gate-Elektroden (auf schwebendem Potential
befindlichen Gates). Diese schwebenden Gates sind in typischer
Ausführung vollständig von Isoliermaterial umgeben und aus ei
ner polykristallinen Siliziumschicht (Polysiliziumschicht) her
gestellt. Informationen werden in Speicherzellen oder -elemen
ten durch Ladung der schwebenden Gates gespeichert. Die Ladung
wird auf die schwebenden Gates durch verschiedene Mechanismen,
wie Avalanche-Injektion, Kanal-Injektion, Durchtunneln usw. je
nach Konstruktion der Zellen transportiert. Die Zellen werden
allgemein dadurch gelöscht, daß man die Matrix ultravioletter
Strahlung aussetzt.
Beispiele für diese Zellen sind in den US-
PS 35 00 142, 36 60 819, 37 55 721 und 40 99 196 beschrieben.
In einigen Fällen sind diese Zellen elektrisch löschbar
(EEPROM-Zelle). Ein Beispiel einer solchen Zelle ist in der US-
PS 42 03 158 gezeigt.
Die vorliegende Erfindung wird in Verbindung mit einer
EPROM-Zelle, insbesondere einer elektrisch löschbaren Zelle,
die als "flash" EPROM-Zelle bezeichnet wird, verwendet.
Es ist seit vielen Jahren bekannt, daß bei Verwendung von
EPROM-Zellen in einer Speichermatrix teilweise eine Schaltung
erforderlich ist, welche die Bauelemente voneinander elektrisch
trennt. Dies kann erforderlich sein, um das Lesen einer Zelle
ohne Beeinträchtigung von benachbarten Zellen oder das Program
mieren einer Zelle ohne die Zerstörung der Programmierung einer
anderen Zelle zu ermöglichen. Hierzu wird als Beispiel auf die
US-PS 37 28 695 und 46 98 787 hingewiesen.
Die nach Auffassung der Anmelderin dem Gegenstand der vor
liegenden Anmeldung am nächsten kommende Druckschrift ist die
US-PS 46 98 787. Diese Druckschrift beschreibt die Verwendung
einer Zelle mit asymmetrischen Source- und Drain-Zonen in einer
Speichermatrix. Dort sind Verfahren zum selektiven Löschen be
schrieben. Das Patent beschreibt die Verwendung von Ansteuer
transistoren in Zuordnung zu Wortleitungen zum Isolieren. Wie
zu sehen sein wird, ermöglicht die Erfindung ein Blocklöschen
in einer Matrix ohne Verwendung von Entkopplungs- oder anderen
Transistoren, die über die Wortleitung der Matrix aktiviert
werden.
Die Erfindung befaßt sich mit einer Speicheranordnung mit
einer Vielzahl von elektrisch programmierbaren und elektrisch
löschbaren Speicherzellen, von denen jede einen Source-Bereich,
einen Drain-Bereich, ein schwebendes Gate und ein Steuergate
aufweist. Verwendet werden mehrere Blöcke, von denen jeder meh
rere im wesentlichen parallele Bitleitungen (Spalten) hat. Die
Drain-Bereiche der Zellen sind mit den Bitleitungen gekoppelt.
Der Speicher weist eine Vielzahl von Wortleitungen auf, die im
wesentlichen rechtwinklig zu den Bitleitungen verlaufen, wobei
jede Wortleitung durchgehend ist und sich durch die Blöcke er
streckt. Bei dem bevorzugten Ausführungsbeispiel bilden Polysi
lizium-Wortleitungen die Steuergates der Zellen. Jedem der
Blöcke ist ein Source-Schalter zugeordnet. Jeder Schalter kop
pelt selektiv alle Source-Bereiche der Zellen in einem vorgege
benen Block mit einem von drei Potentialen. Eine Spalten-Adreß
decodiereinrichtung dient zum Auswählen einer Mehrzahl von Bit
leitungen in einem der Blöcke zum Lesen und Programmieren. Wäh
rend des Programmierens koppelt der Source-Schalter eines aus
gewählten Blocks alle Source-Bereiche im ausgewählten Block an
ein erstes Potential (z.B. Erde). Die Source-Bereiche der Zel
len in den nicht ausgewählten Blöcken werden mit einem zweiten
Potential (z.B. 3,5 Volt) von den Source-Schaltern der nicht
ausgewählten Blöcke angelegt. Während des Löschens liegen allen
Source-Bereiche im gewählten Block an einem dritten Potential
(z.B. 12 Volt), und die Source-Bereiche der Zelle in den nicht
angesteuerten Blöcken sind mit Erde verbunden. Ein Teil der
Spalten-Adreßdecodiereinrichtung dient zur Steuerung der
Source-Schalter. Ein Zeilen-Adreßdecodierer wählt die Wortlei
tungen im Speicher aus.
Im folgenden wird die Erfindung anhand eines in der Zeich
nung dargestellten Ausführungsbeispiels näher erläutert. In der
Zeichnung zeigen:
Fig. 1 eine Schnittansicht durch eine Speicherzelle mit
schwebendem Gate, die bei dem beschriebenen
Ausführungsbeispiel der Erfindung verwendet wird;
Fig. 2a die an die Source-Bereiche eines ausgewählten
Blocks und eines nicht-ausgewählten Blocks während
eines Löschvorgangs angelegten Potentiale;
Fig. 2b die an die Source-Bereiche eines ausgewählten
Blocks und eines nicht-ausgewählten Blocks während
des Programmierens angelegten Potentiale; und
Fig. 3 ein Blockschaltbild einer bevorzugten Anordnung des
erfindungsgemäßen Speichers.
Beschrieben wird eine Flash-EPROM-Speicheranordnung, die
ein selektives Löschen ermöglicht. In der folgenden Beschrei
bung werden zahlreiche spezielle Einzelheiten, beispielsweise
eine spezielle Anzahl von Bitleitungen in einem Block, angege
ben, um das Verständnis für die vorliegende Erfindung zu er
leichtern. Es ist jedoch für den Fachmann klar, daß die Erfin
dung auch ohne diese speziellen Einzelheiten realisiert werden
kann. In anderen Fällen sind bekannte Prozesse und bekannte
Schaltungen nicht im einzelnen beschrieben, um die Erläuterun
gen der Erfindung nicht mit überflüssigen Details zu belasten.
In einer älteren Anmeldung ist eine Schaltung beschrieben,
die in Verbindung mit der vorliegenden Erfindung verwendet wer
den kann. Diese Schaltung verhindert Störbedingungen in Bezugs
bauelementen, die in den mit den Bitleitungen gekoppelten Ab
tastverstärkern verwendet werden.
Gemäß Fig. 1 ist das Speicherelement bzw. die Speicher
zelle, die bei dem beschriebenen Ausführungsbeispiel verwendet
wird, auf einem Siliziumsubstrat, beispielsweise einem p-lei
tenden Substrat 15 gebildet. (Das Bauelement in Fig. 1 ist in
einer Zwischenphase seiner Herstellung gezeigt, die den Aufbau
des Bauelements am besten erkennen läßt.) Das Bauelement weist
zwei in gegenseitigem Abstand angeordnete dotierte Substratbe
reiche, speziell einen Drain-Bereich 12 und einen Source-Be
reich 13 auf. Ein schwebendes Gate 10 aus Polysilizium liegt
allgemein über und zwischen diesen Bereichen und ist von diesen
Bereichen durch eine Siliziumdioxid- oder andere Isolierschicht
14 isoliert. Die schwebende Gate-Elektrode 10 ist nach Beendi
gung des Herstellungsprozesses vollständig von Isolierschichten
umgeben und befindet sich daher auf elektrisch schwimmendem Po
tential. Ein zweites Gate (Steuergate 11) ist über dem schwe
bendem Gate 10 angeordnet; bei dem beschriebenen Ausführungs
beispiel ist dieses Gate aus einer zweiten Polysiliziumschicht
hergestellt. Dieses Steuergate ist ein durchgehender Polysili
ziumstreifen, der eine Wortleitung im Speicher gemäß Fig. 3
bildet.
Das Speicherelement bei dem beschriebenen Ausführungsbei
spiel verwendet asymmetrisch dotierte Source- und Drain-Berei
che. Die Source- und Drain-Bereiche sind beide mit einem Arsen
dotierstoff dotiert, und der Source-Bereich ist zusätzlich mit
einem Phosphor-Dotierstoff dotiert. Daher ist der Source-Be
reich tiefer dotiert, und außerdem überlappt der Source-Bereich
das darüberliegende schwebende Gate. Die Verwendung dieser Be
reiche beim Programmieren und Löschen ist in der o.g. älteren
Anmeldung erörtert.
Es ist verständlich, daß die Zelle gemäß Fig. 1 unter Ver
wendung bekannter NMOS-Technologie oder CMOS-Technologie herge
stellt werden kann. Das in Fig. 1 dargestellte n-Kanal-Bauele
ment kann direkt in einem p-leitenden Substrat oder bei Verwen
dung eines n-leitenden Substrats in einer p-leitenden Vertie
fung im Substrat hergestellt werden. Andere bekannte Variatio
nen, beispielsweise die Verwendung sowohl von p-Vertiefungen
als auch von n-Vertiefungen sind im Stande der Technik bekannt.
Die Speicherelemente werden in ihrer derzeitigen Verwendung
dadurch programmiert (d.h. negative Ladung des schwebenden Ga
tes), daß die Wortleitungen oder das Steuergate 11 an ein Po
tential von angenähert +12 V, der Drain-Bereich auf ein Poten
tial von angenähert +7 V und der Source-Bereich an Erde gelegt
wird. Unter diesen Bedingungen tritt eine heiße Kanal-Elektro
neninjektion durch die Oxid-Schicht 14 auf, die eine Stärke von
etwa 11,5 nm bei dem beschriebenen Ausführungsbeispiel hat. Um
die Zelle zu löschen, wird die Drain-Zone auf schwebendes Po
tential gelegt, die Wortleitung oder das Steuergate 11 wird
geerdet, und ein Potential von etwa +12 V wird an den Source-Be
reich angelegt. Unter diesen Umständen wird Ladung vom schwe
bendem Gate durchtunnelt. Während des Lesens der Zelle wird ein
positives Potential, das kleiner als das zur Ladungsübertragung
auf das schwebende Gate erforderliche Potential ist, an das
Steuergate angelegt (z.B. 5 V), und ein Potential (z.B. 1 V) wird
an den Drain-Bereich angelegt. Strom durch das Bauelement wird
abgetastet, um festzustellen, ob das schwebende Gate negativ
aufgeladen ist oder nicht. Wie bei anderen schwebenden Gate-
Bauelementen verschiebt die negative Ladung auf dem schwebenden
Gate die Schwellenspannung des Bauelements und macht es weniger
leitend. Auf diese Weise kann mit Hilfe eines Abtast- bzw. Le
severstärkers das Vorhandensein oder Fehlen von Ladung auf dem
schwebenden Gate festgestellt werden. Daraus ergibt sich, ob
eine Zelle mit einer binären Eins oder Null programmiert ist.
Im folgenden wird auf Fig. 3 Bezug genommen, gemäß der
Speicherzellen bei dem beschriebenen Ausführungsbeispiel an den
Schnittstellen der Wort- und Bitleitungen gebildet sind, was
herkömmlicher Praxis entspricht. Die Drain-Anschlüsse der
Speicherzellen sind mit der Bitleitung verbunden. Die Steuerga
tes sind aus durchgehenden Polysiliziumstreifen gebildet, wel
che sich über die Gesamtanordnung bzw. -Matrix erstrecken. Die
allgemein parallelen Bitleitungen verlaufen rechtwinklig zu den
untereinander allgemein parallelen Wortleitungen. So ist bei
spielsweise der Drain-Bereich der Zelle 27 mit der Bitleitung
38 und der Source-Bereich 39 dieser Zelle mit einem Source-
Schalter 51 gekoppelt. Die Wortleitung 29 erstreckt sich über
eine Vielzahl anderer entlang der Wortleitung angeordneten Zel
len.
Erfindungsgemäß sind die Zellen in Blöcken organisiert. Je
der Block weist eine Vielzahl von Bitleitungen auf; so hat bei
spielsweise jeder der Blöcke 40, 41, 42 in Fig. 3 bei dem be
schriebenen Ausführungsbeispiel 128 Bitleitungen. Die Source-
Bereiche aller Zellen in jedem der Blöcke sind mit einem ge
meinsamen Knotenpunkt verbunden, wodurch der Knotenpunkt mit
Hilfe eines Source-Schalters auf eines von drei Potentialen ge
schaltet werden kann. Jedem der Blöcke ist ein Source-Schalter
zugeordnet; so ist beispielsweise Block 40 mit dem Source-
Schalter 50, Block 41 mit Source-Schalter 41 und Block 42 mit
dem Source-Schalter 52 gekoppelt.
Der X-Decodierer 43 wählt eine einzelne Wortleitung im
Speicher für jede der an ihn angelegten Adressen aus. Die y-De
codierer 44, 45 und 46 für jede der Y-Adressen wählen ein Byte
(8 Bitleitungen) aus einem der Blöcke aus und koppeln 8 Bitlei
tungen aus dem ausgewählten Block mit dem Abtast- bzw. Lesever
stärker und Ausgangspuffern 54. (Nur ein Block ist für jede
vorgegebene y-Adresse ein ausgewählter Block). Die Source-
Schalter werden vom Source-Y-Decodierer 60 gesteuert, der bei
dem beschriebenen Ausführungsbeispiel Bestandteil der y-Deco
dierer 44, 45, 46 ist. Wie noch erläutert werden wird, bewirkt
der Decodierer 60, daß die Source-Bereiche der Zellen in den
ausgewählten und nicht-ausgewählten Blöcken mit einem von drei
Potentialen zum Lesen, Programmieren und Löschen gekoppelt wer
den.
Im folgenden wird auf Fig. 2A Bezug genommen, in der die
während des Löschens für einen ausgewählten und einen nicht
ausgewählten Block verwendeten Spannungen dargestellt sind.
(Ein Block ist ausgewählt, wenn Zellen in diesem Block zum Pro
grammieren oder Lesen ausgewählt sind. Die gesamten Blöcke wer
den zum Löschen einzeln ausgewählt.) Block 20 stellt einen aus
gewählten Block dar und weist eine Mehrzahl von Speicherzellen,
beispielsweise Zelle 25 auf. Block 21 stellt einen nicht-aus
gewählten Block dar, wobei wiederum eine Mehrzahl von Zellen
innerhalb des Blocks angeordnet sind. Alle Source-Bereiche al
ler Zellen innerhalb des Blocks 20 sind mit einem gemeinsamen
Knoten oder einer Leitung 22 gekoppelt. In ähnlicher Weise sind
alle Source-Bereiche der Zellen im Block 21 mit einer gemeinsa
men Leitung oder einem Knotenpunkt 23 gekoppelt.
Wenn Block 20 ausgewählt ist, sind während des Löschens die
Source-Bereiche der Zellen mit dem Programmierpotential (VPP)
über die Source-Schalter (Fig. 3) verbunden. Dieses Program
mierpotential beträgt bei dem beschriebenen Beispiel +12 V. Die
Source-Bereiche für die nicht-ausgewählten Blöcke liegen über
die Source-Schalter an Erde; dementsprechend ist die Leitung 23
mit Erde verbunden gezeigt. Zum Löschen sind alle Steuergates
mit Erdpotential verbunden. Alle Drain-Bereiche werden schwe
bend gelassen, so beispielsweise die Leitung 28 von Block 20,
und die anderen Bitleitungen in den ausgewählten und nicht aus
gewählten Blöcken bleiben schwebend. Bei diesen Bedingungen
wird jede negative Ladung an den schwebenden Gates der Zellen
in dem ausgewählten Block über den Source-Bereich entfernt, wo
durch die schwebenden Gates gelöscht werden (wobei sie neutral
geladen bleiben). Unter diesen Bedingungen werden alle Zellen
in einem Einzelblock gelöscht, und die Speicherzellen in den
nicht-ausgewählten Blöcken bleiben unverändert.
Fig. 2B zeigt die während des Programmierens von Zellen
angelegten Potentiale. Auch hier sind zwei Blöcke gezeigt, ein
ausgewählter Block 20 und nicht-ausgewählter Block 31. Jeder
der Blöcke enthält eine Mehrzahl von Zellen, wobei alle Source-
Bereiche der Zellen im Block 30 mit der Leitung 34 und alle
Source-Bereiche aller Zellen im Block 31 mit Leitung 35 gekop
pelt sind. Während des Programmierens sind alle Source-Bereiche
im ausgewählten Block über den Source-Schalter mit Erde gekop
pelt, und alle Source-Bereiche im ungewählten Block sind auf
ein Potential VDI (Stör-Sperr-Potential) gelegt, das noch er
läutert werden wird. Bei dem beschriebenen Beispiel ist VDI
etwa +3,5 V.
Es sei angenommen, daß der X-Decodierer die Leitung 32 zum
Programmieren ausgewählt hat und daß die Zellen entlang dieser
Wortleitung im Block 30 programmiert werden sollen. Wenn bei
spielsweise die Zelle 36 programmiert werden soll (d.h. das zu
gehörige schwebende Gate wird negativ aufgeladen), so wird der
Drain-Bereich der Speicherzelle 36 mit einem Programmierpoten
tial VP (z.B. +7 V) verbunden, während die ausgewählte Wortlei
tung 32 auf 12V gehalten wird. Unter diesen Bedingungen wird
Ladung vom Substrat auf das schwebende Gate übertragen. Da die
Wortleitung 33 und die anderen Wortleitungen auf Null Potential
gehalten werden, wird keine der anderen Zellen entlang der Bit
leitung 37 programmiert. Die nicht-ausgewählten Bitleitungen
sowohl im Block 30 als auch in den nicht-ausgewählten Blöcken
werden auf Null Potential gehalten, so daß keine Programmierung
in den anderen Speicherzellen sowohl entlang der ausgewählten
Wortleitung als auch entlang der nicht-ausgewählten Wortleitung
programmiert wird.
Die Programmieroperation ist typischerweise eine langsame
Operation, und es ist möglich, daß die +12 V, die an der ausge
wählten Wortleitung anstehen, eine langsame Programmierung in
Zellen entlang dieser Wortleitung in nicht-ausgewählten Blöcken
bewirken, obwohl die Drain-Bereiche der Zellen in diesen Blöc
ken mit Erde verbunden sind. Dies kann dadurch verhindert wer
den, daß das Potential an den Source-Bereichen auf beispiels
weise +5 V (das vom Speicher verwendete Nennpotential) angehoben
wird. Dies ist in der US-PS 46 98 787 beschrieben. Es wurde je
doch gefunden, daß durch diese Maßnahme eine langsame Löschung
in Zellen entlang nicht-ausgewählter Wortleitungen stattfindet,
da deren Steuergate auf Nullpotential, deren Drain-Bereiche auf
Nullpotential und deren Source-Bereiche auf +5 V sind. Es wurde
außerdem gefunden, daß es effektiver ist, die Source-Bereiche
auf einem unterhalb von beispielsweise +5 V befindlichen Poten
tial zu halten; dieses Potential ist als Potential VDI in Fig.
2B gezeigt. Bei dem beschriebenen Ausführungsbeispiel beträgt
dieses Potential etwa +3,5 V. Dieses Potential ist genügend
niedrig, um ein Löschen entlang nicht-ausgewählter Wortleitun
gen zu verhindern, andererseits aber genügend hoch, um ein Pro
grammieren entlang ausgewählter Wortleitungen zu verhindern.
In Fig. 3 sind nur drei Blöcke gezeigt. In der Praxis wer
den wesentlich mehr Blöcke verwendet. Jeder Block enthält eine
Mehrzahl von Bitleitungen (z.B. 128 Leitungen). Die spezielle
Anzahl von Blöcken, die spezielle Anzahl von Bitleitungen pro
Block und die spezielle Anzahl von Wortleitungen sind für die
Erfindung unkritisch.
Die Y-Decodierer 44, 45 und 36 können gewöhnliche Decodie
rer sein, welche 8 Bitleitungen (oder irgendeine andere Anzahl)
aus einem der Blöcke für die Kopplung mit den Abtastverstärkern
auswählen. Eine Untergruppe der Y-Adressen wird vom Source-y-
Decodierer 60 benötigt, um ein Signal zu entwickeln, das an
zeigt, welcher Block ausgewählt und - umgekehrt - welche Blöcke
nicht-ausgewählt sind. Daher können die Signale für die Source-
Schalter 50, 51 und 52 von einer Zwischendecodierstufe und dem
zum Auswählen der Bytes aus den Blöcken verwendeten Y-Decodie
rer kommen, oder es kann ein separater Source-Decodierer 60
verwendet werden. Wie gezeigt ist, koppelt jeder der Source-
Schalter 50, 51 und 52 den ihm zugeordneten Block entweder an
Erde, das Stör-Sperr-Potential oder das Programmierpotential
VPP. Diese Schalter können gewöhnliche aus Feldeffekt-Transi
storen hergestellte Schalter sein.
Es sei angenommen, daß der gesamte Speicher in Fig. 3 mit
einem neuen Programm programmiert werden soll. Bevor dies ge
schehen kann, werden alle Blöcke gelöscht. Wie in Verbindung
mit 2A gesagt, koppeln die Source-Schalter jedes der Blöcke den
ihnen jeweils zugeordneten Block (sequentiell zur Minimierung
des Stromflusses) an das VPP-Potential. Die Source-Schalter für
die nicht-ausgewählten Blöcke halten letztere auf Null. Die Y-
Decodierer ermöglichen während dieser Löschoperation ein schwe
bendes Potential der Drain-Elektronen. Der X-Decodierer koppelt
die Wortleitungen mit Erdpotential. Auf diese Weise werden alle
Zellen und alle Blöcke gelöscht. (Nach der Anfangsprogrammie
rung ist zu erwarten, daß ein oder mehrere Blöcke zum Neupro
grammieren ausgewählt wird oder werden. In diesem Falle werden
nur die umzuprogrammierenden Blöcke gelöscht.)
Nach dem Löschen können die Zellen programmiert werden.
Beispielsweise können alle Zellen im Block 41 programmiert wer
den - jeweils ein Byte pro Zeiteinheit. Zum Programmieren kop
peln die Source-Schalter 50 und 52 die Source-Bereiche für
Blöcke 40 und 42 mit dem Stör-Sperr-Potential. Der Source-
Schalter 51 verbindet die Source-Bereiche der Zellen im Block
41 mit Erde. Der X-Decodierer 43 wählt sequentiell eine Wort
leitung pro Zeiteinheit zum Programmieren aus, und zwar durch
Kopplung dieser Leitung mit +12 V. Die zu programmierenden Zel
len liegen dann mit ihren Drain-Bereichen auf VP-Potential.
Alle anderen Drain-Anschlüsse sowohl in den ausgewählten als
auch nicht-ausgewählten Blöcken bleiben auf Erdpotential. Dies
geschieht mit Hilfe der Y-Decodierer. Die Eingangsdaten bestim
men, welche der Drain-Bereiche zum Programmieren mit VP gekop
pelt werden.
Während des Lesens von Daten wird eine Wortleitung vom X-
Decodierer ausgewählt, und bei dem beschriebenen Beispiel wird
ein Byte von einem der Blöcke ausgewählt. Zum Lesen verbinden
alle Source-Schalter sowohl der ausgewählten als auch der
nicht-ausgewählten Blöcke die Source-Bereiche mit Erde. Die
Drain-Bereiche (Bitleitungen) der ausgewählten Zellen in den
ausgewählten Blöcken werden mit einem Potential von angenähert
einem Volt verbunden. Die ausgewählte Wortleitung wird auf an
genähert 5 V gehalten. Ob eine Zelle programmiert ist oder
nicht, kann danach durch die Leitfähigkeit der Zelle unter Ver
wendung gewöhnlicher Abtastverstärker festgestellt werden.
Vorstehend wurde eine Speicheranordnung für Flash-EPROMs
beschrieben, welche so ausgebildet ist, daß sie ein blockweises
Löschen ermöglicht.
Claims (10)
1. Speicheranordnung mit einer Vielzahl von elektrisch pro
grammierbaren und elektrisch löschbaren Speicherzellen, die je
weils einen Source-Bereich, einen Drain-Bereich, ein schweben
des Gate und ein Steuergate aufweisen
dadurch gekennzeichnet,
daß mehrere Blöcke (40, 41, 42) mit jeweils mehreren, ge nerell parallel verlaufenden Bitleitungen (38) vorgesehen sind, wobei die Bitleitungen mit den Drain-Bereichen (D) einer Viel zahl von Zellen (27) verbunden sind;
daß jedem der Blöcke (40, 41, 42) ein Source-Schalter (50, 51, 54) zugeordnet ist, wobei die Source-Bereiche (S) der Zel len in jedem der Blöcke mit einem der Schalter (50, 51, 52) ge koppelt sind;
daß eine Mehrzahl von generell rechtwinklig zu den Bitlei tungen verlaufenden Wortleitungen (29) sich durchlaufend durch die Mehrzahl von Blöcken erstreckt, wobei jede der Wortleitun gen mit den Steuergates einer der Zellen auf jeder der Bitlei tungen gekoppelt ist;
daß eine Zeilendecodiereinrichtung (43) zum Decodiereren der Zeilenadressen und zum Auswählen von Wortleitungen so ange ordnet und ausgebildet ist, daß bei Auswahl einer der Wortlei tungen das Potential auf den Steuergates der Zellen entlang dieser Wortleitung in allen Blöcken geändert wird; und
daß eine zweite Decodiereinrichtung (44, 45, 46; 60) vorge sehen ist, welche während des Programmierens eine Vielzahl von Bitleitungen (38) in einem zum Programmieren ausgewählten Block auswählt, die Source-Bereiche (S) der Zellen in dem ausgewähl ten Block mit einem ersten Potential und die Source-Bereiche der Zellen in den nicht-ausgewählten Blöcken mit einem zweiten Potential (VDI) koppelt und während einer Löschoperation die Source-Bereiche der Zellen in einem ausgewählten Block mit ei nem dritten Potential (VPP) und die Source-Bereiche der Zellen in den nicht-ausgewählten Blöcken mit dem ersten Potential kop pelt.
daß mehrere Blöcke (40, 41, 42) mit jeweils mehreren, ge nerell parallel verlaufenden Bitleitungen (38) vorgesehen sind, wobei die Bitleitungen mit den Drain-Bereichen (D) einer Viel zahl von Zellen (27) verbunden sind;
daß jedem der Blöcke (40, 41, 42) ein Source-Schalter (50, 51, 54) zugeordnet ist, wobei die Source-Bereiche (S) der Zel len in jedem der Blöcke mit einem der Schalter (50, 51, 52) ge koppelt sind;
daß eine Mehrzahl von generell rechtwinklig zu den Bitlei tungen verlaufenden Wortleitungen (29) sich durchlaufend durch die Mehrzahl von Blöcken erstreckt, wobei jede der Wortleitun gen mit den Steuergates einer der Zellen auf jeder der Bitlei tungen gekoppelt ist;
daß eine Zeilendecodiereinrichtung (43) zum Decodiereren der Zeilenadressen und zum Auswählen von Wortleitungen so ange ordnet und ausgebildet ist, daß bei Auswahl einer der Wortlei tungen das Potential auf den Steuergates der Zellen entlang dieser Wortleitung in allen Blöcken geändert wird; und
daß eine zweite Decodiereinrichtung (44, 45, 46; 60) vorge sehen ist, welche während des Programmierens eine Vielzahl von Bitleitungen (38) in einem zum Programmieren ausgewählten Block auswählt, die Source-Bereiche (S) der Zellen in dem ausgewähl ten Block mit einem ersten Potential und die Source-Bereiche der Zellen in den nicht-ausgewählten Blöcken mit einem zweiten Potential (VDI) koppelt und während einer Löschoperation die Source-Bereiche der Zellen in einem ausgewählten Block mit ei nem dritten Potential (VPP) und die Source-Bereiche der Zellen in den nicht-ausgewählten Blöcken mit dem ersten Potential kop pelt.
2. Speicheranordnung nach Anspruch 1, dadurch gekennzeich
net, daß das erste Potential Erdpotential ist.
3. Speicheranordnung nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß das zweite Potential etwa +3,5 V ist.
4. Speicheranordnung nach einem der Ansprüche 1 bis 3, da
durch gekennzeichnet, daß das dritte Potential +12 V ist.
5. Speicheranordnung nach einem der Ansprüche 1 bis 4, da
durch gekennzeichnet, daß die Wortleitungen (29) aus Polysili
ziumstreifen (11) bestehen, welche die Steuergates der Zellen
entlang der Wortleitung bilden.
6. Speicheranordnung nach einem der Ansprüche 1 bis 5, da
durch gekennzeichnet, daß der Y-Decodierer (44, 45, 46) während
des Programmierens die Drain-Anschlüsse (D) der ausgewählten
Zellen auf ein Programmierpotential und die Drain-Anschlüsse
der nicht-ausgewählten Zellen sowohl in den ausgewählten als
auch in den nicht-ausgewählten Blöcken an Erdpotential legt und
während des Löschens die Drain-Bereiche sowohl der ausgewählten
als auch der nicht-ausgewählten Zellen elektrisch schweben
läßt.
7. Speicheranordnung nach einem der Ansprüche 1 bis 6, da
durch gekennzeichnet, daß der Y-Decodierer während des Program
mierens die Drain-Anschlüsse der ausgewählten Zellen auf ein
Programmierpotential und die Drain-Anschlüsse der nicht-ausge
wählten Leitungen sowohl in den ausgewählten als auch in den
nicht-ausgewählten Blöcken (40...42) an Erde legt und während
des Löschens die Drain-Bereiche aller ausgewählten und nicht
ausgewählten Zellen elektrisch schweben läßt.
8. Elektrisch programmierbare und elektrisch löschbare
Speicheranordnung mit einer Vielzahl von generell parallel ver
laufenden Wortleitungen, einer Vielzahl von generell parallelen
Bitleitungen, die rechtwinklig zu den Wortleitungen verlaufen,
und einer Vielzahl von Speicherzellen, von denen jeweils eine
einem Schnittpunkt der Bitleitungen mit den Wortleitungen zuge
ordnet ist, wobei jede der Zellen einen ersten Bereich, einen
zweiten Bereich und ein Steuergate aufweist, die Steuergates
mit den Wortleitungen vereinigt sind und der erste Bereich der
Zellen mit einer zugehörigen Bitleitung gekoppelt ist, dadurch
gekennzeichnet, daß eine Mehrzahl von Schaltmitteln (50, 51,
52) jeweils zum selektiven Koppeln des zweiten Bereichs (S) der
Zellen (27) in einem Block (41) von benachbarten Bitleitungen
mit einem ersten, zweiten oder dritten Potential vorgesehen
ist, daß erste Decodiermittel (43), die erste Adreßsignale auf
nehmen und wenigstens eine der Wortleitungen (29) derart aus
wählen, daß alle Zellen entlang der ausgewählten Wortleitung
bei Ansteuerung dasselbe Potential erhalten, mit den Wortlei
tungen gekoppelt sind, daß zweite Decodiermittel (44, 45, 46),
welche zweite Adreßsignale zur Auswahl wenigstens einer der
Bitleitungen (38) in einem ausgewählten Block (41) aufnehmen,
mit den Bitleitungen gekoppelt sind und daß dritte Decodiermit
tel (60) zum Empfang wenigstens einiger der zweiten Adreßsi
gnale vorgesehen und mit den Schaltmitteln (50, 51, 52) zur
Kopplung des zweiten Bereichs (S) der Zellen mit einem der er
sten, zweiten und dritten Potentiale gekoppelt sind.
9. Speicheranordnung nach Anspruch 8, dadurch gekennzeich
net, daß der erste Bereich ein Drain-Bereich (D) und der zwei
ten Bereich ein Source-Bereich (S) ist.
10. Speicheranordnung nach Anspruch 8 oder 9, dadurch ge
kennzeichnet, daß die Schaltmittel (50, 51, 52) eines ausge
wählten Blocks (10) die Source-Bereiche auf Erdpotential und
die Source-Bereiche in den nicht-ausgewählten Blöcken (40, 42)
auf ein Stör-Sperr-Potential legen und während des Löschens die
Source-Bereiche der Zellen in einem ausgewählten Block auf ein
Programmierpotential und die Source-Bereiche in den nicht-aus
gewählten Blöcken auf Erdpotential legen.
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