DE4213741A1

DE4213741A1 - Speicherschaltung

Info

Publication number: DE4213741A1
Application number: DE4213741A
Authority: DE
Inventors: Vincent Fong
Original assignee: Hyundai Electronics America Inc
Current assignee: SK Hynix America Inc
Priority date: 1991-05-03
Filing date: 1992-04-25
Publication date: 1992-11-19
Anticipated expiration: 2012-04-26
Also published as: US5241507A; KR100241993B1; JPH05159589A; KR920022304A; IT1255121B; ITMI921050A0; JP3195045B2; DE4213741C2; ITMI921050A1

Description

Die Erfindung bezieht sich generell auf nichtflüchtige Halb leiterspeicher und insbesondere auf eine nichtflüchtige Speicherschal tung mit Flash-Transistoren, bei dem ein Schutz gegen Exzessivlöschen vorgesehen ist.

Nichtflüchtige Speichersysteme haben sich schnell von Fest wertspeichern (ROM) zu elektrisch löschbaren, programmierbaren Festwert speichern (EEPROM) entwickelt. Speicherschaltungen, die EEPROM- Zellen verwenden, sind wünschenswert, weil sie einfach programmierbar sind, einfach löschbar sind und Daten speichern können während einer beinahe unbegrenzten Zeitdauer.

Ein Beispiel einer Speicherschaltung mit Speicherzellen, die EEPROM-Elemente umfassen, ist in US-PS 47 25 983 beschrieben. Dieses System erfordert eine Speicherzelle mit zwei MOS- Transistoren und einem FLOTOX-Speichertransistor. Der Nachteil dieser Anordnung besteht darin, daß jede Speicherzelle drei Transistoren erfordert, die einen großen Flächenbedarf an Silizium haben, womit die Speicherdichte deutlich redu ziert wird.

Ein anderes Beispiel eines Speichersystems mit Speicherzellen, welche EEPROMs verwenden, ist in US-PS 49 42 556 offenbart. Die dort vorgesehenen Speicherzellen umfassen sowohl einen MIS-Transistor als auch ein EEPROM-Element. Alternativ kann die Speicherzelle ein EPROM- Element umfassen und einen zweiten Transistor. Der Nachteil beider An ordnungen besteht darin, daß ein großer Flächenbedarf für die Zellen struktur vorliegt im Vergleich mit einer Ein-Transistor-Zelle.

Ein weiteres Beispiel eines Speichersystems ist in US-PS 40 64 494 beschrieben. Dieses System verwendet eine Speicherzelle mit zwei nichtflüchtigen Speicherelementen. Die Verwendung von zwei Spei cherelementen erfordert wiederum mehr Oberfläche als eine Speicherzelle mit einem einzigen Transistor.

US-PS 43 87 447 offenbart eine Speicherschaltung mit einer Speicherzelle, die ein einziges EPROM-Element verwendet. Verschiedene zusätzliche Schalter und Lastelemente sind in der Speicheranordnung er forderlich, um die Daten lesen, programmieren und löschen zu können. Zu sätzlich erfordern die EPROM-Zellen ultraviolettes Licht zum Entladen der schwimmenden Gates des EPROM. Generell ist die Zeit, die für einen solchen Löschzyklus erforderlich ist, prohibitiv lang, verglichen mit der minimalen Löschzeit für ein konventionelles EEPROM.

Eine Ein-Transistor-Speicherzelle ist höchst wünschenswert für eine programmierbare nichtflüchtige Speicheranordnung. Der in einer sol chen Speicheranordnung verwendete Transistor ist typischerweise ein Feldeffekt-Transistor mit einem schwimmenden Gate, der einen Fowler- Nordheim-Tunnelmechanismus während des Löschzyklus ausnutzt. Ein Problem bei der Anwendung des Fowler-Nordheim-Tunnelmechanismus während des Löschzyklus besteht darin, daß das schwimmende Gate in dem Transistor exzessiv gelöscht wird. Während des Löschzyklus werden negative Ladungen auf dem schwimmenden Gate aus diesem entladen. Dieses Entladen der nega tiven Ladungen kann nicht präzise gesteuert werden und kann zu einer ex zessiven Entladung der negativen Ladungen während des Löschzyklus füh ren. Wenn ein Überschuß an negativer Ladung entfernt worden ist, ver bleibt eine positive Netto-Ladung auf dem schwimmenden Gate nach dem Löschzyklus. Diese positive Ladung bewirkt einen unerwünschten Kanal unter dem schwimmenden Gate, wenn das Steuergate für einen Lesezyklus angesteuert wird. Unter bestimmten Umständen ermöglicht dieser Kanal, daß ein Strom von dem Drain zu der Source fließt und damit falsche Daten geliefert werden.

Eine Lösung des Problems des exzessiven Löschens eines schwim menden Gates besteht darin, jeder Zelle einen zweiten Transistor zuzu ordnen, der den Ausgang falscher Daten blockiert, die herrühren von einem exzessiv gelöschten schwimmenden Gate. Diese Zwei-Transistor-Zelle bildet dann jede EEPROM-Speicherzelle.

Verschiedene Nachteile gibt es jedoch bei der Verwendung von EEPROM-Speicherzellen. Ein Nachteil besteht darin, daß die EEPROM- Speicherzellen komplizierte Herstellungsprozesse erfordern, womit die Kosten der Fertigung erhöht werden. Ein zweiter Nachteil besteht darin, daß die EEPROM-Speicherzellen zwei Transistoren pro Zelle erfordern und insofern mehr Oberfläche auf einem Silizium-Wafer benötigen als eine Ein-Transistor-Zelle, womit die Kosten weiter ansteigen.

Ein Versuch, die EEPROM-Speicherzelle zu vereinfachen, bestand darin, eine Spaltgate-Speicherzelle zu verwenden, bei der es sich im we sentlichen um eine EEPROM-Speicherzelle handelt, kombiniert in ein Zwei- Transistor-Hybrid-Design, das weniger Fläche auf einem Silizium-Wafer erfordert. Der Herstellungsprozeß für den Spaltgate-Transistor ist weni ger kompliziert als der für eine EEPROM-Speicherzelle, doch immer noch komplizierter als jener für eine Ein-Transistor-Speicherzelle. Darüber hinaus erfordert die Spaltgate-Zelle ebenfalls mehr Fläche als eine Ein-Transistor-Zelle.

Aufgabe der Erfindung ist es, einen nichtflüchtigen Speicher mit Ein-Transistor-Speicherzellen zu schaffen, der keinen Auslesefehlern unterliegt, die durch ein exzessiv gelöschtes schwimmendes Gate hervor gerufen werden.

Die Lösung dieser Aufgabe ist in den unabhängigen Patentan sprüchen definiert; die abhängigen Patentansprüche definieren zweckmä ßige und bevorzugte Ausgestaltungen des erfindungsgemäßen Konzepts.

Zur näheren Erläuterung wird im folgenden auf die bevorzugten Ausgestaltungen des erfindungsgemäßen Konzepts Bezug genommen.

Die Erfindung schafft ein nichtflüchtiges Speichersystem mit Ein-Transistor-Zellen, das jedoch gegen die unerwünschten Effekte von exzessiv gelöschten Gates geschützt ist. Das Speichersystem selbst um faßt eine Mehrzahl von Speicherzellen, die in Zeilen und Spalten ange ordnet sind. Jede Zeile von Speicherzellen umfaßt eine Steuerleitung, die mit den Steuergates jeder Speicherzelle in der Zeile verbunden ist, und eine Zeilenleitung, die mit dem Drain jeder Speicherzelle in der Zeile verbunden ist. Die Spalten von Speicherzellen sind mittels eines Spaltenleiters oder einer Bit-Leitung miteinander verbunden, die alle Sources der Transistoren in einer gemeinsamen Spalte verbindet.

Erfindungsgemäß sind Verhinderungsmittel vorgesehen zum Eli minieren der Wirkungen von exzessiv gelöschten schwimmenden Gates. Vor zugsweise umfaßt ein solches Verhinderungsmittel einen ersten Zeilen schalter jeder Zeile, ein Isolationselement in jeder Zeile und einen zweiten Zeilenschalter zum Koppeln der Zeilenleitungen von zwei unter schiedlichen Zeilen im Ansprechen auf ein Steuersignal. Der erste Zei lenschalter ist vorzugsweise ein Feldeffekt-Transistor, dessen Drain mit der Zeilenleitung verbunden ist, einem Steuergate, das mit dem schwim menden Gate jeder Speicherzelle in der betreffenden Zeile verbunden ist, und einem Drain, das an eine Extra-Spaltenleitung angekoppelt ist. Das Isolationselement ist zwischen die Potentialquelle, die verwendet wird zum Löschen der Zeile von Speicherzellen, und die Drains aller Speicher zellen in der betreffenden Zeile gelegt.

Vorzugsweise umfaßt das Verhinderungsmittel für das Eliminie ren der Wirkung von exzessiv gelöschten schwimmenden Gates auch einen zweiten Zeilenschalter, typischerweise einen Feldeffekt-Transistor. Der Transistor ist angeschlossen zum Kurzschließen zweier Zeilenleitungen der Speicherzellen im Ansprechen auf ein Steuersignal, das an sein Gate angelegt wird.

Im Ergebnis der Verwendung der Verhinderungsmittel kann das nichtflüchtige Speichersystem Ein-Transistor-Speicherzellen mit schwim mendem Gate verwenden, die einem exzessiven Löschen während des Lösch arbeitsganges unterliegen können. Trotz der Notwendigkeit der Hinzufü gung von fünf Transistoren für jeweils zwei Zeilen der Speicherzellen (zwei erste Zeilenschalter, zwei Begrenzungstransistoren und einen zwei ten Zeilenschalter) wird demgemäß die Gesamtdichte des Speichersystems erheblich vergrößert gegenüber Speichersystemen nach dem Stand der Tech nik, welche zwei Transistoren pro Speicherzelle benötigten.

Die Erfindung wird nachstehend im einzelnen unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert.

Fig. 1 zeigt ein Speichersystem mit dem Schutz gegen exzessi ves Löschen gemäß der vorliegenden Erfindung.

Fig. 2 zeigt eine Ein-Transistor-Speicherzelle, wie sie in dem Speichersystem nach Fig. 1 verwendet wird, und

Fig. 3 zeigt ein 2×2-Speichersystem mit dem Schutz gegen ex zessives Löschen gemäß der Erfindung.

Fig. 1 zeigt schematisch eine Flash-Speicherzellenstruktur 10. Das Speichersystem 10 ist eine M×N-Matrix mit N Zeilen mal M Spalten von Speicherzellen 12. Jede Zeile in dem Speichersystem 10 umfaßt M Speicherzellen 12. Jede Speicherzelle 12 ist ein Flash-Transistorelement mit Drain, Source und Steuergate-Knoten und einem schwimmenden Gate. Die Steuergates aller Speicherzellen 12 in derselben Zeile sind miteinander verbunden in einer Gateleitung 16. Die Sources aller Speicherzellen 12 in derselben Zeile sind zusammengeschaltet und an eine Löschleitung 18 angeschlossen.

Jede Zeile von Speicherzellen umfaßt ferner einen ersten Zei lenschalter, vorzugsweise einen MOS-Transistor 14. (Der Ausdruck MOS, wie er hier verwendet wird, bezieht sich auf Transistoren des betreffen den Typs unabhängig davon, ob ihre Struktur Metall oder Oxid verwendet). Das Gate des MOS-Transistors 14 ist gemeinsam angeschlossen an die Steu ergates aller Speicherzellen 12 in der betreffenden Zeile. Die Source des Transistors 14 ist mit der Löschleitung 18 verbunden gemeinsam mit den Sources aller Speicherzellen in der betreffenden Zeile. Das Drain des Transistors 14 ist verbunden mit einem Anschluß 15, der gemeinsam alle Drains der Zeilenschalter-Transistoren für jede Zeile zusammen schaltet sowie an virtuelles Massepotential V_G legt.

Ein Isolationselement, typischerweise ein als Diode geschalte ter Transistor 20, ist in jeder Zeile vorgesehen zwischen einer Poten tialquelle V_ERASE, die während des Löschens des Speichers eingesetzt wird, und der Zeilenleitung 21. Wie dargestellt, ist das Gate des Tran sistors 20 mit dem Erase-Potential verbunden ebenso wie sein Drain. Der Transistor 21 isoliert die Eingangslöschspannung von den Source-Leitun gen. Der N-Kanal-MOS-Transistor in Diodenschaltung ist eine Möglichkeit, die Isolation zu erzielen und wird bevorzugt, weil er vom gleichen Typ ist wie der Speicherzellen-Transistor. Das Element kann ein P-Kanal- Transistor oder irgendein anderer Transistortyp sein.

Paare von Speicherzellenzeilen sind selektiv zusammenschaltbar über einen Zeilenschalter 24, der ebenfalls vorzugsweise ein MOS-Transi stor ist. Obwohl die Zeichnung jeweils zwei benachbarte Zeilen als ge meinsam mit dem Transistor 24 verbunden zeigt, kann irgendein Paar von Zeilen so geschaltet sein. Der Transistor 24 koppelt vorzugsweise einen ersten Knoten 26 auf der Löschleitung 18 mit einem zweiten Knoten 28 einer benachbarten Löschleitung 19. Transistor 24 wird über eine Steuer leitung 30 gesteuert. Vorzugsweise ist der Transistor 24 ein MOS-Element mit einem Gate-Knoten, der als Steuerknoten dient, während der Source- Knoten und der Drain-Knoten mit den Knoten 26 bzw. 28 verbunden sind. Das Schalterelement 24 wird in der bevorzugten Ausführungsform vorgese hen, ist jedoch in anderen Ausführungsformen nur eine Option.

Der Transistor 24 isoliert die beiden benachbarten Source-Lei tungen während des Lesevorgangs, so daß kein Strom von einer Zeile von Transistoren zur anderen Zeile von Transistoren gekoppelt wird. Der Transistor 24 koppelt die beiden Leitungen während des Löschvorgangs. Dieser Transistor verbessert auch die Betriebszuverlässigkeit, weil er die Notwendigkeit für genaue Prozeßsteuerung und präzisen Schaltungsbe trieb eliminiert. Dieser Transistor kann weggelassen werden, wenn hohe Prozeßgenauigkeit und präziser Schaltungsbetrieb erzielbar sind.

Die unten stehende Tabelle zeigt die Betriebsbedingungen für drei Betriebsmoden - LESEN, PROGRAMMIEREN und LÖSCHEN - für die Spei cherzellen. Während des LESE-Arbeitsgangs wird eine kleine Spannung an die entsprechende Spalten-Bit-Leitung (BL) angelegt, und die entspre chende Zeilen-Steuergate-Leitung (GL) wird mit einer positiven Spannung eingeschaltet, wodurch eine einzelne gewünschte Speicherzelle adressiert wird. Wenn die adressierte Zelle eine programmierte Zelle ist, welche eine Schwellenspannung von über 5 Volt aufweist, bildet sich kein Kanal, und kein Strom fließt durch sie. Wenn die adressierte Zelle unprogram miert (gelöscht) ist, liegt ihre Schwellenspannung bei etwa 1,5 Volt, und es wird ein Kanal gebildet. N-Kanal-MOS-Transistor 14 schaltet eben falls ein, und ein Strom fließt von der Bit-Leitung zu V_G, typischerwei se Masse. Die übrigen Leitungen, nämlich Spannung (V_G), Löschleitung (V_ERASE) und Steuerung, werden alle gemeinsam mit Knoten 28 in einem "gleichgültig"-Zustand gehalten.

Höhere Spannungen werden sowohl an die Bit-Leitung (BL) als auch die Gate-Leitung (GL) während des PROGRAMMIER-Schrittes angelegt, während die verbleibenden Leitungen die gleiche Spannung aufweisen wie während des LESE-Arbeitsganges. Die höheren Spannungen erzeugen "heiße Elektronen", um die Zelle in den "aus"-Zustand zu programmieren.

Während des LÖSCH-Arbeitsganges erlaubt man der Bit-Leitung und der gemeinsamen Leitung zu "schwimmen", während die Spannung auf der Gate-Leitung bei Null gehalten wird. In der Zwischenzeit werden an die V_ERASE-Leitung und den Knoten 28 (über die benachbarte Erase-Leitung 19) entsprechende Spannungen angelegt, wie in der Tabelle angegeben, wobei "X" bedeutet "gleichgültig".

Jede Speicherzelle 12 ist vorzugsweise eine konventionelle Ein-Transistor-Flash-Zelle, wie die in Fig. 2 dargestellt. Der Transi stor 12 ist ein N-Kanal MOS mit einem schwimmenden Gate 40 einer Source 42, einem Drain 44 und einem Steuer-Gate 46. Das schwimmende Gate 40 speichert eine negative Ladung beim Programmieren und kann gelöscht werden über den Fowler-Nordheim Tunneleffekt.

Eine Lösung für das Blockieren der Wirkung eines exzessiv ge löschten schwimmenden Gates besteht darin, die Transistoren 14 und 24 zu jeder Zeile der Speicherzellen hinzuzufügen und den Transistor 24 jedem Paar von Zeilen zuzufügen, wie dies in Fig. 1 dargestellt ist. Das Hin zufügen der Transistoren 14, 20 und 24 eliminiert die Notwendigkeit, für jede Speicherzelle einen zusätzlichen Transistor vorzusehen zum Verhin dern von Stromfluß in dem Falle, daß sich das schwimmende Gate in einem exzessiv gelöschten Zustand befindet. Ein Beispiel dafür, wie die Tran sistoren 14, 20 und 24 eine exzessiv gelöschte Speicherzelle daran hin dern, die angeforderten Daten zu korrumpieren, wird unten beschrieben.

Fig. 3 ist ein schematisches Diagramm eines 2×2-Speichers 50 mit Schutz gegen exzessive Löschung und wird verwendet, um in kleinem Maßstab zu erläutern, wie der Schutz gegen exzessives Löschen wirksam wird, um solche exzessiv gelöschten Zellen daran zu hindern, abgeforder te Daten zu korrumpieren. Es sind zwei Speicherzellen 52 in jeder Zeile und in jeder Spalte des Speichers 50 vorgesehen. Jede Speicherzelle 52 ist eine Flash-Zelle mit einem Drain, einem Steuer-Gate, einer Source und einem schwimmenden Gate. Die Gate-Leitung 54 verbindet die Steuer- Gates jeder Speicherzelle 52 in derselben Zeile. Ein Transistor 56 ist ferner in jeder Zeile vorgesehen und ist verbunden für die Steuerung durch die Gate-Leitung 54. Vorzugsweise ist der Transistor 56 ein MOS- Element mit einem Drain, einem Gate und einer Source, wobei das Gate an die Gate-Leitung 54 angeschlossen ist. Jede Spalte von Speicherzellen 52 weist eine Bit-Leitung 58 auf, welche die Drains aller Speicherzellen 52 in derselben Spalte miteinander verbinden. Die Sources der Speicherzel len 52 in derselben Zeile sind miteinander verbunden und ferner ange schlossen an einen Transistor 16. Vorzugsweise ist das Element 60 ein N-Kanal MOS mit einem Drain, einem Gate und einer Source. Das Drain von 60 ist angekoppelt an die Sources aller Speicherzellen 52 in derselben Zeile. Source und Gate des Transistors 60 sind miteinander verbunden zur Ausbildung einer Diodenschaltung, angeschlossen an eine Lösch-Leitung 62, die das Potential der Löschquelle V_ERASE ankoppelt. Die Drains jedes Transistors 56 in derselben Spalte sind miteinander verbunden und mit einer Potentialquelle 64, vorzugsweise Masse. Ein weiterer Transistor koppelt selektiv die Löschleitungen 62 zweier Zeilen zusammen. Vorzugs weise ist das Element 64 ebenfalls ein N-Kanal-MOS-Element mit einem Drain, einem Gate und einer Source, wobei das Gate an die Steuerleitung 68 gelegt ist.

Die Betriebsspannungen des Speichers 50 sind in der nachfol genden Tabelle wiedergegeben, wobei die Bit-Leitung 58 durch BL, die gemeinsame Leitung 64 durch V_G, die Gate-Leitung 54 durch G, die Steuer leitung 68 durch Control und die Löschleitung 62 durch ERASE symboli siert sind, wobei "F" "schwimmend" bedeutet:

Während jedes Betriebsmodus ist eine Zelle entweder ausgewählt oder nichtausgewählt. Wenn eine Zelle ausgewählt ist, sind die verschie denen Zuleitungen, mit denen sie verbunden ist, wie in der obigen Tabel le angegeben, vorgespannt. Wenn eine Zelle nichtausgewählt ist, wird sie vorgespannt, je nachdem wo sie relativ zu der ausgewählten Zelle posi tioniert ist, entsprechend der obigen Zelle. Die erste Zeile von Span nungen, aufgelistet in dem Abschnitt Nicht- Ausgewählte Zellenvorspan nungen, zeigt die Spannungen, die an eine nichtausgewählte Zelle ange legt werden, welche an derselben Gate-Leitung liegt wie die ausgewählte Zelle. Die zweite Zeile von Spannungen zeigt die Vorspannungen der nicht ausgewählten Zelle, die an derselben Bit-Leitung liegt wie die ausge wählte Zelle. Die dritte Zeile von Spannungen zeigt diejenigen, die an die nichtausgewählte Zelle angelegt werden, welche nur die Steuerleitung mit der ausgewählten Zelle teilt.

Während des LESE-Modus wird, wenn die ausgewählte Zelle eine programmierte Zelle ist, mit einer Spannung V_T auf dem schwimmenden Gate oberhalb 5 Volt kein Kanal gebildet, wodurch verhindert wird, daß ir gendein Strom auf die Bit-Leitung 58 fließt. Wenn die ausgewählte Zelle in einem gelöschten Zustand ist, wobei eine Spannung V_T von etwa 1,5 Volt auf dem schwimmenden Gate liegt, tritt Leitung von der Bit-Leitung 58 zur gemeinsamen Leitung 64 (über Transistor 56) ein, wodurch ermög licht wird, daß ein Strom fließt und signalisiert wird, daß die Zelle "ein" ist. Wenn die unausgewählte Zelle, welche dieselbe Bit-Leitung wie die ausgewählte Zelle teilt, exzessiv gelöscht worden ist, wird ein lei tender Kanal gebildet, unabhängig von dem Programmierstatus der unausge wählten Zelle. Kein Strom fließt durch die unausgewählte Zelle, weil keine leitende Strecke von der ausgewählten Zelle zu der gemeinsamen Leitung führt infolge der Tatsache, daß sowohl der Gate-Schalter 56 als auch der Steuer-Schalter 64 "aus" sind während des LESE-Modus. Dies läßt nur Daten zu, die nur auf dem Programmierstatus des schwimmenden Gates der ausgewählten Zelle basieren, oder in anderen Worten, exzessiv ge löschte Zellen können keine Falschinformation erzeugen.

Während des PROGRAMMIER-Modus werden "heiße Elektronen" in der ausgewählten Zelle erzeugt zum Programmieren der Zelle so, daß sie in den "aus"-Status gelangt. Keine "heißen Elektronen" werden in nichtaus gewählten Zellen erzeugt, da deren entsprechende Bit-Leitungen und Gate- Leitungen nicht entsprechend vorgespannt sind.

Während des LÖSCH-Modus tritt ein Elektronen-Tunneleffekt ein, wenn die Spannung auf der Löschleitung 62 bei etwa 15 Volt liegt. Diese hohe Spannung wird von dem Löschpotential 62 gleichzeitig geliefert, wenn der Steuer-Schalter 64 eingeschaltet wird. Alle Speicherzellen, die mit dem Steuer-Schalter 64 verbunden sind, führen dann einen Tunnel strom. Der Tunnelstrom entlädt die negativen Ladungen von jedem schwim menden Gate jeder Speicherzelle, womit die Ladung V_T auf den schwimmen den Gates der Zellen abgesenkt wird.

Da die Basisspeicherzelle gemäß der Erfindung eine Ein-Transi stor-Flash-Speicherzelle ist anstelle einer Zwei-Transistor-EEPROM-Spei cherzelle oder einer Spalttransistorspeicherzelle, wird der Raum, der für die Herstellung benötigt wird, erheblich verringert. Obwohl drei zu sätzliche Transistoren pro Paar von Zeilen von Speicherzellen hinzuge fügt werden, um falsche Daten, hervorgerufen durch exzessives Löschen, zu verhindern, ist der für diese drei Transistoren erforderliche Raumbe darf minimal und kann weniger als 1 Prozent des Gesamtraumbedarfs für eine Speicherzellenmatrix mit über einer Million Zellen betragen. Vergli chen mit dem, was für die Zwei-Transistor- oder Spalt-Gate-Speicherzel len erforderlich ist, ermöglicht die Erfindung eine enorme Erhöhung der Speicherdichte.

Darüber hinaus hat die Flash-Speicherzelle eine einfachere Fabrikation als eine Zwei-Transistor-Speicherzelle oder eine Spalt-Gate- Speicherzelle. Dies macht die Flash-Speicherzellenmatrix zuverlässiger und vorhersagbar während der Herstellung als sonst möglich wäre, wenn die komplizierteren EEPROM- oder Spalt-Gate-Speicherzellen verwendet werden.

Die Speicherzellenmerkmale, die das Auslesen falscher Daten aus einer exzessiv gelöschten Zelle verhindern, sind nicht beschränkt auf Speichermatrizen. Andere Anwendungen umfassen programmierbare Logik einheiten ("PLD"), wie auch andere programmierbare Erzeugnisse, wie se rielle EEPROMs und programmierbare Steuereinheiten.

Claims

1. Nichtflüchtige Speicheranordnung, umfassend:
eine Mehrzahl von in Zeilen und Spalten angeordneten Speicher zellen, wobei die Spalten durch Spaltenleitungen und die Zeilen durch Zeilenleitungen miteinander verbunden sind,
einen ersten Zeilenschalter, der in jeder Zeile angeordnet ist und mit der Zeilenleitung der betreffenden Zeile sowie mit einer zusätz lichen Spaltenleitung verbunden ist,
Isolationsmittel, die in jeder Zeile angeordnet sind zum Steu ern der Verbindung der Zeile mit einer Potentialquelle für das Löschen der Speicherzellen, und
einen zweiten Zeilenschalter, der mit jeweils einem Paar von Zeilen verbunden ist zum Angesteuertwerden durch ein Steuersignal für das Durchverbinden des Paares von Zeilen im Ansprechen auf das Steuer signal.

2. Speicheranordnung nach Anspruch 1, bei der alle Speicherzellen in einer einzigen Zeile Gate-Elektroden, die an einen ersten Knoten angekoppelt sind, aufweisen, und eine Gate- Elektrode des Zeilenschalters mit dem ersten Knoten verbunden ist,
alle Speicherzellen in einer gemeinsamen Zeile Source-Elektro den aufweisen, die an einen zweiten Knoten angekoppelt sind, und wobei eine Source-Elektrode des Zeilenschalters mit dem zweiten Knoten verbun den ist,
alle Speicherzellen in einer einzelnen Spalte Drain-Elektroden aufweisen, die an einen dritten Knoten angekoppelt sind, und
der erste Zeilenschalter in jeder Zeile eine Drain-Elektrode aufweist, die an die zusätzliche Spaltenleitung angekoppelt ist.

3. Speicheranordnung nach Anspruch 2, bei der das Isolations mittel in jeder Zeile einen Transistor umfaßt mit einer Drain-Elektrode, die an den zweiten Knoten gelegt ist und Gate- und Source-Elektroden, die an eine Löschpotentialquelle angeschlossen sind.

4. Speicheranordnung nach Anspruch 3, bei der der zweite Zei lenschalter einen Transistor umfaßt mit einer Elektrode, die an den zweiten Knoten der einzelnen Zeile angekoppelt ist, einer weiteren Elek trode, die an den zweiten Knoten einer anderen Zeile der Speicherzellen angekoppelt ist, und mit einem Gate, das angeschlossen ist zum Beauf schlagtwerden mit dem Steuersignal.

5. Halbleiterspeicher, umfassend eine Mehrzahl von ersten Zei lenleitungen, eine Mehrzahl von zweiten Zeilenleitungen, eine Mehrzahl von Spaltenleitungen und eine Matrix von Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei jede Zelle eine Steuerelektrode und erste und zweite Anschlüsse aufweist, wobei die Steuerelektroden aller Zellen in jeder Zeile elektrisch mit der ersten Zeilenleitung dieser Zeile verbunden sind, die ersten Anschlüsse aller Zellen in jeder Spalte elektrisch mit der Spaltenleitung dieser Spalte verbunden sind, die zweiten Anschlüsse aller Zellen in jeder Zeile elektrisch mit der zwei ten Zeilenleitung verbunden sind und wobei der Speicher ferner umfaßt:
einen ersten Schalter in jeder Zeile mit einer Steuerelektrode und einem ersten und einem zweiten Anschluß, wobei die Steuerelektrode des ersten Schalters elektrisch mit der ersten Zeilenleitung verbunden ist und der zweite Anschluß des ersten Schalters elektrisch mit der zweiten Zeilenleitung verbunden ist,
Isolationsmittel in jeder Zeile mit einer Steuerelektrode und ersten und zweiten Anschlüssen, wobei der erste Anschluß des Isolations mittels elektrisch verbunden ist mit der zweiten Zeilenleitung und die Steuerelektrode des Isolationsmittels elektrisch verbunden ist mit dem zweiten Anschluß des Isolationsmittels und ferner verbunden ist mit einem Löschpotential,
eine zusätzliche Spaltenleitung, die elektrisch verbunden ist mit dem ersten Anschluß jedes ersten Schalters in jeder Zeile und mit einer Potentialquelle, und
ein Steuerschalter mit einer Steuerelektrode und ersten und zweiten Anschlüssen, wobei der erste Anschluß des Steuerschalters elek trisch verbunden ist mit einer zweiten Zeilenleitung einer ausgewählten Zeile und der zweite Anschluß elektrisch verbunden ist mit einer zweiten Zeilenleitung in einer anderen Zeile abweichend von der ausgewählten Zeile, und wobei die Steuerelektrode des Steuerschalters elektrisch ver bunden ist mit einer Steuerleitung.

6. Speichermatrix, umfassend Ein-Transistor-Flash-Zellen, wo bei jeder Transistor ein schwimmendes Gate, ein Steuergate, einen Source-Knoten und einen Drain-Knoten aufweist, wobei die Matrix ferner Mittel aufweist zum Minimieren des Effekts von schwimmenden Gates in einem exzessiv gelöschten Zustand, wenn Zugriff auf in der Speicherma trix abgelegten Daten genommen wird, wobei diese Mittel umfassen:
einen ersten Zeilenschalter für jede Zeile, welcher erste Zei lenschalter an das Steuergate der Flash-Zellen in dieser Zeile angekop pelt ist,
eine zusätzliche Spaltenleitung, die die Zeilenschalter in eine gemeinsame Spalte koppeln, und
Isolationsmittel, die in jeder Zeile angeordnet sind zum Iso lieren der betreffenden Zeile von einer Löschpotentialquelle außer wäh rend des Löschens des Speichers.

7. Speichermatrix nach Anspruch 6, ferner umfassend: einen zweiten Zeilenschalter, der Paare von Zeilen der Flash- Zellen zusammenkoppelt, welcher zweite Zeilenschalter einen Steuerknoten und erste und zweite Anschlüsse aufweist, wobei der erste Anschluß mit einer ersten Zeile von Flash-Zellen und der zweite Anschluß mit einer anderen Zeile von Flash-Zellen gekoppelt ist.

8. Speichermatrix, umfassend:
eine erste Zeile von Speicherzellen, die durch eine erste Zei lenleitung miteinander verbunden sind,
eine zweite Zeile von Speicherzellen, die durch eine zweite Zeilenleitung miteinander verbunden sind,
einen ersten Schalter, der zwischen die erste Zeilenleitung und eine Löschpotentialquelle für die Zellen in der ersten Zeile gelegt ist,
Isolationsmittel, die zwischen die zweite Zeilenleitung und die Potentialquelle für das Löschen der Speicherzellen in der zweiten Zeile gelegt sind, und
einen zweiten Schalter, der zwischen die erste Zeilenleitung und die zweite Zeilenleitung gelegt ist zum Verbinden der beiden im An sprechen auf ein Steuersignal.

9. Speichermatrix nach Anspruch 8, bei der die Speicherzellen Flash-Zellen umfassen derart, daß jede Flash-Zelle ein einziger Feldef fekt-Transistor ist mit einem schwimmenden Gate, das eine Ladung spei chern kann und einem Steuergate, das die Speicherzelle aktivieren kann.

10. Speichermatrix nach Anspruch 9, bei der das Isolationsmit tel Feldeffekt-Transistoren umfaßt.