JPH08115597A - 半導体ディスク装置 - Google Patents
半導体ディスク装置Info
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- JPH08115597A JPH08115597A JP6250786A JP25078694A JPH08115597A JP H08115597 A JPH08115597 A JP H08115597A JP 6250786 A JP6250786 A JP 6250786A JP 25078694 A JP25078694 A JP 25078694A JP H08115597 A JPH08115597 A JP H08115597A
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- data
- erase
- erasing
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
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Abstract
(57)【要約】
【目的】 フラッシュメモリを用いた半導体ディスク装
置において、ブロックごとの消去時間を短く、かつ、一
定にすることにより、動作を安定化する。 【構成】 データ格納部及び予め消去処理の条件が書き
込まれている消去条件格納部からなるブロックを複数有
するフラッシュメモリ5と、メモリコントローラとして
のCPU4と、CPU4の制御に基づき供給する電圧V
CC,VPPを変化させる電圧制御回路6とを備える。
CPU4は、全てのブロックの実際の消去時間が短く、
かつ、同じになるように、フラッシュメモリ5の消去条
件格納部に書き込まれた消去条件と予め定められた標準
条件とを比較して、ブロックごとに最適な電源電圧を求
める電源電圧演算機能を備える。
置において、ブロックごとの消去時間を短く、かつ、一
定にすることにより、動作を安定化する。 【構成】 データ格納部及び予め消去処理の条件が書き
込まれている消去条件格納部からなるブロックを複数有
するフラッシュメモリ5と、メモリコントローラとして
のCPU4と、CPU4の制御に基づき供給する電圧V
CC,VPPを変化させる電圧制御回路6とを備える。
CPU4は、全てのブロックの実際の消去時間が短く、
かつ、同じになるように、フラッシュメモリ5の消去条
件格納部に書き込まれた消去条件と予め定められた標準
条件とを比較して、ブロックごとに最適な電源電圧を求
める電源電圧演算機能を備える。
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、フラッシュメモリ等
の半導体記憶素子を記憶媒体として用いた半導体ディス
ク装置に関するものである。
の半導体記憶素子を記憶媒体として用いた半導体ディス
ク装置に関するものである。
【0002】
【従来の技術】今日において、コンピュータの外部記憶
装置として、ハードディスク装置やフロッピーディスク
装置等の磁気ディスク装置が用いられることが多い。し
かし、磁気ディスク装置は一般に消費電力が大きいとい
う問題がある。そこで、このような欠点をもつ磁気ディ
スク装置を代替する外部記憶装置として、フラッシュメ
モリ等の半導体記憶素子を記憶媒体として用いた半導体
ディスク装置が注目されている。
装置として、ハードディスク装置やフロッピーディスク
装置等の磁気ディスク装置が用いられることが多い。し
かし、磁気ディスク装置は一般に消費電力が大きいとい
う問題がある。そこで、このような欠点をもつ磁気ディ
スク装置を代替する外部記憶装置として、フラッシュメ
モリ等の半導体記憶素子を記憶媒体として用いた半導体
ディスク装置が注目されている。
【0003】従来の、この種の半導体ディスク装置の構
成を図10に示す。同図において、3は外部のホストシ
ステムとデータを入出力するためのインターフェイス回
路、4はインターフェース回路3を介して入力されたデ
ータを受けて書き込み処理を行うとともに、読み出した
データをインタフェース回路3を介してホストシステム
に出力するCPU、5はデータを記憶するフラッシュメ
モリである。
成を図10に示す。同図において、3は外部のホストシ
ステムとデータを入出力するためのインターフェイス回
路、4はインターフェース回路3を介して入力されたデ
ータを受けて書き込み処理を行うとともに、読み出した
データをインタフェース回路3を介してホストシステム
に出力するCPU、5はデータを記憶するフラッシュメ
モリである。
【0004】フラッシュメモリ5は、電気的な書き込み
及び消去が可能な不揮発性メモリである。フラッシュメ
モリ5においてデータを消去するとき、一般的に、数K
Byte〜数十KByte単位のブロックのデータが一
括して消去される。CPU4は、また、フラッシュメモ
リ5を制御するメモリコントローラとしての機能も有す
る。これら、インターフェイス回路3、CPU4及びフ
ラッシュメモリ5が半導体ディスク装置1を構成する。
また、同図に示されるように、半導体ディスク装置1
は、コンピュータ等のホストシステム11と接続されて
いる。
及び消去が可能な不揮発性メモリである。フラッシュメ
モリ5においてデータを消去するとき、一般的に、数K
Byte〜数十KByte単位のブロックのデータが一
括して消去される。CPU4は、また、フラッシュメモ
リ5を制御するメモリコントローラとしての機能も有す
る。これら、インターフェイス回路3、CPU4及びフ
ラッシュメモリ5が半導体ディスク装置1を構成する。
また、同図に示されるように、半導体ディスク装置1
は、コンピュータ等のホストシステム11と接続されて
いる。
【0005】図10に示される半導体ディスク装置は、
従来のハードディスク装置と同様に動作する。すなわ
ち、半導体ディスク装置は、ホストコンピュータ11か
らデータを受けてフラッシュメモリ5に格納するととも
に、ホストコンピュータ11からの指令に基づきデータ
を読み出す。しかし、フラッシュメモリを用いた半導体
ディスク装置は、従来のハードディスク装置の場合と異
なり、データを上書きすることができない。したがっ
て、データを書き込む際には特定のブロックの全体の内
容を消去する必要がある。
従来のハードディスク装置と同様に動作する。すなわ
ち、半導体ディスク装置は、ホストコンピュータ11か
らデータを受けてフラッシュメモリ5に格納するととも
に、ホストコンピュータ11からの指令に基づきデータ
を読み出す。しかし、フラッシュメモリを用いた半導体
ディスク装置は、従来のハードディスク装置の場合と異
なり、データを上書きすることができない。したがっ
て、データを書き込む際には特定のブロックの全体の内
容を消去する必要がある。
【0006】
【発明が解決しようとする課題】従来の半導体ディスク
装置は、図10に示されるようにフラッシュメモリを用
いて構成されており、上述のようにデータを書き込む際
にブロック消去の処理を行う必要があった。しかし、フ
ラッシュメモリのデータ消去時間はブロックごとにばら
ばらであり、データの書き込み時間がまちまちになる。
このことによりフラッシュメモリの特性や寿命等がブロ
ックごとに異なるようになるため、動作に不安定さが生
じることがあり、半導体ディスク装置全体の性能低下に
つながるという問題があった。
装置は、図10に示されるようにフラッシュメモリを用
いて構成されており、上述のようにデータを書き込む際
にブロック消去の処理を行う必要があった。しかし、フ
ラッシュメモリのデータ消去時間はブロックごとにばら
ばらであり、データの書き込み時間がまちまちになる。
このことによりフラッシュメモリの特性や寿命等がブロ
ックごとに異なるようになるため、動作に不安定さが生
じることがあり、半導体ディスク装置全体の性能低下に
つながるという問題があった。
【0007】この発明は、上述のような課題を解決する
ためになされたもので、データの書き込み時間を短く、
かつ、ほぼ一定とすることができる半導体ディスク装置
を提供することを目的とする。
ためになされたもので、データの書き込み時間を短く、
かつ、ほぼ一定とすることができる半導体ディスク装置
を提供することを目的とする。
【0008】
【課題を解決するための手段】請求項1に係る半導体デ
ィスク装置は、データ格納部及び予め消去処理の条件が
書き込まれている消去条件格納部からなるブロックを複
数有するメモリ部と、外部からのデータを上記メモリ部
のデータ格納部に書き込むとともに、上記メモリ部のデ
ータ格納部からデータを読み出して外部に出力するデー
タ制御部と、上記メモリ部の消去条件格納部に書き込ま
れた消去条件と予め定められた標準条件とを比較して、
上記メモリ部のブロックごとの実際の消去処理の条件を
上記標準条件に近付ける電源電圧を求める電源電圧演算
部と、消去処理時に上記電源電圧演算部の出力に基づき
上記メモリ部に電源を供給するメモリ電源部と、上記メ
モリ部のブロックごとにデータを消去する消去制御部と
を備えたものである。
ィスク装置は、データ格納部及び予め消去処理の条件が
書き込まれている消去条件格納部からなるブロックを複
数有するメモリ部と、外部からのデータを上記メモリ部
のデータ格納部に書き込むとともに、上記メモリ部のデ
ータ格納部からデータを読み出して外部に出力するデー
タ制御部と、上記メモリ部の消去条件格納部に書き込ま
れた消去条件と予め定められた標準条件とを比較して、
上記メモリ部のブロックごとの実際の消去処理の条件を
上記標準条件に近付ける電源電圧を求める電源電圧演算
部と、消去処理時に上記電源電圧演算部の出力に基づき
上記メモリ部に電源を供給するメモリ電源部と、上記メ
モリ部のブロックごとにデータを消去する消去制御部と
を備えたものである。
【0009】請求項2に係る半導体ディスク装置は、さ
らに、上記電源電圧演算部が求めた電源電圧に基づき上
記メモリ部のブロックごとの消去処理を行ったときの実
際の消去条件を上記メモリ部の消去条件格納部に書き込
む消去条件更新部を備えたものである。
らに、上記電源電圧演算部が求めた電源電圧に基づき上
記メモリ部のブロックごとの消去処理を行ったときの実
際の消去条件を上記メモリ部の消去条件格納部に書き込
む消去条件更新部を備えたものである。
【0010】請求項3に係る半導体ディスク装置は、デ
ータ格納部、予め消去処理の条件が書き込まれている消
去条件格納部及び予め不良ビットの存在情報が書き込ま
れている不良ビット情報格納部からなるブロックを複数
有するメモリ部と、外部からのデータを上記メモリ部の
データ格納部に書き込むとともに、上記メモリ部のデー
タ格納部からデータを読み出して外部に出力するデータ
制御部と、上記メモリ部の消去条件格納部に書き込まれ
た消去条件と予め定められた標準条件とを比較して、上
記メモリ部のブロックごとの実際の消去処理の条件を上
記標準条件に近付ける電源電圧を求める電源電圧演算部
と、消去処理時に上記電源電圧演算部の出力に基づき上
記メモリ部に電源を供給するメモリ電源部と、上記メモ
リ部のブロックごとにデータを消去する消去制御部と、
上記メモリ部の不良ビット情報格納部に書き込まれた情
報に基づき不良ビットの領域を求め、この不良ビットの
領域以外の部分についてデータの消去がなされたかどう
か確認する消去確認部とを備えるものである。
ータ格納部、予め消去処理の条件が書き込まれている消
去条件格納部及び予め不良ビットの存在情報が書き込ま
れている不良ビット情報格納部からなるブロックを複数
有するメモリ部と、外部からのデータを上記メモリ部の
データ格納部に書き込むとともに、上記メモリ部のデー
タ格納部からデータを読み出して外部に出力するデータ
制御部と、上記メモリ部の消去条件格納部に書き込まれ
た消去条件と予め定められた標準条件とを比較して、上
記メモリ部のブロックごとの実際の消去処理の条件を上
記標準条件に近付ける電源電圧を求める電源電圧演算部
と、消去処理時に上記電源電圧演算部の出力に基づき上
記メモリ部に電源を供給するメモリ電源部と、上記メモ
リ部のブロックごとにデータを消去する消去制御部と、
上記メモリ部の不良ビット情報格納部に書き込まれた情
報に基づき不良ビットの領域を求め、この不良ビットの
領域以外の部分についてデータの消去がなされたかどう
か確認する消去確認部とを備えるものである。
【0011】請求項4に係る半導体ディスク装置は、さ
らに、上記電源電圧演算部が求めた電源電圧に基づき上
記メモリ部のブロックごとの消去処理を行ったときの実
際の消去条件を上記メモリ部の消去条件格納部に書き込
む消去条件更新部と、予め書き込まれていた不良ビット
の存在情報及び上記消去確認部により判断された不良ビ
ットの存在情報を上記メモリ部の不良ビット情報格納部
に書き込む不良ビット情報更新部とを備えるものであ
る。
らに、上記電源電圧演算部が求めた電源電圧に基づき上
記メモリ部のブロックごとの消去処理を行ったときの実
際の消去条件を上記メモリ部の消去条件格納部に書き込
む消去条件更新部と、予め書き込まれていた不良ビット
の存在情報及び上記消去確認部により判断された不良ビ
ットの存在情報を上記メモリ部の不良ビット情報格納部
に書き込む不良ビット情報更新部とを備えるものであ
る。
【0012】請求項5に係る半導体ディスク装置は、上
記消去条件格納部に書き込まれる消去処理の条件を、消
去処理に必要な消去パルス数に対応する電源電圧条件と
するものである。
記消去条件格納部に書き込まれる消去処理の条件を、消
去処理に必要な消去パルス数に対応する電源電圧条件と
するものである。
【0013】
【作用】請求項1の発明においては、メモリ部がデータ
格納部にデータを格納するとともに消去条件格納部に予
め消去処理の条件を格納し、データ制御部が外部からの
データを上記メモリ部のデータ格納部に書き込むととも
に、上記メモリ部のデータ格納部からデータを読み出し
て外部に出力し、電源電圧演算部が上記メモリ部の消去
条件格納部に書き込まれた消去条件と予め定められた標
準条件とを比較して、上記メモリ部のブロックごとの実
際の消去処理の条件を上記標準条件に近付ける電源電圧
を求め、メモリ電源部が消去処理時に上記電源電圧演算
部の出力に基づき上記メモリ部に電源を供給し、消去制
御部が上記メモリ部のブロックごとにデータを消去す
る。
格納部にデータを格納するとともに消去条件格納部に予
め消去処理の条件を格納し、データ制御部が外部からの
データを上記メモリ部のデータ格納部に書き込むととも
に、上記メモリ部のデータ格納部からデータを読み出し
て外部に出力し、電源電圧演算部が上記メモリ部の消去
条件格納部に書き込まれた消去条件と予め定められた標
準条件とを比較して、上記メモリ部のブロックごとの実
際の消去処理の条件を上記標準条件に近付ける電源電圧
を求め、メモリ電源部が消去処理時に上記電源電圧演算
部の出力に基づき上記メモリ部に電源を供給し、消去制
御部が上記メモリ部のブロックごとにデータを消去す
る。
【0014】請求項2の発明においては、消去条件更新
部が上記電源電圧演算部が求めた電源電圧に基づき上記
メモリ部のブロックごとの消去処理を行ったときの実際
の消去条件を上記メモリ部の消去条件格納部に書き込
む。
部が上記電源電圧演算部が求めた電源電圧に基づき上記
メモリ部のブロックごとの消去処理を行ったときの実際
の消去条件を上記メモリ部の消去条件格納部に書き込
む。
【0015】請求項3の発明においては、メモリ部がデ
ータ格納部にデータを格納し、消去条件格納部に予め消
去処理の条件を格納し、不良ビット情報格納部に予め不
良ビットの存在情報を格納し、データ制御部が外部から
のデータを上記メモリ部のデータ格納部に書き込むとと
もに、上記メモリ部のデータ格納部からデータを読み出
して外部に出力し、電源電圧演算部が上記メモリ部の消
去条件格納部に書き込まれた消去条件と予め定められた
標準条件とを比較して、上記メモリ部のブロックごとの
実際の消去処理の条件を上記標準条件に近付ける電源電
圧を求め、メモリ電源部が消去処理時に上記電源電圧演
算部の出力に基づき上記メモリ部に電源を供給し、消去
制御部が上記メモリ部のブロックごとにデータを消去
し、消去確認部が上記メモリ部の不良ビット情報格納部
に書き込まれた情報に基づき不良ビットの領域を求め、
この不良ビットの領域以外の部分についてデータの消去
がなされたかどうか確認する。
ータ格納部にデータを格納し、消去条件格納部に予め消
去処理の条件を格納し、不良ビット情報格納部に予め不
良ビットの存在情報を格納し、データ制御部が外部から
のデータを上記メモリ部のデータ格納部に書き込むとと
もに、上記メモリ部のデータ格納部からデータを読み出
して外部に出力し、電源電圧演算部が上記メモリ部の消
去条件格納部に書き込まれた消去条件と予め定められた
標準条件とを比較して、上記メモリ部のブロックごとの
実際の消去処理の条件を上記標準条件に近付ける電源電
圧を求め、メモリ電源部が消去処理時に上記電源電圧演
算部の出力に基づき上記メモリ部に電源を供給し、消去
制御部が上記メモリ部のブロックごとにデータを消去
し、消去確認部が上記メモリ部の不良ビット情報格納部
に書き込まれた情報に基づき不良ビットの領域を求め、
この不良ビットの領域以外の部分についてデータの消去
がなされたかどうか確認する。
【0016】請求項4の発明においては、消去条件更新
部が上記電源電圧演算部が求めた電源電圧に基づき上記
メモリ部のブロックごとの消去処理を行ったときの実際
の消去条件を上記メモリ部の消去条件格納部に書き込
み、不良ビット情報更新部が予め書き込まれていた不良
ビットの存在情報及び上記消去確認部により判断された
不良ビットの存在情報を上記メモリ部の不良ビット情報
格納部に書き込む。
部が上記電源電圧演算部が求めた電源電圧に基づき上記
メモリ部のブロックごとの消去処理を行ったときの実際
の消去条件を上記メモリ部の消去条件格納部に書き込
み、不良ビット情報更新部が予め書き込まれていた不良
ビットの存在情報及び上記消去確認部により判断された
不良ビットの存在情報を上記メモリ部の不良ビット情報
格納部に書き込む。
【0017】請求項5の発明においては、消去処理に必
要な消去パルス数に対応する電源電圧条件に基づき上記
電源電圧演算部が演算する。
要な消去パルス数に対応する電源電圧条件に基づき上記
電源電圧演算部が演算する。
【0018】
実施例1.以下、この発明の一実施例を図について説明
する。図1は、この実施例1の半導体ディスク装置の構
成図である。同図において、3は外部のホストシステム
とデータを入出力するためのインターフェイス回路、4
はインターフェイス回路3を介して入力されたデータを
受けて書き込み処理を行うとともに、読み出したデータ
をインタフェース回路3を介してホストシステムに出力
するCPU、5はデータを記憶するフラッシュメモリ、
6はCPU4の制御(CONT)に基づき所定の電圧の
電源VCC,VPPを発生し、フラッシュメモリ5に供
給する電圧制御信号発生回路である。
する。図1は、この実施例1の半導体ディスク装置の構
成図である。同図において、3は外部のホストシステム
とデータを入出力するためのインターフェイス回路、4
はインターフェイス回路3を介して入力されたデータを
受けて書き込み処理を行うとともに、読み出したデータ
をインタフェース回路3を介してホストシステムに出力
するCPU、5はデータを記憶するフラッシュメモリ、
6はCPU4の制御(CONT)に基づき所定の電圧の
電源VCC,VPPを発生し、フラッシュメモリ5に供
給する電圧制御信号発生回路である。
【0019】フラッシュメモリ5は、電気的な書き込み
及び消去が可能な不揮発性メモリである。フラッシュメ
モリ5においてデータを消去するとき、一般的に、数K
Byte〜数十KByte単位のブロックのデータが一
括して消去される。CPU4はフラッシュメモリ5を制
御するメモリコントローラとしての機能も有する。した
がって、CPU4は、データの書き込み・読み出しにつ
いてのデータ制御機能、ブロックごとのデータの消去に
ついての消去制御機能及び電圧制御回路6に対する制御
信号(CONT)を発生する電源電圧演算機能を有す
る。
及び消去が可能な不揮発性メモリである。フラッシュメ
モリ5においてデータを消去するとき、一般的に、数K
Byte〜数十KByte単位のブロックのデータが一
括して消去される。CPU4はフラッシュメモリ5を制
御するメモリコントローラとしての機能も有する。した
がって、CPU4は、データの書き込み・読み出しにつ
いてのデータ制御機能、ブロックごとのデータの消去に
ついての消去制御機能及び電圧制御回路6に対する制御
信号(CONT)を発生する電源電圧演算機能を有す
る。
【0020】これら、インターフェイス回路3、CPU
4、フラッシュメモリ5及び電圧制御信号発生回路6が
半導体ディスク装置1を構成する。また、同図に示され
るように、半導体ディスク装置1は、コンピュータ等の
ホストシステム11と接続されている。
4、フラッシュメモリ5及び電圧制御信号発生回路6が
半導体ディスク装置1を構成する。また、同図に示され
るように、半導体ディスク装置1は、コンピュータ等の
ホストシステム11と接続されている。
【0021】図1に示される半導体ディスク装置は、従
来のハードディスク装置と同様に動作する。すなわち、
半導体ディスク装置は、ホストコンピュータ11からデ
ータを受けてフラッシュメモリ5に格納するとともに、
ホストコンピュータ11からの指令に基づきデータを読
み出す。
来のハードディスク装置と同様に動作する。すなわち、
半導体ディスク装置は、ホストコンピュータ11からデ
ータを受けてフラッシュメモリ5に格納するとともに、
ホストコンピュータ11からの指令に基づきデータを読
み出す。
【0022】図2及び図3は、フラッシュメモリ5に対
して書き込み動作を行うときになされる、ブロック消去
処理の動作を説明するためのフローチャートである。図
2と図3は、連続する1つのフローチャートを表してお
り、図2のステップST5の出力Aは図3のステップS
T6の入力Aとなる。
して書き込み動作を行うときになされる、ブロック消去
処理の動作を説明するためのフローチャートである。図
2と図3は、連続する1つのフローチャートを表してお
り、図2のステップST5の出力Aは図3のステップS
T6の入力Aとなる。
【0023】図4は、フラッシュメモリ5においてデー
タを消去消去する際の単位となるブロックの説明図であ
る。上述のように、フラッシュメモリ5の消去処理は一
定の大きさのブロックごとになされる。フラッシュメモ
リ5のメモリ空間は、複数のブロックから構成されてい
る。図4は、そのうちの1つのブロックの配置を示すも
のである。
タを消去消去する際の単位となるブロックの説明図であ
る。上述のように、フラッシュメモリ5の消去処理は一
定の大きさのブロックごとになされる。フラッシュメモ
リ5のメモリ空間は、複数のブロックから構成されてい
る。図4は、そのうちの1つのブロックの配置を示すも
のである。
【0024】同図において、31は前回の消去処理時に
必要であった消去パルスの数及びそのときの電源電圧値
が格納されているパラメータ格納領域、32はホストシ
ステム11から受けたデータを格納する複数のデータ格
納領域である。1つのデータ格納領域32は、データ書
き込み及び読み出しの際の単位のひとつであるセクタを
意味している。パラメータ格納領域31は1つのブロッ
クについて1つ設けられている。また、パラメータ格納
領域31は予め初期設定がなされている。
必要であった消去パルスの数及びそのときの電源電圧値
が格納されているパラメータ格納領域、32はホストシ
ステム11から受けたデータを格納する複数のデータ格
納領域である。1つのデータ格納領域32は、データ書
き込み及び読み出しの際の単位のひとつであるセクタを
意味している。パラメータ格納領域31は1つのブロッ
クについて1つ設けられている。また、パラメータ格納
領域31は予め初期設定がなされている。
【0025】図5は、フラッシュメモリに印加する電源
電圧と必要な消去パルス数との一般的な関係を示すグラ
フである。同図は、電源電圧を上げると必要な消去パル
ス数が減少することを意味する。図6は、この実施例1
において、消去パルス数を基準パルス数まで減少させる
めに、印加電圧をどれだけ増加すればよいかを説明する
ための図である。同図は、前回の消去の際に必要であっ
た消去パルス数と基準パルス数との差に応じて印加電圧
を増加させることを意味する。
電圧と必要な消去パルス数との一般的な関係を示すグラ
フである。同図は、電源電圧を上げると必要な消去パル
ス数が減少することを意味する。図6は、この実施例1
において、消去パルス数を基準パルス数まで減少させる
めに、印加電圧をどれだけ増加すればよいかを説明する
ための図である。同図は、前回の消去の際に必要であっ
た消去パルス数と基準パルス数との差に応じて印加電圧
を増加させることを意味する。
【0026】次に動作について説明する。この実施例1
の半導体ディスク装置は、フラッシュメモリの消去ブロ
ックごとの消去時間を一定とするために、以下のような
処理を行う。まず、前回の書き込み動作においてデータ
を消去するために必要であった消去パルスの数が記憶さ
れている。そして、消去動作の際に、この消去パルス数
が予め定められた基準パルス数を越える消去ブロックに
ついては、フラッシュメモリに与えられる電源VCC,
VPPの電圧を動作保証範囲内で昇圧することにより基
準パルス数内の消去パルスにより消去できるようにし、
消去ブロックごとに消去時間がばらつきかないようにす
る。
の半導体ディスク装置は、フラッシュメモリの消去ブロ
ックごとの消去時間を一定とするために、以下のような
処理を行う。まず、前回の書き込み動作においてデータ
を消去するために必要であった消去パルスの数が記憶さ
れている。そして、消去動作の際に、この消去パルス数
が予め定められた基準パルス数を越える消去ブロックに
ついては、フラッシュメモリに与えられる電源VCC,
VPPの電圧を動作保証範囲内で昇圧することにより基
準パルス数内の消去パルスにより消去できるようにし、
消去ブロックごとに消去時間がばらつきかないようにす
る。
【0027】この処理は、図5のグラフに示されるよう
に、フラッシュメモリに印加するVCCあるいはVPP
電圧を高くすると、消去に必要なパルスの数が減少する
という性質を利用したものである。同図のグラフは、印
加電圧(縦軸)が高くなると、これに対応してパルス数
(横軸)が減少することを模式的に示している。
に、フラッシュメモリに印加するVCCあるいはVPP
電圧を高くすると、消去に必要なパルスの数が減少する
という性質を利用したものである。同図のグラフは、印
加電圧(縦軸)が高くなると、これに対応してパルス数
(横軸)が減少することを模式的に示している。
【0028】次に、図2及び図3のフローチャートに基
づき、この実施例1の半導体ディスク装置における処理
について、さらに詳細に説明する。 ST1:「フラッシュメモリへの書き込み要求」の受信 ホストシステム11が出力するフラッシュメモリに対す
る書き込み要求が、インターフェイス回路3を介してC
PU4に入力される。これを受けてCPU4は動作を開
始する。
づき、この実施例1の半導体ディスク装置における処理
について、さらに詳細に説明する。 ST1:「フラッシュメモリへの書き込み要求」の受信 ホストシステム11が出力するフラッシュメモリに対す
る書き込み要求が、インターフェイス回路3を介してC
PU4に入力される。これを受けてCPU4は動作を開
始する。
【0029】ST2:「空き領域不足」かどうかの判定 CPU4は、書き込み要求に係るデータを書き込むため
に十分な空き領域がフラッシュメモリ5にあるかどうか
を判定する。空き領域が存在する場合(No)は、空き
領域を確保するためのブロック消去処理は必要ないか
ら、ステップST21に制御が移されてその空き領域に
データが書き込まれる。そして、この書き込み処理が終
了する。空き領域が予め定められた基準を下回る場合
(Yes)は、ステップST3に制御が移される。例え
ば、空き領域が必要な領域よりも1ブロックだけ少なか
った場合である。
に十分な空き領域がフラッシュメモリ5にあるかどうか
を判定する。空き領域が存在する場合(No)は、空き
領域を確保するためのブロック消去処理は必要ないか
ら、ステップST21に制御が移されてその空き領域に
データが書き込まれる。そして、この書き込み処理が終
了する。空き領域が予め定められた基準を下回る場合
(Yes)は、ステップST3に制御が移される。例え
ば、空き領域が必要な領域よりも1ブロックだけ少なか
った場合である。
【0030】ST3:「消去ブロック決定」 CPU4は、必要な領域の大きさに基づき消去すべきブ
ロックの数を決定し、これに基づき消去すべきブロック
を具体的に決定する。ここで消去ブロックを特定する基
準として、以下に示されるものがある。 ・消去回数の少ないブロックを選択する。 ・消去に要するパルス数が少ないブロックを選択する。 ・使用済みのデータが多く残っているブロックを選択す
る。 ここで、使用済みデータとは、例えば、同じ名前のファ
イルが更新された場合において、そのブロック内に残っ
ている更新前のデータである。フラッシュメモリは上書
き不可能なデバイスであるため、このような使用済みデ
ータが発生する。
ロックの数を決定し、これに基づき消去すべきブロック
を具体的に決定する。ここで消去ブロックを特定する基
準として、以下に示されるものがある。 ・消去回数の少ないブロックを選択する。 ・消去に要するパルス数が少ないブロックを選択する。 ・使用済みのデータが多く残っているブロックを選択す
る。 ここで、使用済みデータとは、例えば、同じ名前のファ
イルが更新された場合において、そのブロック内に残っ
ている更新前のデータである。フラッシュメモリは上書
き不可能なデバイスであるため、このような使用済みデ
ータが発生する。
【0031】ST4:「消去予定ブロック内のデータを
空エリアに退避」 CPU4は、消去予定ブロック内に必要なデータが残っ
ている場合、このデータを空きエリアに退避する。この
処理は、ブロック消去の際にこれら必要なデータを消去
しないためである。
空エリアに退避」 CPU4は、消去予定ブロック内に必要なデータが残っ
ている場合、このデータを空きエリアに退避する。この
処理は、ブロック消去の際にこれら必要なデータを消去
しないためである。
【0032】ST5:「消去予定ブロックのパルス数デ
ータ及び電圧データの読み込み」 CPU4は、特定された消去予定ブロックのパラメータ
格納領域31に格納されている前回の書き込み処理にお
いて必要とされた消去パルス数のデータ及び電源VC
C,VPPの電圧値を読み込む。
ータ及び電圧データの読み込み」 CPU4は、特定された消去予定ブロックのパラメータ
格納領域31に格納されている前回の書き込み処理にお
いて必要とされた消去パルス数のデータ及び電源VC
C,VPPの電圧値を読み込む。
【0033】ST6:「パルス数を基準パルス数と比
較」 CPU4は、読み込まれた前回の消去パルス数と予め定
められている基準パルス数とを比較する。これらが等し
いか、あるいはこれらの間の差があまり大きくなけれ
ば、ステップST11に処理が移されてブロック消去処
理が行われる。これらの間の差が大きければ、ステップ
ST7に処理が移される。
較」 CPU4は、読み込まれた前回の消去パルス数と予め定
められている基準パルス数とを比較する。これらが等し
いか、あるいはこれらの間の差があまり大きくなけれ
ば、ステップST11に処理が移されてブロック消去処
理が行われる。これらの間の差が大きければ、ステップ
ST7に処理が移される。
【0034】ST7:「V=V0+α」 CPU4は、予め定められた基準電圧V0に一定値αを
加える。これはVCC,VPP電圧を高くすることによ
り必要な消去パルス数を減少させるためである。具体的
には、αは図6のグラフに基づき決定される。図6は、
前回の消去パルス数とこれに応じて加えるべき印加電圧
との関係を示すグラフである。図6は、消去パルス数が
基準パルス数と同じになるように、図5のグラフに基づ
き作成される。図6において、基準パルス数n0には基
準電圧V0が対応し、前回のパルス数nには印加電圧V
が対応する。そして、V−V0=αである。CPU4
は、図6のグラフをテーブルデータとして、予め保持し
ている。
加える。これはVCC,VPP電圧を高くすることによ
り必要な消去パルス数を減少させるためである。具体的
には、αは図6のグラフに基づき決定される。図6は、
前回の消去パルス数とこれに応じて加えるべき印加電圧
との関係を示すグラフである。図6は、消去パルス数が
基準パルス数と同じになるように、図5のグラフに基づ
き作成される。図6において、基準パルス数n0には基
準電圧V0が対応し、前回のパルス数nには印加電圧V
が対応する。そして、V−V0=αである。CPU4
は、図6のグラフをテーブルデータとして、予め保持し
ている。
【0035】ST8:「Vがスペックを越えているか」
どうか判定する。 ステップST7において求められた印加電圧Vが、フラ
ッシュメモリ5に許されている範囲(スペック)内にあ
るかどうか判定する。印加電圧Vがスペック内にあれば
(OK)、ステップST11に処理が移される。印加電
圧Vがスペック内になければ(NG)、ステップST
9、ST10に処理が移される。
どうか判定する。 ステップST7において求められた印加電圧Vが、フラ
ッシュメモリ5に許されている範囲(スペック)内にあ
るかどうか判定する。印加電圧Vがスペック内にあれば
(OK)、ステップST11に処理が移される。印加電
圧Vがスペック内になければ(NG)、ステップST
9、ST10に処理が移される。
【0036】ST9:「ブロック内のFailビット確
認」 印加電圧Vがスペック内にない場合、ブロック内のFa
ilビットを確認する。FailビットとはCPU4に
予め記憶されている特定のビットのことであり、消去で
きない不良ビットであることを意味する。
認」 印加電圧Vがスペック内にない場合、ブロック内のFa
ilビットを確認する。FailビットとはCPU4に
予め記憶されている特定のビットのことであり、消去で
きない不良ビットであることを意味する。
【0037】ST10:「セクタ番号記憶」 CPU4は、そのFailビット(不良ビット)を含む
セクタ番号を読み出した後に、ステップST13に制御
を移す。このように、ステップST9,ST10におい
てFailビットを含むセクタを確認するのは、一部に
不良ビットを含むブロックを有効利用するためである。
従来は、消去しきれないビットを含むブロックは全く使
用されていなかった。しかし、このような不良ビットは
ブロックのごく一部であることが多い。そこで、不良ビ
ットのあるセクタを使用しないようにすることにより、
ブロック内の他のセクタにデータを書き込み、このブロ
ックを有効活用しようとするものである。具体的には、
ステップST10において読み出されたセクタ番号に基
づき、CPU4がどのセクタにデータを書き込むか判断
する。CPU4がスペック内の印加電圧でブロック消去
する場合でも、不良ビットを除き、基準パルス数のパル
スにより全てのデータを消去できるから、ブロック消去
の処理上の問題は生じない。
セクタ番号を読み出した後に、ステップST13に制御
を移す。このように、ステップST9,ST10におい
てFailビットを含むセクタを確認するのは、一部に
不良ビットを含むブロックを有効利用するためである。
従来は、消去しきれないビットを含むブロックは全く使
用されていなかった。しかし、このような不良ビットは
ブロックのごく一部であることが多い。そこで、不良ビ
ットのあるセクタを使用しないようにすることにより、
ブロック内の他のセクタにデータを書き込み、このブロ
ックを有効活用しようとするものである。具体的には、
ステップST10において読み出されたセクタ番号に基
づき、CPU4がどのセクタにデータを書き込むか判断
する。CPU4がスペック内の印加電圧でブロック消去
する場合でも、不良ビットを除き、基準パルス数のパル
スにより全てのデータを消去できるから、ブロック消去
の処理上の問題は生じない。
【0038】ST11:「ブロック消去開始」 CPU4は上述のステップにより決定された印加電圧に
基づき制御信号CONT生成し、電圧制御回路7に対し
て出力する。そして、電圧制御回路7は、所定の印加電
圧V=V0+αの電源VCC,VPPをフラッシュメモ
リ5に加える。同時に、CPU4は基準パルス数n0の
消去パルスをフラッシュメモリ5に加える。なお、ST
8において、印加電圧Vがスペックを越えていた場合に
は、電圧制御回路7は許容される範囲で最大の電圧を加
える。消去パルスを加えた後に、CPU4はブロック内
のデータが全て消去されたかどうか確認する。消去でき
ないアドレスがある場合には、CPU4は、さらに消去
パルスを加えて再度消去処理を行ったり、そのアドレス
を不良ビットと認定してデータの書き込みを避けたりす
る。
基づき制御信号CONT生成し、電圧制御回路7に対し
て出力する。そして、電圧制御回路7は、所定の印加電
圧V=V0+αの電源VCC,VPPをフラッシュメモ
リ5に加える。同時に、CPU4は基準パルス数n0の
消去パルスをフラッシュメモリ5に加える。なお、ST
8において、印加電圧Vがスペックを越えていた場合に
は、電圧制御回路7は許容される範囲で最大の電圧を加
える。消去パルスを加えた後に、CPU4はブロック内
のデータが全て消去されたかどうか確認する。消去でき
ないアドレスがある場合には、CPU4は、さらに消去
パルスを加えて再度消去処理を行ったり、そのアドレス
を不良ビットと認定してデータの書き込みを避けたりす
る。
【0039】ST12:「今回の消去時のパルス数デー
タ及び電圧データをブロック内に書き込む」 CPU4は、今回のブロック消去処理に要したパルス数
及び印加電圧値をブロック内のパラメータ格納領域31
に書き込む。なお、ステップST11において、ブロッ
クを一度の消去処理で消去しきれなかった場合は、この
ステップにおいて、最終的に必要とされた消去パルス数
を書き込むことがある。このように、消去パルス数及び
印加電圧値を改めて書き込んでパラメータ格納領域31
の内容を更新することにより、次にこのブロックを消去
するときのステップST6〜ST10における処理が簡
単になる。
タ及び電圧データをブロック内に書き込む」 CPU4は、今回のブロック消去処理に要したパルス数
及び印加電圧値をブロック内のパラメータ格納領域31
に書き込む。なお、ステップST11において、ブロッ
クを一度の消去処理で消去しきれなかった場合は、この
ステップにおいて、最終的に必要とされた消去パルス数
を書き込むことがある。このように、消去パルス数及び
印加電圧値を改めて書き込んでパラメータ格納領域31
の内容を更新することにより、次にこのブロックを消去
するときのステップST6〜ST10における処理が簡
単になる。
【0040】以上でブロック消去処理が完了する。この
後、従来の場合と同様にしてデータをこのブロックに書
き込むが、その処理についての説明は省略する。
後、従来の場合と同様にしてデータをこのブロックに書
き込むが、その処理についての説明は省略する。
【0041】以上のように、この実施例1の半導体ディ
スク装置は、消去動作の際に、前回の書き込み動作にお
いてデータを消去するために必要であった消去パルスの
数が予め定められた基準パルス数を越える消去ブロック
について、フラッシュメモリに与えられる電源VCC,
VPPの電圧を動作保証範囲内で高めることにより基準
パルス数程度の消去パルスにより消去できるようにする
ので、消去時間を短くできるとともに、消去ブロックご
とに消去時間がばらつかない。
スク装置は、消去動作の際に、前回の書き込み動作にお
いてデータを消去するために必要であった消去パルスの
数が予め定められた基準パルス数を越える消去ブロック
について、フラッシュメモリに与えられる電源VCC,
VPPの電圧を動作保証範囲内で高めることにより基準
パルス数程度の消去パルスにより消去できるようにする
ので、消去時間を短くできるとともに、消去ブロックご
とに消去時間がばらつかない。
【0042】さらに、この実施例1によれば、電圧制御
回路7が、フラッシュメモリ5の消去ブロックごとに電
源電圧(VCC,VPP)を変化させることができるた
め、適宜、電源電圧を一般的な電源電圧よりも高くする
ことによりブロック消去速度をさらに大きくすることが
できる。
回路7が、フラッシュメモリ5の消去ブロックごとに電
源電圧(VCC,VPP)を変化させることができるた
め、適宜、電源電圧を一般的な電源電圧よりも高くする
ことによりブロック消去速度をさらに大きくすることが
できる。
【0043】なお、上記の説明において、パラメータ格
納領域31はフラッシュメモリ5内のブロックごとに分
散して設定されたが、これに限るものではない。データ
格納ブロック32とは切り離して、フラッシュメモリ5
内の一部に集中して配置してもよいし、また、CPU4
の内部で記憶してもよい。
納領域31はフラッシュメモリ5内のブロックごとに分
散して設定されたが、これに限るものではない。データ
格納ブロック32とは切り離して、フラッシュメモリ5
内の一部に集中して配置してもよいし、また、CPU4
の内部で記憶してもよい。
【0044】なお、パラメータ格納領域31がCPU4
の内部に設けられている場合、消去処理において消去パ
ルス数等の条件は消去されないから、ステップST12
はなくてもよい。
の内部に設けられている場合、消去処理において消去パ
ルス数等の条件は消去されないから、ステップST12
はなくてもよい。
【0045】なお、上記の説明において、パラメータ格
納領域31に格納される情報の例として、消去パルス数
及び電源電圧値を挙げたが、これに限らず前回の消去処
理において必要とされた消去パルス数と基準パルス数と
の差に対応する電源電圧の補正値αであってもよい。こ
の場合、電源電圧は基準電源電圧V0と補正値αとを単
に加算することにより得られるので、ステップST7〜
ST10の処理が簡単になり、処理速度が向上するとい
う効果がある。
納領域31に格納される情報の例として、消去パルス数
及び電源電圧値を挙げたが、これに限らず前回の消去処
理において必要とされた消去パルス数と基準パルス数と
の差に対応する電源電圧の補正値αであってもよい。こ
の場合、電源電圧は基準電源電圧V0と補正値αとを単
に加算することにより得られるので、ステップST7〜
ST10の処理が簡単になり、処理速度が向上するとい
う効果がある。
【0046】実施例2.上記実施例1は、消去ブロック
ごとに前回の消去処理に際して必要とされた消去パルス
数を記憶しておき、予め定められた基準パルス数を越え
るブロックについて消去処理をする場合、フラッシュメ
モリに入力される電源VCC,VPPの電圧を動作保証
された範囲内で高めることにより消去パルスを減少さ
せ、ブロックごとの消去時間のばらつきを抑えた。
ごとに前回の消去処理に際して必要とされた消去パルス
数を記憶しておき、予め定められた基準パルス数を越え
るブロックについて消去処理をする場合、フラッシュメ
モリに入力される電源VCC,VPPの電圧を動作保証
された範囲内で高めることにより消去パルスを減少さ
せ、ブロックごとの消去時間のばらつきを抑えた。
【0047】しかし、不良のビットが含まれるブロック
は、この方法によっても消去できない場合がある。一
方、このブロック全体を無効としていまうとフラッシュ
メモリの記憶容量が減少してしまう。そこで、この実施
例2は、上記の方法を用いても消去できないブロックに
対して、フラグ領域に格納されたFailビットに基づ
き不良ビットが含まれるセクタを使用不能にすることに
よりそのブロックを活用する。
は、この方法によっても消去できない場合がある。一
方、このブロック全体を無効としていまうとフラッシュ
メモリの記憶容量が減少してしまう。そこで、この実施
例2は、上記の方法を用いても消去できないブロックに
対して、フラグ領域に格納されたFailビットに基づ
き不良ビットが含まれるセクタを使用不能にすることに
よりそのブロックを活用する。
【0048】以下、この実施例2を図について説明す
る。図7及び図8は、フラッシュメモリ5に対して書き
込み動作を行うときになされる、ブロック消去処理の動
作を説明するためのフローチャートである。図7と図8
は、連続する1つのフローチャートを表しており、図7
のステップST13、ST14の出力Bは図8のステッ
プST6の入力Bとなる。図7及び図8は、図2及び図
3と類似するが、ステップST13〜15を備える点で
異なる。
る。図7及び図8は、フラッシュメモリ5に対して書き
込み動作を行うときになされる、ブロック消去処理の動
作を説明するためのフローチャートである。図7と図8
は、連続する1つのフローチャートを表しており、図7
のステップST13、ST14の出力Bは図8のステッ
プST6の入力Bとなる。図7及び図8は、図2及び図
3と類似するが、ステップST13〜15を備える点で
異なる。
【0049】図9は、フラッシュメモリ5においてデー
タを消去消去する際の単位となるブロックの説明図であ
る。実施例1の場合と同様に、フラッシュメモリ5の消
去処理は一定の大きさのブロックごとになされる。フラ
ッシュメモリ5のメモリ空間は、複数のブロックから構
成されている。図9は、そのうちの1つのブロックの配
置を示すものである。
タを消去消去する際の単位となるブロックの説明図であ
る。実施例1の場合と同様に、フラッシュメモリ5の消
去処理は一定の大きさのブロックごとになされる。フラ
ッシュメモリ5のメモリ空間は、複数のブロックから構
成されている。図9は、そのうちの1つのブロックの配
置を示すものである。
【0050】同図において、31は前回の消去処理時に
必要であった消去パルスの数及びそのときの電源電圧値
が格納されているパラメータ格納領域、32はホストシ
ステム11から受けたデータを格納する複数のデータ格
納領域である。1つのデータ格納領域32は、データ書
き込み及び読み出しの際の単位のひとつであるセクタを
意味している。パラメータ格納領域31は1つのブロッ
クについて1つ設けられている。33は1つのデータ格
納領域32に対して1つ設けられ、対応する任意のデー
タ格納領域を使用禁止にするためのフラグ領域である。
なお、半導体ディスク装置自体の構成は、図1と同じで
ある。
必要であった消去パルスの数及びそのときの電源電圧値
が格納されているパラメータ格納領域、32はホストシ
ステム11から受けたデータを格納する複数のデータ格
納領域である。1つのデータ格納領域32は、データ書
き込み及び読み出しの際の単位のひとつであるセクタを
意味している。パラメータ格納領域31は1つのブロッ
クについて1つ設けられている。33は1つのデータ格
納領域32に対して1つ設けられ、対応する任意のデー
タ格納領域を使用禁止にするためのフラグ領域である。
なお、半導体ディスク装置自体の構成は、図1と同じで
ある。
【0051】次に動作について説明する。この実施例2
において、電源電圧を高くしても消去できないブロック
が存在する場合には、CPU4はフラグ領域33に不良
ビット(Failビット)を立てる。また、CPU4
は、予めセットされたFailビットに基づき、そのF
ailビットに対応するデータ格納領域32以外の領域
に対して書き込み処理を行う。
において、電源電圧を高くしても消去できないブロック
が存在する場合には、CPU4はフラグ領域33に不良
ビット(Failビット)を立てる。また、CPU4
は、予めセットされたFailビットに基づき、そのF
ailビットに対応するデータ格納領域32以外の領域
に対して書き込み処理を行う。
【0052】次に、図7及び図8のフローチャートに基
づき、この実施例2の半導体ディスク装置における処理
について、さらに詳細に説明する。フロチャートのステ
ップST1〜ST5の処理内容は、実施例1の場合と同
じであるから、その説明を省略する。
づき、この実施例2の半導体ディスク装置における処理
について、さらに詳細に説明する。フロチャートのステ
ップST1〜ST5の処理内容は、実施例1の場合と同
じであるから、その説明を省略する。
【0053】ST5:「消去予定ブロックのパルス数デ
ータ及び電圧データの読み込み」において、前回の書き
込み処理において必要とされた消去パルス数のデータ及
び電源VCC,VPPの電圧値を読み込まれた後に、ス
テップST13に制御が移される。
ータ及び電圧データの読み込み」において、前回の書き
込み処理において必要とされた消去パルス数のデータ及
び電源VCC,VPPの電圧値を読み込まれた後に、ス
テップST13に制御が移される。
【0054】ST13:「禁止フラグがセットされたセ
クタが存在」するかどうかの判定 CPU4が消去ブロック内のフラグ領域33を調べ、使
用禁止フラグがセットされたセクタが存在するかどうか
を確認する。存在しない(No)ときは、ステップST
6に制御が移される。存在する(Yes)ときは、ステ
ップST14に制御が移される。
クタが存在」するかどうかの判定 CPU4が消去ブロック内のフラグ領域33を調べ、使
用禁止フラグがセットされたセクタが存在するかどうか
を確認する。存在しない(No)ときは、ステップST
6に制御が移される。存在する(Yes)ときは、ステ
ップST14に制御が移される。
【0055】ST14:「セクタ番号を記憶」 CPU4は、使用が禁止されたセクタ(データ格納領域
32)がどれであるか記憶する。この後、ステップST
6に制御が移される。
32)がどれであるか記憶する。この後、ステップST
6に制御が移される。
【0056】ST6:「パルス数を基準パルス数と比
較」 CPU4は、読み込まれた前回の消去パルス数と予め定
められている基準パルス数とを比較する。これらが等し
いか、あるいはこれらの間の差があまり大きくなけれ
ば、ステップST11に処理が移されてブロック消去処
理が行われる。これらの間の差が大きければ、ステップ
ST7に処理が移される。
較」 CPU4は、読み込まれた前回の消去パルス数と予め定
められている基準パルス数とを比較する。これらが等し
いか、あるいはこれらの間の差があまり大きくなけれ
ば、ステップST11に処理が移されてブロック消去処
理が行われる。これらの間の差が大きければ、ステップ
ST7に処理が移される。
【0057】ST7:「V=V0+α」 CPU4は、予め定められた基準電圧V0に一定値αを
加える。これはVCC,VPP電圧を高くすることによ
り必要な消去パルス数を減少させるためである。具体的
な補正値αの決定方法は、実施例1の場合と同じであ
る。
加える。これはVCC,VPP電圧を高くすることによ
り必要な消去パルス数を減少させるためである。具体的
な補正値αの決定方法は、実施例1の場合と同じであ
る。
【0058】ST8:「Vがスペックを越えているか」
どうか判定する。 ステップST7において求められた印加電圧Vが、フラ
ッシュメモリ5に許されている範囲(スペック)内にあ
るかどうか判定する。印加電圧Vがスペック内にあれば
(OK)、ステップST11に処理が移される。印加電
圧Vがスペック内になければ(NG)、ステップST
9、ST10に処理が移される。
どうか判定する。 ステップST7において求められた印加電圧Vが、フラ
ッシュメモリ5に許されている範囲(スペック)内にあ
るかどうか判定する。印加電圧Vがスペック内にあれば
(OK)、ステップST11に処理が移される。印加電
圧Vがスペック内になければ(NG)、ステップST
9、ST10に処理が移される。
【0059】ST9:「ブロック内のFailビット確
認」 印加電圧Vがスペック内にない場合、ブロック内のFa
ilビットを確認する。FailビットとはCPU4に
予め記憶されている特定のビットのことであり、消去で
きない不良ビットであることを意味する。
認」 印加電圧Vがスペック内にない場合、ブロック内のFa
ilビットを確認する。FailビットとはCPU4に
予め記憶されている特定のビットのことであり、消去で
きない不良ビットであることを意味する。
【0060】ST10:「セクタ番号記憶」 CPU4は、そのFailビット(不良ビット)を含む
セクタ番号を読み出した後に、ステップST13に制御
を移す。このように、ステップST9,ST10におい
てFailビットを含むセクタを確認するのは、実施例
1の場合と同様に、一部に不良ビットを含むブロックを
有効利用するためである。
セクタ番号を読み出した後に、ステップST13に制御
を移す。このように、ステップST9,ST10におい
てFailビットを含むセクタを確認するのは、実施例
1の場合と同様に、一部に不良ビットを含むブロックを
有効利用するためである。
【0061】ST11:「ブロック消去開始」 CPU4は上述のステップにより決定された印加電圧に
基づき制御信号CONT生成し、電圧制御回路7に対し
て出力する。そして、電圧制御回路7は、所定の印加電
圧V=V0+αの電源VCC,VPPをフラッシュメモ
リ5に加える。同時に、CPU4は基準パルス数n0の
消去パルスをフラッシュメモリ5に加える。なお、ST
8において、印加電圧Vがスペックを越えていた場合に
は、電圧制御回路7は許容される範囲で最大の電圧を加
える。消去パルスを加えた後に、CPU4はブロック内
のデータが全て消去されたかどうか確認する。ただし、
ステップST13,ST14において禁止フラグがセッ
トされたと判断されたセクタには、消去できないアドレ
スがあるから、CPU4はこのセクタについてはベリフ
ァイを行わない。
基づき制御信号CONT生成し、電圧制御回路7に対し
て出力する。そして、電圧制御回路7は、所定の印加電
圧V=V0+αの電源VCC,VPPをフラッシュメモ
リ5に加える。同時に、CPU4は基準パルス数n0の
消去パルスをフラッシュメモリ5に加える。なお、ST
8において、印加電圧Vがスペックを越えていた場合に
は、電圧制御回路7は許容される範囲で最大の電圧を加
える。消去パルスを加えた後に、CPU4はブロック内
のデータが全て消去されたかどうか確認する。ただし、
ステップST13,ST14において禁止フラグがセッ
トされたと判断されたセクタには、消去できないアドレ
スがあるから、CPU4はこのセクタについてはベリフ
ァイを行わない。
【0062】ST12:「今回の消去時のパルス数デー
タ及び電圧データをブロック内に書き込む」 CPU4は、今回のブロック消去処理に要したパルス数
及び印加電圧値をブロック内のパラメータ格納領域31
に書き込む。
タ及び電圧データをブロック内に書き込む」 CPU4は、今回のブロック消去処理に要したパルス数
及び印加電圧値をブロック内のパラメータ格納領域31
に書き込む。
【0063】ST15:「禁止フラグをもとの状態に戻
す」 CPU4は、このブロックのフラグ領域33に、予め記
憶してあった使用禁止データを書き込む。これは、ブロ
ック消去によりフラグ領域33も消去されるから、使用
禁止データを改めて書き込む必要があるためである。
す」 CPU4は、このブロックのフラグ領域33に、予め記
憶してあった使用禁止データを書き込む。これは、ブロ
ック消去によりフラグ領域33も消去されるから、使用
禁止データを改めて書き込む必要があるためである。
【0064】以上でブロック消去処理が完了する。この
後、データをこのブロックに書き込むが、その際に、C
PU4は、フラグ領域33に使用禁止データが書き込ま
れたセクタ以外のセクタ(データ格納領域32)に対し
てデータを書き込む。その処理についての説明は省略す
る。
後、データをこのブロックに書き込むが、その際に、C
PU4は、フラグ領域33に使用禁止データが書き込ま
れたセクタ以外のセクタ(データ格納領域32)に対し
てデータを書き込む。その処理についての説明は省略す
る。
【0065】このように、フラグ領域33に書き込まれ
た使用禁止データにより、ブロック内の任意のデータ格
納領域32を使用禁止にすることができる。したがっ
て、電源電圧を高くしても消去できないビットがあるブ
ロックについても、消去時間を短くできるとともに、消
去ブロックごとに消去時間がばらつかない。
た使用禁止データにより、ブロック内の任意のデータ格
納領域32を使用禁止にすることができる。したがっ
て、電源電圧を高くしても消去できないビットがあるブ
ロックについても、消去時間を短くできるとともに、消
去ブロックごとに消去時間がばらつかない。
【0066】さらに、CPU4が、予め使用禁止のフラ
グが立っているセクタを読み出しておくことにより、フ
ラッシュメモリのブロック消去時において不良ビットを
含むセクタのアドレスをスキップさせることができる。
このことにより、次のブロック消去時において、ブロッ
ク消去を高速化することができる。
グが立っているセクタを読み出しておくことにより、フ
ラッシュメモリのブロック消去時において不良ビットを
含むセクタのアドレスをスキップさせることができる。
このことにより、次のブロック消去時において、ブロッ
ク消去を高速化することができる。
【0067】なお、上記の説明において、フラグ領域3
3はフラッシュメモリ5内のブロックごとに分散して設
定されたが、これに限るものではない。データ格納ブロ
ック32とは切り離して、フラッシュメモリ5内の一部
に集中して配置してもよいし、また、CPU4の内部で
記憶してもよい。
3はフラッシュメモリ5内のブロックごとに分散して設
定されたが、これに限るものではない。データ格納ブロ
ック32とは切り離して、フラッシュメモリ5内の一部
に集中して配置してもよいし、また、CPU4の内部で
記憶してもよい。
【0068】なお、フラグ領域33がCPU4の内部に
設けられている場合、消去処理において禁止フラグは消
去されないから、ステップST15はなくてもよい。
設けられている場合、消去処理において禁止フラグは消
去されないから、ステップST15はなくてもよい。
【0069】
【発明の効果】以上のように、請求項1の発明によれ
ば、データ格納部及び予め消去処理の条件が書き込まれ
ている消去条件格納部からなるブロックを複数有するメ
モリ部と、外部からのデータを上記メモリ部のデータ格
納部に書き込むとともに、上記メモリ部のデータ格納部
からデータを読み出して外部に出力するデータ制御部
と、上記メモリ部の消去条件格納部に書き込まれた消去
条件と予め定められた標準条件とを比較して、上記メモ
リ部のブロックごとの実際の消去処理の条件を上記標準
条件に近付ける電源電圧を求める電源電圧演算部と、消
去処理時に上記電源電圧演算部の出力に基づき上記メモ
リ部に電源を供給するメモリ電源部と、上記メモリ部の
ブロックごとにデータを消去する消去制御部とを備えた
ので、消去するブロックごとによらずメモリ部の消去時
間を一定に、かつ、短時間にすることができ、安定に動
作する半導体ディスク装置を得ることができる。
ば、データ格納部及び予め消去処理の条件が書き込まれ
ている消去条件格納部からなるブロックを複数有するメ
モリ部と、外部からのデータを上記メモリ部のデータ格
納部に書き込むとともに、上記メモリ部のデータ格納部
からデータを読み出して外部に出力するデータ制御部
と、上記メモリ部の消去条件格納部に書き込まれた消去
条件と予め定められた標準条件とを比較して、上記メモ
リ部のブロックごとの実際の消去処理の条件を上記標準
条件に近付ける電源電圧を求める電源電圧演算部と、消
去処理時に上記電源電圧演算部の出力に基づき上記メモ
リ部に電源を供給するメモリ電源部と、上記メモリ部の
ブロックごとにデータを消去する消去制御部とを備えた
ので、消去するブロックごとによらずメモリ部の消去時
間を一定に、かつ、短時間にすることができ、安定に動
作する半導体ディスク装置を得ることができる。
【0070】また、請求項2の発明によれば、さらに、
上記電源電圧演算部が求めた電源電圧に基づき上記メモ
リ部のブロックごとの消去処理を行ったときの実際の消
去条件を上記メモリ部の消去条件格納部に書き込む消去
条件更新部を備えるので、更新された、より適切な消去
条件に基づき消去処理ができて、消去処理の時間がさら
に短くなる。
上記電源電圧演算部が求めた電源電圧に基づき上記メモ
リ部のブロックごとの消去処理を行ったときの実際の消
去条件を上記メモリ部の消去条件格納部に書き込む消去
条件更新部を備えるので、更新された、より適切な消去
条件に基づき消去処理ができて、消去処理の時間がさら
に短くなる。
【0071】また、請求項3の発明によれば、データ格
納部、予め消去処理の条件が書き込まれている消去条件
格納部及び予め不良ビットの存在情報が書き込まれてい
る不良ビット情報格納部からなるブロックを複数有する
メモリ部と、外部からのデータを上記メモリ部のデータ
格納部に書き込むとともに、上記メモリ部のデータ格納
部からデータを読み出して外部に出力するデータ制御部
と、上記メモリ部の消去条件格納部に書き込まれた消去
条件と予め定められた標準条件とを比較して、上記メモ
リ部のブロックごとの実際の消去処理の条件を上記標準
条件に近付ける電源電圧を求める電源電圧演算部と、消
去処理時に上記電源電圧演算部の出力に基づき上記メモ
リ部に電源を供給するメモリ電源部と、上記メモリ部の
ブロックごとにデータを消去する消去制御部と、上記メ
モリ部の不良ビット情報格納部に書き込まれた情報に基
づき不良ビットの領域を求め、この不良ビットの領域以
外の部分についてデータの消去がなされたかどうか確認
する消去確認部とを備えたので、消去するブロックごと
によらずメモリ部の消去時間を一定に、かつ、短時間に
することができ、安定に動作する半導体ディスク装置を
得ることができる。さらに、不良ビット情報に基づき不
良ビットについての消去確認処理をスキップできて、消
去処理をより高速化することができる。
納部、予め消去処理の条件が書き込まれている消去条件
格納部及び予め不良ビットの存在情報が書き込まれてい
る不良ビット情報格納部からなるブロックを複数有する
メモリ部と、外部からのデータを上記メモリ部のデータ
格納部に書き込むとともに、上記メモリ部のデータ格納
部からデータを読み出して外部に出力するデータ制御部
と、上記メモリ部の消去条件格納部に書き込まれた消去
条件と予め定められた標準条件とを比較して、上記メモ
リ部のブロックごとの実際の消去処理の条件を上記標準
条件に近付ける電源電圧を求める電源電圧演算部と、消
去処理時に上記電源電圧演算部の出力に基づき上記メモ
リ部に電源を供給するメモリ電源部と、上記メモリ部の
ブロックごとにデータを消去する消去制御部と、上記メ
モリ部の不良ビット情報格納部に書き込まれた情報に基
づき不良ビットの領域を求め、この不良ビットの領域以
外の部分についてデータの消去がなされたかどうか確認
する消去確認部とを備えたので、消去するブロックごと
によらずメモリ部の消去時間を一定に、かつ、短時間に
することができ、安定に動作する半導体ディスク装置を
得ることができる。さらに、不良ビット情報に基づき不
良ビットについての消去確認処理をスキップできて、消
去処理をより高速化することができる。
【0072】また、請求項4の発明によれば、さらに、
上記電源電圧演算部が求めた電源電圧に基づき上記メモ
リ部のブロックごとの消去処理を行ったときの実際の消
去条件を上記メモリ部の消去条件格納部に書き込む消去
条件更新部と、予め書き込まれていた不良ビットの存在
情報及び上記消去確認部により判断された不良ビットの
存在情報を上記メモリ部の不良ビット情報格納部に書き
込む不良ビット情報更新部とを備えるので、更新された
不良ビット情報に基づき消去処理ができて、消去処理の
時間がさらに短くなる。
上記電源電圧演算部が求めた電源電圧に基づき上記メモ
リ部のブロックごとの消去処理を行ったときの実際の消
去条件を上記メモリ部の消去条件格納部に書き込む消去
条件更新部と、予め書き込まれていた不良ビットの存在
情報及び上記消去確認部により判断された不良ビットの
存在情報を上記メモリ部の不良ビット情報格納部に書き
込む不良ビット情報更新部とを備えるので、更新された
不良ビット情報に基づき消去処理ができて、消去処理の
時間がさらに短くなる。
【0073】また、請求項5の発明によれば、上記消去
条件格納部に書き込まれる消去処理の条件を、消去処理
に必要な消去パルス数に対応する電源電圧条件とするの
で、電源電圧演算部の処理が簡単になり、処理速度がさ
らに向上するという効果がある。
条件格納部に書き込まれる消去処理の条件を、消去処理
に必要な消去パルス数に対応する電源電圧条件とするの
で、電源電圧演算部の処理が簡単になり、処理速度がさ
らに向上するという効果がある。
【図1】 この発明の実施例1に係る半導体ディスク装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図2】 この発明の実施例1に係る半導体ディスク装
置のブロック消去処理を示すフローチャートである。
置のブロック消去処理を示すフローチャートである。
【図3】 この発明の実施例1に係る半導体ディスク装
置のブロック消去処理を示すフローチャートである。
置のブロック消去処理を示すフローチャートである。
【図4】 この発明の実施例1に係る半導体ディスク装
置を構成するフラッシュメモリのブロックごとのメモリ
空間の一例である。
置を構成するフラッシュメモリのブロックごとのメモリ
空間の一例である。
【図5】 この発明の実施例1に係るフラッシュメモリ
に印加する電源電圧と必要な消去パルス数との一般的な
関係を示すグラフである。
に印加する電源電圧と必要な消去パルス数との一般的な
関係を示すグラフである。
【図6】 この発明の実施例1に係るフラッシュメモリ
に印加する電源電圧を、前回の消去パルス数及び基準パ
ルス数から定める方法を説明するためのグラフである。
に印加する電源電圧を、前回の消去パルス数及び基準パ
ルス数から定める方法を説明するためのグラフである。
【図7】 この発明の実施例2に係る半導体ディスク装
置のブロック消去処理を示すフローチャートである。
置のブロック消去処理を示すフローチャートである。
【図8】 この発明の実施例2に係る半導体ディスク装
置のブロック消去処理を示すフローチャートである。
置のブロック消去処理を示すフローチャートである。
【図9】 この発明の実施例2に係る半導体ディスク装
置を構成するフラッシュメモリのブロックごとのメモリ
空間の一例である。
置を構成するフラッシュメモリのブロックごとのメモリ
空間の一例である。
【図10】 従来の半導体ディスク装置の構成を示すブ
ロック図である。
ロック図である。
1 半導体ディスク装置、3 インターフェイス回路、
4 CPU、5 フラッシュメモリ、6 電源制御回
路。
4 CPU、5 フラッシュメモリ、6 電源制御回
路。
Claims (5)
- 【請求項1】 データ格納部及び予め消去処理の条件が
書き込まれている消去条件格納部からなるブロックを複
数有するメモリ部と、外部からのデータを上記メモリ部
のデータ格納部に書き込むとともに、上記メモリ部のデ
ータ格納部からデータを読み出して外部に出力するデー
タ制御部と、上記メモリ部の消去条件格納部に書き込ま
れた消去条件と予め定められた標準条件とを比較して、
上記メモリ部のブロックごとの実際の消去処理の条件を
上記標準条件に近付ける電源電圧を求める電源電圧演算
部と、消去処理時に上記電源電圧演算部の出力に基づき
上記メモリ部に電源を供給するメモリ電源部と、上記メ
モリ部のブロックごとにデータを消去する消去制御部と
を備えた半導体ディスク装置。 - 【請求項2】 上記電源電圧演算部が求めた電源電圧に
基づき上記メモリ部のブロックごとの消去処理を行った
ときの実際の消去条件を上記メモリ部の消去条件格納部
に書き込む消去条件更新部を備えることを特徴とする請
求項1記載の半導体ディスク装置。 - 【請求項3】 データ格納部、予め消去処理の条件が書
き込まれている消去条件格納部及び予め不良ビットの存
在情報が書き込まれている不良ビット情報格納部からな
るブロックを複数有するメモリ部と、外部からのデータ
を上記メモリ部のデータ格納部に書き込むとともに、上
記メモリ部のデータ格納部からデータを読み出して外部
に出力するデータ制御部と、上記メモリ部の消去条件格
納部に書き込まれた消去条件と予め定められた標準条件
とを比較して、上記メモリ部のブロックごとの実際の消
去処理の条件を上記標準条件に近付ける電源電圧を求め
る電源電圧演算部と、消去処理時に上記電源電圧演算部
の出力に基づき上記メモリ部に電源を供給するメモリ電
源部と、上記メモリ部のブロックごとにデータを消去す
る消去制御部と、上記メモリ部の不良ビット情報格納部
に書き込まれた情報に基づき不良ビットの領域を求め、
この不良ビットの領域以外の部分についてデータの消去
がなされたかどうか確認する消去確認部とを備えた半導
体ディスク装置。 - 【請求項4】 上記電源電圧演算部が求めた電源電圧に
基づき上記メモリ部のブロックごとの消去処理を行った
ときの実際の消去条件を上記メモリ部の消去条件格納部
に書き込む消去条件更新部と、予め書き込まれていた不
良ビットの存在情報及び上記消去確認部により判断され
た不良ビットの存在情報を上記メモリ部の不良ビット情
報格納部に書き込む不良ビット情報更新部とを備えるこ
とを特徴とする請求項1記載の半導体ディスク装置。 - 【請求項5】 上記消去条件格納部に書き込まれる消去
処理の条件を、消去処理に必要な消去パルス数に対応す
る電源電圧条件とすることを特徴とする請求項1乃至請
求項4いずれかに記載の半導体ディスク装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6250786A JPH08115597A (ja) | 1994-10-17 | 1994-10-17 | 半導体ディスク装置 |
DE69517649T DE69517649T2 (de) | 1994-10-17 | 1995-03-29 | Halbleiterplattenvorrichtung mit konstanter Dateneinschreibzeitperiode |
EP95104653A EP0708450B1 (en) | 1994-10-17 | 1995-03-29 | A semiconductor disk device with a constant data-writing time period |
US08/429,773 US5619452A (en) | 1994-10-17 | 1995-04-27 | Semiconductor disk device with a constant data-writing time period |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6250786A JPH08115597A (ja) | 1994-10-17 | 1994-10-17 | 半導体ディスク装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08115597A true JPH08115597A (ja) | 1996-05-07 |
Family
ID=17213034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6250786A Pending JPH08115597A (ja) | 1994-10-17 | 1994-10-17 | 半導体ディスク装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5619452A (ja) |
EP (1) | EP0708450B1 (ja) |
JP (1) | JPH08115597A (ja) |
DE (1) | DE69517649T2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100701049B1 (ko) * | 2000-05-17 | 2007-03-29 | 현대아이티주식회사 | 전기/전자기기내 이이피롬의 보호방법 |
JP2008243347A (ja) * | 2007-03-27 | 2008-10-09 | Hynix Semiconductor Inc | フラッシュメモリ装置およびその消去方法 |
JP2014232540A (ja) * | 2010-06-29 | 2014-12-11 | パナソニック株式会社 | 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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DE19542029C1 (de) * | 1995-11-10 | 1997-04-10 | Siemens Ag | Verfahren zum selbsttätigen Ermitteln der nötigen Hochspannung zum Programmieren/Löschen eines EEPROMs |
US5893135A (en) * | 1995-12-27 | 1999-04-06 | Intel Corporation | Flash memory array with two interfaces for responding to RAS and CAS signals |
JPH09244961A (ja) * | 1996-03-08 | 1997-09-19 | Mitsubishi Electric Corp | フラッシュata−pcカード |
US6052306A (en) * | 1996-11-04 | 2000-04-18 | Siemens Aktiengesellschaft | Method and device for automatic determination of the required high voltage for programming/erasing an EEPROM |
US5717632A (en) * | 1996-11-27 | 1998-02-10 | Advanced Micro Devices, Inc. | Apparatus and method for multiple-level storage in non-volatile memories |
JPH10177563A (ja) * | 1996-12-17 | 1998-06-30 | Mitsubishi Electric Corp | フラッシュメモリ内蔵マイクロコンピュータ |
US5748537A (en) * | 1997-02-13 | 1998-05-05 | Garbers; Jeffrey Paul | Method and apparatus for storing items in flash memory |
US6684288B1 (en) * | 2000-06-06 | 2004-01-27 | Intel Corporation | Method and apparatus for predictive flash memory erase and write times |
US6704835B1 (en) * | 2000-09-26 | 2004-03-09 | Intel Corporation | Posted write-through cache for flash memory |
JP4124557B2 (ja) * | 2000-10-05 | 2008-07-23 | 松下電器産業株式会社 | 半導体集積回路装置及びその制御方法 |
US7178004B2 (en) | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
CN1838328A (zh) * | 2005-01-19 | 2006-09-27 | 赛芬半导体有限公司 | 擦除存储器阵列上存储单元的方法 |
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US20080049512A1 (en) * | 2006-08-23 | 2008-02-28 | Konrad Seidel | Nonvolatile memory device and method of programming the same |
US20080239599A1 (en) * | 2007-04-01 | 2008-10-02 | Yehuda Yizraeli | Clamping Voltage Events Such As ESD |
US7590001B2 (en) | 2007-12-18 | 2009-09-15 | Saifun Semiconductors Ltd. | Flash memory with optimized write sector spares |
US7971023B2 (en) * | 2008-04-30 | 2011-06-28 | Sandisk Corporation | Guaranteed memory card performance to end-of-life |
KR20200069905A (ko) | 2018-12-07 | 2020-06-17 | 삼성전자주식회사 | 스토리지 시스템 및 스토리지 시스템의 동작 방법 |
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Publication number | Priority date | Publication date | Assignee | Title |
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DE69024086T2 (de) * | 1989-04-13 | 1996-06-20 | Sundisk Corp | EEprom-System mit Blocklöschung |
US5065364A (en) * | 1989-09-15 | 1991-11-12 | Intel Corporation | Apparatus for providing block erasing in a flash EPROM |
JPH0447595A (ja) * | 1990-06-15 | 1992-02-17 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
JPH0750558B2 (ja) * | 1992-09-22 | 1995-05-31 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 一括消去型不揮発性メモリ |
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1994
- 1994-10-17 JP JP6250786A patent/JPH08115597A/ja active Pending
-
1995
- 1995-03-29 EP EP95104653A patent/EP0708450B1/en not_active Expired - Lifetime
- 1995-03-29 DE DE69517649T patent/DE69517649T2/de not_active Expired - Fee Related
- 1995-04-27 US US08/429,773 patent/US5619452A/en not_active Expired - Fee Related
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JP2014232540A (ja) * | 2010-06-29 | 2014-12-11 | パナソニック株式会社 | 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0708450A3 (en) | 1998-09-02 |
DE69517649D1 (de) | 2000-08-03 |
EP0708450A2 (en) | 1996-04-24 |
US5619452A (en) | 1997-04-08 |
EP0708450B1 (en) | 2000-06-28 |
DE69517649T2 (de) | 2001-03-01 |
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LAPS | Cancellation because of no payment of annual fees |