DE3876865T2

DE3876865T2 - Elektrisch loeschbarer und programmierbarer nur-lese-speicher.

Info

Publication number: DE3876865T2
Application number: DE8888305544T
Authority: DE
Inventors: Stewart Logie
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 1987-06-19
Filing date: 1988-06-17
Publication date: 1993-07-22
Anticipated expiration: 2008-06-18
Also published as: DE3876865D1; JPS649663A; EP0295935A1; JP2688492B2; EP0295935B1

Description

Die Erfindung betrifft einen elektrisch löschbaren und programmierbaren Festspeicher (EEPROM).
Die jüngste Generation von Speichern ist der EEPROM, der es erlaubt, seinen programmierten Inhalt elektrisch zu löschen, so daß eine Neuprogrammierung möglich ist. Im Gegensatz zu typischen löschbaren und programmierbaren Festspeichern (EPROM), die gewöhnlich durch das Belichten mit ultraviolettem Licht massenweise gelöscht werden, ist bei einem EEPROM ein elektrisches Löschen im typischen Fall innerhalb von 10 Millisekunden möglich.
Ein typischer bekannter EEPROM ist von Tickle, US-PS 4377857, 22. März 1983, beschrieben. Eine typische bekannte EEPROM-Zelle ist in Fig. 1a und 1b der zugehörigen Zeichnungen dargestellt, wobei Fig. 1a eine Querschnittsansicht einer bekannten EEPROM-Speicherzelle und Fig. 1b ein schematisches Schaltbild zeigen, das die EEPROM-Zelle von Fig. 1a in einer EEPROM-Speicherschaltung mit einem Wortleitungskopplungstransistor zeigt. Die bekannte Speicherzelle enthält einen Transistor 100 mit einer Source 101 und einem Drain 102, die in einem Siliziumsubstrat 99 ausgebildet sind, wobei Source 101 und Drain 102 von einem Leitfähigkeitstyp sind, der dem des Substrates 99 entgegengesetzt ist, und dazwischen ein Kanalbereich 103 ausgebildet ist. Eine Gate-Isolierung 104 isoliert elektrisch ein schwebendes Gate 105 aus polykristallinem Silizium gegenüber dem Kanal 103 und dem Drain 102. Ein sehr dünner Tunneloxidbereich 106 isoliert elektrisch einen kleinen Teil des schwebenden Gates 105 gegenüber dem Drain 102. Dieser bekannte Aufbau enthält weiterhin ein Steuergate 108 und eine Isolierschicht 107, die zwischen dem schwebenden Gate 105 und dem Steuergate 108 ausgebildet ist.
In Fig. 1a sind gleichfalls die verschiedenen Kapazitäten dargestellt, die sich inherent in der Zelle bilden: Kapazität Cch ist die Kapazität, die zwischen dem schwebenden Gate 105 und dem Kanalbereich 103 gebildet wird, Kapazität Cpp ist die Kapazität, die zwischen dem Steuergate 108 und dem schwebenden Gate 105 gebildet wird, und Kapazität Ct ist die Kapazität, die zwischen dem schwebenden Gate 105 und dem Drain 102 gebildet wird.
In Fig. 1b ist ein schematisches Schaltbild eines bekannten EEPROM dargestellt, der den Transistor 100, der in Fig. 1a dargestellt ist, und einen Wortkopplungstransistor 200 verwendet. Das Steuergate (CG) 108, die Wortleitung (WL) 205, die Bitleitung (BL) 210, die Anschlüsse zum Substrat 99 und die Source 101 und der Drain 102 des Transistors 100 sind in dieser Fig. dargestellt. Die Wortleitung 205 ist mit dem Steuergate des Transistors 200 verbunden. Im folgenden wird die Arbeitsweise eines derartigen bekannten EEPROM beschrieben.
Die Tabelle 1 zeigt die verschiedenen Spannungen, die an der Schaltung von Fig. 1b liegen. Tabelle 1 Source Substrat Lesen Schreiben Löschen Vsense Masse schwebend Masse
Um den logischen Wert 0 im EEPROM zu speichern, werden Elektronen in das schwebende Gate 105 injiziert, um am schwebenden Gate 105 für eine negative Spannung zu sorgen, so daß die Schwellenspannung des Steuergates ansteigt, die zum Durchschalten des Transistors 100 erforderlich ist. Diese Injektion von Elektronen am schwebenden Gate 105 erfolgt beispielsweise durch Fowler-Nordheim-Tunneln. Ein Verfahren zum Erzielen dieses Elektronentunnelns besteht darin, eine hohe Spannung Vpp (im typischen Fall 15-20 Volt) an das Steuergate 108 zu legen, den Drain 102 an Masse zu legen, indem die hohe Spannung Vpp an die Wortleitung 205 gelegt wird und die Bitleitung 210 an Masse gelegt wird, und die Source 101 und das Substrat 99 an Masse zu legen. Das führt dazu, daß Elektronen vom Drainbereich 102 durch das Tunneloxid 106 des schwebenden Gates 105 tunneln, das kapazitiv mit dem Steuergate 108 gekoppelt ist. Nach dieser Programmierung der Zelle auf den logischen Wert 0 sind ausreichende Elektronen im schwebenden Gate 105 gespeichert, um die Steuergate-Schwellenspannung Vt des Transistors 100 (im typischen Fall mehr als 5 Volt) derart zu erhöhen, daß der Transistor 100 auf die Lesespannung Vr am Steuergate 108 nicht durchschalten wird.
Das Lesen des Zustandes des Transistors 100 erfolgt dadurch, daß die Betriebsspannung Vcc (im typischen Fall 5 Volt) an die Wortleitung 205 gelegt wird (Durchschalten des Transistors 200), daß die Abfragespannung Vsense (im typischen Fall Vcc/2) an die Bitleitung 210 gelegt wird, daß die Lesespannung Vr an das Steuergate 108 gelegt wird und daß die Source 101 des Transistors 100 an Masse gelegt wird. Wenn ein logischer Wert 0 im EEPROM gespeichert ist (d.h., wenn das schwebende Gate 105 negativ geladen ist), dann wird der Transistor 100 auf die Lesespannung Vr nicht durchschalten und wird kein Strom zwischen der Bitleitung 210 und der Source 101 des Transistors 100 fließen, was den logischen Wert 0 angibt.
Um den EEPROM zu löschen oder, mit anderen Worten, den Zustand des EEPROM von logischen Wert 0 auf einen logischen Wert 1 zu ändern, wird das schwebende Gate 105 entladen. Das erfolgt beispielsweise dadurch, daß das Steuergate 108 an Masse gelegt wird, daß eine hohe positive Spannung Vpp (im typischen Fall 20 Volt) an den Drain 102 gelegt wird, indem eine hohe Spannung an die Wortleitung 205 und an die Bitleitung 210 gelegt wird, daß die Source 101 losgelöst wird (d.h. die Source 101 schwebt), und daß das Substrat 99 an Masse gelegt wird. Das führt dazu, daß Elektronen vom schwebenden Gate 105 durch das Tunneloxid 106 zum Drain 102 fließen, wodurch das schwebende Gate 105 entladen wird. Durch die Entladung des schwebenden Gates 105 wird die Steuergate- Schwellenspannung Vt herabgesetzt und ein logischer Wert 0 in der Speicherzelle gespeichert. Das Anlegen einer Lesespannung Vr an das Steuergate 108 wird den Steuertransistor 100 durchschalten, so daß ein Strom zwischen der Bitleitung 210 und der Source 101 des Transistors 100 fließt, was den logischen Wert 1 angibt.
Unter Verwendung des Aufbaus von Fig. 1a und der Schaltung von Fig. 1b kann eine Programmierung auch dadurch erfolgen, daß eine positive Ladung am schwebenden Gate 105 gespeichert wird. Das erfolgt dadurch, daß freie Elektronen vom schwebenden Gate 105 durch das Tunneloxid 106 in den Drain 102 gezogen werden. Das Löschen erfolgt dadurch, daß Elektronen durch das Tunneloxid 106 vom Drain 102 zurück in das schwebende Gate 105 gezogen werden. Unter Verwendung dieses Verfahrens ist zum Lesen der Zelle keine Spannung am Steuergate 108 erforderlich, da der Transistor 100 bereits durchgeschaltet ist, wenn das schwebende Gate 105 positiv aufgeladen ist (was den logischen Wert 1 anzeigt), und gesperrt ist, wenn das schwebende Gate 105 keine Ladung hat (was den logischen Wert 0 anzeigt). Die verschiedenen Spannungspegel sind in der folgenden Tabelle 2 aufgeführt. Tabelle 2 Source Substrat Lesen Schreiben Löschen Vsense Masse schwebend Masse
Die Geschwindigkeit der Aufladung des schwebenden Gates 105 (d.h. der Programmierung der Zelle) und der Entladung des schwebenden Gates (d.h. des Löschens der Zelle) ist durch die Stärke des elektrischen Feldes über dem Tunneloxid 106 bestimmt. Diese hängt wiederum von der Stärke der Spannung Vpp, die zwischen dem Steuergate 108 und dem Drain 102 liegt, sowie vom Kopplungsverhältnis der Zelle ab. Das Kopplungsverhältnis definiert, welcher Teil der anliegenden Spannung Vpp über dem Tunneloxid 106 zwischen dem schwebenden Gate 105 und dem Drain 102 auftritt. Für den in Fig. 1 dargestellten EEPROM kann die Spannung Vf zwischen dem schwebenden Gate 105 und dem Drain 102 während der Programmierung als Bruchteil der Programmierungsspannung Vpp wie folgt ausgedrückt werden:
Vf = Vpp (Cpp)/(Cpp + Ct + Cch)
oder
Vf = Vpp x PCR,
wobei PCR das Programmierungskopplungsverhältnis ist. Beim Löschen liegen das Steuergate 108 und das Substrat an Masse und kann die Spannung Vf zwischen dem schwebenden Gate 105 und dem Drain 102 während des Löschens wie folgt ausgedrückt werden:
Vf = Vpp (Cpp + Cch)/(Cpp + Cch + Ct)
oder
Vf = Vpp X ECR,
wobei ECR das Löschkopplungsverhältnis ist.
Da es erwünscht ist, eine EEPROM-Zelle zu schaffen, die hohe Programmierungs- und Löschgeschwindigkeiten hat, ist es auch erwunscht, die Zelle so aufzubauen, daß die Programmierungs- und Löschkopplungsverhältnisse dem Wert 1 so nahe wie möglich kommen. Dazu sollte der Wert der Kapazität C so klein wie möglich sein, sollte die Kapazität Cpp so groß wie moglich sein und sollte die Kapazität Cch während des Programmierens klein und während des Löschens groß sein. Die Kapazität wird nach der folgenden Gleichung berechnet:
C = AK&epsi;&sub0;/t, wobei
C die Kapazität,
&epsi;&sub0; die elektrische Feldkonstante (8,85 x 10&supmin;² coul²/newton²-m²)
K die Dielektrizitätskonstante (3,9 für SiO&sub2;)
A die Plattenfläche und
t die dielektrische Stärke sind.
Begrenzungsfaktoren bezüglich der Verringerung von Ct bestehen darin, daß die gegenwärtige Technik nur Plattenflächen herunter bis zu einem Minimum von 1 um² erzeugen kann, und daß die Stärke des Tunneloxids 106 ausreichend klein sein muß, damit ein wirksames Tunneln zwischen dem schwebenden Gate 105 und dem Drain 102 möglich ist. Die Kapazität Cpp kann ohne Begrenzung dadurch erhöht werden, daß die dielektrische Stärke verringert oder die Plattenfläche erhöht wird, was die Leistungsfähigkeit der Zelle fördert, wobei jedoch eine konsistente geringe dielektrische Stärke über einen großen Flächenbereich schwierig zu erzielen ist und die Beibehaltung einer kleinen Zellengröße kritisch ist. Beim Stand der Technik ist Cch zwischen den Programmierungs- und Löscharbeitsvorgängen nicht änderbar. Es muß daher ein Kompromiß zwischen der geringeren Zellengröße und den höheren Programmierungs- und Löschleistungen getroffen werden. Eine Erhöhung der Programmierungs- und Löschspannung Vpp wird weiterhin die Geschwindigkeit der Programmierung und des Löschens der EEPROM-Zelle erhöhen. Es ist jedoch gleichfalls außerordentlich wünschenswert, die Programmierungs- und Löschspannung Vpp so klein wie möglich zu halten, um Schaltungsfehler durch unerwünschte Spannungsdurchbrüche zu vermeiden und gleichfalls zu verhindern, daß die Erzeugung von Vpp unangemessen aufwendig wird.
Die Herstellung der bekannten EEPROMs ist darüberhinaus mit einem relativ komplizierten und zeitraubenden Prozeß der Bildung von zwei separaten Gates, nämlich des schwebenden Gates und des Steuergates, verbunden. Jede technische Lehre, das Steuergate wegzulassen, würde die Zellengröße herabsetzen, da sich der Kontaktelektrodenbereich erübrigt, und würde die Kompliziertheit und die Kosten der Herstellung beseitigen. Einige bekannte EEPROMs, wie sie beispielsweise von R. Cuppens et al. im Aufsatz "An EEPROM for Microprocessors and Custom Logic", IEEE Journal of Solid-State Circuits, Bd. SC-20, Nr. 2, April 1985, und von J. Miyamoto et al. im Aufsatz "An Experimental 5-V-Only 256-Kbit CMOS EEPROM with a High Performance Single-Polysilicon Cell", IEEE Journal of Solid-State Circuits, Bd. SC-21, Nr. 5, Oktober 1986, beschrieben sind, verwenden eine einzige Schicht aus polykristallinem Silizium (Poly-Si), die als schwebendes Gate wirkt, verwenden einen N+ diffundierten Bereich, der als Steuergate wirkt, der kapazitiv mit der Poly-Si-Schicht gekoppelt ist. Das macht jedoch eine zusätzliche Substratfläche erforderlich, um den N+ diffundierten Steuergatebereich zu bilden.
Die bekannten Vorrichtungen benötigen schließlich den Wortleitungstransistor, wie er in Fig. 1b als Transistor 200 dargestellt ist, um schnell zu arbeiten, so daß das Lesen schnell erfolgen kann. Da diese Wortleitungstransistoren ausreichend groß sein müssen, um die hohen Programmierungs- und Löschspannungen zu handhaben, können die Wortleitungstransistoren in ihrer Größe für höhere Lesegeschwindigkeit nicht verringert werden. Eine Möglichkeit, die Reaktionszeit der Zelle herabzusetzen, besteht darin, die Breite des Abfragetransistorkanals zu erhöhen. Diese Erhöhung der Kanalbreite erhöht jedoch die Kapazität zwischen dem schwebenden Gate und dem Substrat, wodurch somit das Kopplungsverhältnis herabgesetzt und der Zellenbereich erhöht wird.
Gemäß der vorliegenden Erfindung wird eine einzige Schicht aus polykristallinem Silizium (Poly-Si) in einem EEPROM-Aufbau verwandt, der die Notwendigkeit der Bildung eines separaten Steuergates und eines schwebenden Gates vermeidet. Der EEPROM verwendet drei separate Transistoren: einen Schreibtransistor, einen Lesetransistor und einen Abfragetransistor. Bei dem bevorzugten Ausführungsbeispiel ist der Schreibtransistor ein NMOS-Transistor, dessen Steuergate mit einer Wortleitung verbunden ist, wobei das Steuergate gegenüber einem P Kanalbereich durch eine Gateoxidschicht isoliert ist. Der N+ Sourcebereich und der Drainbereich des Schreibtransistors sind an den Enden des Kanals angeordnet. Wenn eine hohe positive Spannung an der Wortleitung liegt, schaltet der Schreibtransistor durch. Eine dünne Tunneloxidschicht trennt den Sourcebereich des Schreibtransistors von einer N dotierten Poly-Si-Schicht und koppelt kapazitiv diesen Sourcebereich mit der Poly-Si-Schicht. Eine relativ dicke Feldoxidschicht isoliert diese Poly-Si-Schicht gegenüber einem Substratbereich, der den Schreibtransistor vom Abfragetransistor trennt. Die Poly-Si-Schicht erstreckt sich über den N+ Sourcebereich des Abfragetransistors und ist kapazitiv mit dem Sourcebereich des Abfragetransistors uber eine dünne Gateoxidisolierschicht gekoppelt. Diese Poly-Si-Schicht setzt sich derart fort, daß sie über einen Kanalbereich verläuft, der den N+ Sourcebereich und den N+ Drainbereich des Abfragetransistors trennt, wobei die Poly- Si-Schicht vom Kanalbereich über eine dünne Gateoxidisolierschicht getrennt ist. Der Drain des Abfragetransistors wirkt auch als Source des Lesetransistors, der gleichfalls ein NMOS-Transistor ist. Die N+ Source und der N+ Drain des Lesetransistors sind durch einen Kanalbereich getrennt, der leitet, wenn eine hohe positive Spannung über die Wortleitung am Steuergate liegt, das über dem Kanal des Lesetransistors liegt und durch die Gateoxidschicht über dem Kanalbereich isoliert ist. Bei dem obigen Aufbau wirkt die Poly-Si- Schicht als schwebendes Gate über dem Kanal des Abfragetransistors.
Da das schwebende Poly-Si-Gate kapazitiv sowohl mit der Source des Abfragetransistors als auch mit der Source des Schreibtransistors gekoppelt ist, wird kein separates Steuergate oder eine Steuergateelektrode benötigt (die Source des Abfragetransistors wirkt als Steuergate) und benötigt der sich ergebende EEPROM weniger Arbeitsschritte und weniger Chipflächenbereich. Der Aufbau erlaubt auch ein höheres Kopplungsverhältnis während des Löschvorganges, so daß schnellere Löschzeiten möglich sind, indem eine höhere Spannung an das schwebende Poly-Si-Gate gelegt wird. Da weiterhin der Lesetransistor vom Schreibtransistor getrennt ist, kann der Lesetransistor kleiner ausgebildet werden, was höhere Lesegeschwindigkeiten erlaubt.
Die Erfindung ist dann darin zu sehen, daß ein EEPROM geschaffen wird, der einfach herzustellen ist, mit relativ geringen Kosten verbunden ist, mit einer niedrigeren Spannung als bei bekannten EEPROMs programmiert und gelöscht werden kann, extrem schnell lesen kann und weniger Chipoberflächenbereich einnimmt.
Die Erfindung wird weiter im folgenden anhand eines Beispiels unter Bezug auf die restlichen Figuren der zugehörigen Zeichnungen beschrieben, in denen:
Fig. 2 eine Querschnittsansicht eines EEPROM mit einer einzigen Poly-Si-Schicht gemäß eines bevorzugten Ausführungsbeispiels der Erfindung zeigt,
Fig. 3 in einem schematischen Schaltbild den EEPROM von Fig. 2 als drei getrennte Transistoren zeigt,
Fig. 4 eine Querschnittsansicht eines EEPROM gemäß eines alternativen Ausführungsbeispiels der Erfindung mit zwei Poly-Si-Schichten zeigt,
Fig. 5 eine Querschnittsansicht eines EEPROM gemäß eines alternativen Ausführungsbeispiels der Erfindung unter Verwendung einer einzigen Poly-Si-Schicht mit einem separaten Steuerbereich zeigt,
Fig. 6 in einer grafischen Darstellung die Schwellenspannung des Abfragetransistors in Fig. 2 bei gegebenen verschiedenen Löschspannungen und Impulsbreiten zeigt und
Fig. 7 in einer grafischen Darstellung den Strom durch den Abfragetransistor von Fig. 2 bei gegebenen Programmierungsspannungen und Impulsbreiten zeigt.
Fig. 2 zeigt eine EEPROM-Speicherzelle 10 gemäß eines bevorzugten Ausführungsbeispiels der Erfindung. Ein P-Substrat 5 weist fünf N+ Bereiche auf, die durch Standarddiffusionsverfahren auf und unter seiner Oberfläche ausgebildet sind. Diese N+ Bereiche entsprechen den Source- und Drainbereichen von drei Transistoren, die die EEPROM-Speicherschaltung bilden. Ein Schreibtransistor 20 umfaßt Drain 22, Source 24, Kanalbereich 25, Gateoxidschicht 27 und Steuergate 28. Ein Abfragetransistor 30 umfaßt Drain 32, Source 34, Kanalbereich 35, Gateoxidschicht 37 und ein schwebendes N Gate 38 aus polykristallinem Silizium (Poly-Si). Ein Lesetransistor 40 umfaßt Drain 41, Source 32, die auch der Drain des Abfragetransistors ist, Kanalbereich 45, Gateoxidschicht 47 und Steuergate 48. Das schwebende Poly-Si-Gate 38 ist kapazitiv mit der Source 34 des Abfragetransistors 30 über die Gateoxidschicht 37 (mit einer Stärke von annähernd 300 Å) und kapazitiv mit der Source 24 des Schreibtransistors 20 über eine Tunneloxidschicht 55 (mit einer Stärke von annähernd 90 Å) gekoppelt. Das schwebende Poly-Si-Gate 38 erstreckt sich auch über den Kanalbereich 35 des Abfragetransistors 30, so daß dann, wenn eine ausreichende positive Ladung am schwebenden Poly-Si-Gate 38 vorhanden ist, der Kanal 35 umgekehrt wird und einen Strom zwischen der Source und dem Drain 32 des Abfragetransistors 30 leiten wird. Eine Feldoxidschicht 57 isoliert das schwebende Gate 38 gegenüber dem darunterliegenden Substrat 5 und trennt den Abfragetransistor 30 und den Schreibtransistor 20.
Im folgenden wird anhand der Fig. 2 und 3 die Arbeitsweise der Speicherzelle 10 beschrieben. In Fig. 3 ist die Wortleitung WL mit den Steuergates 28 und 48 des Schreibtransistors 20 und des Lesetransistors 40 jeweils verbunden. Die Tunneloxidschicht 55 ist durch den Kondensator Ct wiedergegeben, während die Gateoxidschicht 37 zwischen der Source 34 des Abfragetransistors 30 und dem schwebenden Poly-Si-Gate 38 durch den Kondensator Cg wiedergegeben ist. Drain- und Sourcekontakte sind jeweils mit D und S bezeichnet.
Die drei Arbeitsweisen der Speicherschaltung sind der Schreibbetrieb, der Löschbetrieb und der Lesebetrieb. Die verschiedenen Spannungen, die an der Schaltung von Fig. 3 liegen, sind in der folgenden Tabelle 3 dargestellt. Tabelle 3 Schreiben Lesen Source Substrat Lesen Schreiben Löschen Masse Vsense
Wenn das schwebende N Poly-Si-Gate 38 beschrieben oder programmiert wird, dann wird dem schwebenden Gate 38 eine positive Ladung gegeben, indem freie Elektroden vom schwebenden Gate 38 abgeführt werden. Dazu wird zunächst eine hohe Programmierspannung Vpp an die Wortleitung WL gelegt, wodurch die Schreib- und Lesetransistoren 20 und 40 durchgeschaltet werden. Durch das Durchschalten des Transistors 20 liegt ein Schreibsignal, das am Drain 22 des Schreibtransistors 20 auftritt, an der Source 24 des Schreibtransistors 20. Wenn in ähnlicher Weise der Transistor 40 durchschaltet, liegt ein Lesesignal, das am Drain 41 des Lesetransistors 40 auftritt, an der Source 32 des Lesetransistors 40. Um danach den Abfragetransistor 30 zu programmieren, wird eine hohe Programmierspannung Vpp an den Drain 22 des Schreibtransistors 20 gelegt und werden die Source 34 des Abfragetransistors 30 sowie der Drain 41 des Lesetransistors 40 und das Substrat 5 an Masse gelegt. Da die Source 24 des Schreibtransistors 20 auf einer hohen Spannung liegt und die Source 34 des Abfragetransistors 30 an Masse liegt, ist die Spannung kapazitiv mit dem schwebenden Poly-Si-Gate 38 aufgrund des elektrischen Feldes gekoppelt, das zwischen der Source 24 und der Source 34 über die Gateoxidschicht 38 und die Tunneloxidschicht 55 erzeugt wird.
Da die Kapazität zwischen der Source 24 und dem schwebenden Gate 38 über die Tunneloxidschicht 55 sehr klein ist (in der Größenordnung von 0,004 pF), und die Kapazität zwischen der Source 34 und dem schwebenden Gate 38 über die Gateoxidschicht 37 etwa zehnmal größer ist, tritt ein großer prozentualer Anteil (in der Größenordnung von 90%) des Spannungsunterschiedes zwischen der Source 24 und der Source 34 (d.h. Vpp) zwischen der Source 24 und dem schwebenden Gate 38 über der Tunneloxidschicht 55 auf. Diese Spannung reicht aus, um ein Elektronentunneln vom schwebenden Gate 38 zur Source 24 des Schreibtransistors 20 durch die Tunneloxidschicht 55 zu bewirken, was zu einer positiven Restladung am schwebenden Gate 38 führt. Die positive Ladung reicht aus, um den Abfragetransistor 30 durchzuschalten, da sich das schwebende Gate 38 über den Kanalbereich 35 des Abfragetransistors 30 erstreckt. Das gibt einen logischen Wert 1 an, da ein Strom durch den Abfragetransistor 30 während eines Lesevorganges fließen kann.
Um das schwebende Gate 38 zu löschen, wird die hohe Programmierspannung Vpp an die Wortleitung WL sowie an die Source 34 des Abfragetransistors 30 und den Drain 41 des Lesetransistors 40 gelegt, während der Drain 22 des Schreibtransistors 20 und das Substrat 5 an Masse liegen. Bei einer derartigen Vorspannungsanordnung ist die hohe Spannung an der Source 34 des Abfragetransistors 30 kapazitiv mit dem schwebenden Gate 38 gekoppelt und tritt nahezu die gesamte hohe Programmierspannung Vpp über der Tunneloxidschicht 55 zwischen dem schwebenden Gate 38 und dem am Masse liegenden Drain 24 auf. Das führt dazu, daß Elektronen vom Drain 24 durch die Tunneloxidschicht 55 tunneln, woraus sich eine negative Restladung am schwebenden Gate 38 ergibt. Der Kanal 35 des Abfragetransistors 30 wird somit nicht umgekehrt, und der Abfragetransistor 30 sperrt.
Wenn der Zustand des Abfragetransistors 30 gelesen werden soll, wird eine Betriebsspannung Vcc, die kleiner als die Programmierspannung Vpp ist, an die Wortleitung WL gelegt und wird die Spannung Vsense (üblicherweise Vcc/2) des Lesetransistors 40 gelegt. Der Drain 22 des Schreibtransistors 20 sowie die Source 34 des Abfragetransistors 30 und das Substrat 5 liegen an Masse. Ein Strom fließt zwischen dem Drain 41 und der Source 34, wenn der Abfragetransistor 30 durchschaltet, was einen logischen Wert 1 angibt. Wenn der Abfragetransistor 30 sperrt, fließt kein Strom, was den logischen Wert 0 angibt.
Da der Abfragetransistor 30 und der Lesetransistor 40 der hohen Spannung Vpp zwischen ihren Source- und Drainbereichen nicht unterworfen sind, können ihre Kanallängen kurz ausgebildet sein, so daß die Lesegeschwindigkeit höher ist.
Während des Löschvorganges liegen die Source 34 und der Drain 32 des Abfragetransistors 30 auf einer hohen Spannung, während das Substrat 5 an Masse liegt. Das treibt den Kanal 34 in eine tiefe Verarmung, so daß die unerwünschte parasitäre Kapazität zwischen dem schwebenden Gate 38 und dem Kanal 35 verringert wird und somit während des Löschvorganges ein höheres Kopplungsverhältnis erzeugt wird, das kürzere Löschzeiten erlaubt. Während des Schreibvorganges liegen Sourcebereich 34 und Kanalbereich 35 an Masse, so daß keine unerwünschten parasitären Kapazitäten vorhanden sind.
Bekannte Zellen, die ein separates Steuergate über dem schwebenden Gate verwenden, wie es in Fig. 1 dargestellt ist, und die die in der Tabelle 2 aufgeführten Spannungen anlegen, erzeugen höhere unerwünschte Kapazitäten zwischen dem schwebenden Gate und dem Substrat während des Löschvorganges. Das beruht darauf, daß während des Löschvorganges des schwebenden Gates die Source schwebt oder auf Massepotential liegt, um das Fließen eines Stromes durch den Transistor während des Löschvorganges zu verhindern, und folglich der Kanal nicht in eine tiefe Verarmung getrieben wird. Um diese höhere Kapazität zwischen dem schwebenden Gate und dem Substrat auszugleichen, muß eine höhere Kapazität zwischen dem Steuergate und dem schwebenden Gate erzeuegt werden, indem der Flächenbereich des Steuergates erhöht wird. Das erhöht in unerwünschter Weise die Größe des EEPROM selbst.
Bekannte Zellen, die in Fig. 1 dargestellt sind und die Spannungen anlegen, die in der Tabelle 1 aufgeführt sind, erzeugen eine ähnliche unerwünschte Kapazität zwischen dem schwebenden Gate und dem Substrat, wie es oben beschrieben wurde, jedoch während des Schreibvorgangs.
Da die Speicherzelle eine größere Spannung an das schwebende Gate 38 legt, kann der Tunneloxidbereich unter der Tunneloxidschicht 55 kleiner als der bekannte Tunneloxidbereich gemacht werden, so daß die Gefahr von Fehlern bei der Bildung der dünnen Tunneloxidschicht kleiner ist. Bei dem bevorzugten Ausführungsbeispiel liegt der Tunneloxidbereich bei annähernd 1 um². Bekannte Tunneloxidbereiche liegen im typischen Fall bei 10-15 um². Die Erfindung erlaubt somit die Bildung eines EEPROM, der weniger Chipbereich (annähernd 200 um²) als bekannte Bauelemente einnimmt, kürzere Lesezeiten hat, mit einer geringeren Gefahr von Fehlern hergestellt werden kann und mit einer geringeren Anzahl von Arbeitsschritten als bekannte Bauelemente hergestellt werden kann, die ein separates Steuergate benötigen.
Bei einem alternativen Ausführungsbeispiel, das in Fig. 4 dargestellt ist, verwendet der EEPROM von Fig. 2 ein separates Poly-Si-Steuergate 36, um kapazitiv eine Spannung an das schwebende Gate 38 zu legen. Die Isolier- oder Kopplungsschicht 50 isoliert das Steuergate 36 und das schwebende Gate 38 gegeneinander, ihre Stärke kann so gewählt werden, daß die gewünschte Kapazität zwischen dem Steuergate 36 und dem schwebenden Gate 38 erhalten wird. Bei dieser Ausbildung liegen am Steuergate 36 die gleichen Spannungen wie an der Source in Tabelle 3. Die addierte kapazitive Kopplung von Steuergate 36 erhöht das Kopplungsverhältnis während des Schreib- und Löschvorgangs. Während des Löschvorgangs befindet sich der Kanal 35 in tiefer Verarmung, wodurch das Kopplungsverhältnis weiter erhöht wird. Bei diesem alternativen Ausführungsbeispiel hat die Kopplungsschicht 50 eine Stärke von 300 Å, wobei die übrigen Abmessungen mit dem bevorzugten Ausführungsbeispiel identisch sind, das anhand von Fig. 2 beschrieben wurde.
Bei einem weiteren Ausführungsbeispiel, das mit dem von Fig. 4 nahezu identisch ist, und bei dem zwei separate Poly- Si-Schichten verwandt werden, ist die Source 34 nicht kapazitiv mit dem schwebenden Gate 38 gekoppelt und ist die daran liegende Spannung außer während der Lesevorgänge irrelevant. Die gleichen Lese-, Schreib- und Löschspannungen, wie sie in Tabelle 3 dargestellt sind, liegen jedoch am Rest des Aufbaus. Am Steuergate liegen die gleichen Spannungen wie an der Source in Tabelle 3. Um die kapazitive Kopplung zwischen der Source 34 und dem schwebenden Gate 38 vernachlässigbar zu machen, verläuft eine dicke Isolierschicht, wie beispielsweise eine Feldoxidschicht 57, die in Fig. 4 dargestellt ist, über der Source 34, wobei sie die Source 34 vom schwebenden Gate 38 trennt. Bei diesem Ausführungsbeispiel befindet sich wie bei den Ausführungsbeispielen, die in Fig. 2 und 4 dargestellt sind, der Kanalbereich 35 während des Löschvorgangs in tiefer Verarmung, was zu einem höheren Kopplungsverhältnis und zu einem wirksameren Löschen der Ladung am schwebenden Gate 38 führt.
Bei einem weiteren Ausführungsbeispiel, das in Fig. 5 dargestellt ist, ist ein separater N+ Diffusionsbereich 39 vorgesehen, der als Steuergate ähnlich wie das Steuergate 36 in Fig. 4 wirkt, um kapazitiv eine Spannung an das schwebende Gate 38 zu legen. Die Isolier- oder Kopplungsschicht 37 isoliert das Steuergate 39 vom schwebenden Gate 38. Bei diesem Aufbau liegen am Steuergate 39 die gleichen Spannungen wie an der Source in Tabelle 3. Wie bei allen Ausführungsbeispielen befindet sich während des Löschvorgangs der Kanal 35 in tiefer Verarmung, so daß zwischen dem Kanal 35 und dem schwebenden Gate 38 eine vernachlässigbare parasitäre Kapazität besteht.
Versuche an einem EEPROM gemäß des bevorzugten Ausführungsbeispiels von Fig. 2 haben gezeigt, daß das Programmieren und Löschen des EEPROM in zufriedenstellender Weise unter Verwendung von Programmier- und Löschspannungen (Vpp) von 14 V mit einer Impulsbreite von etwa 300 us erfolgen können. Diese Ergebnisse sind in den Fig. 6 und 7 dargestellt. Fig. 6 zeigt die resultierende Schwellenspannung des Abfragetransistors 30, wenn verschiedene Spannungen Vpp an dem EEPROM bei verschiedenen Impulsbreiten liegen. Wenn die Schwellenspannung eine positive Spannung ist, sperrt der Abfragetransistor 30, was den logischen Wert 0 während des Lesevorgangs angibt. Wie es aus Fig. 6 ersichtlich ist, wird Vpp mit 14 V für 300 us bei vorgespanntem EEPROM im Löschbetrieb die Schwellenspannung des Abfragetransistors 30 auf annähernd 2 V erhöhen. Fig. 7 zeigt den Strom durch den Abfragetransistor 30 bei einer Lesespannung (Vsense) von 2 V und einer Wortleitungsspannung (Vcc) von 5 V. Es ist ersichtlich, daß Vpp von 14 V für 300 us bei vorgespanntem EEPROM während des Programmierens oder Schreibens einen Strom von annahernd 250 uA durch den Abfragetransistor 30 fließen läßt, was anzeigt, daß der Abfragetransistor 30 durchgeschaltet ist, und somit den logischen Wert 1 angibt.
Die bevorzugten und alternativen Ausführungsbeispiele, die oben beschrieben wurden, werden unter Verwendung bekannter Techniken hergestellt, ihr Herstellungsverfahren ist für den Fachmann ersichtlich.
Die Erfindung ist keineswegs auf die bevorzugten und alternativen Ausführungsbeispiele beschränkt, die beschrieben wurden. Obwohl die Erfindung teilweise anhand dieser bevorzugten und alternativen Ausführungsbeispiele dargestellt und beschrieben wurden, versteht es sich, daß ein Fachmann verschiedene Änderungen in Form und Einzelheiten vornehmen wird, ohne den Bereich der Erfindung zu verlassen, der durch die zugehörigen Ansprüche gegeben ist.

Claims

1. EEPROM mit einem Halbleitersubstrat (5) eines ersten Leitfähigkeittyps, das eine obere Außenfläche aufweist, einem ersten (34), einem zweiten (32) und einem dritten Bereich (24) eines Leitfähigkeittyps, der dem des Substrates entgegengesetzt ist, die an und unter der oberen Außenfläche des Substrates ausgebildet sind, einem Kanalbereich (35) zwischen dem ersten und dem zweiten Bereich und einer Gateoxidschicht (37), die über dem Kanalbereich (25) ausgebildet ist, gekennzeichnet durch

eine Tunneloxidschicht (55), die über dem dritten Bereich (24) ausgebildet ist, und

ein schwebendes Gate (38), das über dem Kanalbereich (35) ausgebildet ist, wobei das schwebende Gate (38) über die Gateoxidschicht (37) kapazitiv mit dem ersten Bereich (34) und über die Tunneloxidschicht (55) kapazitiv mit dem dritten Bereich (24) gekoppelt ist und die Tunneloxidschicht (55) eine derartige Stärke hat, daß beim Anliegen eines ausreichenden Spannungspotentials zwischen dem schwebenden Gate (38) und dem dritten Bereich (24) ein Elektronentunneln möglich ist.

2. EEPROM mit

einem Halbleitersubstrat (5) eines ersten Leitfähigkeitstyps, das eine obere Außenfläche aufweist,

einem ersten Sourcebereich (24) eines Schreibtransistors (20) eines Leitfähigkeitstyps, der dem des Substrates entgegengesetzt ist, der an und unter der oberen Außenfläche des Substrates ausgebildet ist,

einem ersten Drainbereich (22) des Schreibtransistors (20) eines Leitfähigkeitstyps, der dem des Substrates entgegengesetzt ist, der an und unter der oberen Außenfläche des Substrates ausgebildet ist,

einem ersten Kanalbereich (25) des Schreibtransistors (20) zwischen dem ersten Sourcebereich (24) und dem ersten Drainbereich (22),

einem ersten Steuergate (28), das über dem ersten Kanalbereich (25) ausgebildet ist und demgegenüber isoliert ist,

einem zweiten Sourcebereich (34) eines Abfragetransistors (30) eines Leitfähigkeitstyps, der dem des Substrates entgegengesetzt ist, der an und unter der oberen Außenfläche des Substrates ausgebildet ist,

einem zweiten Drainbereich (32) des Abfragetransistors (30) eines Leitfähigkeitstyps, der dem des Substrates entgegengesetzt ist, der an und unter der oberen Außenfläche des Substrates ausgebildet ist,

einem zweiten Kanalbereich (35) des Abfragetransistors (30) zwischen dem zweiten Sourcebereich (34) und dem zweiten Drainbereich (32),

einer Gateoxidschicht (37), die über dem zweiten Kanalbereich (35) und dem zweiten Sourcebereich (34) des Abfragetransistors (30) ausgebildet ist,

einem dritten Sourcebereich (32) eines Lesetransistors (40) eines Leitfähigkeitstyps, der dem des Substrates entgegengesetzt ist, der an und unter der oberen Außenfläche des Substrates ausgebildet ist, wobei der dritte Sourcebereich (32) auch als zweiter Drainbereich (32) des Abfragetransistors (30) arbeitet,

einem dritten Drainbereich (41) des Lesetransistors (40) eines Leitfähigkeitstyps, der dem des Substrates entgegengesetzt ist, der an und unter der oberen Außenfläche des Substrates ausgebildet ist,

einem dritten Kanalbereich (45) des Lesetransistors (40) zwischen dem dritten Sourcebereich (32) und dem dritten Drainbereich (41) des Lesetransistors (40), und

einem dritten Steuergate (48), das über dem dritten Kanalbereich (45) ausgebildet und demgegenüber isoliert ist, gekennzeichnet durch

eine Tunneloxidschicht (55), die über dem ersten Sourcebereich (24) des Schreibtransistors (20) ausgebildet ist, und

ein schwebendes Gate (38), das über dem zweiten Kanalbereich (35), dem zweiten Sourcebereich (34) des Abfragetransistors (30) und dem ersten Sourcebereich (24) des Schreibtransistors (20) ausgebildet und demgegenüber isoliert ist, wobei das schwebende Gate (38) über die Gateoxidschicht (37) mit dem zweiten Sourcebereich (34) kapazitiv gekoppelt ist und über die Tunneloxidschicht (55), die eine derartige Stärke hat, daß beim Anliegen eines ausreichenden Spannungspotentials zwischen dem schwebenden Gate (38) und dem ersten Sourcebereich (24) des Schreibtransistors (20) ein Elektronentunneln möglich ist, kapazitiv mit dem ersten Sourcebereich (24) gekoppelt ist.

3. EEPROM mit

einem Halbleitersubstrat (5) eines ersten Leitfähigkeitstyps, das eine obere Außenfläche hat,

einem ersten Kanalbereich (25) zwischen dem ersten Sourcebereich (24) und dem ersten Drainbereich (22),

einem ersten Steuergate (28), das über dem ersten Kanalbereich (25) liegt und demgegenüber isoliert ist,

einer Gateoxidschicht (37), die über dem zweiten Kanalbereich (35) ausgebildet ist,

einem dritten Kanalbereich (45) des Lesetransistors (40) zwischen dem dritten Sourcebereich (32) und dem dritten Drainbereich (41) des Lesetransistors (40) und

eine Tunneloxidschicht (55), die über dem ersten Sourcebereich (24) des Schreibtransistors (20) ausgebildet ist,

ein schwebendes Gate (38), das über dem zweiten Kanalbereich (35) und dem ersten Sourcebereich (24) des Schreibtransistors (20) ausgebildet und demgegenüber isoliert ist, wobei das schwebende Gate über die Tunneloxidschicht (55), die eine derartige Stärke hat, daß beim Anliegen eines ausreichenden Spannungspotentials zwischen dem schwebenden Gate (38) und dem ersten Sourcebereich (24) des Schreibtransistors (20) ein Elektronentunneln möglich ist, kapazitiv mit dem ersten Sourcebereich (24) des Schreibtransistors (20) gekoppelt ist,

eine isolierende Kopplungsschicht (50), die über dem schwebenden Gate (38) ausgebildet ist, und

ein zweites Steuergate (36), das über der Kopplungsschicht (50) ausgebildet ist, wobei das zweite Steuergate (36) über die Kopplungsschicht (50) kapazitiv mit dem schwebenden Gate (38) gekoppelt ist.

4. EEPROM nach Anspruch 3, bei dem das schwebende Gate (38) auch über dem zweiten Sourcebereich (34) des Abfragetransistors (30) ausgebildet und demgegenüber isoliert ist und über die zweite Gateoxidschicht (37) mit dem zweiten Sourcebereich (34) kapazitiv gekoppelt ist.

5. EEPROM mit

einem ersten Drainbereich (22) des Schreibtransistors (20) eines Leitfähigkeitstyps, der dem des Substrates entgegengesetzt ist, der an und unter der oberen Außenfläche des oberen Substrates ausgebildet ist,

einem ersten Steuergate (28), das über dem ersten Kanalbereich (25) ausgebildet und demgegenüber isoliert ist,

einem ersten Steuergatebereich (39) eines Leitfähigkeitstyps, der dem des Substrates entgegengesetzt ist, der an und unter der oberen Außenfläche des Substrates ausgebildet ist,

einem zweiten Drainbereich (32) des Abfagetransistors (30) eines Leitfähigkeitstyps, der dem der Substrates entgegengesetzt ist, der an und unter der oberen Außenfläche des Substrates ausgebildet ist,

einem zweiten Kanalbereich (35) des Abfagetransistors (30) zwischen dem zweiten Sourcebereich (34) und dem zweiten Drainbereich (32),

einer Gateoxidschicht (37), die über dem zweiten Kanalbereich (35) und dem ersten Steuergatebereich (39) ausgebildet ist,

ein schwebendes Gate (38), das über dem zweiten Kanalbereich (35), dem ersten Steuergatebereich (39) und dem ersten Sourcebereich (24) des Schreibtransistors ausgebildet und demgegenüber isoliert ist, wobei das schwebende Gate (38) über die Gateoxidschicht (37) kapazitiv mit dem ersten Steuergatebereich (39) gekoppelt ist und über die Tunneloxidschicht (55), die eine derartige Stärke hat, daß beim Anliegen eines ausreichenden Spannungspotentials zwischen dem schwebenden Gate (38) und dem ersten Sourcebereich (24) des Schreibtransistors (20) ein Elektronentunneln möglich ist, kapazitiv mit dem ersten Sourcebereich (24) des Schreibtransistors (20) gekoppelt ist.

6. EEPROM nach Anspruch 5, dadurch gekennzeichnet, daß die Gateoxidschicht (37) auch über dem zweiten Sourcebereich (34) des Abfragetransistors (30) ausgebildet ist und der zweite Sourcebereich (34) kapazitiv auch mit dem schwebenden Gate (38) gekoppelt ist.

7. EEPROM nach einem der vorhergehenden Ansprüche bei dem der erste Leitfähigkeitstyp der P Leitfähigkeitstyp ist, so daß beim Ziehen von Elektronen in das schwebende Gate (38) der zweite Kanalbereich (35) in Sperrichtung bezüglich des zweiten Sourcebereiches (34) und des zweiten Drainbereiches (32) vorgespannt wird, so daß ein tiefer Sperrbereich im zweiten Kanalbereich (35) erzeugt wird.