JP2002093907A - 集積回路および集積回路の設計方法 - Google Patents
集積回路および集積回路の設計方法Info
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- JP2002093907A JP2002093907A JP2000275515A JP2000275515A JP2002093907A JP 2002093907 A JP2002093907 A JP 2002093907A JP 2000275515 A JP2000275515 A JP 2000275515A JP 2000275515 A JP2000275515 A JP 2000275515A JP 2002093907 A JP2002093907 A JP 2002093907A
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Abstract
(57)【要約】
【課題】 コア領域内の配置配線効率を向上させ、ま
た、設計処理の効率を向上させてコストを低減する集積
回路を得ること。 【解決手段】 集積回路の実動作機能を実現する機能回
路と、機能回路内の不良回路と切り替えて使用する冗長
回路と、を備えた集積回路において、冗長回路と不良回
路とを切り替えるフューズボックスを内蔵し、機能回路
と外部との間の信号伝達を行うＩ／Ｏ領域２−１〜２−
Ｄを備えている。
た、設計処理の効率を向上させてコストを低減する集積
回路を得ること。 【解決手段】 集積回路の実動作機能を実現する機能回
路と、機能回路内の不良回路と切り替えて使用する冗長
回路と、を備えた集積回路において、冗長回路と不良回
路とを切り替えるフューズボックスを内蔵し、機能回路
と外部との間の信号伝達を行うＩ／Ｏ領域２−１〜２−
Ｄを備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、不良回路と切り
替えて使用する冗長回路を備えた集積回路およびその集
積回路の設計方法に関するものである。
替えて使用する冗長回路を備えた集積回路およびその集
積回路の設計方法に関するものである。
【０００２】
【従来の技術】近年、高度情報化が進み、高速・多機能
の半導体集積回路が求められている。また、機器のモバ
イル化によって、半導体集積回路のチップサイズの縮小
化が求められている。このため、半導体集積回路の微細
化・高密度化が進んでいる。このような半導体集積回路
の微細化・高密度化にともなって半導体集積回路の製造
工程が困難化し、不良発生の確率が高まっている。この
不良発生による歩留まりの低下を抑える従来の半導体集
積回路として、不良回路を救済する予備の冗長回路を備
えたものが知られている。
の半導体集積回路が求められている。また、機器のモバ
イル化によって、半導体集積回路のチップサイズの縮小
化が求められている。このため、半導体集積回路の微細
化・高密度化が進んでいる。このような半導体集積回路
の微細化・高密度化にともなって半導体集積回路の製造
工程が困難化し、不良発生の確率が高まっている。この
不良発生による歩留まりの低下を抑える従来の半導体集
積回路として、不良回路を救済する予備の冗長回路を備
えたものが知られている。
【０００３】図１０は、従来の半導体集積回路の概略構
成を示す図である。この半導体集積回路は、半導体集積
回路の中央部に位置するコア領域１１と、半導体集積回
路の外周部に位置するＩ／Ｏ領域１２とを備える。そし
て、コア領域１１には、半導体集積回路の実動作機能を
実現する機能回路と、機能回路内の不良回路と切り替え
て使用する冗長回路と、不良回路と冗長回路との切替え
を行うフューズボックスと、不良回路を検出するテスト
を行うテスト回路とを配置する。Ｉ／Ｏ領域１２には、
入力バッファ回路および出力バッファ回路を配置する。
たとえば、機能回路を構成するセル１４−１とセル１４
−２との間の配線を行う場合、フューズボックス１３が
セル１４−１，１４−２間の最短経路上に位置するとき
は、フューズボックス１３を迂回した配線を行なう。
成を示す図である。この半導体集積回路は、半導体集積
回路の中央部に位置するコア領域１１と、半導体集積回
路の外周部に位置するＩ／Ｏ領域１２とを備える。そし
て、コア領域１１には、半導体集積回路の実動作機能を
実現する機能回路と、機能回路内の不良回路と切り替え
て使用する冗長回路と、不良回路と冗長回路との切替え
を行うフューズボックスと、不良回路を検出するテスト
を行うテスト回路とを配置する。Ｉ／Ｏ領域１２には、
入力バッファ回路および出力バッファ回路を配置する。
たとえば、機能回路を構成するセル１４−１とセル１４
−２との間の配線を行う場合、フューズボックス１３が
セル１４−１，１４−２間の最短経路上に位置するとき
は、フューズボックス１３を迂回した配線を行なう。
【０００４】図１１は、従来の半導体集積回路の設計方
法の手順を示すフローチャートであり、図１２および図
１３は、従来の半導体集積回路の設計方法を説明する説
明図である。従来の半導体集積回路の設計方法では、ま
ず、半導体集積回路の製造依頼元であるユーザが機能回
路１７を設計する（Ｓ１１）。つぎに、メーカは、機能
回路１７を入力バッファ回路１５ａと出力バッファ回路
１６ａとの間に配置した場合（図１２参照）のタイミン
グ検証を行い（Ｓ１２）、タイミングが適切であるか否
かを判定する（Ｓ１３）。
法の手順を示すフローチャートであり、図１２および図
１３は、従来の半導体集積回路の設計方法を説明する説
明図である。従来の半導体集積回路の設計方法では、ま
ず、半導体集積回路の製造依頼元であるユーザが機能回
路１７を設計する（Ｓ１１）。つぎに、メーカは、機能
回路１７を入力バッファ回路１５ａと出力バッファ回路
１６ａとの間に配置した場合（図１２参照）のタイミン
グ検証を行い（Ｓ１２）、タイミングが適切であるか否
かを判定する（Ｓ１３）。
【０００５】タイミングが適切でないと判定した場合
は、ステップＳ１１に戻る。一方、タイミングが適切で
あると判定した場合は、半導体集積回路の製造元である
メーカが、テスト回路１８を設計し（Ｓ１４）、機能回
路１７と入力バッファ回路１５ａとの間にスタンダード
セルセレクタ１９ａを挿入し、機能回路１７と出力バッ
ファ回路１６ａとの間にスタンダードセルセレクタ２０
ａを挿入し、スタンダードセルセレクタ１９ａ，２０ａ
間に機能回路１７と並列にテスト回路１８を設ける（図
１３参照）。
は、ステップＳ１１に戻る。一方、タイミングが適切で
あると判定した場合は、半導体集積回路の製造元である
メーカが、テスト回路１８を設計し（Ｓ１４）、機能回
路１７と入力バッファ回路１５ａとの間にスタンダード
セルセレクタ１９ａを挿入し、機能回路１７と出力バッ
ファ回路１６ａとの間にスタンダードセルセレクタ２０
ａを挿入し、スタンダードセルセレクタ１９ａ，２０ａ
間に機能回路１７と並列にテスト回路１８を設ける（図
１３参照）。
【０００６】つぎに、メーカは、テスト回路１８のタイ
ミング検証を行い（Ｓ１５）、タイミングが適切である
か否かを判定する（Ｓ１６）。そして、タイミングが適
切でないと判定した場合は、ステップＳ１４に戻る。一
方、タイミングが適切であると判定した場合は、スタン
ダードセルセレクタ１９ａ，２０ａが挿入された状態で
の機能回路１７のタイミング検証を行い（Ｓ１７）、タ
イミングが適切であるか否かを判定する（Ｓ１８）。
ミング検証を行い（Ｓ１５）、タイミングが適切である
か否かを判定する（Ｓ１６）。そして、タイミングが適
切でないと判定した場合は、ステップＳ１４に戻る。一
方、タイミングが適切であると判定した場合は、スタン
ダードセルセレクタ１９ａ，２０ａが挿入された状態で
の機能回路１７のタイミング検証を行い（Ｓ１７）、タ
イミングが適切であるか否かを判定する（Ｓ１８）。
【０００７】ここで再び機能回路１７のタイミング検証
を行うのは、スタンダードセルセレクタ１９ａ，２０ａ
を挿入することによって遅延が発生し、機能回路１７が
正常に動作しない場合があるからである。ステップＳ１
８で、タイミングが適切であると判定した場合は、設計
処理を終了する。一方、ステップＳ１８で、タイミング
が適切でないと判定した場合は、ユーザが機能回路の設
計のやりなおしを行い（Ｓ１９）、ステップＳ１７に戻
る。
を行うのは、スタンダードセルセレクタ１９ａ，２０ａ
を挿入することによって遅延が発生し、機能回路１７が
正常に動作しない場合があるからである。ステップＳ１
８で、タイミングが適切であると判定した場合は、設計
処理を終了する。一方、ステップＳ１８で、タイミング
が適切でないと判定した場合は、ユーザが機能回路の設
計のやりなおしを行い（Ｓ１９）、ステップＳ１７に戻
る。
【０００８】なお、図１２，図１３では、説明の簡単の
ために入力バッファ回路および出力バッファ回路をそれ
ぞれ一つずつ示したが、実際には、入力バッファ回路お
よび出力バッファ回路は、それぞれ複数設けられ、機能
回路１７およびテスト回路１８にそれぞれ接続される。
半導体集積回路の設計が終わると、メーカは、半導体集
積回路の製造・出荷を開始する。つぎに、半導体集積回
路の出荷前にメーカが行う半導体集積回路のテスト処理
について説明する。この半導体集積回路のテスト処理で
は、まず、図示しない外部のテスト装置が、テスト回路
１８側を選択させる制御信号をスタンダードセルセレク
タ１９ａおよび２０ａに送信する。これにより、スタン
ダードセルセレクタ１９ａおよび２０ａがテスト回路１
８側を選択する。
ために入力バッファ回路および出力バッファ回路をそれ
ぞれ一つずつ示したが、実際には、入力バッファ回路お
よび出力バッファ回路は、それぞれ複数設けられ、機能
回路１７およびテスト回路１８にそれぞれ接続される。
半導体集積回路の設計が終わると、メーカは、半導体集
積回路の製造・出荷を開始する。つぎに、半導体集積回
路の出荷前にメーカが行う半導体集積回路のテスト処理
について説明する。この半導体集積回路のテスト処理で
は、まず、図示しない外部のテスト装置が、テスト回路
１８側を選択させる制御信号をスタンダードセルセレク
タ１９ａおよび２０ａに送信する。これにより、スタン
ダードセルセレクタ１９ａおよび２０ａがテスト回路１
８側を選択する。
【０００９】つぎに、図示しない外部のテスト装置が、
入力バッファ回路１５ａおよびスタンダードセルセレク
タ１９ａを介してテスト回路１８にテスト用データを送
信する。テスト回路１８は、このテスト用データを受信
して機能回路１７のテストを実行する。そして、テスト
回路１８は、スタンダードセルセレクタ２０ａおよび出
力バッファ回路１６ａを介して外部にテスト結果を出力
する。機能回路１７中に不良回路があることを示すテス
ト結果が出力された場合、メーカは、フューズボックス
内の所定のフューズを切断し、その不良回路と冗長回路
とを切り替えて不良回路を救済する。
入力バッファ回路１５ａおよびスタンダードセルセレク
タ１９ａを介してテスト回路１８にテスト用データを送
信する。テスト回路１８は、このテスト用データを受信
して機能回路１７のテストを実行する。そして、テスト
回路１８は、スタンダードセルセレクタ２０ａおよび出
力バッファ回路１６ａを介して外部にテスト結果を出力
する。機能回路１７中に不良回路があることを示すテス
ト結果が出力された場合、メーカは、フューズボックス
内の所定のフューズを切断し、その不良回路と冗長回路
とを切り替えて不良回路を救済する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の技術によれば、ヒューズボックス１３をコア領域１
１内に配置し、ヒューズボックス１３がコア領域１１内
の配置配線の障害となるため、コア領域１１内の配置配
線効率が低下するという問題点があった。また、上記従
来の技術によれば、ユーザが機能回路１７を設計してタ
イミング検証を行った後に、メーカがスタンダードセル
セレクタ１９ａ，２０ａを挿入し、再び機能回路１７の
タイミング検証を行い、タイミングが適切でない場合
は、ユーザが機能回路１７の設計のやりなおしをおこな
うため、設計処理の効率が低下し、コストが上昇すると
いう問題点があった。
来の技術によれば、ヒューズボックス１３をコア領域１
１内に配置し、ヒューズボックス１３がコア領域１１内
の配置配線の障害となるため、コア領域１１内の配置配
線効率が低下するという問題点があった。また、上記従
来の技術によれば、ユーザが機能回路１７を設計してタ
イミング検証を行った後に、メーカがスタンダードセル
セレクタ１９ａ，２０ａを挿入し、再び機能回路１７の
タイミング検証を行い、タイミングが適切でない場合
は、ユーザが機能回路１７の設計のやりなおしをおこな
うため、設計処理の効率が低下し、コストが上昇すると
いう問題点があった。
【００１１】この発明は、上記に鑑みてなされたもので
あって、コア領域内の配置配線効率を向上させる集積回
路および集積回路の設計方法を得ることを第１の目的と
する。また、この発明は、上記に鑑みてなされたもので
あって、設計処理の効率を向上させてコストを低減する
集積回路および集積回路の設計方法を得ることを第２の
目的とする。
あって、コア領域内の配置配線効率を向上させる集積回
路および集積回路の設計方法を得ることを第１の目的と
する。また、この発明は、上記に鑑みてなされたもので
あって、設計処理の効率を向上させてコストを低減する
集積回路および集積回路の設計方法を得ることを第２の
目的とする。
【００１２】
【課題を解決するための手段】上述した課題を解決し、
目的を達成するために、この発明にかかる集積回路にあ
っては、集積回路の実動作機能を実現する機能回路と、
前記機能回路内の不良回路と切り替えて使用する冗長回
路と、を備えた集積回路において、前記冗長回路と前記
不良回路とを切り替える切替え手段を内蔵し、前記機能
回路と外部との間の信号伝達を行う少なくとも一つの入
出力処理手段を具備することを特徴とする。
目的を達成するために、この発明にかかる集積回路にあ
っては、集積回路の実動作機能を実現する機能回路と、
前記機能回路内の不良回路と切り替えて使用する冗長回
路と、を備えた集積回路において、前記冗長回路と前記
不良回路とを切り替える切替え手段を内蔵し、前記機能
回路と外部との間の信号伝達を行う少なくとも一つの入
出力処理手段を具備することを特徴とする。
【００１３】この発明によれば、機能回路と外部との間
の信号伝達を行う入出力処理手段が、冗長回路と不良回
路とを切り替える切替え手段を内蔵する。これにより、
切替え手段を集積回路のコア領域に配置する必要がなく
なる。
の信号伝達を行う入出力処理手段が、冗長回路と不良回
路とを切り替える切替え手段を内蔵する。これにより、
切替え手段を集積回路のコア領域に配置する必要がなく
なる。
【００１４】つぎの発明にかかる集積回路にあっては、
集積回路の実動作機能を実現する機能回路と、前記機能
回路内の不良回路と切り替えて使用する冗長回路と、前
記不良回路を検出するテストを行うテスト回路と、を備
えた集積回路において、外部からの信号を入力し、二つ
の出力端子から信号を出力する少なくとも一つの入力バ
ッファ回路と、二つの入力端子のいずれか一方を選択し
て信号を入力し、信号を外部に出力する少なくとも一つ
の出力バッファ回路と、を具備し、前記入力バッファ回
路の一方の出力端子と前記出力バッファ回路の一方の入
力端子との間に前記機能回路を設け、前記入力バッファ
回路の他方の出力端子と前記出力バッファ回路の他方の
入力端子との間に前記テスト回路を設けたことを特徴と
する。
集積回路の実動作機能を実現する機能回路と、前記機能
回路内の不良回路と切り替えて使用する冗長回路と、前
記不良回路を検出するテストを行うテスト回路と、を備
えた集積回路において、外部からの信号を入力し、二つ
の出力端子から信号を出力する少なくとも一つの入力バ
ッファ回路と、二つの入力端子のいずれか一方を選択し
て信号を入力し、信号を外部に出力する少なくとも一つ
の出力バッファ回路と、を具備し、前記入力バッファ回
路の一方の出力端子と前記出力バッファ回路の一方の入
力端子との間に前記機能回路を設け、前記入力バッファ
回路の他方の出力端子と前記出力バッファ回路の他方の
入力端子との間に前記テスト回路を設けたことを特徴と
する。
【００１５】この発明によれば、少なくとも一つの入力
バッファ回路が、外部からの信号を入力し、二つの出力
端子から信号を出力し、少なくとも一つの出力バッファ
回路が、二つの入力端子のいずれか一方を選択して信号
を入力し、信号を外部に出力する。そして、入力バッフ
ァ回路の一方の出力端子と出力バッファ回路の一方の入
力端子との間に機能回路を設け、入力バッファ回路の他
方の出力端子と出力バッファ回路の他方の入力端子との
間にテスト回路を設ける。これにより、入力バッファ回
路や出力バッファ回路と機能回路との間にセレクタを挿
入する必要がなくなる。
バッファ回路が、外部からの信号を入力し、二つの出力
端子から信号を出力し、少なくとも一つの出力バッファ
回路が、二つの入力端子のいずれか一方を選択して信号
を入力し、信号を外部に出力する。そして、入力バッフ
ァ回路の一方の出力端子と出力バッファ回路の一方の入
力端子との間に機能回路を設け、入力バッファ回路の他
方の出力端子と出力バッファ回路の他方の入力端子との
間にテスト回路を設ける。これにより、入力バッファ回
路や出力バッファ回路と機能回路との間にセレクタを挿
入する必要がなくなる。
【００１６】つぎの発明にかかる集積回路にあっては、
集積回路の実動作機能を実現する機能回路と、前記機能
回路内の不良回路と切り替えて使用する冗長回路と、前
記不良回路を検出するテストを行うテスト回路と、を備
えた集積回路において、外部からの信号を入力し、二つ
の出力端子から信号を出力する入力バッファ回路と、二
つの入力端子のいずれか一方を選択して信号を入力し、
信号を外部に出力する出力バッファ回路と、を備えた複
数の双方向バッファ回路を具備し、前記双方向バッファ
回路の入力バッファ回路の一方の出力端子と他の前記双
方向バッファ回路の出力バッファ回路の一方の入力端子
との間に前記機能回路を設け、前記双方向バッファ回路
の入力バッファ回路の他方の出力端子と他の前記双方向
バッファ回路の出力バッファ回路の他方の入力端子との
間に前記テスト回路を設けたことを特徴とする。
集積回路の実動作機能を実現する機能回路と、前記機能
回路内の不良回路と切り替えて使用する冗長回路と、前
記不良回路を検出するテストを行うテスト回路と、を備
えた集積回路において、外部からの信号を入力し、二つ
の出力端子から信号を出力する入力バッファ回路と、二
つの入力端子のいずれか一方を選択して信号を入力し、
信号を外部に出力する出力バッファ回路と、を備えた複
数の双方向バッファ回路を具備し、前記双方向バッファ
回路の入力バッファ回路の一方の出力端子と他の前記双
方向バッファ回路の出力バッファ回路の一方の入力端子
との間に前記機能回路を設け、前記双方向バッファ回路
の入力バッファ回路の他方の出力端子と他の前記双方向
バッファ回路の出力バッファ回路の他方の入力端子との
間に前記テスト回路を設けたことを特徴とする。
【００１７】この発明によれば、外部からの信号を入力
し、二つの出力端子から信号を出力する入力バッファ回
路と、二つの入力端子のいずれか一方を選択して信号を
入力し、信号を外部に出力する出力バッファ回路と、を
備えた複数の双方向バッファ回路を設け、双方向バッフ
ァ回路の入力バッファ回路の一方の出力端子と他の双方
向バッファ回路の出力バッファ回路の一方の入力端子と
の間に機能回路を設け、双方向バッファ回路の入力バッ
ファ回路の他方の出力端子と他の双方向バッファ回路の
出力バッファ回路の他方の入力端子との間にテスト回路
を設ける。これにより、双方向バッファ回路と機能回路
との間にセレクタを挿入する必要がなくなる。
し、二つの出力端子から信号を出力する入力バッファ回
路と、二つの入力端子のいずれか一方を選択して信号を
入力し、信号を外部に出力する出力バッファ回路と、を
備えた複数の双方向バッファ回路を設け、双方向バッフ
ァ回路の入力バッファ回路の一方の出力端子と他の双方
向バッファ回路の出力バッファ回路の一方の入力端子と
の間に機能回路を設け、双方向バッファ回路の入力バッ
ファ回路の他方の出力端子と他の双方向バッファ回路の
出力バッファ回路の他方の入力端子との間にテスト回路
を設ける。これにより、双方向バッファ回路と機能回路
との間にセレクタを挿入する必要がなくなる。
【００１８】つぎの発明にかかる集積回路の設計方法に
あっては、集積回路の実動作機能を実現する機能回路
と、前記機能回路内の不良回路と切り替えて使用する冗
長回路と、を備えた集積回路の設計方法において、前記
機能回路と外部との間の信号伝達を行う少なくとも一つ
の入出力処理手段に前記冗長回路と前記不良回路とを切
り替える切替え手段を内蔵させることを特徴とする。
あっては、集積回路の実動作機能を実現する機能回路
と、前記機能回路内の不良回路と切り替えて使用する冗
長回路と、を備えた集積回路の設計方法において、前記
機能回路と外部との間の信号伝達を行う少なくとも一つ
の入出力処理手段に前記冗長回路と前記不良回路とを切
り替える切替え手段を内蔵させることを特徴とする。
【００１９】この発明によれば、機能回路と外部との間
の信号伝達を行う少なくとも一つの入出力処理手段に前
記冗長回路と前記不良回路とを切り替える切替え手段を
内蔵させる。これにより、切替え手段を集積回路のコア
領域に配置する必要がなくなる。
の信号伝達を行う少なくとも一つの入出力処理手段に前
記冗長回路と前記不良回路とを切り替える切替え手段を
内蔵させる。これにより、切替え手段を集積回路のコア
領域に配置する必要がなくなる。
【００２０】つぎの発明にかかる集積回路の設計方法に
あっては、集積回路の実動作機能を実現する機能回路
と、前記機能回路内の不良回路と切り替えて使用する冗
長回路と、前記不良回路を検出するテストを行うテスト
回路と、を備えた集積回路の設計方法において、二つの
出力端子から信号を出力する入力バッファ回路の一方の
出力端子と、二つの入力端子のいずれか一方を選択して
信号を入力する出力バッファ回路の一方の入力端子との
間に前記機能回路を配置した回路を設計し、前記機能回
路のタイミング検証を行う第１の設計工程と、前記第１
の設計工程で設計した回路内の前記入力バッファ回路の
他方の出力端子と前記出力バッファ回路の他方の入力端
子との間に前記テスト回路を配置した回路を設計し、前
記テスト回路のタイミング検証を行う第２の設計工程
と、を含むことを特徴とする。
あっては、集積回路の実動作機能を実現する機能回路
と、前記機能回路内の不良回路と切り替えて使用する冗
長回路と、前記不良回路を検出するテストを行うテスト
回路と、を備えた集積回路の設計方法において、二つの
出力端子から信号を出力する入力バッファ回路の一方の
出力端子と、二つの入力端子のいずれか一方を選択して
信号を入力する出力バッファ回路の一方の入力端子との
間に前記機能回路を配置した回路を設計し、前記機能回
路のタイミング検証を行う第１の設計工程と、前記第１
の設計工程で設計した回路内の前記入力バッファ回路の
他方の出力端子と前記出力バッファ回路の他方の入力端
子との間に前記テスト回路を配置した回路を設計し、前
記テスト回路のタイミング検証を行う第２の設計工程
と、を含むことを特徴とする。
【００２１】この発明によれば、第１の設計工程で、二
つの出力端子から信号を出力する入力バッファ回路の一
方の出力端子と、二つの入力端子のいずれか一方を選択
して信号を入力する出力バッファ回路の一方の入力端子
との間に機能回路を配置した回路を設計し、機能回路の
タイミング検証を行い、第２の設計工程で、第１の設計
工程で設計した回路内の入力バッファ回路の他方の出力
端子と出力バッファ回路の他方の入力端子との間にテス
ト回路を配置した回路を設計し、テスト回路のタイミン
グ検証を行う。これにより、機能回路の設計・タイミン
グ検証のやりなおしをする必要がなくなる。
つの出力端子から信号を出力する入力バッファ回路の一
方の出力端子と、二つの入力端子のいずれか一方を選択
して信号を入力する出力バッファ回路の一方の入力端子
との間に機能回路を配置した回路を設計し、機能回路の
タイミング検証を行い、第２の設計工程で、第１の設計
工程で設計した回路内の入力バッファ回路の他方の出力
端子と出力バッファ回路の他方の入力端子との間にテス
ト回路を配置した回路を設計し、テスト回路のタイミン
グ検証を行う。これにより、機能回路の設計・タイミン
グ検証のやりなおしをする必要がなくなる。
【００２２】つぎの発明にかかる集積回路の設計方法に
あっては、集積回路の実動作機能を実現する機能回路
と、前記機能回路内の不良回路と切り替えて使用する冗
長回路と、前記不良回路を検出するテストを行うテスト
回路と、を備えた集積回路の設計方法において、二つの
出力端子から信号を出力する入力バッファ回路と二つの
入力端子のいずれか一方を選択して信号を入力する出力
バッファ回路とを備えた複数の双方向バッファ回路と、
前記双方向バッファ回路の入力バッファ回路の一方の出
力端子と他の前記双方向バッファ回路の出力バッファ回
路の一方の入力端子との間に配置した前記機能回路と、
を備えた回路を設計し、前記機能回路のタイミング検証
を行う第１の設計工程と、前記第１の設計工程で設計し
た回路内の前記双方向バッファ回路の入力バッファ回路
の他方の出力端子と他の前記双方向バッファ回路の出力
バッファ回路の他方の入力端子との間に前記テスト回路
を配置した回路を設計し、前記テスト回路のタイミング
検証を行う第２の設計工程と、を含むことを特徴とす
る。
あっては、集積回路の実動作機能を実現する機能回路
と、前記機能回路内の不良回路と切り替えて使用する冗
長回路と、前記不良回路を検出するテストを行うテスト
回路と、を備えた集積回路の設計方法において、二つの
出力端子から信号を出力する入力バッファ回路と二つの
入力端子のいずれか一方を選択して信号を入力する出力
バッファ回路とを備えた複数の双方向バッファ回路と、
前記双方向バッファ回路の入力バッファ回路の一方の出
力端子と他の前記双方向バッファ回路の出力バッファ回
路の一方の入力端子との間に配置した前記機能回路と、
を備えた回路を設計し、前記機能回路のタイミング検証
を行う第１の設計工程と、前記第１の設計工程で設計し
た回路内の前記双方向バッファ回路の入力バッファ回路
の他方の出力端子と他の前記双方向バッファ回路の出力
バッファ回路の他方の入力端子との間に前記テスト回路
を配置した回路を設計し、前記テスト回路のタイミング
検証を行う第２の設計工程と、を含むことを特徴とす
る。
【００２３】この発明によれば、第１の設計工程で、二
つの出力端子から信号を出力する入力バッファ回路と二
つの入力端子のいずれか一方を選択して信号を入力する
出力バッファ回路とを備えた複数の双方向バッファ回路
と、双方向バッファ回路の入力バッファ回路の一方の出
力端子と他の双方向バッファ回路の出力バッファ回路の
一方の入力端子との間に配置した機能回路と、を備えた
回路を設計し、前記機能回路のタイミング検証を行い、
第２の設計工程で、第１の設計工程で設計した回路内の
双方向バッファ回路の入力バッファ回路の他方の出力端
子と他の双方向バッファ回路の出力バッファ回路の他方
の入力端子との間にテスト回路を配置した回路を設計
し、テスト回路のタイミング検証を行う。これにより、
機能回路の設計・タイミング検証のやりなおしをする必
要がなくなる。
つの出力端子から信号を出力する入力バッファ回路と二
つの入力端子のいずれか一方を選択して信号を入力する
出力バッファ回路とを備えた複数の双方向バッファ回路
と、双方向バッファ回路の入力バッファ回路の一方の出
力端子と他の双方向バッファ回路の出力バッファ回路の
一方の入力端子との間に配置した機能回路と、を備えた
回路を設計し、前記機能回路のタイミング検証を行い、
第２の設計工程で、第１の設計工程で設計した回路内の
双方向バッファ回路の入力バッファ回路の他方の出力端
子と他の双方向バッファ回路の出力バッファ回路の他方
の入力端子との間にテスト回路を配置した回路を設計
し、テスト回路のタイミング検証を行う。これにより、
機能回路の設計・タイミング検証のやりなおしをする必
要がなくなる。
【００２４】
【発明の実施の形態】以下、この発明の実施の形態を、
図面を参照して詳細に説明する。なお、この実施の形態
により、この発明が限定されるものではない。
図面を参照して詳細に説明する。なお、この実施の形態
により、この発明が限定されるものではない。
【００２５】実施の形態１．図１は、この発明の実施の
形態１にかかる半導体集積回路の概略構成を示す図であ
る。この半導体集積回路は、たとえば、メモリセルおよ
びメモリセル救済用の予備の冗長ライン（冗長回路）を
有するものである。この半導体集積回路は、半導体集積
回路の中央部に位置するコア領域１と、半導体集積回路
の外周部に位置するＩ／Ｏ領域２−１〜２−Ｄとを備え
る。そして、コア領域１には、半導体集積回路の実動作
機能を実現する機能回路（図示せず）と、機能回路内の
不良回路と切り替えて使用する冗長回路（図示せず）
と、不良回路を検出するテストを行うテスト回路とを配
置する。
形態１にかかる半導体集積回路の概略構成を示す図であ
る。この半導体集積回路は、たとえば、メモリセルおよ
びメモリセル救済用の予備の冗長ライン（冗長回路）を
有するものである。この半導体集積回路は、半導体集積
回路の中央部に位置するコア領域１と、半導体集積回路
の外周部に位置するＩ／Ｏ領域２−１〜２−Ｄとを備え
る。そして、コア領域１には、半導体集積回路の実動作
機能を実現する機能回路（図示せず）と、機能回路内の
不良回路と切り替えて使用する冗長回路（図示せず）
と、不良回路を検出するテストを行うテスト回路とを配
置する。
【００２６】各Ｉ／Ｏ領域２−１〜２−Ｄには、入力バ
ッファ回路または出力バッファ回路とともに、不良回路
と冗長回路との切替えを行うフューズボックス（図示せ
ず）を配置する。すなわち、各入力バッファ回路および
出力バッファ回路にフューズボックスを内蔵させる。フ
ューズボックスは、冗長回路の使用／不使用および冗長
回路のアドレスを決定する。
ッファ回路または出力バッファ回路とともに、不良回路
と冗長回路との切替えを行うフューズボックス（図示せ
ず）を配置する。すなわち、各入力バッファ回路および
出力バッファ回路にフューズボックスを内蔵させる。フ
ューズボックスは、冗長回路の使用／不使用および冗長
回路のアドレスを決定する。
【００２７】図２は、図１に示したＩ／Ｏ領域の概略構
成を示す図である。Ｉ／Ｏ領域２−１〜２−Ｄ中の任意
のＩ／Ｏ領域２−ａは、図示しない入力バッファ回路ま
たは出力バッファ回路を配置した通常のＩ／Ｏ領域に、
フューズボックス３−ａ１〜３−ａ３を挿入した構成を
有している。各フューズボックス３−ａ１〜３−ａ３間
は、所定間隔の隙間が確保されており、この隙間を通じ
て、Ｉ／Ｏ領域２−ａ内の入力バッファ回路または出力
バッファ回路とコア領域１内の回路との間の信号伝達が
行われる。
成を示す図である。Ｉ／Ｏ領域２−１〜２−Ｄ中の任意
のＩ／Ｏ領域２−ａは、図示しない入力バッファ回路ま
たは出力バッファ回路を配置した通常のＩ／Ｏ領域に、
フューズボックス３−ａ１〜３−ａ３を挿入した構成を
有している。各フューズボックス３−ａ１〜３−ａ３間
は、所定間隔の隙間が確保されており、この隙間を通じ
て、Ｉ／Ｏ領域２−ａ内の入力バッファ回路または出力
バッファ回路とコア領域１内の回路との間の信号伝達が
行われる。
【００２８】一般に、Ｉ／Ｏ領域内の配線は比較的単純
であり、比較的簡単にフューズボックス３−ａ１〜３−
ａ３を挿入することができる。各Ｉ／Ｏ領域２−１〜２
−Ｄのフューズボックスの構造は共通化する。これによ
り、フューズ切断作業が容易となる。また、この半導体
集積回路では、各入力バッファ回路および出力バッファ
回路にフューズボックスを内蔵させるので、入力バッフ
ァ回路および出力バッファ回路の数を従来に比して削減
する必要はない。
であり、比較的簡単にフューズボックス３−ａ１〜３−
ａ３を挿入することができる。各Ｉ／Ｏ領域２−１〜２
−Ｄのフューズボックスの構造は共通化する。これによ
り、フューズ切断作業が容易となる。また、この半導体
集積回路では、各入力バッファ回路および出力バッファ
回路にフューズボックスを内蔵させるので、入力バッフ
ァ回路および出力バッファ回路の数を従来に比して削減
する必要はない。
【００２９】図３は、実施の形態１にかかるＩ／Ｏ領域
に配置する入力バッファ回路の概略構成を示す図であ
る。実施の形態１にかかる入力バッファ回路４ａは、二
つの出力端子Ｙ１，Ｙ２を備え、半導体集積回路外部か
らパッドを介して信号を入力し、その信号をバッファリ
ングして出力端子Ｙ１およびＹ２からコア領域１内の回
路に出力する。図４は、実施の形態１にかかる出力バッ
ファ回路の概略構成を示す図である。実施の形態１にか
かる出力バッファ回路５ａは、セレクタを内蔵してお
り、半導体集積回路外部から制御端子ＳＡに印加される
制御信号に応じて、入力端子ＡＡおよびＣＡまたは入力
端子ＡＢおよびＣＢのいずれか一方を選択してコア領域
１内の回路からの信号を入力し、その信号をバッファリ
ングし、パッドを介して半導体集積回路外部に出力す
る。
に配置する入力バッファ回路の概略構成を示す図であ
る。実施の形態１にかかる入力バッファ回路４ａは、二
つの出力端子Ｙ１，Ｙ２を備え、半導体集積回路外部か
らパッドを介して信号を入力し、その信号をバッファリ
ングして出力端子Ｙ１およびＹ２からコア領域１内の回
路に出力する。図４は、実施の形態１にかかる出力バッ
ファ回路の概略構成を示す図である。実施の形態１にか
かる出力バッファ回路５ａは、セレクタを内蔵してお
り、半導体集積回路外部から制御端子ＳＡに印加される
制御信号に応じて、入力端子ＡＡおよびＣＡまたは入力
端子ＡＢおよびＣＢのいずれか一方を選択してコア領域
１内の回路からの信号を入力し、その信号をバッファリ
ングし、パッドを介して半導体集積回路外部に出力す
る。
【００３０】以上の構成において、実施の形態１の動作
について、図５〜図７を参照して説明する。図５は、実
施の形態１にかかる半導体集積回路の設計方法の手順を
示すフローチャートであり、図６および図７は、実施の
形態１にかかる半導体集積回路の設計方法を説明する説
明図である。この半導体集積回路の設計方法では、ま
ず、半導体集積回路の製造依頼元であるユーザが、入力
バッファ回路４ａの一方の出力端子Ｙ１と出力バッファ
回路５ａの一方の入力端子ＡＡ，ＣＡとの間に機能回路
６を配置した回路（図６参照）を設計する（Ｓ１）。
について、図５〜図７を参照して説明する。図５は、実
施の形態１にかかる半導体集積回路の設計方法の手順を
示すフローチャートであり、図６および図７は、実施の
形態１にかかる半導体集積回路の設計方法を説明する説
明図である。この半導体集積回路の設計方法では、ま
ず、半導体集積回路の製造依頼元であるユーザが、入力
バッファ回路４ａの一方の出力端子Ｙ１と出力バッファ
回路５ａの一方の入力端子ＡＡ，ＣＡとの間に機能回路
６を配置した回路（図６参照）を設計する（Ｓ１）。
【００３１】つぎに、メーカは、機能回路６のタイミン
グ検証を行い（Ｓ２）、タイミングが適切であるか否か
を判定する（Ｓ３）。すなわち、ユーザは、２出力を有
する入力バッファ回路４ａおよびセレクタ付き出力バッ
ファ回路５ａを、前述した従来の入力バッファ回路１５
ａおよび出力バッファ回路１６ａと同様に取り扱い、機
能回路６の設計およびタイミング検証を行う。タイミン
グが適切でないと判定した場合は、ステップＳ１に戻
る。一方、タイミングが適切であると判定した場合は、
半導体集積回路の製造元であるメーカが、テスト回路７
を設計し（Ｓ４）、入力バッファ回路４ａの空いている
出力端子Ｙ２と出力バッファ回路５ａの空いている入力
端子ＡＢ，ＣＢとの間にテスト回路７を挿入する（図７
参照）。
グ検証を行い（Ｓ２）、タイミングが適切であるか否か
を判定する（Ｓ３）。すなわち、ユーザは、２出力を有
する入力バッファ回路４ａおよびセレクタ付き出力バッ
ファ回路５ａを、前述した従来の入力バッファ回路１５
ａおよび出力バッファ回路１６ａと同様に取り扱い、機
能回路６の設計およびタイミング検証を行う。タイミン
グが適切でないと判定した場合は、ステップＳ１に戻
る。一方、タイミングが適切であると判定した場合は、
半導体集積回路の製造元であるメーカが、テスト回路７
を設計し（Ｓ４）、入力バッファ回路４ａの空いている
出力端子Ｙ２と出力バッファ回路５ａの空いている入力
端子ＡＢ，ＣＢとの間にテスト回路７を挿入する（図７
参照）。
【００３２】つぎに、メーカは、テスト回路７のタイミ
ング検証を行い（Ｓ５）、タイミングが適切であるか否
かを判定する（Ｓ６）。そして、タイミングが適切でな
いと判定した場合は、ステップＳ４に戻る。一方、タイ
ミングが適切であると判定した場合は、設計処理を終了
する。この設計処理では、２出力を有する入力バッファ
回路４ａおよびセレクタ付き出力バッファ回路５ａを用
いるため、機能回路６のタイミングをずらすことなくテ
スト回路７を挿入することができる。
ング検証を行い（Ｓ５）、タイミングが適切であるか否
かを判定する（Ｓ６）。そして、タイミングが適切でな
いと判定した場合は、ステップＳ４に戻る。一方、タイ
ミングが適切であると判定した場合は、設計処理を終了
する。この設計処理では、２出力を有する入力バッファ
回路４ａおよびセレクタ付き出力バッファ回路５ａを用
いるため、機能回路６のタイミングをずらすことなくテ
スト回路７を挿入することができる。
【００３３】なお、図６，図７では、説明の簡単のため
に入力バッファ回路および出力バッファ回路をそれぞれ
一つずつ示したが、実際には、入力バッファ回路および
出力バッファ回路は、それぞれ複数設けられ、機能回路
６およびテスト回路７にそれぞれ接続される。半導体集
積回路の設計が終わると、メーカは、半導体集積回路の
製造・出荷を開始する。つぎに、半導体集積回路の出荷
前にメーカが行う半導体集積回路のテスト処理について
説明する。この半導体集積回路のテスト処理では、ま
ず、図示しない外部のテスト装置が、テスト回路７側
（入力端子ＡＡ，ＣＡ側）を選択させる制御信号（ロー
レベル信号）を出力バッファ回路５ａに送信する。これ
により、出力バッファ回路５ａはテスト回路７側を選択
する。
に入力バッファ回路および出力バッファ回路をそれぞれ
一つずつ示したが、実際には、入力バッファ回路および
出力バッファ回路は、それぞれ複数設けられ、機能回路
６およびテスト回路７にそれぞれ接続される。半導体集
積回路の設計が終わると、メーカは、半導体集積回路の
製造・出荷を開始する。つぎに、半導体集積回路の出荷
前にメーカが行う半導体集積回路のテスト処理について
説明する。この半導体集積回路のテスト処理では、ま
ず、図示しない外部のテスト装置が、テスト回路７側
（入力端子ＡＡ，ＣＡ側）を選択させる制御信号（ロー
レベル信号）を出力バッファ回路５ａに送信する。これ
により、出力バッファ回路５ａはテスト回路７側を選択
する。
【００３４】つぎに、図示しない外部のテスト装置が、
入力バッファ回路４ａを介してテスト回路７にテスト用
データを送信する。テスト回路７は、このテスト用デー
タを受信して機能回路６のテストを実行する。そして、
テスト回路７は、出力バッファ回路５ａを介して外部に
テスト結果を出力する。機能回路６中に不良回路がある
ことを示すテスト結果が出力された場合、メーカは、フ
ューズボックス内の所定のフューズを切断し、その不良
回路と冗長回路とを切り替えて不良回路を救済する。通
常動作時、出力バッファ回路５ａの制御端子ＳＡはロー
レベルとなり、出力バッファ回路５ａは、機能回路側
（入力端子ＡＢ，ＣＢ側）を選択する。
入力バッファ回路４ａを介してテスト回路７にテスト用
データを送信する。テスト回路７は、このテスト用デー
タを受信して機能回路６のテストを実行する。そして、
テスト回路７は、出力バッファ回路５ａを介して外部に
テスト結果を出力する。機能回路６中に不良回路がある
ことを示すテスト結果が出力された場合、メーカは、フ
ューズボックス内の所定のフューズを切断し、その不良
回路と冗長回路とを切り替えて不良回路を救済する。通
常動作時、出力バッファ回路５ａの制御端子ＳＡはロー
レベルとなり、出力バッファ回路５ａは、機能回路側
（入力端子ＡＢ，ＣＢ側）を選択する。
【００３５】前述したように、実施の形態１によれば、
入力バッファ回路または出力バッファ回路とヒューズボ
ックス３−ａ１〜３−ａ３とを同一のＩ／Ｏ領域２−ａ
に設ける。すなわち、各入力バッファ回路および出力バ
ッファ回路がヒューズボックスを内蔵している。これに
より、ヒューズボックスをコア領域１内に配置する必要
がなくなるため、コア領域１内の配置配線効率を向上さ
せることができる。また、各ヒューズボックスの構造を
共通化するため、ヒューズ切断工程の作業効率を向上さ
せることができる。
入力バッファ回路または出力バッファ回路とヒューズボ
ックス３−ａ１〜３−ａ３とを同一のＩ／Ｏ領域２−ａ
に設ける。すなわち、各入力バッファ回路および出力バ
ッファ回路がヒューズボックスを内蔵している。これに
より、ヒューズボックスをコア領域１内に配置する必要
がなくなるため、コア領域１内の配置配線効率を向上さ
せることができる。また、各ヒューズボックスの構造を
共通化するため、ヒューズ切断工程の作業効率を向上さ
せることができる。
【００３６】また、実施の形態１によれば、入力バッフ
ァ回路４ａが、外部からの信号を入力し、二つの出力端
子Ｙ１，Ｙ２から信号を出力し、出力バッファ回路５ａ
が、二つの入力端子ＡＡ，ＡＢのいずれか一方を選択し
て信号を入力し、信号を外部に出力する。そして、入力
バッファ回路４ａの一方の出力端子と出力バッファ回路
５ａの一方の入力端子との間に機能回路６を設け、入力
バッファ回路４ａの他方の出力端子と出力バッファ回路
５ａの他方の入力端子との間にテスト回路７を設ける。
これにより、入力バッファ回路４ａや出力バッファ回路
５ａと機能回路６との間にセレクタを挿入する必要がな
くなるため、設計処理の効率を向上させてコストを低減
することができる。さらに、従来に比して、入力側のス
タンダードセルセレクタを削減することができるため、
ゲート数を削減することができる。
ァ回路４ａが、外部からの信号を入力し、二つの出力端
子Ｙ１，Ｙ２から信号を出力し、出力バッファ回路５ａ
が、二つの入力端子ＡＡ，ＡＢのいずれか一方を選択し
て信号を入力し、信号を外部に出力する。そして、入力
バッファ回路４ａの一方の出力端子と出力バッファ回路
５ａの一方の入力端子との間に機能回路６を設け、入力
バッファ回路４ａの他方の出力端子と出力バッファ回路
５ａの他方の入力端子との間にテスト回路７を設ける。
これにより、入力バッファ回路４ａや出力バッファ回路
５ａと機能回路６との間にセレクタを挿入する必要がな
くなるため、設計処理の効率を向上させてコストを低減
することができる。さらに、従来に比して、入力側のス
タンダードセルセレクタを削減することができるため、
ゲート数を削減することができる。
【００３７】実施の形態２．この発明の実施の形態２
は、実施の形態１において、入力バッファ回路または出
力バッファ回路に代えて、双方向バッファ回路を設けた
ものである。図８は、この発明の実施の形態２にかかる
双方向バッファ回路の概略構成を示す図である。実施の
形態２の双方向バッファ回路８ａは、前述した実施の形
態１の入力バッファ回路４ａおよび出力バッファ回路５
ａを組み合わせたものである。すなわち、双方向バッフ
ァ回路８ａは、入力バッファ回路４ａの入力端子および
出力バッファ回路５ａの出力端子を同一のパッドに接続
した構成を有する。この半導体集積回路の他の構成は、
前述した実施の形態１と同じである。
は、実施の形態１において、入力バッファ回路または出
力バッファ回路に代えて、双方向バッファ回路を設けた
ものである。図８は、この発明の実施の形態２にかかる
双方向バッファ回路の概略構成を示す図である。実施の
形態２の双方向バッファ回路８ａは、前述した実施の形
態１の入力バッファ回路４ａおよび出力バッファ回路５
ａを組み合わせたものである。すなわち、双方向バッフ
ァ回路８ａは、入力バッファ回路４ａの入力端子および
出力バッファ回路５ａの出力端子を同一のパッドに接続
した構成を有する。この半導体集積回路の他の構成は、
前述した実施の形態１と同じである。
【００３８】以上の構成において、実施の形態２の動作
について図９を参照して説明する。図９は、実施の形態
２にかかる半導体集積回路の設計方法を説明する説明図
である。実施の形態２の半導体集積の設計は、前述した
実施の形態１と同様に行われる。ただし、機能回路６
は、双方向バッファ８ａの出力端子Ｙ１および入力端子
ＡＡ，ＣＡと、他の双方向バッファ８ｂの入力端子Ａ
Ａ，ＣＡおよび出力端子Ｙ１との間に設ける。また、テ
スト回路７は、双方向バッファ８ａの出力端子Ｙ２およ
び入力端子ＡＢ，ＣＢと、他の双方向バッファ８ｂの入
力端子ＡＢ，ＣＢおよび出力端子Ｙ２との間に設ける。
について図９を参照して説明する。図９は、実施の形態
２にかかる半導体集積回路の設計方法を説明する説明図
である。実施の形態２の半導体集積の設計は、前述した
実施の形態１と同様に行われる。ただし、機能回路６
は、双方向バッファ８ａの出力端子Ｙ１および入力端子
ＡＡ，ＣＡと、他の双方向バッファ８ｂの入力端子Ａ
Ａ，ＣＡおよび出力端子Ｙ１との間に設ける。また、テ
スト回路７は、双方向バッファ８ａの出力端子Ｙ２およ
び入力端子ＡＢ，ＣＢと、他の双方向バッファ８ｂの入
力端子ＡＢ，ＣＢおよび出力端子Ｙ２との間に設ける。
【００３９】なお、図９では、説明の簡単のために双方
向バッファ回路を二つだけ示したが、実際には、双方向
バッファ回路は、さらに多数設けられ、機能回路６およ
びテスト回路７にそれぞれ接続される。他の動作につい
ては実施の形態１と同様である。前述したように、実施
の形態２によれば、実施の形態１と同様の効果に加え、
双方向バッファを用いるため、テスト信号の種類および
テストピン位置の選択についての自由度が向上するとい
う効果が得られる。
向バッファ回路を二つだけ示したが、実際には、双方向
バッファ回路は、さらに多数設けられ、機能回路６およ
びテスト回路７にそれぞれ接続される。他の動作につい
ては実施の形態１と同様である。前述したように、実施
の形態２によれば、実施の形態１と同様の効果に加え、
双方向バッファを用いるため、テスト信号の種類および
テストピン位置の選択についての自由度が向上するとい
う効果が得られる。
【００４０】
【発明の効果】以上説明したとおり、この発明によれ
ば、機能回路と外部との間の信号伝達を行う入出力処理
手段が、冗長回路と不良回路とを切り替える切替え手段
を内蔵する。これにより、切替え手段を集積回路のコア
領域に配置する必要がなくなるため、コア領域内の配置
配線効率を向上させることができる、という効果を奏す
る。
ば、機能回路と外部との間の信号伝達を行う入出力処理
手段が、冗長回路と不良回路とを切り替える切替え手段
を内蔵する。これにより、切替え手段を集積回路のコア
領域に配置する必要がなくなるため、コア領域内の配置
配線効率を向上させることができる、という効果を奏す
る。
【００４１】つぎの発明によれば、少なくとも一つの入
力バッファ回路が、外部からの信号を入力し、二つの出
力端子から信号を出力し、少なくとも一つの出力バッフ
ァ回路が、二つの入力端子のいずれか一方を選択して信
号を入力し、信号を外部に出力する。そして、入力バッ
ファ回路の一方の出力端子と出力バッファ回路の一方の
入力端子との間に機能回路を設け、入力バッファ回路の
他方の出力端子と出力バッファ回路の他方の入力端子と
の間にテスト回路を設ける。これにより、入力バッファ
回路や出力バッファ回路と機能回路との間にセレクタを
挿入する必要がなくなるため、設計処理の効率を向上さ
せてコストを低減することができる、という効果を奏す
る。
力バッファ回路が、外部からの信号を入力し、二つの出
力端子から信号を出力し、少なくとも一つの出力バッフ
ァ回路が、二つの入力端子のいずれか一方を選択して信
号を入力し、信号を外部に出力する。そして、入力バッ
ファ回路の一方の出力端子と出力バッファ回路の一方の
入力端子との間に機能回路を設け、入力バッファ回路の
他方の出力端子と出力バッファ回路の他方の入力端子と
の間にテスト回路を設ける。これにより、入力バッファ
回路や出力バッファ回路と機能回路との間にセレクタを
挿入する必要がなくなるため、設計処理の効率を向上さ
せてコストを低減することができる、という効果を奏す
る。
【００４２】つぎの発明によれば、外部からの信号を入
力し、二つの出力端子から信号を出力する入力バッファ
回路と、二つの入力端子のいずれか一方を選択して信号
を入力し、信号を外部に出力する出力バッファ回路と、
を備えた複数の双方向バッファ回路を設け、双方向バッ
ファ回路の入力バッファ回路の一方の出力端子と他の双
方向バッファ回路の出力バッファ回路の一方の入力端子
との間に機能回路を設け、双方向バッファ回路の入力バ
ッファ回路の他方の出力端子と他の双方向バッファ回路
の出力バッファ回路の他方の入力端子との間にテスト回
路を設ける。これにより、双方向バッファ回路と機能回
路との間にセレクタを挿入する必要がなくなるため、設
計処理の効率を向上させてコストを低減することができ
る、という効果を奏する。
力し、二つの出力端子から信号を出力する入力バッファ
回路と、二つの入力端子のいずれか一方を選択して信号
を入力し、信号を外部に出力する出力バッファ回路と、
を備えた複数の双方向バッファ回路を設け、双方向バッ
ファ回路の入力バッファ回路の一方の出力端子と他の双
方向バッファ回路の出力バッファ回路の一方の入力端子
との間に機能回路を設け、双方向バッファ回路の入力バ
ッファ回路の他方の出力端子と他の双方向バッファ回路
の出力バッファ回路の他方の入力端子との間にテスト回
路を設ける。これにより、双方向バッファ回路と機能回
路との間にセレクタを挿入する必要がなくなるため、設
計処理の効率を向上させてコストを低減することができ
る、という効果を奏する。
【００４３】つぎの発明によれば、機能回路と外部との
間の信号伝達を行う少なくとも一つの入出力処理手段に
前記冗長回路と前記不良回路とを切り替える切替え手段
を内蔵させる。これにより、切替え手段を集積回路のコ
ア領域に配置する必要がなくなるため、コア領域内の配
置配線効率を向上させることができる、という効果を奏
する。
間の信号伝達を行う少なくとも一つの入出力処理手段に
前記冗長回路と前記不良回路とを切り替える切替え手段
を内蔵させる。これにより、切替え手段を集積回路のコ
ア領域に配置する必要がなくなるため、コア領域内の配
置配線効率を向上させることができる、という効果を奏
する。
【００４４】つぎの発明によれば、第１の設計工程で、
二つの出力端子から信号を出力する入力バッファ回路の
一方の出力端子と、二つの入力端子のいずれか一方を選
択して信号を入力する出力バッファ回路の一方の入力端
子との間に機能回路を配置した回路を設計し、機能回路
のタイミング検証を行い、第２の設計工程で、第１の設
計工程で設計した回路内の入力バッファ回路の他方の出
力端子と出力バッファ回路の他方の入力端子との間にテ
スト回路を配置した回路を設計し、テスト回路のタイミ
ング検証を行う。これにより、機能回路の設計・タイミ
ング検証のやりなおしをする必要がなくなるため、設計
処理の効率を向上させてコストを低減することができ
る、という効果を奏する。
二つの出力端子から信号を出力する入力バッファ回路の
一方の出力端子と、二つの入力端子のいずれか一方を選
択して信号を入力する出力バッファ回路の一方の入力端
子との間に機能回路を配置した回路を設計し、機能回路
のタイミング検証を行い、第２の設計工程で、第１の設
計工程で設計した回路内の入力バッファ回路の他方の出
力端子と出力バッファ回路の他方の入力端子との間にテ
スト回路を配置した回路を設計し、テスト回路のタイミ
ング検証を行う。これにより、機能回路の設計・タイミ
ング検証のやりなおしをする必要がなくなるため、設計
処理の効率を向上させてコストを低減することができ
る、という効果を奏する。
【００４５】つぎの発明によれば、第１の設計工程で、
二つの出力端子から信号を出力する入力バッファ回路と
二つの入力端子のいずれか一方を選択して信号を入力す
る出力バッファ回路とを備えた複数の双方向バッファ回
路と、双方向バッファ回路の入力バッファ回路の一方の
出力端子と他の双方向バッファ回路の出力バッファ回路
の一方の入力端子との間に配置した機能回路と、を備え
た回路を設計し、前記機能回路のタイミング検証を行
い、第２の設計工程で、第１の設計工程で設計した回路
内の双方向バッファ回路の入力バッファ回路の他方の出
力端子と他の双方向バッファ回路の出力バッファ回路の
他方の入力端子との間にテスト回路を配置した回路を設
計し、テスト回路のタイミング検証を行う。これによ
り、機能回路の設計・タイミング検証のやりなおしをす
る必要がなくなるため、設計処理の効率を向上させてコ
ストを低減することができる、という効果を奏する。
二つの出力端子から信号を出力する入力バッファ回路と
二つの入力端子のいずれか一方を選択して信号を入力す
る出力バッファ回路とを備えた複数の双方向バッファ回
路と、双方向バッファ回路の入力バッファ回路の一方の
出力端子と他の双方向バッファ回路の出力バッファ回路
の一方の入力端子との間に配置した機能回路と、を備え
た回路を設計し、前記機能回路のタイミング検証を行
い、第２の設計工程で、第１の設計工程で設計した回路
内の双方向バッファ回路の入力バッファ回路の他方の出
力端子と他の双方向バッファ回路の出力バッファ回路の
他方の入力端子との間にテスト回路を配置した回路を設
計し、テスト回路のタイミング検証を行う。これによ
り、機能回路の設計・タイミング検証のやりなおしをす
る必要がなくなるため、設計処理の効率を向上させてコ
ストを低減することができる、という効果を奏する。
【図１】 この発明の実施の形態１にかかる半導体集積
回路の概略構成を示す図である。
回路の概略構成を示す図である。
【図２】 図１に示したＩ／Ｏ領域の概略構成を示す図
である。
である。
【図３】 実施の形態１にかかる入力バッファ回路の概
略構成を示す図である。
略構成を示す図である。
【図４】 実施の形態１にかかる出力バッファ回路の概
略構成を示す図である。
略構成を示す図である。
【図５】 実施の形態１にかかる半導体集積回路の設計
方法の手順を示すフローチャートである。
方法の手順を示すフローチャートである。
【図６】 実施の形態１にかかる半導体集積回路の設計
方法を説明する説明図である。
方法を説明する説明図である。
【図７】 実施の形態１にかかる半導体集積回路の設計
方法を説明する説明図である。
方法を説明する説明図である。
【図８】 この発明の実施の形態２にかかる双方向バッ
ファ回路の概略構成を示す図である。
ファ回路の概略構成を示す図である。
【図９】 実施の形態２にかかる半導体集積回路の設計
方法を説明する説明図である。
方法を説明する説明図である。
【図１０】 従来の半導体集積回路の概略構成を示す図
である。
である。
【図１１】 従来の半導体集積回路の設計方法の手順を
示すフローチャートである。
示すフローチャートである。
【図１２】 従来の半導体集積回路の設計方法を説明す
る説明図である。
る説明図である。
【図１３】 従来の半導体集積回路の設計方法を説明す
る説明図である。
る説明図である。
１ コア領域、２−１〜２−Ｄ Ｉ／Ｏ領域、３−ａ１
〜３−ａ３ フューズボックス、４ａ 入力バッファ回
路、５ａ 出力バッファ回路、６ 機能回路、７ テス
ト回路、８ａ，８ｂ 双方向バッファ回路。
〜３−ａ３ フューズボックス、４ａ 入力バッファ回
路、５ａ 出力バッファ回路、６ 機能回路、７ テス
ト回路、８ａ，８ｂ 双方向バッファ回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AV15 BE02 CD08 DF05 DT02 DT03 DT05 DT15 DT18 EZ10 EZ20 5F064 BB12 BB26 BB27 BB28 BB31 DD39 FF02 FF27 HH09
Claims (6)
- 【請求項１】 集積回路の実動作機能を実現する機能回
路と、 前記機能回路内の不良回路と切り替えて使用する冗長回
路と、 を備えた集積回路において、 前記冗長回路と前記不良回路とを切り替える切替え手段
を内蔵し、前記機能回路と外部との間の信号伝達を行う
少なくとも一つの入出力処理手段を具備することを特徴
とする集積回路。 - 【請求項２】 集積回路の実動作機能を実現する機能回
路と、 前記機能回路内の不良回路と切り替えて使用する冗長回
路と、 前記不良回路を検出するテストを行うテスト回路と、 を備えた集積回路において、 外部からの信号を入力し、二つの出力端子から信号を出
力する少なくとも一つの入力バッファ回路と、 二つの入力端子のいずれか一方を選択して信号を入力
し、信号を外部に出力する少なくとも一つの出力バッフ
ァ回路と、 を具備し、 前記入力バッファ回路の一方の出力端子と前記出力バッ
ファ回路の一方の入力端子との間に前記機能回路を設
け、 前記入力バッファ回路の他方の出力端子と前記出力バッ
ファ回路の他方の入力端子との間に前記テスト回路を設
けたことを特徴とする集積回路。 - 【請求項３】 集積回路の実動作機能を実現する機能回
路と、 前記機能回路内の不良回路と切り替えて使用する冗長回
路と、 前記不良回路を検出するテストを行うテスト回路と、 を備えた集積回路において、 外部からの信号を入力し、二つの出力端子から信号を出
力する入力バッファ回路と、二つの入力端子のいずれか
一方を選択して信号を入力し、信号を外部に出力する出
力バッファ回路と、を備えた複数の双方向バッファ回路
を具備し、 前記双方向バッファ回路の入力バッファ回路の一方の出
力端子と他の前記双方向バッファ回路の出力バッファ回
路の一方の入力端子との間に前記機能回路を設け、 前記双方向バッファ回路の入力バッファ回路の他方の出
力端子と他の前記双方向バッファ回路の出力バッファ回
路の他方の入力端子との間に前記テスト回路を設けたこ
とを特徴とする集積回路。 - 【請求項４】 集積回路の実動作機能を実現する機能回
路と、 前記機能回路内の不良回路と切り替えて使用する冗長回
路と、 を備えた集積回路の設計方法において、 前記機能回路と外部との間の信号伝達を行う少なくとも
一つの入出力処理手段に前記冗長回路と前記不良回路と
を切り替える切替え手段を内蔵させることを特徴とする
集積回路の設計方法。 - 【請求項５】 集積回路の実動作機能を実現する機能回
路と、 前記機能回路内の不良回路と切り替えて使用する冗長回
路と、 前記不良回路を検出するテストを行うテスト回路と、 を備えた集積回路の設計方法において、 二つの出力端子から信号を出力する入力バッファ回路の
一方の出力端子と、二つの入力端子のいずれか一方を選
択して信号を入力する出力バッファ回路の一方の入力端
子との間に前記機能回路を配置した回路を設計し、前記
機能回路のタイミング検証を行う第１の設計工程と、 前記第１の設計工程で設計した回路内の前記入力バッフ
ァ回路の他方の出力端子と前記出力バッファ回路の他方
の入力端子との間に前記テスト回路を配置した回路を設
計し、前記テスト回路のタイミング検証を行う第２の設
計工程と、 を含むことを特徴とする集積回路の設計方法。 - 【請求項６】 集積回路の実動作機能を実現する機能回
路と、 前記機能回路内の不良回路と切り替えて使用する冗長回
路と、 前記不良回路を検出するテストを行うテスト回路と、 を備えた集積回路の設計方法において、 二つの出力端子から信号を出力する入力バッファ回路と
二つの入力端子のいずれか一方を選択して信号を入力す
る出力バッファ回路とを備えた複数の双方向バッファ回
路と、前記双方向バッファ回路の入力バッファ回路の一
方の出力端子と他の前記双方向バッファ回路の出力バッ
ファ回路の一方の入力端子との間に配置した前記機能回
路とを備えた回路を設計し、前記機能回路のタイミング
検証を行う第１の設計工程と、 前記第１の設計工程で設計した回路内の前記双方向バッ
ファ回路の入力バッファ回路の他方の出力端子と他の前
記双方向バッファ回路の出力バッファ回路の他方の入力
端子との間に前記テスト回路を配置した回路を設計し、
前記テスト回路のタイミング検証を行う第２の設計工程
と、 を含むことを特徴とする集積回路の設計方法。
Priority Applications (2)
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|---|---|---|---|
| JP2000275515A JP2002093907A (ja) | 2000-09-11 | 2000-09-11 | 集積回路および集積回路の設計方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000275515A JP2002093907A (ja) | 2000-09-11 | 2000-09-11 | 集積回路および集積回路の設計方法 |
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| JP2002093907A true JP2002093907A (ja) | 2002-03-29 |
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Family Applications (1)
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|---|---|---|---|
| JP2000275515A Pending JP2002093907A (ja) | 2000-09-11 | 2000-09-11 | 集積回路および集積回路の設計方法 |
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|---|---|
| US (1) | US6518593B2 (ja) |
| JP (1) | JP2002093907A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017142252A (ja) * | 2016-02-10 | 2017-08-17 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | 破損検出を備えた半導体チップ |
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|---|---|---|---|---|
| KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
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| JPH10283796A (ja) | 1997-04-07 | 1998-10-23 | Sony Corp | 半導体装置 |
| JPH1174465A (ja) | 1997-08-29 | 1999-03-16 | Hitachi Ltd | 半導体集積回路装置 |
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| JP3786527B2 (ja) | 1998-10-06 | 2006-06-14 | 富士通株式会社 | 半導体装置及び半導体チップ上レイアウト設計方法 |
-
2000
- 2000-09-11 JP JP2000275515A patent/JP2002093907A/ja active Pending
-
2001
- 2001-02-01 US US09/774,676 patent/US6518593B2/en not_active Expired - Fee Related
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