JP3597501B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリーマクロを搭載した半導体集積回路に関し、特に、半導体集積回路に多数のメモリマクロを搭載する場合、複数のメモリマクロで救済用メモリマクロを共有することで、半導体集積回路の歩留りを向上させ、またヒューズ部の面積を削減する技術に関する。
【０００２】
【従来の技術】
近年、システムＬＳＩ等の半導体集積回路上にメモリをマクロセル化して混載することが盛んである。メモリマクロを混載する場合、システムＬＳＩの製造歩留りを向上させるため、メモリマクロの内部に予め冗長救済用のメモリセルを保持しておき、プローブ検査時に製造段階での不良を救済していた。
【０００３】
【発明が解決しようとする課題】
メモリマクロ内部に冗長救済用のメモリセルを保持して冗長救済を行うと面積効率が悪く、更に実際には救済に使用されない冗長救済セルが多数存在することになり、救済効率も悪い。また、冗長救済のためのヒューズ部が配線の妨げになり、配線の複雑化を招いていた。多数搭載されるＳＲＡＭマクロに冗長救済を導入する場合、前記の問題が顕著に現れる。このため、ウェーハあたりの取れ数が減少して製造コストが高くなってしまうという問題を有していた。
【０００４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、複数のＳＲＡＭマクロで冗長メモリマクロを共有することで、面積効率と救済効率を向上させ、さらに冗長ヒューズも共有することで、ヒューズ部の面積を削減させた半導体集積回路を提供することにある。
【０００５】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体集積回路は、複数のメモリマクロと、複数のメモリマクロを救済するための冗長メモリマクロとを有する半導体集積回路であって、複数のメモリマクロはそれぞれ、ワード線（ＷＬ１〜ＷＬ３２）およびビット線（ＢＬＡ１〜ＢＬＡ６４）に接続されたメモリセルアレーと、メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線（ＢＬＡ６５）に置換する手段（ヒューズ、トランジスタ、インバータ）を有し、不良情報を冗長信号線（ＲＡ）に出力する第１の冗長回路とを備え、冗長メモリマクロは、冗長ワード線（ＷＬＡ１〜３２）および冗長ビット線（ＢＬＡ６５）に接続された冗長メモリセルアレーと、冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を冗長ワード線に接続し、正常なメモリマクロに対応したワード線を冗長ワード線から切り離す第１のワード線接続回路とを備えたことを特徴とする。
【０００６】
この構成によれば、冗長ワード線および冗長ビット線をそれぞれ正常なメモリマクロのワード線およびビット線から完全に切り離すことが出来るので、複数のメモリマクロにおけるワード線やビット線の動作が同じでも異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができる。このため、面積効率と救済効率を向上させることが出来る。
【０００７】
前記の目的を達成するため、本発明に係る第２の半導体集積回路は、複数のメモリマクロと、複数のメモリマクロを救済するための冗長メモリマクロとを有する半導体集積回路であって、複数のメモリマクロはそれぞれ、ワード線（ＷＬ１〜ＷＬ３２）およびビット線（ＢＬＡ１〜ＢＬＡ６４）に接続されたメモリセルアレーと、メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線（ＢＬＡ０）に置換する手段（ヒューズ、トランジスタ、インバータ）を有し、不良情報を冗長信号線（ＲＡ）に出力する第２の冗長回路とを備え、冗長メモリマクロは、冗長ワード線（ＷＬＡ１〜３２）および前記冗長ビット線（ＢＬＡ０）に接続された冗長メモリセルアレーと、冗長信号線の不良情報に基づいて、救済すべきメモリマクロに対応したワード線の信号をゲート回路（ＮＡＮＤ回路）を介しタイミング調整を行って冗長ワード線に伝達し、正常なメモリマクロに対応したワード線の信号をゲート回路（ＮＡＮＤ回路）で阻止する第２のワード線接続回路とを備えたことを特徴とする。
【０００８】
この構成によれば、第１の半導体集積回路の利点に加えて、冗長メモリマクロの第２のワード線接続回路により、救済すべきメモリマクロに応じた冗長信号に対する、スイッチトランジスタのオン／オフ時間によるワード線と冗長ワード線の接続遅延を除くことが出来、また冗長ワード線に伝達されるワード線の信号の動作タイミング調整（波形の整形等）をすることが出来る。
【０００９】
前記の目的を達成するため、本発明に係る第３の半導体集積回路は、複数のメモリマクロと、複数のメモリマクロを救済するための冗長メモリマクロとを有する半導体集積回路であって、複数のメモリマクロはそれぞれ、ワード線（ＷＬ１〜ＷＬ３２）およびビット線（ＢＬＡ１〜ＢＬＡ６４）に接続されたメモリセルアレーと、メモリセルアレーに所定数のビット線毎に接続された複数のカラムデコーダを有し、外部入力のアドレス信号から生成される内部カラムアドレス線（ＣＡＤＲ）の信号に基づいて、所定数のビット線のうち特定のビット線を選択し、入出力データを選択されたビット線に対応付けるカラムデコーダ部と、書き込み信号線（ＩＲ）の状態に基づき入力データを、また読み出し信号線（ＯＲ）の状態に基づき出力データを入出力データとしてカラムデコーダ部に結合するとともに、メモリセルアレーの不良ビット線に対応する入出力データ線を隣接する入出力データ線および冗長入出力データ線に置換する手段（ヒューズ、トランジスタ、インバータ）を有し、不良情報を冗長信号線（ＲＡ）に出力する第３の冗長／入出力回路とを備え、冗長メモリマクロは、冗長ワード線（ＷＬＡ１〜３２）および所定数の冗長ビット線（ＢＬＡ６５〜ＢＬＡ６８）に接続された冗長メモリセルアレーと、冗長カラムアドレス線（ＣＯＬＲＡ、ＣＯＬＲＢ）の信号に基づいて、所定数の冗長ビット線のうち特定の冗長ビット線を選択し、冗長書き込み信号線（ＷＲＲ）および冗長読み出し信号線（ＲＥＲ）の状態に基づいて、冗長入出力データ線の入力または出力データを選択された冗長ビット線に対応付けるカラムデコーダと、冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応した内部カラムアドレス線、書き込み信号線、および読み出し信号線をそれぞれ、冗長カラムアドレス線、冗長書き込み信号線、および冗長読み出し信号線に接続し、正常なメモリマクロに対応した内部カラムアドレス線、書き込み信号線、および読み出し信号線をそれぞれ、冗長カラムアドレス線、冗長書き込み信号線、および冗長読み出し信号線から切り離すコマンド接続回路と、冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を冗長ワード線に接続し、正常なメモリマクロに対応したワード線を冗長ワード線から切り離す第１のワード線接続回路とを備えたことを特徴とする。
【００１０】
この構成によれば、冗長ワード線、冗長ビット線、更に冗長カラムアドレス線、冗長書き込み信号線、冗長読み出し信号線、冗長入出力データ線までも、それぞれ、正常なメモリマクロのワード線、ビット線、内部カラムアドレス線、書き込み信号線、読み出し信号線、入出力データ線から完全に切り離すことが出来るので、ワード線、ビット線以外にも信号の動作タイミングが異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができる。このため、面積効率と救済効率を向上させることが出来る。
【００１１】
前記の目的を達成するため、本発明に係る第４の半導体集積回路は、複数のメモリマクロと、複数のメモリマクロを救済するための冗長メモリマクロとを有する半導体集積回路であって、複数のメモリマクロはそれぞれ、ワード線（ＷＬ１〜ＷＬ３２）およびビット線（ＢＬＡ１〜ＢＬＡ６４）に接続されたメモリセルアレーと、メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線（ＢＬＡ０）に置換する手段（ヒューズ、トランジスタ、インバータ）を有し、不良情報を冗長信号線（ＲＡ）に出力する第２の冗長回路とを備え、冗長メモリマクロは、冗長ワード線（ＷＬＡ１〜３２）および冗長ビット線（ＢＬＡ０）に接続された冗長メモリセルアレーと、冗長ロウアドレス線の信号に基づいて、特定の冗長ワード線を選択するロウデコーダと、冗長アドレス信号および冗長コマンド信号を受けて、冗長ロウアドレス線の信号を生成する周辺回路と、冗長信号線の不良情報に基づいて、救済すべきメモリマクロに対応した外部からのアドレス信号およびコマンド信号をゲート回路（ＮＡＮＤ回路）を介しタイミング調整を行って周辺回路に出力し、正常なメモリマクロに対応した外部からのアドレス信号およびコマンド信号をゲート回路（ＮＡＮＤ回路）で阻止する外部信号線接続回路とを備えたことを特徴とする。
【００１２】
この構成によれば、接続すべき配線（ワード線）数を削減し、且つ、冗長メモリマクロ単独で冗長ワード線や冗長ビット線を制御できるので、ワード線やビット線の動作が同じでも異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができる。このため、救済効率を向上させることが出来る。更に、冗長メモリマクロの外部信号接続回路により、救済すべきメモリマクロに応じた冗長信号に対する、スイッチトランジスタのオン／オフ時間によるワード線と冗長ワード線の接続遅延を除くことが出来、また冗長ワード線に伝達されるワード線の信号の動作タイミング調整（波形の整形等）をすることが出来る。
【００１３】
第１から第４の半導体集積回路において、複数のメモリマクロはそれぞれ動作タイミングが異なることを特徴とする。
【００１４】
また、第１から第４の半導体集積回路において、複数のメモリマクロはそれぞれ同期式メモリマクロと非同期式メモリマクロが混在して成る。
【００１５】
また、第１から第４の半導体集積回路において、複数のメモリマクロはそれぞれ、ワード線が接続され、外部入力のアドレス信号から生成される内部ロウアドレス信号を受けて、ワード線のいずれか１本を選択するロウデコーダを備える。
【００１６】
また、第１から第４の半導体集積回路において、冗長メモリマクロは、複数のメモリマクロのうちいずれか１つを救済するか、または複数のメモリマクロのうちいくつかを共に救済する。 第１から第３の半導体集積回路において、複数のメモリマクロはそれぞれワード線の数が異なり、冗長メモリマクロの使用しないワード線が接地電位に固定されることが好ましい。これにより、ワード線数が異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができる。
【００１７】
また、第１から第３の半導体集積回路において、複数のメモリマクロはそれぞれワード線の数が異なり、冗長メモリマクロの使用しないワード線が接地電位に固定され、冗長メモリマクロは、冗長信号線の不良情報に基づいて、冗長メモリマクロのワード線が分割されて割り当てられたいくつかのメモリマクロに接続された冗長ビット線をそれぞれ接続または切り離す冗長ビット線接続回路を備え、いくつかのメモリマクロを共に救済することが好ましい。
【００１８】
この構成によれば、ワード線数が異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができ、複数のメモリマクロのうち１つあるいは複数個を救済することが出来る。
【００１９】
第１から第４の半導体集積回路において、複数のメモリマクロはそれぞれ冗長単位のビット線数が異なり、冗長メモリマクロは、複数のメモリマクロのうち冗長単位のビット線数が最大であるメモリマクロと同じ冗長ビット線数を有し、メモリマクロに応じて接続すべき冗長ビット線の数が変更されることが好ましい。
【００２０】
この構成によれば、冗長すべきビット線数が異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができ、複数のメモリマクロのうち一つを救済することが出来る。
【００２１】
第１から第３の半導体集積回路において、冗長メモリマクロは、冗長信号線の不良情報に基づいて、冗長ワード線を分断または接続し、冗長メモリセルアレーを分割または統合する第２のワード線接続回路を備え、接続されるすべてのメモリマクロを救済することが好ましい。
【００２２】
この構成によれば、冗長ワード線を分割することができ、ワード線やビット線の動作が同じでも異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができ、複数のメモリマクロのうちいずれも救済することが出来る。
【００２３】
前記の目的を達成するため、本発明に係る第５の半導体集積回路は、複数のメモリマクロと、複数のメモリマクロのいずれか一つを救済するための冗長メモリマクロとを有する半導体集積回路であって、複数のメモリマクロはそれぞれ、ワード線（ＷＬ１〜ＷＬ３２）およびビット線（ＢＬＡ１〜ＢＬＡ６４）に接続されたメモリセルアレーと、冗長メモリマクロからの冗長コントロール信号（ＳＡ１〜ＳＡ６４、ＳＢ１〜ＳＢ６４）に従って、メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線（ＢＬＡ６５）に切り換え、不良情報を冗長信号線（ＲＡ）に出力する第４の冗長回路とを備え、冗長メモリマクロは、冗長ワード線（ＷＬＡ１〜３２）および冗長ビット線（ＢＬＡ６５）に接続された冗長メモリセルアレーと、冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を冗長ワード線に接続し、正常なメモリマクロに対応したワード線を冗長ワード線から切り離す第１のワード線接続回路と、複数のメモリマクロの数に対応して設けられ、不良メモリマクロに対応して切断される第１のヒューズ（マクロセレクトヒューズ）と、不良メモリマクロの不良ビット線に対応して切断される第２のヒューズ（冗長ヒューズ）とを有し、第１および第２のヒューズの切断情報を冗長コントロール信号として出力する冗長コントロール回路とを備えたことを特徴とする。
【００２４】
この構成によれば、第１の半導体集積回路の利点に加えて、冗長救済のためのヒューズを複数のメモリマクロで共有して使用することが出来る。このため、ヒューズを削減し、面積効率を向上させることが出来る。
【００２５】
前記の目的を達成するため、本発明に係る第６の半導体集積回路は、複数のメモリマクロと、複数のメモリマクロのいずれか一つを救済するための冗長メモリマクロとを有する半導体集積回路であって、複数のメモリマクロはそれぞれ、ワード線（ＷＬ１〜ＷＬ３２）およびビット線（ＢＬＡ１〜ＢＬＡ６４）に接続されたメモリセルアレーと、冗長メモリマクロからの冗長コントロール信号（ＳＡ１〜ＳＡ６４、ＳＢ１〜ＳＢ６４）に従って、メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線（ＢＬＡ６５）に切り換え、不良情報を冗長信号線（ＲＡ）に出力する第４の冗長回路とを備え、冗長メモリマクロは、冗長ワード線（ＷＬＡ１〜３２）および冗長ビット線（ＢＬＡ６５）に接続された冗長メモリセルアレーと、冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を冗長ワード線に接続し、正常なメモリマクロに対応したワード線を冗長ワード線から切り離す第１のワード線接続回路と、複数のメモリマクロのうち少なくとも２つに対応して共通して設けられ、不良メモリマクロに対応して切断状態または未切断状態にされる第１のヒューズ（マクロセレクトヒューズ）と、不良メモリマクロの不良ビット線に対応して切断される第２のヒューズ（冗長ヒューズ）とを有し、第１および第２のヒューズの切断情報を冗長コントロール信号として出力する冗長コントロール回路とを備えたことを特徴とする。
【００２６】
この構成によれば、冗長救済のためのヒューズを複数のメモリマクロで共有して使用することができ、更にマクロセレクトヒューズの個数を削減することが出来る。このため、ヒューズを削減し、面積効率を向上させることが出来る。
【００２７】
前記の目的を達成するため、本発明に係る第７の半導体集積回路は、構成が異なる複数のメモリマクロと、複数のメモリマクロのいずれか一つを救済するための冗長メモリマクロとを有する半導体集積回路であって、複数のメモリマクロはそれぞれ、ワード線（ＷＬ１〜ＷＬ３２）およびビット線（ＢＬＡ１〜ＢＬＡ６４、ＢＬＡ１〜ＢＬＡ６５）に接続されたメモリセルアレーと、冗長メモリマクロからの冗長コントロール信号（ＳＡ１〜ＳＡ６４、ＳＢ１〜ＳＢ６４）に従って、メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線（ＢＬＡ６５、ＢＬＡ６６）に切り換え、不良情報を冗長信号線（ＲＡ）に出力する第４の冗長回路とを備え、冗長メモリマクロは、冗長ワード線（ＷＬＡ１〜３２）および冗長ビット線（ＢＬＡ６５、ＢＬＡ６６）に接続された冗長メモリセルアレーと、冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を冗長ワード線に接続し、正常なメモリマクロに対応したワード線を冗長ワード線から切り離す第１のワード線接続回路と、複数のメモリマクロの数に対応して設けられ、不良メモリマクロに対応して切断される第１のヒューズ（マクロセレクトヒューズ）と、複数のメモリマクロのうちの最大のビット線数に対応して設けられ、不良メモリマクロの不良ビット線に対応して切断される第２のヒューズ（冗長ヒューズ）とを有し、第１および第２のヒューズの切断情報を冗長コントロール信号として出力する冗長コントロール回路とを備えたことを特徴とする。
【００２８】
この構成によれば、冗長救済のためのヒューズをビット線数の異なる複数のメモリマクロで共有して使用することが出来る。このため、ヒューズを削減し、面積効率を向上させることが出来る。
【００２９】
前記の目的を達成するため、本発明に係る第８の半導体集積回路は、構成が異なる複数のメモリマクロと、複数のメモリマクロのいずれか一つまたはいくつかを共に救済するための冗長メモリマクロとを有する半導体集積回路であって、複数のメモリマクロはそれぞれ、ワード線（ＷＬ１〜ＷＬ３２）およびビット線（ＢＬＡ１〜ＢＬＡ６４、ＢＬＡ１〜ＢＬＡ５８、ＢＬＡ１〜ＢＬＡ４）に接続されたメモリセルアレーと、冗長メモリマクロからの冗長コントロール信号（ＳＦ１〜ＳＦ６４、ＳＨ１〜ＳＨ５８、ＳＩ１〜ＳＩ４）に従って、メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線（ＢＬＡ６５、ＢＬＡ５９、ＢＬＡ５）に切り換え、不良情報を冗長信号線（ＲＡ）に出力する第４の冗長回路とを備え、冗長メモリマクロは、冗長ワード線（ＷＬＡ１〜３２）および冗長ビット線に接続された冗長メモリセルアレーと、冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を冗長ワード線に接続し、正常なメモリマクロに対応したワード線を冗長ワード線から切り離す第１のワード線接続回路と、複数のメモリマクロの数に対応して設けられ、不良メモリマクロに対応して切断される第１のヒューズ（マクロセレクトヒューズ）と、複数のメモリマクロのうちの最大のビット線数に対応して設けられ、不良メモリマクロの不良ビット線に対応して切断される第２のヒューズ（冗長ヒューズ）と、第１のヒューズの切断情報に基づいて、救済すべきメモリマクロの構成に応じて第２のヒューズの構成を分割または接続するヒューズ接続回路とを有し、第１および第２のヒューズの切断情報を冗長コントロール信号として出力する冗長コントロール回路とを備えたことを特徴とする。
【００３０】
この構成によれば、冗長救済のためのヒューズを構成の異なる複数のメモリマクロで共有し、構成の異なる複数のメモリマクロのうち複数個を救済することが可能になり、ヒューズを削減し、面積効率を向上させることが出来る。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、すべての図面を通じて同一の要素には同一の符号を付し、その繰り返しの説明は省略する。
【００３２】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体集積回路の一構成例を示すブロック図である。
【００３３】
図１において、本実施の形態の半導体集積回路は、複数のメモリマクロ１Ａ１、１Ａ２と、複数のメモリマクロ１Ａ１、１Ａ２を救済するための１つの冗長メモリマクロ２Ａとで構成される。ここでは、メモリマクロが２個搭載されている例について説明するが、２個以上搭載される場合についても同様である。また、この様な冗長救済の形態が、半導体集積回路内に複数存在してもよい。また、複数のメモリマクロ１Ａ１、１Ａ２、冗長メモリマクロ２Ａ内のワード線やビット線、データ入出力の数は、本実施の形態の構成に限定されない。
【００３４】
複数のメモリマクロ１Ａ１、１Ａ２は、アドレス信号線ＡＤＲ、コマンド信号線ＣＭＤ、データ入出力線Ｉ／Ｏ、リセット信号線ＲＳにより、外部回路と接続される。冗長メモリマクロ２Ａは、複数のメモリマクロ１Ａ１、１Ａ２と、それぞれのワード線ＷＬ１〜ＷＬ３２、冗長ビット線ＢＬＡ６５、および冗長信号線ＲＡにより接続される。
【００３５】
図２は、複数のメモリマクロ１Ａ１、１Ａ２の各内部構成を示すブロック図である。図２において、周辺回路１Ａ−１が、アドレス線ＡＤＲおよびコマンド信号線ＣＭＤにより外部回路と接続される。また、Ｉ／Ｏ部１Ａ−６の入出力回路が、データ入出力信号線ＩＮ１〜ＩＮ１６、ＯＵＴ１〜ＯＵＴ１６により外部回路と接続される。さらに、第１の冗長回路１Ａ−４が、リセット信号線ＲＳにより外部回路と接続される。周辺回路１Ａ−１は、ロウデコーダ１Ａ−２と、内部ロウアドレス信号線ＲＡＤＲにより接続され、ロウデコーダ１Ａ−２は、メモリセルアレー１Ａ−３と、ワード線ＷＬ１〜ＷＬ３２により接続される。また、周辺回路１Ａ−１は、Ｉ／Ｏ部１Ａ−６の入出力回路と、読み出し信号線ＲＥおよび書き込み信号線ＷＲにより接続される。更に、周辺回路１Ａ−１は、カラムデコーダ部１Ａ−５内のカラムデコーダと、内部カラムアドレス信号線ＣＡＤＲにより接続され、カラムデコーダは、入出力回路と、データ線ＤＡＴＡ１〜ＤＡＴＡ１６により接続され、第１の冗長回路１Ａ−４と、ビット線ＢＬ１〜ＢＬ６４により接続される。
【００３６】
第１の冗長回路１Ａ−４は、メモリセルアレー１Ａ−３と、第２のビット線ＢＬＡ１〜ＢＬＡ６４により接続され、外部の冗長メモリマクロ２Ａと、冗長ビット線ＢＬＡ６５および冗長信号線ＲＡにより接続される。メモリセルアレー１Ａ−３は、外部の冗長メモリマクロ２Ａと、ワード線ＷＬ１〜ＷＬ３２により接続される。
【００３７】
図３は、メモリセルアレー１Ａ−３の部分構成と、第１の冗長回路１Ａ−４の部分構成を示す回路図である。図３において、メモリセルアレー１Ａ−３は、６４本の第２のビット線ＢＬＡ１〜ＢＬＡ６４と、３２本のワード線ＷＬ１〜ＷＬ３２と、それぞれが行列状に配置された複数のメモリセル１３−Ａとで構成される。各メモリセル１３−Ａは、６４本の第２のビット線ＢＬＡ１〜ＢＬＡ６４のうちの１本、及びメモリセル１３−Ａをアクセス可能にする３２本のワード線ＷＬ１〜ＷＬ３２のうちの１本と接続されている。
【００３８】
図４は、冗長メモリマクロ２Ａの部分構成を示す回路図である。図４において、冗長メモリマクロ２Ａは、第１のワード線接続回路２Ａ−１と、冗長メモリセルアレー２Ａ−２とで構成される。第１のワード線接続回路２Ａ−１は、メモリマクロ１Ａ１、１Ａ２と、ワード線ＷＬ１〜ＷＬ３２により接続され、冗長メモリセルアレー２Ａ−２と、冗長ワード線ＷＬＡ１〜ＷＬＡ３２により接続される。また、冗長メモリセルアレー２Ａ−２は、メモリマクロ１Ａ１、１Ａ２内の第１の冗長回路１Ａ−４と、冗長ビット線ＢＬＡ６５および冗長信号線ＲＡにより接続される。
【００３９】
以下、このように構成された半導体集積回路の動作について説明する。
【００４０】
最初に、複数のメモリマクロ１Ａ１、１Ａ２に不良がなく、冗長メモリマクロ２Ａが未使用の場合について説明する。
【００４１】
まず、外部からリセット信号線ＲＳを介してリセット信号が、図３の第１の冗長回路１Ａ−４に入力される。この時、メモリマクロ１Ａ１、１Ａ２のどこにも不良が無い場合は、第１の冗長回路１Ａ−４内のヒューズ（１２、２２、３２、４２、…）が切断されていないので、図３のインバータ１１から論理「Ｈ」レベルの出力信号がＮＭＯＳトランジスタ１５のゲートに印加され、ＮＭＯＳトランジスタ１５がオンとなり、インバータ１３から論理「Ｌ」レベルの出力信号がＮＭＯＳトランジスタ１６のゲートに印加され、ＮＭＯＳトランジスタ１５がオン、ＮＭＯＳトランジスタ１６がオフとなり、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。以降、ＮＭＯＳトランジスタ２５がオン、ＮＭＯＳトランジスタ２６がオフとなり、ビット線ＢＬ２は第２のビット線ＢＬＡ２に接続され、最後に、ＮＭＯＳトランジスタ６４５がオン、ＮＭＯＳトランジスタ６４６がオフとなり、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。この時、冗長メモリマクロ２Ａに接続される冗長信号線ＲＡは、論理「Ｌ」レベルとなり、ＮＭＯＳトランジスタ６４６がオフであるので、冗長ビット線ＢＬＡ６５に信号は伝達されず、冗長信号線ＲＡが論理「Ｌ」レベルであることを受けて、図４の冗長メモリマクロ２Ａ内のＮＯＲ回路５３の出力信号は、論理「Ｈ」レベルとなり、トランジスタ３３、４３がオンして、冗長ワード線ＷＬＡ１〜ＷＬＡ３２は全て論理「Ｌ」レベルに固定される。
【００４２】
また、冗長信号線ＲＡの論理「Ｌ」レベルと、インバータ５１、５２から論理「Ｈ」レベルの出力信号を受けて、スイッチトランジスタ３１、３２、４１、４２は非導通となり、各メモリマクロ１Ａ１、１Ａ２に接続されたワード線ＷＬ１〜ＷＬ３２は、冗長ワード線ＷＬＡ１〜ＷＬＡ３２から切り離される。
【００４３】
次に、外部からアドレス信号が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線ＷＬ１〜ＷＬ３２のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【００４４】
次に、外部からコマンド信号（ＣＭＤ）が入力され、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路が、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間でデータ線ＤＡＴＡ１〜ＤＡＴＡ１６を通して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５で選択したビット線と、第１の冗長回路１Ａ−４で選択した第２のビット線を通して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【００４５】
次に、メモリマクロ１Ａ１の第２のビット線ＢＬＡ１が不良であり、メモリマクロ１Ａ２に不良が無い場合を例にあげて説明する。
【００４６】
メモリマクロ１Ａ１内の第２のビット線ＢＬＡ１が不良であった場合、予めレーザートリミング装置により、メモリマクロ１Ａ１内の第１の冗長回路１Ａ−４内のヒューズ１２が切断される。次に、外部からリセット信号がメモリマクロ１Ａ１内の第１の冗長回路１Ａ−４に入力されるが、ヒューズ１２が切断されているため、図３のインバータ１１からは論理「Ｈ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｌ」レベルが入力され、それがインバータ１４でラッチされる。これにより、ＮＭＯＳトランジスタ１５がオフ、ＮＭＯＳトランジスタ１６がオンとなり、ビット線ＢＬ１は第２のビット線ＢＬＡ２に接続される。以降、ＮＭＯＳトランジスタ２５がオフ、ＮＭＯＳトランジスタ２６がオンとなり、ビット線ＢＬ２は第２のビット線ＢＬＡ３に接続され、最後に、ＮＭＯＳトランジスタ６４５がオフ、ＮＭＯＳトランジスタ６４６がオンとなり、ビット線ＢＬ６４は冗長ビット線ＢＬＡ６５に接続される。
【００４７】
一方、メモリマクロ１Ａ２内では、不良が無くヒューズが切断されていないので、図３のインバータ１１から論理「Ｈ」レベルの出力信号が伝達され、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ２に接続され、最後に、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。
【００４８】
この時、冗長メモリマクロ２Ａ内では、メモリマクロ１Ａ１側の冗長信号線ＲＡは論理「Ｈ」レベルとなり、ビット線ＢＬ６４の信号が冗長ビット線ＢＬＡ６５に伝達される。しかし、メモリマクロ１Ａ２側の冗長信号線ＲＡは論理「Ｌ」レベルとなり、ビット線ＢＬ６４の信号は冗長ビット線ＢＬＡ６５に伝達されない。更に、メモリマクロ１Ａ１側の冗長信号線ＲＡが論理「Ｈ」レベルであること受けて、冗長メモリマクロ２ＡのＮＯＲ回路５３の出力信号は、論理「Ｌ」レベルとなり、ＮＭＯＳトランジスタ３３、４３はオフして、冗長ワード線ＷＬＡ１〜ＷＬＡ３２は論理「Ｌ」レベルに固定されない。
【００４９】
また、メモリマクロ１Ａ１側の冗長信号線ＲＡの論理「Ｈ」レベルと、インバータ５１からの論理「Ｌ」レベルの出力信号を受けて、スイッチトランジスタ３１、４１が導通し、メモリマクロ１Ａ１側のワード線ＷＬ１〜ＷＬ３２は冗長ワード線ＷＬＡ１〜ＷＬＡ３２に接続され、信号が伝達される。同時に、メモリマクロ１Ａ２側の冗長信号線ＲＡの論理「Ｌ」レベルと、インバータ５２からの論理「Ｈ」レベルの出力信号を受けて、スイッチトランジスタ３２、４２は非導通となり、メモリマクロ１Ａ２側ののワード線ＷＬ１〜ＷＬ３２は冗長ワード線ＷＬＡ１〜ＷＬＡ３２から切り離され、信号が伝達されることは無い。
【００５０】
次に、外部からアドレス信号が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【００５１】
次に、外部からメモリマクロ１Ａ１にコマンド信号（ＣＭＤ）が入力され、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路が、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間でデータ線ＤＡＴＡ１〜ＤＡＴＡ１６を通して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５で選択したビット線、第１の冗長回路１Ａ−４で選択した第２のビット線ＢＬＡ２〜ＢＬＡ６４、および冗長ビット線ＢＬＡ６５を通して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【００５２】
この様な構成をとることで、冗長ワード線および冗長ビット線をそれぞれ正常なメモリマクロのワード線およびビット線から完全に切り離すことが出来るので、複数のメモリマクロにおけるワード線やビット線の動作が同じでも異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができる。このため、面積効率と救済効率を向上させることが出来る。
【００５３】
（実施の形態２）
図５は、本発明の実施の形態２に係る半導体集積回路の一構成例を示すブロック図である。
【００５４】
図５において、本実施の形態の半導体集積回路は、複数のメモリマクロ１Ｂ１、１Ｂ２と、複数のメモリマクロ１Ｂ１、１Ｂ２を救済するための１つの冗長メモリマクロ２Ｂとで構成される。ここでは、メモリマクロが２個搭載されている例について説明するが、２個以上搭載される場合についても同様である。また、この様な冗長救済の形態が、半導体集積回路内に複数存在してもよい。また、複数のメモリマクロ１Ｂ１、１Ｂ２、冗長メモリマクロ２Ｂ内のワード線やビット線、データ入出力の数は、本実施の形態の構成に限定されない。
【００５５】
複数のメモリマクロ１Ｂ１、１Ｂ２は、アドレス信号線ＡＤＲ、コマンド信号線ＣＭＤ、データ入出力線Ｉ／Ｏ、およびリセット信号線ＲＳにより、外部回路と接続される。冗長メモリマクロ２Ｂは、メモリマクロ１Ｂ１、１Ｂ２と、それぞれのワード線ＷＬ１〜ＷＬ２、冗長ビット線ＢＬＡ６５、および冗長信号線ＲＡにより接続される。
【００５６】
図６は、メモリマクロ１Ｂ１、１Ｂ２の各内部構成を示すブロック図である。図６において、メモリマクロ１Ｂ１、１Ｂ２内の周辺回路１Ａ−１が、アドレス信号線ＡＤＲおよびコマンド信号線ＣＭＤにより、外部回路と接続される。また、Ｉ／Ｏ部１Ａ−６の入出力回路が、データ入出力信号線ＩＮ１〜ＩＮ１６、ＯＵＴ１〜ＯＵＴ１６により、外部回路と接続される。さらに、第２の冗長回路１Ｂ−４が、リセット信号線ＲＳにより、外部回路と接続される。周辺回路１Ａ−１は、ロウデコーダ１Ａ−２と、内部ロウアドレス信号線ＲＡＤＲにより接続され、ロウデコーダ１Ａ−２は、メモリセルアレー１Ａ−３と、ワード線ＷＬ１〜ＷＬ３２により接続される。また、周辺回路１Ａ−１は、Ｉ／Ｏ部１Ａ−６の入出力回路と、読み出し信号線ＲＥおよび書き込み信号線ＷＲにより接続される。更に、周辺回路１Ａ−１は、カラムデコーダ部１Ａ−５内のカラムデコーダと、内部カラムアドレス信号線ＣＡＤＲにより接続され、カラムデコーダは、入出力回路と、データ線ＤＡＴＡ１〜ＤＡＴＡ１６により接続され、第２の冗長回路１Ｂ−４と、ビット線ＢＬ１〜ＢＬ６４により接続される。
【００５７】
第２の冗長回路１Ｂ−４は、メモリセルアレー１Ａ−３と、第２のビット線ＢＬＡ１〜ＢＬＡ６４により接続され、冗長メモリマクロＢ２Ｂと、冗長ビット線ＢＬＡ０および冗長信号線ＲＡにより接続される。ロウデコーダ１Ａ−２は、外部の冗長メモリマクロ２Ｂと、ワード線ＷＬ１〜ＷＬ３２により接続される。
【００５８】
図７は、メモリセルアレー１Ａ−３の部分構成と、第２の冗長回路１Ｂ−４の部分構成を示す回路図である。図７において、メモリセルアレー１Ａ−３は、６４本の第２のビット線ＢＬＡ１〜ＢＬＡ６４と、３２本のワード線ＷＬ１〜ＷＬ３２と、それぞれが行列状に配置されたメモリセル１３−Ａとで構成される。各メモリセル１３−Ａは、６４本の第２のビット線ＢＬＡ１〜ＢＬＡ６４のうちの１本、及びメモリセル１３−Ａをアクセス可能にする３２本のワード線ＷＬ１〜ＷＬ３２のうちの１本と接続されている。
【００５９】
図８は、冗長メモリマクロ２Ｂの部分構成を示す回路図である。図８において、冗長メモリマクロ２Ｂは、第２のワード線接続回路２Ｂ−１と、冗長メモリセルアレー２Ａ−２とで構成され、第２のワード線接続回路２Ｂ−１は、複数のメモリマクロ１Ｂ１、１Ｂ２と、それぞれのワード線ＷＬ１〜３２により接続され、冗長メモリセルアレー２Ａ−２と、冗長ワード線ＷＬＡ１〜ＷＬＡ３２により接続される。また、冗長メモリセルアレー２Ａ−２は、各メモリマクロ１Ｂ１、１Ｂ２内の第２の冗長回路１Ｂ−４と、冗長ビット線ＢＬＡ０および冗長信号線ＲＡにより、接続される。
【００６０】
以下、このように構成された半導体集積回路の動作について説明する。
【００６１】
最初に、複数のメモリマクロ１Ｂ１、１Ｂ２に不良がなく、冗長メモリマクロ２Ｂが未使用の場合について説明する。
【００６２】
まず、外部からリセット信号（ＲＳ）が第２の冗長回路１Ｂ−４に入力される。この時、複数のメモリマクロ１Ｂ１、１Ｂ２のどこにも不良が無い場合は、ヒューズが切断されていないので、図７のインバータ１１から論理「Ｈ」レベルの出力信号がＮＭＯＳトランジスタ１５のゲートに印加され、インバータ１３から論理「Ｌ」レベルの出力信号がＮＭＯＳトランジスタ１６のゲートに印加され、ＮＭＯＳトランジスタ１５はオン、ＮＭＯＳトランジスタ１６はオフとなり、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。以降、ＮＭＯＳトランジスタ２５がオン、ＮＭＯＳトランジスタ２６がオフとなり、ビット線ＢＬ６３は第２のビット線ＢＬＡ６３に接続され、最後に、ＮＭＯＳトランジスタ６４５がオン、ＮＭＯＳトランジスタ６４６がオフとなり、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。
【００６３】
この時、冗長メモリマクロ２Ｂに接続される冗長信号線ＲＡは論理「Ｌ」レベルとなり、ＮＭＯＳトランジスタ６４６がオフであるので、冗長ビット線ＢＬＡ０に信号は伝達されず、冗長信号線ＲＡが論理「Ｌ」レベルであることを受けて、図８のＮＡＮＤ回路６１の出力信号は論理「Ｈ」レベルとなり、ＮＡＮＤ回路６２の出力信号も論理「Ｈ」レベルとなり、ＮＡＮＤ回路６３の出力に接続された冗長ワード線ＷＬＡ１〜ＷＬＡ３２は全て論理「Ｌ」レベルに固定される。
【００６４】
次に、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【００６５】
次に、外部からコマンド信号（ＣＭＤ）が入力され、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路が、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間でデータ線ＤＡＴＡ１〜ＤＡＴＡ１６を通して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５で選択したビット線と、第２の冗長回路１Ｂ−４で選択した第２のビット線を通して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【００６６】
次に、メモリマクロ１Ｂ１の第２のビット線ＢＬＡ６４が不良であり、メモリマクロ１Ｂ２に不良が無い場合を例にあげて説明する。
【００６７】
メモリマクロ１Ｂ１内の第２のビット線ＢＬＡ６４が不良であった場合、予めレーザートリミング装置により、メモリマクロ１Ｂ１の第２の冗長回路１Ｂ−４内のヒューズ１２が切断される。
【００６８】
次に、外部からリセット信号（ＲＳ）がメモリマクロ１Ｂ１内の第２の冗長回路１Ｂ−４に入力されるが、ヒューズ１２が切断されているため、図７のインバータ１１から論理「Ｈ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｌ」レベルが入力され、それがインバータ１４でラッチされる。これにより、ＮＭＯＳトランジスタ１５がオフ、ＮＭＯＳトランジスタ１６がオンとなり、ビット線ＢＬ６４は第２のビット線ＢＬＡ６３に接続される。以降、ＮＭＯＳトランジスタ２５がオフ、ＮＭＯＳトランジスタ２６がオンとなり、ビット線ＢＬ６３は第２のビット線ＢＬＡ６２に接続され、最後に、ＮＭＯＳトランジスタ６４５がオフ、ＮＭＯＳトランジスタ６４６がオンとなり、ビット線ＢＬ１は冗長ビット線ＢＬＡ０に接続される。
【００６９】
一方、メモリマクロ１Ｂ２では、不良が無く内部のヒューズが切断されていないので、インバータ１１から論理「Ｈ」レベルの出力信号が伝達され、ＮＭＯＳトランジスタ１５がオン、ＮＭＯＳトランジスタ１６がオフとなり、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。以降、ＮＭＯＳトランジスタ２５がオン、ＮＭＯＳトランジスタ２６がオフとなり、ビット線ＢＬ６３は第２のビット線ＢＬＡ６３に接続され、最後に、ＮＭＯＳトランジスタ６４５がオン、ＮＭＯＳトランジスタ６４６がオフとなり、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。
【００７０】
この時、冗長メモリマクロ２Ｂでは、メモリマクロ１Ｂ１側の冗長信号線ＲＡが論理「Ｈ」レベルとなり、ビット線ＢＬ１の信号が冗長ビット線ＢＬＡ０に伝達される。しかし、メモリマクロ１Ｂ２側の冗長信号線ＲＡは論理「Ｌ」レベルとなり、ビット線ＢＬ１の信号は冗長ビット線ＢＬＡ０に伝達されない。更に、メモリマクロ１Ｂ１側の冗長信号線ＲＡが論理「Ｈ」レベルであることを受けて、図８のＮＡＮＤ回路６１は、ワード線ＷＬ１の反転信号を出力する。また、メモリマクロ１Ｂ２側の冗長信号線ＲＡが論理「Ｌ」レベルであることを受けて、ＮＡＮＤ回路６２は論理「Ｈ」レベルを出力する。２つのＮＡＮＤ回路６１、６２の出力信号を受けて、ＮＡＮＤ回路６３は、ワード線ＷＬ１と同じ位相の信号を出力する。
【００７１】
次に、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【００７２】
次に、外部からメモリマクロ１Ｂ１にコマンド信号（ＣＭＤ）が入力され、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路が、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間でデータ線ＤＡＴＡ１〜ＤＡＴＡ１６を通して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５で選択したビット線と、第２の冗長回路１Ｂ−４で選択した第２のビット線ＢＬＡ６３〜ＢＬＡ１と、冗長ビット線ＢＬＡ０を通して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【００７３】
この様な構成をとることで、冗長ワード線および冗長ビット線をそれぞれ正常なメモリマクロのワード線およびビット線から完全に切り離すことが出来るので、複数のメモリマクロにおけるワード線やビット線の動作が同じでも異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができる。このため、面積効率と救済効率を向上させることが出来る。
【００７４】
更に、冗長メモリマクロ２Ｂの第２のワード線接続回路２Ｂ−１により、救済すべきメモリマクロに応じた冗長信号に対する、実施の形態１のスイッチトランジスタのオン／オフ時間によるワード線と冗長ワード線の接続遅延を除くことが出来、また冗長ワード線に伝達されるワード線の信号の動作タイミング調整（波形の整形等）をすることが出来る。
【００７５】
（実施の形態３）
図９は、本発明の実施の形態３に係る半導体集積回路の一構成例を示すブロック図である。
【００７６】
図９において、本実施の形態の半導体集積回路は、複数のメモリマクロ１Ｃ１、１Ｃ２と、複数のメモリマクロ１Ｃ１、１Ｃ２を救済するための１つの冗長メモリマクロ２Ｃとで構成される。ここでは、メモリマクロが２個搭載されている例について説明するが、２個以上搭載される場合についても同様である。また、この様な冗長救済の形態が、半導体集積回路内に複数存在してもよい。また、メモリマクロ１Ｃ１、１Ｃ２、冗長メモリマクロ２Ｃ内のワード線やビット線、データ入出力の数は、本実施の形態の構成に限定されない。
【００７７】
複数のメモリマクロ１Ｃ１、１Ｃ２は、アドレス信号線ＡＤＲ、コマンド信号線ＣＭＤ、データ入出力信号線Ｉ／Ｏ、およびリセット信号線ＲＳにより、外部回路と接続される。冗長メモリマクロ２Ｃは、メモリマクロ１Ｃ１、１Ｃ２と、それぞれのワード線ＷＬ１〜ＷＬ３２、内部カラムアドレス信号線ＣＡＤＲ、読み出し信号線ＲＥ、書き込み信号線ＷＲ、冗長入力データ線ＩＲ、冗長出力データ線ＯＲ、および冗長信号線ＲＡにより接続される。
【００７８】
図１０は、複数のメモリマクロ１Ｃ１、１Ｃ２の各内部構成を示すブロック図である。
【００７９】
図１１は、メモリセルアレー１Ａ−３の部分構成と、カラムデコーダ部１Ａ−５の部分構成を示す回路図である。
【００８０】
図１２は、第３の冗長／入出力回路１Ｃ−４の部分構成を示す回路図である。
【００８１】
図１０、図１１、および図１２に示すように、複数のメモリマクロ１Ｃ１、１Ｃ２内の周辺回路１Ａ−１が、アドレス信号線ＡＤＲおよびコマンド信号線ＣＭＤにより、外部回路と接続される。また、外部入出力回路部１Ｃ−６が、外部回路と、データ入出力信号線Ｉ／Ｏにより接続され、第３の冗長／入出力回路１Ｃ−４と、入力データ線ＩＮ１〜ＩＮ１６、出力データ線ＯＵＴ１〜ＯＵＴ１６により接続される。さらに、第３の冗長／入出力回路１Ｃ−４は、外部回路と、リセット信号線ＲＳにより接続される。
【００８２】
周辺回路１Ａ−１は、ロウデコーダ１Ａ−２と、内部ロウアドレス信号線ＲＡＤＲにより接続され、ロウデコーダ１Ａ−２は、メモリセルアレー１Ａ−３と、ワード線ＷＬ１〜ＷＬ３２により接続される。また、周辺回路１Ａ−１は、第３の冗長／入出力回路１Ｃ−４と、読み出し信号線ＲＥおよび書き込み信号線ＷＲにより接続される。更に、周辺回路１Ａ−１は、カラムデコーダ部１Ａ−５内のカラムデコーダ、および冗長メモリマクロ２Ｃ内のコマンド接続回路２Ｃ−３（図１３）と、内部カラムアドレス信号線ＣＡＤＲにより接続される。カラムデコーダは、メモリセルアレー１Ａ−３と、ビット線ＢＬ１〜ＢＬ６４により接続される。メモリセルアレー１Ａ−３は、冗長メモリマクロ２Ｃ内の第１のワード線接続回路２Ａ−１（図１３）と、ワード線ＷＬ１〜ＷＬ３２により接続される。第３の冗長／入出力回路１Ｃ−４は、カラムデコーダ部１Ａ−５内のカラムデコーダと、入出力データ線Ｄ１〜Ｄ１６により接続され、冗長メモリマクロ２Ｃ内のコマンド接続回路２Ｃ−３と、読み出し信号線ＲＥ、書き込み信号線ＷＲ、冗長入力データ線ＩＲ、および冗長出力データ線ＯＲにより接続され、冗長メモリマクロ２Ｃ内の第１のワード線接続回路２Ａ−１と、冗長信号線ＲＡにより接続される。
【００８３】
図１３は、冗長メモリマクロ２Ｃの部分構成を示す回路図である。冗長メモリマクロ２Ｃは、第１のワード線接続回路２Ａ−１と、冗長メモリセルアレー２Ｃ−２と、コマンド接続回路２Ｃ−３とで構成される。第１のワード線接続回路２Ａ−１は、複数のメモリマクロ１Ｃ１、１Ｃ２と、それぞれのワード線ＷＬ１〜３２）および冗長信号線ＲＡにより接続され、冗長メモリセルアレー２Ｃ−２と、冗長ワード線ＷＬＡ１〜ＷＬＡ３２により接続される。また、冗長メモリセルアレー２Ｃ−２は、冗長メモリマクロ２Ｃ内のカラムデコーダと、冗長ビット線ＢＬＡ６５〜ＢＬＡ６８により接続される。また、コマンド接続回路２Ｃ−３とカラムデコーダとは、冗長カラムアドレス線ＣＯＬＲＡ、ＣＯＬＲＢおよび冗長データ線ＤＡＴＡＲにより接続される。
【００８４】
以下、このように構成された半導体集積回路の動作について説明する。
【００８５】
最初に、複数のメモリマクロ１Ｃ１、１Ｃ２に不良がなく、冗長メモリマクロ２Ｃが未使用の場合について説明する。
【００８６】
まず、外部からリセット信号（ＲＳ）が第３の冗長／入出力回路１Ｃ−４に入力される。この時、メモリマクロ１Ｃ１、１Ｃ２のどこにも不良が無い場合は、ヒューズが切断されていないので、図１２のインバータ１１から論理「Ｈ」レベルの出力信号が伝達され、ＮＭＯＳトランジスタ１１１、１１３がオンし、ＮＭＯＳトランジスタ１１２、１１４がオフする。したがって、書き込み信号線ＷＲの状態が論理「Ｈ」レベルである場合に、入力データ線ＩＮ１は、ＮＭＯＳトランジスタ１１１および入力トランジスタ１１５を介して、入出力データ線Ｄ１に接続される。一方、読み出し信号線ＲＥの状態が論理「Ｈ」レベルである場合、出力データ線ＯＵＴ１は、ＮＭＯＳトランジスタ１１３および出力トランジスタ１１７を介して、入出力データ線Ｄ１に接続される。
【００８７】
以降、書き込み信号線ＷＲの状態が論理「Ｈ」レベルである場合に、入力データ線ＩＮ２は、ＮＭＯＳトランジスタ１２１および入力トランジスタ１２５を介して、入出力データ線Ｄ２に接続され、一方、読み出し信号線ＲＥの状態が論理「Ｈ」レベルである場合、出力データ線ＯＵＴ２は、ＮＭＯＳトランジスタ１２３および出力トランジスタ１２６を介して、入出力データ線Ｄ２に接続される。最後に、入力データ線ＩＮ１６または出力データ線ＯＵＴ１６は、書き込み信号線ＷＲまたは読み出し信号線ＲＥの状態が論理「Ｈ」レベルである場合に、入出力データ線Ｄ１６に接続される。
【００８８】
この時、冗長メモリマクロ２Ｃに接続される冗長信号線ＲＡは論理「Ｌ」レベルとなり、ＮＭＯＳトランジスタ１１６２がオフして、冗長入力データ線ＩＲ、および冗長出力データ線ＯＲに信号は伝達されない。冗長メモリマクロ２Ｃでは、冗長信号線ＲＡが論理「Ｌ」レベルであることを受けて、図１３のＮＯＲ回路５３の出力信号は論理「Ｈ」レベルとなり、ＮＭＯＳトランジスタ３３、４３がオンして、冗長ワード線ＷＬＡ１〜ＷＬＡ３２は論理「Ｌ」レベルに固定される。
【００８９】
また、冗長信号線ＲＡの論理「Ｌ」レベルと、インバータ５１、５２から論理「Ｈ」レベルの出力信号を受けて、スイッチトランジスタ３１、３２、４１、４２は非導通となり、各メモリマクロ１Ｃ１、１Ｃ２のワード線ＷＬ１〜ＷＬ３２は、冗長ワード線ＷＬＡ１〜ＷＬＡ３２から切り離される。
【００９０】
次に、図１０に示すように、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線ＷＬ１〜ＷＬ３２のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線ＢＬ１〜ＢＬ４、…、ＢＬ６１〜ＢＬ６４のうち１本が選択される。
【００９１】
次に、外部コマンド信号（ＣＭＤ）を受けて、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。第３の冗長／入出力回路１Ｃ−４が読み出し信号あるいは書き込み信号を受けて、選択した入出力データ線Ｄ１〜Ｄ１６を介して、カラムデコーダに対してデータの受け渡しを行い、また外部入出力回路１Ｃ−６に対して、入力データ線ＩＮ１〜ＩＮ１６または出力データ線ＯＵＴ１〜ＯＵＴ１６を介してデータの受け渡しを行う。
【００９２】
更に、先にカラムデコーダ部１Ａ−５により選択されたビット線を介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【００９３】
次に、メモリマクロ１Ｃ１のビット線ＢＬＡ１が不良であり、メモリマクロ１Ｃ２に不良が無い場合を例にあげて説明する。
【００９４】
メモリマクロ１Ｃ１内のビット線ＢＬＡ１が不良であった場合、予めレーザートリミング装置により、図１２に示す第３の冗長／入出力回路１Ｃ−４内のヒューズ１２が切断される。次に、外部からリセット信号（ＲＳ）が第３の冗長／入出力回路１Ｃ−４に入力されるが、ヒューズ１２が切断されているため、インバータ１１から論理「Ｈ」レベルの出力信号は伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｌ」レベルが入力され、それがインバータ１４でラッチされる。これにより、入力データ線ＩＮ１または出力データ線ＯＵＴ１は、書き込み信号（ＷＲ）または読み出し信号（ＲＥ）の状態に応じて、入出力データ線Ｄ２に接続され、不良ビット線ＢＬＡ１にアクセスされる代わりに正常なビット線ＢＬＡ５にアクセスされる。以降、入力データ線ＩＮ２または出力データ線ＯＵＴ２は、入出力データ線Ｄ３に接続され、最後に、入力データ線ＩＮ１６または出力データ線ＯＵＴ１６は、図１３に示す冗長メモリマクロ２Ｃ内のデータ線ＤＡＴＡＲに接続される。
【００９５】
一方、メモリマクロ１Ｃ２内では、不良が無くヒューズが切断されていないので、インバータ１１から論理「Ｈ」レベルの出力信号が伝達され、入力データ線ＩＮ１または出力データ線ＯＵＴ１は、入出力データ線Ｄ１に接続される。以降、入力データ線ＩＮ２または出力データ線ＯＵＴ２は、入出力データ線Ｄ２に接続され、最後に、入力データ線ＩＮ１６または出力データ線ＯＵＴ１６は、入出力データ線Ｄ１６に接続される。
【００９６】
この時、冗長メモリマクロ２Ｃ内では、メモリマクロ１Ｃ１側の冗長信号線ＲＡは論理「Ｈ」レベルであるので、冗長入力データ線ＩＲまたは冗長出力データ線ＯＲが、ＮＭＯＳトランジスタ１２１または１２２を介して、冗長入出力データ線ＤＡＴＡＲに接続される。また、メモリマクロ１Ｃ１側の内部カラムアドレス信号線ＣＡＤＲ、書き込み信号線ＷＲ、読み出し信号線ＲＥ、ワード線ＷＬ１〜ＷＬ３２が、それぞれ、スイッチトランジスタ７１、８１、９１、３１−１〜３１−３２を介して、冗長カラムアドレス線ＣＯＬＲＡ、冗長書き込み信号線ＷＲＲ、冗長読み出し信号線ＲＥＲ、冗長ワード線ＷＬＡ１〜ＷＬＡ３２に接続される。
【００９７】
一方、メモリマクロ１Ｃ２側の冗長信号線ＲＡは論理「Ｌ」レベルであるので、スイッチトランジスタ７２、８２、９２、３２−１〜３２−３２は非導通であり、メモリマクロ１Ｃ２側の内部カラムアドレス信号線ＣＡＤＲ、書き込み信号線ＷＲ、読み出し信号線ＲＥ、ワード線ＷＬ１〜ＷＬ３２は、それぞれ、冗長カラムアドレス線ＣＯＬＲＢ、冗長書き込み信号線ＷＲＲ、冗長読み出し信号線ＲＥＲ、冗長ワード線ＷＬＡ１〜ＷＬＡ３２から切り離される。
【００９８】
次に、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【００９９】
次に、外部コマンド信号（ＣＭＤ）を受けて、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。第３の冗長／入出力回路１Ｃ−４は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で、入出力データ線Ｄ１〜Ｄ１６を介してデータの転送を行い、外部入出力信号との間で、入力データ線ＩＮ１〜ＩＮ１６または出力データ線ＯＵＴ１〜ＯＵＴ１６を介してデータの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線を介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１００】
図１４は、冗長メモリマクロの変形例を示し、スイッチトランジスタで構成された第１のワード線接続回路２Ａ−１を、ＮＡＮＤ回路で構成された第２のワード線接続回路２Ｂ−１で置き換え、スイッチトランジスタで構成された第１のコマンド接続回路２Ｃ−３を、ＮＡＮＤ回路で構成された第２のコマンド接続回路２Ｃ−４で置き換えた場合の構成を示す。
【０１０１】
この様な構成をとることで、冗長ワード線、冗長ビット線、更に冗長カラムアドレス線、冗長書き込み信号線、冗長読み出し信号線、冗長入出力データ線までも、それぞれ、正常なメモリマクロのワード線、ビット線、内部カラムアドレス線、書き込み信号線、読み出し信号線、入出力データ線から完全に切り離すことが出来るので、ワード線、ビット線以外にも信号の動作タイミングが異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができる。このため、面積効率と救済効率を向上させることが出来る。
【０１０２】
（実施の形態４）
図１５は、本発明の実施の形態４に係る半導体集積回路の一構成例を示すブロック図である。本実施形態において、複数のメモリマクロ（１Ｂ１、１Ｂ２）の構成は、ワード線が冗長メモリマクロ（２Ｄ）に接続されない点を除いて実施の形態２の構成と同じであり、主には冗長メモリマクロの構成が異なる。以下では、この相違点を中心に説明する。
【０１０３】
図１６は、複数のメモリマクロ１Ｂ１、１Ｂ２の各内部構成を示すブロック図である。図１６において、図６の実施の形態２と異なるのは、冗長メモリマクロに接続されるワード線を削除した点にある。
【０１０４】
図１７は、冗長メモリマクロ２Ｄの部分構成を示す回路図である。図１７において、冗長メモリマクロ２Ｄは、周辺回路１Ａ−１と、ロウデコーダ１Ａ−２と、外部信号接続回路２Ｄ−１と、冗長メモリセルアレー２Ａ−２とで構成される。外部信号接続回路２Ｄ−１は、複数のメモリマクロ１Ｂ１、１Ｂ２と、それぞれのアドレス信号線ＡＤＲ、コマンド信号線ＣＭＤ、冗長信号線ＲＡにより接続される。また、冗長メモリセルアレー２Ａ−２は、ロウデコーダ１Ａ−２と、ワード線ＷＬ１〜ＷＬ３２により接続され、ロウデコーダ１Ａ−２は、周辺回路１Ａ−１と、内部ロウアドレス信号線ＲＡＤＲ’により接続され、複数のメモリマクロ１Ｂ１、１Ｂ２と、冗長ビット線ＢＬＡ０により接続される。
【０１０５】
以下、このように構成された半導体集積回路の動作について説明する。
【０１０６】
最初に、複数のメモリマクロ１Ｂ１、１Ｂ２に不良がなく、冗長メモリマクロＤ２Ｄが未使用の場合について説明する。
【０１０７】
まず、図１６において、外部からリセット信号（ＲＳ）が第２の冗長回路１Ｂ−４に入力される。この時、メモリマクロ１Ｂ１、１Ｂ２のどこにも不良が無い場合は、ヒューズが切断されていないので、インバータ１１（図７を参照）から論理「Ｈ」レベルの出力信号が伝達され、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。以降、ビット線ＢＬ６３は第２のビット線ＢＬＡ６３に接続され、最後に、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。
【０１０８】
この時、冗長メモリマクロ２Ｄに接続される冗長信号線ＲＡは論理「Ｌ」レベルとなり、冗長ビット線ＢＬＡ０に信号は伝達されず、冗長信号線ＲＡが論理「Ｌ」レベルであることを受けて、図１７のＮＡＮＤ回路６１の出力信号は論理「Ｈ」レベルとなり、ＮＡＮＤ回路６２の出力信号も論理「Ｈ」レベルとなり、ＮＡＮＤ回路６３の出力信号である、周辺回路１Ａ−１に入力されるコマンド信号、アドレス信号はすべて論理「Ｌ」レベルとなる。
【０１０９】
次に、図１６において、外部からアドレス信号（ＡＤＲ）が入力され、メモリマクロ１Ｂ１、１Ｂ２内の周辺回路１Ａ−１により、内部ロウアドレス信号ＲＡＤＲと内部カラムアドレス信号ＣＡＤＲが生成される。この内部ロウアドレス信号を受けて、メモリマクロ１Ｂ１、１Ｂ２内のロウデーコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１１０】
次に、外部からコマンド信号（ＣＭＤ）を受けて、メモリマクロ１Ｂ１、１Ｂ２内の周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路が、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。
【０１１１】
更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第２の冗長回路１Ｂ−４により選択された第２のビット線とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１１２】
次に、メモリマクロ１Ｂ１の第２のビット線ＢＬＡ６４が不良であり、メモリマクロ１Ｂ２に不良が無い場合を例にあげて説明する。
【０１１３】
メモリマクロ１Ｂ１内の第２のビット線ＢＬＡ６４が不良であった場合、予めレーザートリミング装置により、その第２の冗長回路１Ｂ−４内のヒューズ１２が切断される。次に、外部からリセット信号（ＲＳ）がメモリマクロ１Ｂ１内の第２の冗長回路１Ｂ−４に入力されるが、ヒューズ１２が切断されているため、インバータ１１（図７を参照）から論理「Ｈ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｌ」レベルが入力され、インバータ１４でラッチされる。これにより、ビット線ＢＬ６４は第２のビット線ＢＬＡ６３に接続される。以降、ビット線ＢＬ６３は第２のビット線ＢＬＡ６２に接続され、最後に、ビット線ＢＬ１は冗長ビット線ＢＬＡ０に接続される。
【０１１４】
一方、メモリマクロ１Ｂ２では、不良が無くヒューズが切断されていないので、インバータ１１から論理「Ｈ」レベルの出力信号が伝達され、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。以降、ビット線ＢＬ６３は第２のビット線ＢＬＡ６３に接続され、最後に、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。
【０１１５】
この時、冗長メモリマクロ２Ｄでは、メモリマクロ１Ｂ１側の冗長信号線ＲＡは論理「Ｈ」レベルであるので、ビット線ＢＬ１の信号が冗長ビット線ＢＬＡ０に伝達される。メモリマクロ１Ｂ２側の冗長信号線ＲＡは論理「Ｌ」レベルであるので、ビット線ＢＬ１の信号は冗長ビット線ＢＬＡ０に伝達されない。更に、メモリマクロ１Ｂ１側の冗長信号線ＲＡが論理「Ｈ」レベルであることを受けて、ＮＡＮＤ回路６１は、アドレス信号（ＡＤＲ）およびコマンド信号（ＣＭＤ）の反転信号を出力する。また、メモリマクロ１Ｂ２側の冗長信号線ＲＡが論理「Ｌ」レベルであることを受けて、ＮＡＮＤ回路６２は論理「Ｈ」レベルを出力する。２つのＮＡＮＤ回路６１、６２の出力信号を受けて、ＮＡＮＤ回路６３は、メモリマクロ１Ｂ１のアドレス信号、コマンド信号と同じ位相の信号を出力する。
【０１１６】
次に、外部からアドレス信号（ＡＤＲ）が入力され、メモリマクロ１Ｂ１および冗長メモリマクロＤ２Ｄの周辺回路１Ａ−１により、それぞれ、内部ロウアドレス信号（ＲＡＤＲ）および冗長ロウアドレス信号（ＲＡＤＲ’）が生成される。この内部ロウアドレス信号および冗長ロウアドレス信号を受けて、メモリマクロＢ１Ｂ１および冗長メモリマクロ２Ｄのロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号（ＲＡＤＲ）を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１１７】
次に、図１６において、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。
【０１１８】
更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第２の冗長回路１Ｂ−４により選択された第２のビット線ＢＬＡ６１〜ＢＬＡ１と、冗長ビット線ＢＬＡ０とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１１９】
この様な構成をとることで、接続すべき配線（ワード線）数を削減し、且つ、冗長メモリマクロ単独で冗長ワード線や冗長ビット線を制御できるので、ワード線やビット線の動作が同じでも異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができる。このため、救済効率を向上させることが出来る。
【０１２０】
更に、冗長メモリマクロ２Ｄの外部信号接続回路２Ｄ−１により、救済すべきメモリマクロに応じた冗長信号に対する、実施の形態１のスイッチトランジスタのオン／オフ時間によるワード線と冗長ワード線の接続遅延を除くことが出来、また冗長ワード線に伝達されるワード線の信号の動作タイミング調整（波形の整形等）をすることが出来る。
【０１２１】
（実施の形態５）
図１８は、本発明の実施の形態５に係る半導体集積回路の一構成例を示すブロック図である。本実施形態において、１つのメモリマクロ（１Ｄ）が冗長メモリマクロよりも少ないワード線数を有する点が、実施の形態１の構成と異なる。なお、メモリマクロ１Ａ１の構成、冗長メモリマクロ２Ａの内部構成は、実施の形態１と同じであるので、以下では、主に異なる部分について説明する。
【０１２２】
図１８において、メモリマクロ１Ａ１および冗長メモリマクロ２Ｄが３２本のワード線を有するのに対し、メモリマクロ１Ｄは１６本のワード線を有する。このため、冗長メモリマクロ２Ｄにおいて、メモリマクロ１Ｄ側の使用されないワード線は接地電位（ＶＳＳ）に固定される。
【０１２３】
図１９は、メモリマクロ１Ｄの内部構成を示すブロック図である。図１９において、メモリマクロ１Ｄは、周辺回路１Ｄ−１と、ロウデコーダ１Ｄ−２と、１６本のワード線ＷＬ１〜ＷＬ１６と６４本の第２のビット線ＢＬＡ１〜ＢＬＡ６４に接続されたメモリセルアレー１Ｄ−３と、第１の冗長回路１Ａ−４と、カラムデコーダ部１Ａ−５と、Ｉ／Ｏ部１Ａ−６とで構成される。
【０１２４】
以下では、このように構成された半導体集積回路の構成について説明するが、メモリマクロ１Ａ１、１Ｄのいずれにも不良がない場合、メモリマクロ１Ａ１の第２のビット線ＢＬＡ１が不良であり、メモリマクロ１Ｄに不良が無い場合については、実施の形態１と同様である。よって、メモリマクロ１Ｄの第２のビット線ＢＬＡ１が不良であり、メモリマクロＡ１Ａ１に不良が無い場合について説明する。
【０１２５】
メモリマクロ１Ｄ内の第２のビット線ＢＬＡ１が不良であった場合、予めレーザートリミング装置により、その第１の冗長回路１Ａ−４内のヒューズ１２が切断される。次に、外部からリセット信号（ＲＳ）が第１の冗長回路１Ａ−４に入力されるが、ヒューズ１２が切断されているため、インバータ１１（図３を参照）から論理「Ｈ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｌ」レベルが入力され、それがインバータ１４でラッチされる。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ２に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ３に接続され、最後に、ビット線ＢＬ６４は冗長ビット線ＢＬＡ６５に接続される。
【０１２６】
一方、メモリマクロ１Ａ１では、不良が無くヒューズが切断されていないので、インバータ１１から論理「Ｈ」レベルの出力信号が伝達され、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ２に接続され、最後に、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。
【０１２７】
この時、冗長メモリマクロ２Ａでは、メモリマクロ１Ｄ側の冗長信号線ＲＡは論理「Ｈ」レベルであるので、ビット線ＢＬ６４の信号が冗長ビット線ＢＬＡ６５に伝達される。メモリマクロ１Ａ１側の冗長信号線ＲＡは論理「Ｌ」レベルであるので、ビット線ＢＬ６４の信号は冗長ビット線ＢＬＡ６５に伝達されない。更に、冗長メモリマクロ２Ａにおいて、メモリマクロ１Ｄ側の冗長信号線ＲＡが論理「Ｈ」レベルであることを受けて、ＮＯＲ回路５３（図４を参照）の出力信号は論理「Ｌ」レベルとなり、冗長ワード線ＷＬＡ１〜ＷＬＡ３２は論理「Ｌ」レベルに固定されない。
【０１２８】
また、メモリマクロ１Ｄ側の冗長信号線ＲＡの論理「Ｈ」レベルと、インバータ５２からの論理「Ｌ」レベルの出力信号とを受けて、スイッチトランジスタ３２、４２は導通するので、使用されない冗長ワード線ＷＬＡ１〜ＷＬＡ１６はＶＳＳで固定され、メモリマクロ１Ｄのワード線ＷＬ１〜ＷＬ１６は冗長ワード線ＷＬＡ１７〜ＷＬＡ３２に接続され、信号が伝達される。同時に、メモリマクロ１Ａ１側の冗長信号線ＲＡの論理「Ｌ」レベルと、インバータ５１からの論理「Ｈ」レベルの出力信号を受けて、スイッチトランジスタ３１、４１は非導通となるので、メモリマクロ１Ａ１のワード線ＷＬ１〜ＷＬ３２は冗長ワード線ＷＬＡ１〜ＷＬＡ３２に接続されず、信号が伝達されることは無い。
【０１２９】
次に、メモリマクロ１Ａ１において、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１３０】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線ＢＬＡ１〜ＢＬＡ６４とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１３１】
同様に、メモリマクロ１Ｄにおいて、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ｄ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ｄ−２により、１６本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１３２】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ｄ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間でデータ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線ＢＬＡ２〜ＢＬＡ６４と、冗長ビット線ＢＬＡ６５とを介して、メモリセルアレー１Ａ−３および冗長メモリセルアレー１Ｄ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１３３】
この様な構成をとることで、冗長ワード線および冗長ビット線をそれぞれ正常なメモリマクロのワード線およびビット線から完全に切り離すことが出来るので、複数のメモリマクロにおいて、ワード線やビット線の動作タイミングが同じでも異なっていても、またワード線数が異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができる。このため、面積効率と救済効率を向上させることが出来る。
【０１３４】
（実施の形態６）
図２０は、本発明の実施の形態６に係る半導体集積回路の一構成例を示すブロック図である。本実施形態の半導体集積回路は、ワード線数がそれぞれ異なる３つのメモリマクロと、これら３つのメモリマクロを救済するための１つの冗長メモリマクロとを搭載する。なお、図２０において、メモリマクロ１Ａ１は実施の形態１と同じ構成（３２本のワード線）をとり、メモリマクロ１Ｄは実施の形態５と同じ構成（１６本のワード線）をとる。メモリマクロ１Ｅは、８本のワード線を有する。ここでは、３つのメモリマクロが搭載されている例について説明するが、４つ以上搭載される場合についても同様である。また、この様な冗長救済の形態が、半導体集積回路内に複数存在してもよい。また、メモリマクロ１Ａ１、メモリマクロ１Ｄ、メモリマクロ１Ｅ、冗長メモリマクロ２Ｅ内のワード線やビット線、入出力データの数は、本実施の形態の構成に限定されない。
【０１３５】
図２０において、冗長メモリマクロＥ２Ｅとメモリマクロ１Ｅとは、８本のワード線ＷＬ１〜ＷＬ８、冗長ビット線ＢＬＡ６５、および冗長信号線ＲＡにより接続される。また、冗長メモリマクロＥ２Ｅにおいて、メモリマクロ１Ｄとメモリマクロ１Ｅ側で使用されないワード線ＷＬ９〜ＷＬ１６は接地電位（ＶＳＳ）に接続される。
【０１３６】
図２１は、メモリマクロ１Ｅの内部構成を示すブロック図である。図２１において、メモリマクロ１Ｅは、周辺回路１Ｅ−１と、ロウデコーダ１Ｅ−２と、８本のワード線ＷＬ１〜ＷＬ８と６４本の第２のビット線ＢＬＡ１〜ＢＬＡ６４に接続されたメモリセルアレー１Ｅ−３と、第１の冗長回路１Ａ−４と、カラムデコーダ部１Ａ−５と、Ｉ／Ｏ部１Ａ−６とで構成される。
【０１３７】
図２２は、冗長メモリマクロ２Ｅの部分構成を示す回路図である。図２２において、冗長メモリマクロ２Ｅは、ワード線接続回路２Ｅ−１と、冗長ビット線接続回路２Ｅ−２と、冗長メモリセルアレー２Ａ−２とで構成される。ワード線接続回路２Ｅ−１と冗長メモリセルアレー２Ａ−２とは、冗長ワード線ＷＬＡ１〜ＷＬＡ３２で接続され、ワード線接続回路２Ｅ−１と冗長ビット線接続回路２Ｅ−２とは、メモリマクロ１Ｄからの冗長信号線ＲＡの反転信号と、メモリマクロ１Ｅの冗長信号線ＲＡの反転信号とにより接続され、冗長ビット線接続回路２Ｅ−２と冗長メモリセルアレー２Ａ−２とは、冗長ビット線ＢＬＡ６５により接続される。
【０１３８】
以下では、このように構成された半導体集積回路の動作について説明する。
【０１３９】
最初に、メモリマクロ１Ａ１、１Ｄ、１Ｅのいずれにも不良がなく、冗長メモリマクロ２Ｅが未使用の場合について説明する。
【０１４０】
まず、外部からリセット信号（ＲＳ）がすべてのマクロメモリの第１の冗長回路１Ａ−４に入力される。この時、メモリマクロ１Ａ１、メモリマクロ１Ｄ、メモリマクロ１Ｅのどこにも不良が無い場合は、ヒューズが切断されていないので、インバータ１１（図３を参照）から論理「Ｈ」レベルの出力信号が伝達され、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ２に接続され、最後に、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。
【０１４１】
この時、冗長メモリマクロ２Ｅに接続される冗長信号線ＲＡはすべて論理「Ｌ」レベルとなり、冗長ビット線ＢＬＡ６５に信号は伝達されず、冗長信号線ＲＡが論理「Ｌ」レベルであることを受けて、冗長メモリマクロ２ＥのＮＯＲ回路５３とＮＯＲ回路５４の出力信号はどちらも論理「Ｈ」レベルとなり、冗長ワード線ＷＬＡ１〜ＷＬＡ３２は論理「Ｌ」レベルに固定される。また、冗長信号線ＲＡの論理「Ｌ」レベルと、インバータ５１、５２、５５からの論理「Ｈ」レベルの出力信号を受けて、ワード線接続回路２Ｅ−１内のスイッチトランジスタは非導通となり、メモリマクロ１Ａ１のワード線ＷＬ１〜ＷＬ３２と、メモリマクロ１Ｄのワード線ＷＬ１〜ＷＬ１６と、メモリマクロ１Ｅのワード線ＷＬ１〜ＷＬ８とは、冗長ワード線ＷＬＡ１〜ＷＬＡ３２から切り離される。
【０１４２】
次に、外部からアドレス信号（ＡＤＲ）が入力され、メモリマクロ１Ａ１内の周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１４３】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１４４】
同様に、メモリマクロ１Ｄ内の周辺回路１Ｄ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ｄ−２により、１６本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１４５】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ｄ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１４６】
同様に、メモリマクロ１Ｅ内の周辺回路１Ｅ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ｅ−２により、８本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１４７】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ｅ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１４８】
次に、メモリマクロ１Ａ１の第２のビット線ＢＬＡ１が不良であり、メモリマクロ１Ｄ、メモリマクロ１Ｅに不良が無い場合について説明する。
【０１４９】
メモリマクロ１Ａ１内の第２のビット線ＢＬＡ１が不良であった場合、予めレーザートリミング装置により、メモリマクロ１Ａ１における第１の冗長回路１Ａ−４内のヒューズ１２（図３を参照）が切断される。次に、外部からリセット信号（ＲＳ）がメモリマクロ１Ａ１内の第１の冗長回路１Ａ−４に入力されるが、ヒューズ１２が切断されているため、インバータ１１から論理「Ｈ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｌ」レベルが入力され、それがインバータ１４でラッチされる。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ２に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ３に接続され、最後に、ビット線ＢＬ６４は冗長ビット線ＢＬＡ６５に接続される。
【０１５０】
一方、メモリマクロ１Ｄおよびメモリマクロ１Ｅでは、不良が無くヒューズが切断されていないので、インバータ１１から論理「Ｈ」レベルの出力信号が伝達され、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ２に接続され、最後に、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。
【０１５１】
この時、冗長メモリマクロ２Ｅでは、メモリマクロ１Ａ１側の冗長信号線ＲＡは論理「Ｈ」レベルとなり、ビット線ＢＬ６４の信号が冗長ビット線ＢＬＡ６５に伝達される。メモリマクロ１Ｄとメモリマクロ１Ｅ側の冗長信号線ＲＡは論理「Ｌ」レベルとなり、ビット線ＢＬ６４の信号は冗長ビット線ＢＬＡ６５に伝達されない。更に、メモリマクロ１Ａ１側の冗長信号線ＲＡが論理「Ｈ」レベルであることを受けて、図２２のＮＯＲ回路５３とＮＯＲ回路５４の出力信号は論理「Ｌ」レベルとなり、冗長ワード線ＷＬＡ１〜ＷＬＡ３２は論理「Ｌ」レベルに固定されない。また、メモリマクロ１Ａ１側の冗長信号線ＲＡの論理「Ｈ」レベルと、インバータ５１からの論理「Ｌ」レベルの出力信号とを受けて、メモリマクロ１Ａ１側のワード線ＷＬ１〜ＷＬ３２に接続されるスイッチトランジスタは導通するので、メモリマクロ１Ａ１のワード線ＷＬ１〜ＷＬ３２は冗長ワード線ＷＬＡ１〜ＷＬＡ３２に接続され、信号が伝達される。
【０１５２】
同時に、メモリマクロ１Ｄおよびメモリマクロ１Ｅに接続される冗長信号線ＲＡの論理「Ｌ」レベルと、インバータ５２およびインバータ５５からの論理「Ｈ」レベルの出力信号を受けて、メモリマクロ１Ｄ側のワード線ＷＬ１〜ＷＬ８、メモリマクロ１Ｅ側のワード線ＷＬ１７〜ＷＬ３２、および接地電位（ＶＳＳ）に固定されたワード線ＷＬ９〜ＷＬ１６に接続されるスイッチトランジスタは非導通となるので、メモリマクロ１Ｅのワード線ＷＬ１〜ＷＬ８、ＶＳＳレベルに固定された使用しないワード線ＷＬ９〜ＷＬ１６、およびメモリマクロ１Ｄのワード線ＷＬ１〜ＷＬ１６はそれぞれ、冗長ワード線ＷＬＡ１〜ＷＬＡ３２から切り離され、信号が伝達されることは無い。
【０１５３】
次に、メモリマクロ１Ａ１において、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１５４】
次に、外部コマンド信号（ＣＭＤ）を受けて、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線ＢＬＡ２〜ＢＬＡ６４と、冗長ビット線ＢＬＡ６５とを介して、メモリセルアレー１Ａ−３および冗長メモリセルアレー２Ａ−２内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１５５】
同様に、メモリマクロ１Ｄにおいて、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ｄ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ｄ−２により、１６本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１５６】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ｄ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１５７】
同様に、メモリマクロ１Ｅにおいて、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ｅ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ｅ−２により、８本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１５８】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ｅ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１５９】
次に、メモリマクロ１Ｄの第２のビット線ＢＬＡ１が不良であり、メモリマクロ１Ａ１とメモリマクロ１Ｅとに不良が無い場合について説明する。
【０１６０】
メモリマクロ１Ｄ内の第２のビット線ＢＬＡ１が不良であった場合、予めレーザートリミング装置により、メモリマクロ１Ｄにおける第１の冗長回路１Ａ−４内のヒューズ１２が切断される。次に、外部からリセット信号（ＲＳ）がメモリマクロ１Ｄ内の第１の冗長回路１Ａ−４に入力されるが、ヒューズ１２が切断されているため、インバータ１１から論理「Ｈ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｌ」レベルが入力され、それがインバータ１４でラッチされる。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ２に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ３に接続され、最後に、ビット線ＢＬ６４は冗長ビット線ＢＬＡ６５に接続される。
【０１６１】
一方、メモリマクロ１Ａ１では、不良が無くヒューズが切断されていないので、インバータ１１から論理「Ｈ」レベルの出力信号が伝達され、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ２に接続され、最後に、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。
【０１６２】
この時、冗長メモリマクロ２Ａでは、メモリマクロ１Ｄに接続される冗長信号線ＲＡは論理「Ｈ」レベルとなり、ビット線ＢＬ６４の信号が冗長ビット線ＢＬＡ６５に伝達される。メモリマクロ１Ａ１に接続される冗長信号線ＲＡは論理「Ｌ」レベルとなり、メモリマクロ１Ａ１のビット線ＢＬ６４の信号は冗長ビット線ＢＬＡ６５に伝達されない。また、メモリマクロ１Ｅに接続される冗長信号線ＲＡも論理「Ｌ」レベルとなり、メモリマクロ１Ｅのビット線ＢＬ６４の信号も冗長ビット線ＢＬＡ６５に伝達されない。
【０１６３】
更に、メモリマクロ１Ｄに接続される冗長信号線ＲＡが論理「Ｈ」レベルであることを受けて、図２２のＮＯＲ回路５３の出力信号は論理「Ｌ」レベルとなり、冗長ワード線ＷＬＡ１７〜ＷＬＡ３２は論理「Ｌ」レベルに固定されない。また、メモリマクロ１Ａ１とメモリマクロ１Ｅに接続されるそれぞれの冗長信号線ＲＡが論理「Ｌ」レベルであることを受けて、図２２のＮＯＲ回路５４の出力信号は論理「Ｈ」レベルとなり、冗長ワード線ＷＬＡ１〜ＷＬＡ１６は論理「Ｌ」レベルに固定される。
【０１６４】
また、メモリマクロ１Ｄに接続される冗長信号線ＲＡの論理「Ｈ」レベルと、インバータ５２からの論理「Ｌ」レベルの出力信号とを受けて、メモリマクロ１Ｄ側のワード線ＷＬ１７〜ＷＬ３２に接続されるスイッチトランジスタは導通するので、メモリマクロ１Ｄのワード線ＷＬ１〜ＷＬ１６は冗長ワード線ＷＬＡ１７〜ＷＬＡ３２に接続され、信号が伝達される。
【０１６５】
同時に、メモリマクロ１Ａ１に接続される冗長信号線ＲＡの論理「Ｌ」レベルと、インバータ５１からの論理「Ｈ」レベルの出力信号とを受けて、メモリマクロ１Ａ１側のワード線ＷＬ１〜ＷＬ３２に接続されるスイッチトランジスタは非導通となるので、メモリマクロ１Ａ１のワード線ＷＬ１〜ＷＬ３２は冗長ワード線ＷＬＡ１〜ＷＬＡ３２から切り離され、信号が伝達されることは無い。
【０１６６】
また、メモリマクロ１Ｅに接続される冗長信号線ＲＡの論理「Ｌ」レベルと、インバータ５５からの論理「Ｈ」レベルの出力信号を受けて、メモリマクロ１Ｅ側のワード線ＷＬ１〜ＷＬ８に接続されるスイッチトランジスタは非導通となるので、メモリマクロ１Ｅのワード線ＷＬ１〜ＷＬ８は冗長ワード線ＷＬＡ１〜ＷＬＡ８から切り離され、信号が伝達されることは無い。
【０１６７】
次に、メモリマクロ１Ａ１において、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１６８】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１６９】
同様に、メモリマクロ１Ｄにおいて、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ｄ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ｄ−２により、１６本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１７０】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ｄ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線ＢＬＡ２〜ＢＬＡ６４と、冗長ビット線ＢＬＡ６５とを介して、メモリセルアレー１Ａ−３および上長メモリセルアレー２Ａ−２内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１７１】
同様に、メモリマクロ１Ｅにおいて、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ｅ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデーコーダ１Ｅ−２により、８本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１７２】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ｅ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線とを介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１７３】
次に、メモリマクロ１Ｄとメモリマクロ１Ｅの第２のビット線ＢＬＡ１が共に不良であり、メモリマクロ１Ａ１には不良が無い場合を例にあげて説明する。
【０１７４】
メモリマクロ１Ｄ内の第２のビット線ＢＬＡ１が不良であった場合、予めレーザートリミング装置により、メモリマクロ１Ｄにおける第１の冗長回路１Ａ−４内のヒューズ１２が切断される。次に、外部からリセット信号（ＲＳ）がメモリマクロ１Ｄ内の第１の冗長回路１Ａ−４に入力されるが、ヒューズ１２が切断されているため、インバータ１１から論理「Ｈ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｌ」レベルが入力され、それがインバータ１４でラッチされる。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ２に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ３に接続され、最後に、ビット線ＢＬ６４は冗長ビット線ＢＬＡ６５に接続される。
【０１７５】
また、メモリマクロ１Ｅ内の第２のビット線ＢＬＡ１が不良であった場合、予めレーザートリミング装置により、メモリマクロ１Ｅにおける第１の冗長回路１Ａ−４内のヒューズ１２が切断される。次に、外部からリセット信号（ＲＳ）がメモリマクロ１Ｅ内の第１の冗長回路１Ａ−４に入力されるが、ヒューズ１２が切断されているため、インバータ１１から論理「Ｈ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｌ」レベルが入力され、それがインバータ１４でラッチされる。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ２に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ３に接続され、最後に、ビット線ＢＬ６４は冗長ビット線ＢＬＡ６５に接続される。
【０１７６】
一方、メモリマクロ１Ａ１では、不良が無くヒューズが切断されていないので、インバータ１１から論理「Ｈ」レベルの出力信号が伝達され、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続される。以降、ビット線ＢＬ２は第２のビット線ＢＬＡ２に接続され、最後に、ビット線ＢＬ６４は第２のビット線ＢＬＡ６４に接続される。
【０１７７】
この時、冗長メモリマクロ２Ａでは、メモリマクロ１Ｄに接続される冗長信号線ＲＡは論理「Ｈ」レベルとなり、メモリマクロ１Ｄのビット線ＢＬ６４の信号が冗長ビット線ＢＬＡ６５に伝達される。また、メモリマクロ１Ｅに接続される冗長信号線ＲＡも論理「Ｈ」レベルとなり、メモリマクロ１Ｅのビット線ＢＬ６４の信号が冗長ビット線ＢＬＡ６５に伝達される。しかし、メモリマクロ１Ａ１に接続される冗長信号線ＲＡは論理「Ｌ」レベルとなり、メモリマクロ１Ａ１のビット線ＢＬ６４の信号は冗長ビット線ＢＬＡ６５に伝達されない。
【０１７８】
この時、メモリマクロ１Ｄに接続される冗長信号線ＲＡの論理「Ｈ」レベルを受けて、図２２のインバータ５２の出力信号は論理「Ｌ」となる。同時に、メモリマクロ１Ｅに接続される冗長信号線ＲＡの論理「Ｈ」レベルを受けて、図２２のインバータ５５の出力信号も論理「Ｌ」レベルとなる。このインバータ５２とインバータ５５の出力信号を受けて、冗長ビット線接続回路２Ｅ−２内のＮＡＮＤ回路５８は論理「Ｈ」レベルを出力する。このＮＡＮＤ回路５８は、メモリマクロ１Ｄとメモリマクロ１Ｅを共に救済する場合にのみ論理「Ｈ」レベルを出力する。ＮＡＮＤ回路５８からの論理「Ｈ」レベルを受けて、インバータ５７は論理「Ｌ」レベルを出力し、スイッチトランジスタ５６は非導通となる。これにより、冗長ビット線ＢＬＡ６５は、冗長ビット線接続回路２Ｅ−２により、メモリマクロ１Ｄの冗長ビット線と、メモリマクロ１Ｅの冗長ビット線とに電気的に分断される。
【０１７９】
次に、メモリマクロ１Ａ１において、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ａ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ａ−２により、３２本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１８０】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ａ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線を介して、メモリセルアレー１Ａ−３内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１８１】
同様に、メモリマクロ１Ｄにおいて、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ｄ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ｄ−２により、１６本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１８２】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ｄ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線ＷＬＡ２〜ＷＬＡ６４と、冗長ビット線ＢＬＡ６５とを介して、メモリセルアレー１Ａ−３および冗長メモリセルアレー２Ａ−２内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１８３】
同様に、メモリマクロ１Ｅにおいて、外部からアドレス信号（ＡＤＲ）が入力され、周辺回路１Ｅ−１により、内部ロウアドレス信号（ＲＡＤＲ）と内部カラムアドレス信号（ＣＡＤＲ）が生成される。この内部ロウアドレス信号を受けて、ロウデコーダ１Ｅ−２により、８本のワード線のうち１本が選択される。また、内部カラムアドレス信号を受けて、カラムデコーダ部１Ａ−５のカラムデコーダにより、４本のビット線のうち１本が選択される。
【０１８４】
次に、外部からのコマンド信号（ＣＭＤ）を受けて、周辺回路１Ｅ−１により、読み出し信号（ＲＥ）あるいは書き込み信号（ＷＲ）が生成される。Ｉ／Ｏ部１Ａ−６の入出力回路は、読み出し信号あるいは書き込み信号を受けて、カラムデコーダとの間で入出力データ線ＤＡＴＡ１〜ＤＡＴＡ１６を介して、データの転送を行う。更に、先にカラムデコーダ部１Ａ−５により選択されたビット線と、第１の冗長回路１Ａ−４により選択された第２のビット線ＢＬＡ２〜ＢＬＡ６４と、冗長ビット線ＢＬＡ６５とを介して、メモリセルアレー１Ａ−３および冗長メモリセルアレー２Ａ−２内の所望のメモリセルに対してデータの読み出しまたは書き込みが行われる。
【０１８５】
この様な構成をとることで、冗長ワード線および冗長ビット線をそれぞれ正常なメモリマクロのワード線およびビット線から完全に切り離すことが出来るので、複数のメモリマクロにおいて、ワード線やビット線の動作タイミングが同じでも異なっていても、またワード線数が異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができ、複数のメモリマクロのうち１つあるいは複数個を救済することが出来る。このため、面積効率と救済効率を向上させることが出来る。
【０１８６】
（実施の形態７）
図２３は、本発明の実施の形態７に係る半導体集積回路内の冗長メモリマクロの部分構成を示す回路図である。なお、本実施の形態の半導体集積回路装置において、この様な冗長救済の形態が半導体集積回路内に複数存在してもよい。また、冗長メモリマクロ２Ｇ内のワード線やビット線の数は、本実施の形態の構成に限定されない。
【０１８７】
図２３において、冗長メモリマクロ２Ｇは、冗長メモリセルアレー２Ｃ−２と、第１のワード線接続回路２Ａ−１とで構成され、一方のメモリマクロとは４本の冗長ビット線ＢＬＡ−１〜ＢＬＡ−４により接続され、他方のメモリマクロとは１本のビット線ＢＬＡ−４により接続される。
【０１８８】
この様な構成をとることで、冗長ワード線および冗長ビット線をそれぞれ正常なメモリマクロのワード線およびビット線から完全に切り離すことが出来るので、複数のメモリマクロにおいて、ワード線やビット線の動作タイミングが同じでも異なっていても、また冗長すべきビット線数が異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができ、複数のメモリマクロのうち一つを救済することが出来る。このため、面積効率と救済効率を向上させることが出来る。
【０１８９】
（実施の形態８）
図２４は、本発明の実施の形態８に係る半導体集積回路内の冗長メモリマクロ２Ｈの部分構成を示す回路図である。なお、本実施の形態の半導体集積回路装置において、この様な冗長救済の形態が半導体集積回路内に複数存在してもよい。また、冗長メモリマクロ２Ｈ内のワード線やビット線の数は、本実施の形態の構成に限定されない。
【０１９０】
図２４において、冗長メモリマクロ２Ｈは、冗長メモリセルアレー２Ｃ−２と、第１のワード線接続回路２Ａ−１と、第３のワード線接続回路２Ｈ−１とで構成され、一方のメモリマクロとは２本の冗長ビット線ＢＬＡ−１１、ＢＬＡ−１２により接続され、他方のメモリマクロとは２本の冗長ビット線ＢＬＡ−２１、ＢＬＡ−２２により接続される。両方のメモリマクロを救済する場合のみ、インバータ５１、５２の出力信号が共に論理「Ｌ」レベルとなり、第３のワード線接続回路２Ｈ−１において、ＮＯＲ回路３０１の出力信号が論理「Ｈ」レベルとなる。この論理「Ｈ」レベルの信号と、インバータ３０２からの論理「Ｌ」レベルの出力信号とを受けて、スイッチトランジスタ３０３、３０４が非導通となり、一方のメモリマクロ側と他方のメモリマクロ側の冗長ワード線を電気的に分断する。
【０１９１】
この様な構成をとることで、冗長ワード線を分割することができ、ワード線やビット線の動作が同じでも異なっていても、複数のメモリマクロで共有して冗長メモリマクロを使用することができ、複数のメモリマクロのうちいずれも救済することが出来る。このため、面積効率と救済効率を向上させることが出来る。
【０１９２】
（実施の形態９）
図２５は、本発明の実施の形態７に係る半導体集積回路の一構成例を示すブロック図である。なお、本実施の形態では、メモリマクロが２個搭載されている例について説明するが、３個以上搭載される場合についても同様である。また、この様な冗長救済の形態が半導体集積回路内に複数存在してもよい。また、メモリマクロ１Ｆ１、メモリマクロ１Ｆ２、および冗長メモリマクロ２Ｆ内のワード線やビット線、入出力データ線の数は、本実施の形態の構成に限定されない。また、メモリマクロ１Ｆ１、１Ｆ２は、図２に示すメモリマクロ１Ａ１、１Ａ２とは、冗長回路のみが異なり、他の回路は同じである。冗長回路の違いについては、図２６を参照して説明する。
【０１９３】
図２５において、上記したようなメモリマクロ１Ｆ１、１Ｆ２は、メモリマクロ１Ａ１、１Ａ２とは異なり、冗長メモリマクロ２Ｆの第１の冗長コントロール回路と、それぞれ冗長コントロール信号線ＳＡ１〜ＳＡ６４、ＳＢ１〜ＳＢ６４により接続される。
【０１９４】
図２６は、冗長メモリマクロ２Ｆにおける第１の冗長コントロール回路２Ｆ−１の部分構成を示す回路図である。第１の冗長コントロール回路２Ｆ−１は、６４個のシフトヒューズ部２Ｆ−３を含む冗長ヒューズ部２Ｆ−２と、２個のマクロセレクトヒューズ部２Ｆ−５を含むマクロヒューズ部２Ｆ−４と、マクロセレクト回路２Ｆ−６とで構成される。
【０１９５】
冗長ヒューズ部２Ｆ−２内の各シフトヒューズ部２Ｆ−３は、外部のリセット信号線ＲＳと接続され、またマクロセレクト回路２Ｆ−６と、６４本のシフト信号線Ｓ１〜Ｓ６４により接続される。
【０１９６】
マクロヒューズ部２Ｆ−４内のマクロセレクトヒューズ部２Ｆ−５も、外部のリセット信号線ＲＳと接続され、またマクロセレクト回路２Ｆ−６と、２本のマクロセレクト信号線ＭＳ１、ＭＳ２により接続される。
【０１９７】
マクロセレクト回路２Ｆ−６は、メモリマクロ１Ｆ１に冗長コントロール信号線ＳＡ１〜ＳＡ６４を介して信号を出力する６４個のＮＡＮＤ回路１０２、１１２、…と、メモリマクロ１Ｆ２に冗長コントロール信号線ＳＢ１〜ＳＢ６４を介して信号を出力する６４個のＮＡＮＤ回路１０１、１０２、…とで構成される。
【０１９８】
６４個のシフトヒューズ部２Ｆ−３からのシフト信号線Ｓ１〜Ｓ６４がそれぞれ、メモリマクロ１Ｆ１に対応する６４個のＮＡＮＤ回路１０２、１１２、…、およびメモリマクロ１Ｆ２に対応する６４個のＮＡＮＤ回路１０１、１１１、…の一方の入力端子に接続される。また、２個のマクロセレクトヒューズ部２Ｆ−５からのマクロセレクト信号線ＭＳ１、ＭＳ２がそれぞれ、メモリマクロ１Ｆ１に対応する６４個のＮＡＮＤ回路１０２、１１２、…、およびメモリマクロ１Ｆ２に対応する６４個のＮＡＮＤ回路１０１、１０２、…の他方の入力端子に接続される。
【０１９９】
図２７は、メモリマクロ１Ｆ１における第４の冗長回路１Ｆ−４とメモリセルアレー１Ａ−３の構成を示す回路図である。なお、図２７には、メモリマクロ１Ｆ１の部分構成しか示さないが、メモリマクロ１Ｆ２の部分構成についても、冗長コントロール信号線がＳＢ１〜ＳＢ２であることを除いて同様である。図２７において、第４の冗長回路１Ｆ−４と冗長メモリマクロ２Ｆとは、冗長コントロール信号線ＳＡ１〜ＳＡ６４、冗長ビット線ＢＬＡ６５、および冗長信号線ＲＡにより接続され、メモリセルアレー１Ａ−３と第４の冗長回路１Ｆ−４とは、第２のビット線ＢＬＡ１〜ＢＬＡ６４により接続される。
【０２００】
以下では、このように構成された半導体集積回路の動作について説明する。
【０２０１】
最初に、メモリマクロ１Ｆ１、１Ｆ２のいずれにも不良がなく、冗長メモリマクロ２Ｆが未使用の場合について説明する。
【０２０２】
まず、外部からリセット信号（ＲＳ）が第１の冗長コントロール回路２Ｆ−１に入力される。この時、メモリマクロ１Ｆ１、１Ｆ２のどこにも不良が無い場合は、ヒューズが切断されていないので、図２６のシフトヒューズ部２Ｆ−３内のインバータ１１から論理「Ｌ」レベルの出力信号が伝達され、インバータ１３の論理「Ｈ」レベルの出力信号が以降のシフトヒューズ部２Ｆ−３に伝達され、それがインバータ１４によってラッチされる。
【０２０３】
また、マクロセレクトヒューズ部２Ｆ−５内のインバータ２１１から論理「Ｌ」レベルの出力信号が伝達され、それがインバータ２１３、２１４によってラッチされる。
【０２０４】
したがって、マクロセレクト回路２Ｆ−６に接続された６４本のシフト信号線Ｓ１〜Ｓ６４と、２本のマクロセレクト信号線ＭＳ１、ＭＳ２とは、全て論理「Ｌ」レベルとなる。このため、マクロセレクト回路２Ｆ−６内のＮＡＮＤ回路１０１、１１１、１０２、１１２、…から、全て論理「Ｈ」レベルの信号が、冗長コントロール信号線ＳＡ１〜ＳＡ６４、ＳＢ１〜ＳＢ６４に出力される。
【０２０５】
メモリマクロＦ１Ｆ１、１Ｆ２において、冗長コントロール信号線ＳＡ１〜ＳＡ６４、ＳＢ１〜ＳＢ６４の論理「Ｈ」レベルを受けて、図２７に示す第４の冗長回路１Ｆ−４内のＮＭＯＳトランジスタ１５がオンし、インバータ９１は論理「Ｌ」レベルを出力し、ＮＭＯＳトランジスタ１６はオフする。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ１と接続され、以降、ＢＬ２はＢＬＡ２と接続され、最後にＢＬ６４はＢＬＡ６４に接続される。
【０２０６】
次に、メモリマクロ１Ｆ１の第２のビット線ＢＬＡ１が不良であり、メモリマクロ１Ｆ２に不良が無い場合を例にあげて説明する。
【０２０７】
メモリマクロ１Ｆ１内の第２のビット線ＢＬＡ１が不良であった場合、冗長メモリマクロ２Ｆ内の第１の冗長コントロール回路２Ｆ−１において、予めレーザートリミング装置により、シフト信号線Ｓ１に接続されるシフトヒューズ部２Ｆ−３内のヒューズ１２と、マクロセレクト信号線ＭＳ１に接続されるマクロセレクトヒューズ部２Ｆ−５内のヒューズ２１２が切断される。
【０２０８】
次に、外部からリセット信号（ＲＳ）が冗長メモリマクロ２Ｆ内の第１の冗長コントロール回路２Ｆ−１に入力されるが、上記ヒューズ１２が切断されているため、インバータ１１から論理「Ｌ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｈ」レベルが入力され、それがインバータ１４でラッチされる。このため、シフト信号線Ｓ１は論理「Ｈ」レベルとなる。以降、シフト信号線Ｓ２〜Ｓ６４も論理「Ｈ」レベルが順次伝達される。
【０２０９】
また、上記ヒューズ２１２が切断されているため、インバータ２１１から論理「Ｌ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ２１７を通してインバータ２１３に論理「Ｈ」レベルが入力され、それがインバータ２１４でラッチされる。このため、マクロセレクト信号線ＭＳ１は論理「Ｈ」レベルとなる。この時、メモリマクロ１Ｆ２を選択するマクロセレクトヒューズ部２Ｆ−５内のヒューズは切断されていないため、マクロセレクト信号線ＭＳ２は論理「Ｌ」レベルとなる。
【０２１０】
これらの信号を受けて、マクロセレクト回路２Ｆ−６内のマクロセレクト信号線ＭＳ１に接続されたＮＡＮＤ回路１０２、１１２、…は全て、論理「Ｌ」レベルを冗長コントロール信号線ＳＡ１〜ＳＡ６４に出力する。一方、マクロセレクト信号線ＭＳ２は論理「Ｌ」レベルであるので、マクロセレクト信号線ＭＳ２に接続されたＮＡＮＤ回路１０１、１１１、…は全て、論理「Ｈ」レベルを冗長コントロール信号線ＳＢ１〜ＳＢ６４に出力する。
【０２１１】
冗長コントロール信号線ＳＡ１〜ＳＡ６４が論理「Ｌ」レベルであるので、メモリマクロ１Ｆ１において、第４の冗長回路１Ｆ−４内のＮＭＯＳトランジスタ１５がオフし、インバータ９１は論理「Ｈ」レベルを出力し、ＮＭＯＳトランジスタ１６はオンする。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ２に接続され、以降、ＢＬ２はＢＬＡ３に接続され、最後にＢＬ６４はＢＬＡ６５に接続される。
【０２１２】
一方、冗長コントロール信号線ＳＢ１〜ＳＢ６４が論理「Ｈ」レベルであるので、メモリマクロ１Ｆ２において、第４の冗長回路１Ｆ−４内のＮＭＯＳトランジスタ１５がオンし、インバータ９１は論理「Ｌ」レベルを出力し、ＮＭＯＳトランジスタ１６はオフする。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続され、以降、ＢＬ２はＢＬＡ２に接続され、最後にＢＬ６４はＢＬＡ６４に接続される。
【０２１３】
この様な構成をとることで、冗長救済のためのヒューズを複数のメモリマクロで共有して使用することが出来る。このため、ヒューズを削減し、面積効率を向上させることが出来る。
【０２１４】
（実施の形態１０）
図２８は、本発明の実施の形態１０に係る半導体集積回路における冗長メモリマクロ内の第２の冗長コントロール回路の部分構成を示す回路図である。図２８に示す第２の冗長コントロール回路２Ｆ−１２が図２６に示す第１の冗長コントロール回路２Ｆ−１と異なるのは、２つのマクロメモリ１Ｆ１、１Ｆ２に対して１つのマクロセレクトヒューズ部２Ｆ−５しか設けられていない点にある。このマクロセレクトヒューズ部２Ｆ−５において、インバータ２１３の入力信号がマクロセレクト回路２Ｆ−６のマクロセレクト信号線ＭＳ１に供給され、インバータ２１３の出力信号がマクロセレクト信号線ＭＳ２に供給される。
【０２１５】
以下では、このように構成された半導体集積回路の動作について説明する。
【０２１６】
メモリマクロ１Ｆ１、１Ｆ２のいずれにも不良がなく、冗長メモリマクロ２Ｆが未使用の場合については、ヒューズすべてが切断されず、実施の形態９と同様であるので、説明を省略する。
【０２１７】
よって、メモリマクロ１Ｆ１の第２のビット線ＢＬＡ１が不良であり、メモリマクロ１Ｆ２に不良が無い場合を例にあげて説明する。
【０２１８】
メモリマクロＦ１Ｆ１内の第２のビット線ＢＬＡ１が不良であった場合、冗長メモリマクロ２Ｆ内の第２の冗長コントロール回路２Ｆ−１２において、予めレーザートリミング装置により、シフト信号線Ｓ１に接続されるシフトヒューズ部２Ｆ−３内のヒューズ１２と、マクロセレクトヒューズ部２Ｆ−５内のヒューズ２１２とが切断される。
【０２１９】
次に、外部からリセット信号（ＲＳ）が冗長メモリマクロＦ２Ｆ内の第２の冗長コントロール回路２Ｆ−１２に入力されるが、上記ヒューズ１２が切断されているため、インバータ１１から論理「Ｌ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｈ」レベルが入力され、それがインバータ１４でラッチされる。このため、シフト信号線Ｓ１は論理「Ｈ」レベルとなる。以降、シフト信号線Ｓ２〜Ｓ６４にも論理「Ｈ」レベルが順次伝達される。
【０２２０】
また、上記ヒューズ２１２が切断されているため、インバータ２１１から論理「Ｌ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ２１７を通して、インバータ２１３に論理「Ｈ」レベルが入力され、それがインバータ２１４でラッチされる。このため、マクロセレクト信号線ＭＳ１は論理「Ｈ」レベルとなる。この時、インバータ２１３の出力端子がマクロセレクト信号線ＭＳ２に接続されており、よってマクロセレクト信号線ＭＳ２は論理「Ｌ」レベルとなる。
【０２２１】
この後の動作は、実施の形態９と同じである。
【０２２２】
次に、メモリマクロ１Ｆ２の第２のビット線ＢＬＡ１が不良であり、メモリマクロ１Ｆ１に不良が無い場合を例にあげて説明する。
【０２２３】
メモリマクロ１Ｆ２内の第２のビット線ＢＬＡ１が不良であった場合、冗長メモリマクロ２Ｆ内の第２の冗長コントロール回路２Ｆ−１２において、予めレーザートリミング装置により、シフト信号線Ｓ１に接続されるシフトヒューズ部２Ｆ−３内のヒューズ１２が切断される。この時、マクロセレクトヒューズ部２Ｆ−５内のヒューズ２１２は切断されない。
【０２２４】
次に、外部からリセット信号（ＲＳ）が冗長メモリマクロ２Ｆ内の第２の冗長コントロール回路２Ｆ−１２に入力されるが、上記ヒューズ１２が切断されているため、インバータ１１から論理「Ｌ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｈ」レベルが入力され、それがインバータ１４でラッチされる。このため、シフト信号線Ｓ１は論理「Ｈ」レベルとなる。以降、シフト信号線Ｓ２〜Ｓ６４にも論理「Ｈ」レベルが順次伝達される。
【０２２５】
また、上記ヒューズ２１２が切断されていないため、インバータ２１１から論理「Ｌ」レベルの出力信号が伝達される。このため、インバータ２１３に論理「Ｌ」レベルが入力され、それがインバータ２１４でラッチされる。このため、マクロセレクト信号線ＭＳ１は論理「Ｌ」レベルとなる。この時、インバータ２１３の出力端子がマクロセレクト信号線ＭＳ２に接続されており、マクロセレクト信号線ＭＳ２は論理「Ｈ」レベルとなる。
【０２２６】
これらの信号を受けて、マクロセレクト回路２Ｆ−６内のマクロセレクト信号線ＭＳ１に接続されたＮＡＮＤ回路１０２、１１２、…は全て、論理「Ｈ」レベルを冗長コントロール信号線ＳＡ１〜ＳＡ６４に出力する。一方、マクロセレクト信号線ＭＳ２は論理「Ｈ」レベルであるので、マクロセレクト信号線ＭＳ２に接続されたＮＡＮＤ回路１０１、１１１、…は全て、論理「Ｌ」レベルを冗長コントロール信号線ＳＢ１〜ＳＢ６４に出力する。
【０２２７】
冗長コントロール信号線ＳＡ１〜ＳＡ６４が論理「Ｈ」レベルであるので、メモリマクロ１Ｆ１において、第４の冗長回路１Ｆ−４内のＮＭＯＳトランジスタ１５がオンし、インバータ９１は論理「Ｌ」レベルを出力し、ＮＭＯＳトランジスタ１６はオフする。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続され、以降、ＢＬ２はＢＬＡ２に接続され、最後にＢＬ６４はＢＬＡ６４に接続される。
【０２２８】
一方、冗長コントロール信号線ＳＢ１〜ＳＢ６４が論理「Ｌ」レベルであるので、メモリマクロ１Ｆ２において、第４の冗長回路１Ｆ−４内のＮＭＯＳトランジスタ１５がオフし、インバータ９１は論理「Ｈ」レベルを出力し、ＮＭＯＳトランジスタ１６はオンする。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ２に接続され、以降、ＢＬ２はＢＬＡ３に接続され、最後にＢＬ６４は冗長ビット線ＢＬＡ６５に接続される。
【０２２９】
この様な構成をとることで、冗長救済のためのヒューズを複数のメモリマクロで共有して使用することができ、更にマクロセレクトヒューズの個数を削減することが出来る。このため、ヒューズを削減し、面積効率を向上させることが出来る。
【０２３０】
なお、本実施の形態では、２つのメモリマクロで、１つのマクロセレクトヒューズを共用する構成としたが、３つのメモリマクロに対しては、２つのマクロセレクトヒューズを共用し、マクロセレクトヒューズ部において、マクロセレクト信号線への信号をデコードして供給することで、本発明を実現することができる。
【０２３１】
（実施の形態１１）
図２９は、本発明の実施の形態１１に係る半導体集積回路における冗長メモリマクロ内の第３の冗長コントロール回路の部分構成を示す回路図である。本実施の形態の半導体集積回路は、６４本のビット線を有するメモリマクロ１Ｆ１と、６５本のビット線を有するメモリマクロ１Ｇというように、構成の異なるメモリマクロが複数搭載されている。ここでは、メモリマクロ１Ｆ１が１個、メモリマクロ１Ｇが１個搭載されている例について説明するが、３個以上搭載される場合についても同様である。また、この様な冗長救済の形態が半導体集積回路内に複数存在してもよい。また、メモリマクロ１Ｆ１、メモリマクロ１Ｇ、冗長メモリマクロ２Ｆ内のワード線やビット線、入出力データの数は、本実施の形態の構成には限定されない。
【０２３２】
図２９において、第３の冗長コントロール回路２Ｆ−１３は、６５個のシフトヒューズ部２Ｆ−３から構成される冗長ヒューズ部２Ｆ−２と、２個のマクロセレクトヒューズ部２Ｆ−５から構成されるマクロヒューズ部２Ｆ−４と、マクロセレクト回路２Ｆ−６とで構成される。冗長ヒューズ部２Ｆ−２内のそれぞれのシフトヒューズ部２Ｆ−３は、外部のリセット信号線ＲＳと接続され、冗長ヒューズ部２Ｆ−２内のそれぞれのシフトヒューズ部２Ｆ−３とマクロセレクト回路２Ｆ−６とは、６５本のシフト信号線Ｓ１〜Ｓ６５により接続される。
【０２３３】
また、マクロヒューズ部２Ｆ−４内のマクロセレクトヒューズ部２Ｆ−５も、外部のリセット信号線ＲＳと接続され、マクロセレクトヒューズ部２Ｆ−５とマクロセレクト回路２Ｆ−６とは、２本のマクロセレクト信号線ＭＳ１、ＭＳ２により接続される。
【０２３４】
マクロセレクト回路２Ｆ−６は、メモリマクロ１Ｆ１に冗長コントロール信号線ＳＡ１〜ＳＡ６４を介して信号を出力する６４個のＮＡＮＤ回路１０２、１１２、…と、メモリマクロ１Ｇに冗長コントロール信号線ＳＢ１〜ＳＢ６５を介して信号を出力する６５個のＮＡＮＤ回路１０１、１０２、…とで構成される。
【０２３５】
６４個のシフトヒューズ部２Ｆ−３からのシフト信号線Ｓ１〜Ｓ６４がそれぞれ、メモリマクロ１Ｆ１に対応する６４個のＮＡＮＤ回路１０２、１１２、…、およびメモリマクロ１Ｇに対応する６５個のＮＡＮＤ回路１０１、１１１、…の一方の入力端子に接続される。また、２個のマクロセレクトヒューズ部２Ｆ−５からのマクロセレクト信号線ＭＳ１、ＭＳ２がそれぞれ、メモリマクロ１Ｆ１に対応する６４個のＮＡＮＤ回路１０２、１１２、…、およびメモリマクロ１Ｇに対応する６５個のＮＡＮＤ回路１０１、１０２、…の他方の入力端子に接続される。
【０２３６】
図３０は、メモリマクロ１Ｇにおける第４の冗長回路１Ｇ−４とメモリセルアレー１Ａ−３の構成を示す回路図である。図３０において、第４の冗長回路１Ｇ−４と冗長メモリマクロ２Ｆとは、冗長コントロール信号線ＳＡ１〜ＳＡ６５、冗長ビット線ＢＬＡ６６、および冗長信号線ＲＡにより接続され、メモリセルアレー１Ａ−３と第４の冗長回路１Ｇ−４とは、第２のビット線ＢＬＡ１〜ＢＬＡ６５により接続される。
【０２３７】
ここで、ビット線数が最も多い（例えば、６５本）メモリマクロ１Ｇに合わせて、冗長ヒューズ部２Ｆ−２のシフトヒューズ部２Ｆ−３の個数、マクロセレクト回路２Ｆ−６のＮＡＮＤ回路の個数が設定される以外は、実施の形態９と同じ構成であるので、動作説明については省略する。
【０２３８】
この様な構成をとることで、冗長救済のためのヒューズをビット線数の異なる複数のメモリマクロで共有して使用することが出来る。このため、ヒューズを削減し、面積効率を向上させることが出来る。
【０２３９】
（実施の形態１２）
図３１は、本発明の実施の形態１２に係る半導体集積回路における冗長メモリマクロ内の第４の冗長コントロール回路の部分構成を示す回路図である。本実施の形態の半導体集積回路は、６４本のビット線を有するメモリマクロ１Ｆ１、５８本のビット線を有するメモリマクロ１Ｈ、４本のビット線を有するメモリマクロ１Ｉというように、構成の異なるメモリマクロが複数搭載されている。ここでは、メモリマクロ１Ｆ１が１個、メモリマクロ１Ｈが１個、メモリマクロ１Ｉが１個搭載されている例について説明するが、４個以上搭載される場合についても同様である。また、この様な冗長救済の形態が半導体集積回路内に複数存在してもよい。また、メモリマクロ１Ｆ１、メモリマクロ１Ｈ、メモリマクロ１Ｉ、冗長メモリマクロＦ２Ｅ内のワード線やビット線、入出力データの数は、本実施の形態の構成に限定されない。
【０２４０】
図３１において、冗長メモリマクロ２Ｅ内の第４の冗長コントロール回路２Ｅ−１４は、６４個のシフトヒューズ部２Ｆ−３から構成される冗長ヒューズ部２Ｅ−２と、３個のマクロセレクトヒューズ部２Ｆ−５から構成されるマクロヒューズ部２Ｅ−４と、マクロセレクト回路２Ｅ−６と、ヒューズ接続回路２Ｅ−７とで構成される。
【０２４１】
冗長ヒューズ部２Ｅ−２内のそれぞれのシフトヒューズ部２Ｆ−３は、外部のリセット信号線ＲＳと接続され、冗長ヒューズ部２Ｅ−２内のそれぞれのシフトヒューズ部２Ｆ−３とマクロセレクト回路２Ｅ−６とは、６４本のシフト信号線Ｓ１〜Ｓ６４により接続される。
【０２４２】
また、マクロヒューズ部２Ｅ−４内のマクロセレクトヒューズ部２Ｆ−も、外部のリセット信号線ＲＳと接続され、マクロセレクトヒューズ部２Ｆ−５とマクロセレクト回路２Ｅ−６とは、３本のマクロセレクト信号線ＭＳ１〜ＭＳ３により接続される。
【０２４３】
マクロセレクト回路２Ｅ−６は、メモリマクロ１Ｆ１に冗長コントロール信号線ＳＦ１〜ＳＦ６４を介して信号を出力する６４個のＮＡＮＤ回路１０１、１１１、…と、メモリマクロ１Ｈに冗長コントロール信号線ＳＨ１〜ＳＨ５８を介して信号を出力する５８個のＮＡＮＤ回路１０２、１１２、…と、メモリマクロ１Ｈに冗長コントロール信号線ＳＩ１〜ＳＩ４を介して信号を出力する４個のＮＡＮＤ回路とで構成される。
【０２４４】
６４個のシフトヒューズ部２Ｆ−３からのシフト信号線Ｓ１〜Ｓ６４がそれぞれ、メモリマクロ１Ｆ１に対応する６４個のＮＡＮＤ回路１０１、１１１、…、メモリマクロ１Ｈに対応する５８個のＮＡＮＤ回路１０２、１１２、…、およびメモリマクロ１Ｉに対応する４個のＮＡＮＤ回路の一方の入力端子に接続される。また、３個のマクロセレクトヒューズ部２Ｆ−５からのマクロセレクト信号線ＭＳ１、ＭＳ２、ＭＳ３がそれぞれ、メモリマクロ１Ｆ１に対応する６４個のＮＡＮＤ回路１０１、１１１、…、メモリマクロ１Ｈに対応する５８個のＮＡＮＤ回路１０２、１１２、…、およびメモリマクロ１Ｉに対応する４個のＮＡＮＤ回路の他方の入力端子に接続される。また、マクロセレクト信号線ＭＳ２とマクロセレクト信号線ＭＳ３とはヒューズ接続回路２Ｅ−７に接続される。
【０２４５】
図３２は、メモリマクロ１Ｈにおける第４の冗長回路１Ｈ−４とメモリセルアレー１Ｈ−３の部分構成を示す回路図である。図３２において、第４の冗長回路１Ｈ−４と冗長メモリマクロ２Ｅとは、冗長コントロール信号線ＳＨ１〜ＳＨ５８、冗長ビット線ＢＬＡ５９、および冗長信号線ＲＡにより接続され、メモリセルアレー１Ｈ−３と第４の冗長回路１Ｈ−４とは、第２のビット線ＢＬＡ１〜ＢＬＡ５８により接続される。
【０２４６】
図３３は、メモリマクロ１Ｉにおける第４の冗長回路１Ｉ−４とメモリセルアレー１Ｉ−３の部分構成を示す回路図である。図３３において、第４の冗長回路１Ｉ−４と冗長メモリマクロ２Ｅとは、冗長コントロール信号線ＳＩ１〜ＳＩ４、冗長ビット線ＢＬＡ５、および冗長信号線ＲＡにより接続され、メモリセルアレー１Ｉ−３と第４の冗長回路１Ｉ−４とは、第２のビット線ＢＬＡ１〜ＢＬＡ４により接続される。
【０２４７】
また、メモリマクロ１Ｆ１は３２本のワード線、メモリマクロ１Ｈは１６本のワード線、メモリマクロ１Ｉは１６本のワード線を有する。
【０２４８】
以下では、このように構成された半導体集積回路の動作について説明する。
【０２４９】
最初に、メモリマクロ１Ｆ１、１Ｈ、１Ｉのいずれにも不良がなく、冗長メモリマクロ２Ｅが未使用の場合について説明する。
【０２５０】
まず、外部からリセット信号（ＲＳ）が第４の冗長コントロール回路２Ｅ−１４に入力される。この時、メモリマクロ１Ｆ１、１Ｈ、１Ｉのどこにも不良が無い場合は、ヒューズが切断されていないので、第４の冗長コントロール回路２Ｅ−１４のシフトヒューズ部２Ｆ−３内のインバータ１１（図２６を参照）から論理「Ｌ」レベルの出力信号が伝達され、インバータ１３の論理「Ｈ」レベルの出力信号が以降のシフトヒューズ部２Ｆ−３に伝達され、それがインバータ１４によってラッチされる。
【０２５１】
また、マクロセレクトヒューズ部２Ｆ−５内のインバータ２１１から論理「Ｌ」レベルの出力信号が伝達され、それがインバータ２１３、２１４によってラッチされる。
【０２５２】
したがって、マクロセレクト回路２Ｆ−６に接続された６４本のシフト信号線Ｓ１〜Ｓ６４と、３本のマクロセレクト信号線ＭＳ１、ＭＳ２、ＭＳ３とは、全て論理「Ｌ」レベルとなる。このため、マクロセレクト回路２Ｆ−６内のＮＡＮＤ回路１０１、１１１、１０２、１１２、…から、全て論理「Ｈ」レベルの信号が、冗長コントロール信号線ＳＦ１〜ＳＦ６４、ＳＨ１〜ＳＨ５８、ＳＩ１〜ＳＩ４に出力される。
【０２５３】
冗長コントロール信号線ＳＦ１〜ＳＦ６４、ＳＨ１〜ＳＨ５８、ＳＩ１〜ＳＩ４からの論理「Ｌ」レベルを受けて、メモリマクロ１Ｆ１の第４の冗長回路１Ｆ−４、メモリマクロ１Ｈの第４の冗長回路１Ｈ−４、メモリマクロ１Ｉの第４の冗長回路１Ｉ−４内のＮＭＯＳトランジスタ１５がオンし、インバータ９１は論理「Ｌ」レベルを出力し、ＮＭＯＳトランジスタ１６はオフする。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ１に接続され、以降、ＢＬ２はＢＬＡ２に接続され、最後に、ＢＬ６４はＢＬＡ６４に接続される。
【０２５４】
次に、メモリマクロ１Ｆ１の第２のビット線ＢＬＡ１が不良であり、メモリマクロ１Ｈ、メモリマクロ１Ｉに不良が無い場合を例にあげて説明する。
【０２５５】
メモリマクロ１Ｆ１内の第２のビット線ＢＬＡ１が不良であった場合、冗長メモリマクロ２Ｅ内の第４の冗長コントロール回路２Ｅ−１４において、予めレーザートリミング装置により、シフト信号線Ｓ１に接続されるシフトヒューズ部２Ｆ−３内のヒューズ１２と、マクロセレクト信号ＭＳ１に接続されるマクロセレクトヒューズ部２Ｆ−５（メモリマクロ１Ｆ１用）内のヒューズ２１２とが切断される。
【０２５６】
次に、外部からリセット信号（ＲＳ）が第４の冗長コントロール回路２Ｅ−１４に入力されるが、上記ヒューズ１２が切断されているため、インバータ１１から論理「Ｌ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｈ」レベルが入力され、それがインバータ１４でラッチされる。このため、ＮＭＯＳトランジスタ１７を通してインバータ１３に論理「Ｈ」レベルが入力され、それがインバータ１４でラッチされる。このため、シフト信号線Ｓ１は論理「Ｈ」レベルとなる。以降、シフト信号線Ｓ２〜Ｓ６４も論理「Ｈ」レベルが順次伝達される。
【０２５７】
また、上記ヒューズ２１２が切断されているため、インバータ２１１から論理「Ｌ」レベルの出力信号が伝達されない。このため、ＮＭＯＳトランジスタ２１７を通してインバータ２１３に論理「Ｈ」レベルが入力され、それがインバータ２１４でラッチされる。このため、マクロセレクト信号線ＭＳ１は論理「Ｈ」レベルとなる。この時、メモリマクロ１Ｈ、１Ｉ用のマクロセレクトヒューズ部２Ｆ−５内のヒューズは切断されていないため、マクロセレクト信号線ＭＳ２、ＭＳ３は論理「Ｌ」レベルとなる。
【０２５８】
これらの信号を受けて、マクロセレクト回路２Ｆ−６内のマクロセレクト信号線ＭＳ１に接続されるＮＡＮＤ回路１０１、１１１、…は論理「Ｌ」レベルを出力する。つまり、マクロセレクト回路２Ｆ−６内のマクロセレクト信号線ＭＳ１に接続されるＮＡＮＤ回路のうち、不良救済のため切断したヒューズを含むシフトヒューズ部２Ｆ−３以降に接続されるＮＡＮＤ回路は論理「Ｌ」レベルを出力する。
【０２５９】
一方、マクロセレクト信号線ＭＳ２、ＭＳ３は論理「Ｌ」レベルであるので、マクロセレクト信号線ＭＳ２、ＭＳ３に接続されるＮＡＮＤ回路は全て論理「Ｈ」レベルを出力する。
【０２６０】
冗長コントロール信号線ＳＦ１〜ＳＦ６４の論理「Ｌ」レベルを受けて、メモリマクロ１Ｆ１における第４の冗長回路１Ｆ−４内のＮＭＯＳトランジスタ１５がオフし、インバータ９１は論理「Ｈ」レベルを出力し、ＮＭＯＳトランジスタ１６はオンする。これにより、ビット線ＢＬ１は第２のビット線ＢＬＡ２に接続され、以降、ＢＬ２はＢＬＡ３に接続され、最後にＢＬ６４は冗長ビット線ＢＬＡ６５に接続される。
【０２６１】
また、冗長コントロール信号線ＳＨ１〜ＳＨ５８の論理「Ｈ」レベルを受けて、メモリマクロ１Ｈにおける第４の冗長回路１Ｈ−４内のＮＭＯＳトランジスタ１５がオンし、インバータ９１は論理「Ｌ」レベルを出力し、ＮＭＯＳトランジスタ１６はオフする。これにより、メモリマクロ１Ｈ内のビット線ＢＬ１は第２のビット線ＢＬＡ１に接続され、以降、ＢＬ２はＢＬＡ２に接続され、最後に、ＢＬ５８はＢＬＡ５８に接続される。
【０２６２】
また、冗長コントロール信号線ＳＩ１〜ＳＩ４の論理「Ｈ」レベルを受けて、メモリマクロ１Ｉにおける第４の冗長回路１Ｉ−４内のＮＭＯＳトランジスタ１５がオンし、インバータ９１は論理「Ｌ」レベルを出力し、ＮＭＯＳトランジスタ１６はオフする。これにより、メモリマクロ１Ｉ内のビット線ＢＬ１は第２のビット線ＢＬＡ１に接続され、以降、ＢＬ２はＢＬＡ２に接続され、最後に、ＢＬ４はＢＬＡ４に接続される。
【０２６３】
ここで、ヒューズ接続回路２Ｅ−７において、マイクロセレクト信号線ＭＳ２、ＭＳ３の論理「Ｌ」レベルを受けて、ＮＯＲ回路１０３が論理「Ｈ」レベルを出力し、ＮＭＯＳトランジスタ１２２をオンし、ＰＭＯＳトランジスタ１２１をオフする。これにより、冗長ヒューズ部２Ｅ−２における６４個のシフトヒューズ部２Ｆ−３がすべて接続された状態になる。
【０２６４】
なお、メモリマクロ１Ｈとメモリマクロ１Ｉのいずれか一つかあるいはどちらも救済する場合には、マイクロセレクト信号線ＭＳ２、ＭＳ３の少なくとも一方の論理「Ｈ」レベルを受けて、ＮＯＲ回路１０３が論理「Ｌ」レベルを出力し、ＮＭＯＳトランジスタ１２２をオフし、ＰＭＯＳトランジスタ１２１をオンする。これにより、冗長ヒューズ部２Ｅ−２における６４個のシフトヒューズ部２Ｆ−３が電気的に分断され、メモリマクロ１Ｉ用のシフトヒューズ部２Ｆ−３に入力される信号を論理「Ｈ」レベルにリセットする。
【０２６５】
この様な構成をとることで、冗長救済のためのヒューズを構成の異なる複数のメモリマクロで共有し、構成の異なる複数のメモリマクロのうち複数個を救済することが可能になり、ヒューズを削減し、面積効率を向上させることが出来る。
【０２６６】
【発明の効果】
以上説明したように、本発明によれば、仕様や構成の異なる複数のメモリマクロと冗長メモリマクロを搭載し、仕様や構成の異なる複数のメモリマクロで冗長メモリマクロを共有して使用することで、面積効率、救済効率に優れ、ヒューズの本数を削減することが出来る、低コストな半導体集積回路を提供することができる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体集積回路の一構成例を示すブロック図
【図２】図１のメモリマクロ１Ａ１、１Ａ２の内部構成を示すブロック図
【図３】図２のメモリセルアレー１Ａ−３と第１の冗長回路１Ａ−４の部分構成を示す回路図
【図４】図１の冗長メモリマクロ２Ａの部分構成を示す回路図
【図５】本発明の実施の形態２に係る半導体集積回路の一構成例を示すブロック図
【図６】図５のメモリマクロ１Ｂ１、１Ｂ２の内部構成を示すブロック図
【図７】図６のメモリセルアレー１Ａ−３と第２の冗長回路１Ｂ−４の部分構成を示す回路図
【図８】図５の冗長メモリマクロ２Ｂの部分構成を示す回路図
【図９】本発明の実施の形態３に係る半導体集積回路の一構成例を示すブロック図
【図１０】図９のメモリマクロ１Ｃ１、１Ｃ２の内部構成を示すブロック図
【図１１】図１０のメモリセルアレー１Ａ−３とカラムデコーダ部１Ａ−５の部分構成を示す回路図
【図１２】図１０の第３の冗長／入出力回路１Ｃ−４の部分構成を示す回路図
【図１３】図９の冗長メモリマクロ２Ｃの部分構成を示す回路図
【図１４】図９の冗長メモリマクロ２Ｃの変形例を示す回路図
【図１５】本発明の実施の形態４に係る半導体集積回路の一構成例を示すブロック図
【図１６】図１５のメモリマクロ１Ｂ１、１Ｂ２の内部構成を示すブロック図
【図１７】図１５の冗長メモリマクロ２Ｄの部分構成を示す回路図
【図１８】本発明の実施の形態５に係る半導体集積回路の一構成例を示すブロック図
【図１９】図１８のメモリマクロ１Ｄの内部構成を示すブロック図
【図２０】本発明の実施の形態６に係る半導体集積回路の一構成例を示すブロック図
【図２１】図２０のメモリマクロ１Ｅの内部構成を示すブロック図
【図２２】図２０の冗長メモリマクロ２Ｅの部分構成を示す回路図
【図２３】本発明の実施の形態７に係る半導体集積回路における冗長メモリマクロ２Ｇの部分構成を示す回路図
【図２４】本発明の実施の形態８に係る半導体集積回路における冗長メモリマクロ２Ｈの部分構成を示す回路図
【図２５】本発明の実施の形態９に係る半導体集積回路の一構成例を示すブロック図
【図２６】図２５の冗長メモリマクロ２Ｆにおける第１の冗長コントロール回路２Ｆ−１の部分構成を示す回路図
【図２７】図２５のメモリマクロ１Ｆ１における第４の冗長回路１Ｆ−４とメモリセルアレー１Ａ−３の部分構成を示す回路図
【図２８】本発明の実施の形態１０に係る半導体集積回路における冗長メモリマクロ２Ｆ内の第２の冗長コントロール回路２Ｆ−１２の部分構成を示す回路図
【図２９】本発明の実施の形態１１に係る半導体集積回路における冗長メモリマクロ２Ｆ内の第３の冗長コントロール回路２Ｆ−１３の部分構成を示す回路図
【図３０】図２９のメモリマクロ１Ｇにおける第４の冗長回路１Ｇ−４とメモリセルアレー１Ａ−３の部分構成を示す回路図
【図３１】本発明の実施の形態１２に係る半導体集積回路における冗長メモリマクロ２Ｅ内の第４の冗長コントロール回路２Ｆ−１４の部分構成を示す回路図
【図３２】図３１のメモリマクロ１Ｈにおける第４の冗長回路１Ｈ−４とメモリセルアレー１Ｈ−３の部分構成を示す回路図
【図３３】図３１のメモリマクロ１Ｉにおける第４の冗長回路１Ｉ−４とメモリセルアレー１Ｉ−３の部分構成を示す回路図
【符号の説明】
１Ａ１、１Ａ２、１Ｂ１、１Ｂ２、１Ｃ１、１Ｃ２、１Ｄ、１Ｅ、１Ｆ１、１Ｆ２、１Ｇ、１Ｈ、１Ｉ…メモリマクロ
１Ａ−１、１Ｄ−１、１Ｅ−１…周辺回路
１Ａ−２、１Ｄ−２、１Ｅ−２…ロウデコーダ
１Ａ−３、１Ｄ−３、１Ｅ−３、１Ｈ−３、１Ｉ−３…メモリセルアレー
１Ａ−４…第１の冗長回路
１Ａ−５…カラムデコーダ部
１Ａ−６…Ｉ／Ｏ部
１３−Ａ…メモリセル
１Ｂ−４…第２の冗長回路
１Ｃ−４…第３の冗長／入出力回路
１Ｃ−６…外部入出力回路
１Ｆ−４、１Ｇ−４、１Ｈ−４、１Ｉ−４…第４の冗長回路
２Ａ〜２Ｈ…冗長メモリマクロ
２Ａ−１、２Ｅ−１…第１のワード線接続回路
２Ａ−２…冗長メモリセルアレー
２Ｂ−１…第２のワード線接続回路
２Ｃ−２…冗長メモリセルアレー
２Ｃ−４…コマンド接続回路
２Ｅ−２…冗長ビット線接続回路
２Ｆ−１…第１の冗長コントロール回路
２Ｅ−２、２Ｆ−２…冗長ヒューズ部
２Ｆ−３…シフトヒューズ部
２Ｅ−４、２Ｆ−４…マクロヒューズ部
２Ｆ−５…マクロセレクトヒューズ部
２Ｅ−６、２Ｆ−６…マクロセレクト回路
２Ｆ−１２…第２の冗長コントロール回路
２Ｆ−１３…第３の冗長コントロール回路
２Ｅ−１４…第４の冗長コントロール回路
２Ｅ−７…ヒューズ接続回路
２Ｈ−１…第３のワード線接続回路

Claims (17)

1. 複数のメモリマクロと、前記複数のメモリマクロを救済するための冗長メモリマクロとを有する半導体集積回路であって、
   前記複数のメモリマクロはそれぞれ、
   ワード線およびビット線に接続されたメモリセルアレーと、
   前記メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線に置換する手段を有し、不良情報を冗長信号線に出力する冗長回路とを備え、
   前記冗長メモリマクロは、
   冗長ワード線および前記冗長ビット線に接続された冗長メモリセルアレーと、
   前記冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を前記冗長ワード線に接続し、正常なメモリマクロに対応したワード線を前記冗長ワード線から切り離すワード線接続回路とを備えたことを特徴とする半導体集積回路。
2. 複数のメモリマクロと、前記複数のメモリマクロを救済するための冗長メモリマクロとを有する半導体集積回路であって、
   前記複数のメモリマクロはそれぞれ、
   ワード線およびビット線に接続されたメモリセルアレーと、
   前記メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線に置換する手段を有し、不良情報を冗長信号線に出力する冗長回路とを備え、
   前記冗長メモリマクロは、
   冗長ワード線および前記冗長ビット線に接続された冗長メモリセルアレーと、
   前記冗長信号線の不良情報に基づいて、救済すべきメモリマクロに対応したワード線の信号をゲート回路を介しタイミング調整を行って前記冗長ワード線に伝達し、正常なメモリマクロに対応したワード線の信号をゲート回路で阻止するワード線接続回路とを備えたことを特徴とする半導体集積回路。
3. 複数のメモリマクロと、前記複数のメモリマクロを救済するための冗長メモリマクロとを有する半導体集積回路であって、
   前記複数のメモリマクロはそれぞれ、
   ワード線およびビット線に接続されたメモリセルアレーと、
   前記メモリセルアレーに所定数のビット線毎に接続された複数のカラムデコーダを有し、外部入力のアドレス信号から生成される内部カラムアドレス線の信号に基づいて、前記所定数のビット線のうち特定のビット線を選択し、入出力データを選択されたビット線に対応付けるカラムデコーダ部と、
   書き込み信号線の状態に基づき入力データを、また読み出し信号線の状態に基づき出力データを前記入出力データとして前記カラムデコーダ部に結合するとともに、前記メモリセルアレーの不良ビット線に対応する入出力データ線を隣接する入出力データ線および冗長入出力データ線に置換する手段を有し、不良情報を冗長信号線に出力する冗長／入出力回路とを備え、
   前記冗長メモリマクロは、
   冗長ワード線および前記所定数の冗長ビット線に接続された冗長メモリセルアレーと、
   冗長カラムアドレス線の信号に基づいて、前記所定数の冗長ビット線のうち特定の冗長ビット線を選択し、冗長書き込み信号線および冗長読み出し信号線の状態に基づいて、前記冗長入出力データ線の入力または出力データを選択された冗長ビット線に対応付けるカラムデコーダと、
   前記冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応した内部カラムアドレス線、書き込み信号線、および読み出し信号線をそれぞれ、前記冗長カラムアドレス線、前記冗長書き込み信号線、および前記冗長読み出し信号線に接続し、正常なメモリマクロに対応した内部カラムアドレス線、書き込み信号線、および読み出し信号線をそれぞれ、前記冗長カラムアドレス線、前記冗長書き込み信号線、および前記冗長読み出し信号線から切り離すコマンド接続回路と、
   前記冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を前記冗長ワード線に接続し、正常なメモリマクロに対応したワード線を前記冗長ワード線から切り離すワード線接続回路とを備えたことを特徴とする半導体集積回路。
4. 複数のメモリマクロと、前記複数のメモリマクロを救済するための冗長メモリマクロとを有する半導体集積回路であって、
   前記複数のメモリマクロはそれぞれ、
   ワード線およびビット線に接続されたメモリセルアレーと、
   前記メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線に置換する手段を有し、不良情報を冗長信号線に出力する冗長回路とを備え、
   前記冗長メモリマクロは、
   冗長ワード線および前記冗長ビット線に接続された冗長メモリセルアレーと、
   冗長ロウアドレス線の信号に基づいて、特定の冗長ワード線を選択するロウデコーダと、
   冗長アドレス信号および冗長コマンド信号を受けて、前記冗長ロウアドレス線の信号を生成する周辺回路と、
   前記冗長信号線の不良情報に基づいて、救済すべきメモリマクロに対応した外部からのアドレス信号およびコマンド信号をゲート回路を介しタイミング調整を行って前記周辺回路に出力し、正常なメモリマクロに対応した外部からのアドレス信号およびコマンド信号をゲート回路で阻止する外部信号線接続回路とを備えたことを特徴とする半導体集積回路。
5. 前記複数のメモリマクロはそれぞれ動作タイミングが異なることを特徴とする請求項１から４のいずれか一項記載の半導体集積回路。
6. 前記複数のメモリマクロはそれぞれ同期式メモリマクロと非同期式メモリマクロが混在して成ることを特徴とする請求項１から４のいずれか一項記載の半導体集積回路。
7. 前記複数のメモリマクロはそれぞれ、前記ワード線が接続され、外部入力のアドレス信号から生成される内部ロウアドレス信号を受けて、前記ワード線のいずれか１本を選択するロウデコーダを備えたことを特徴とする請求項１から４のいずれか一項記載の半導体集積回路。
8. 前記冗長メモリマクロは、前記複数のメモリマクロのうちいずれか１つを救済することを特徴とする請求項１から４のいずれか一項記載の半導体集積回路。
9. 前記冗長メモリマクロは、前記複数のメモリマクロのうちいくつかを共に救済することを特徴とする請求項１から４のいずれか一項記載の半導体集積回路。
10. 前記複数のメモリマクロはそれぞれワード線の数が異なり、前記冗長メモリマクロの使用しないワード線が接地電位に固定されることを特徴とする請求項１から３のいずれか一項記載の半導体集積回路。
11. 前記複数のメモリマクロはそれぞれワード線の数が異なり、前記冗長メモリマクロの使用しないワード線が接地電位に固定され、前記冗長メモリマクロは、前記冗長信号線の不良情報に基づいて、前記冗長メモリマクロのワード線が分割されて割り当てられたいくつかのメモリマクロに接続された冗長ビット線をそれぞれ接続または切り離す冗長ビット線接続回路を備え、前記いくつかのメモリマクロを共に救済することを特徴とする請求項１から３のいずれか一項記載の半導体集積回路。
12. 前記複数のメモリマクロはそれぞれ冗長単位のビット線数が異なり、前記冗長メモリマクロは、前記複数のメモリマクロのうち冗長単位のビット線数が最大であるメモリマクロと同じ冗長ビット線数を有し、メモリマクロに応じて接続すべき冗長ビット線の数が変更される請求項１から４のいずれか一項記載の半導体集積回路。
13. 前記冗長メモリマクロは、前記冗長信号線の不良情報に基づいて、前記冗長ワード線を分断または接続し、前記冗長メモリセルアレーを分割または統合する第２のワード線接続回路を備え、接続されるすべてのメモリマクロを救済することを特徴とする請求項１から３のいずれか一項記載の半導体集積回路。
14. 複数のメモリマクロと、前記複数のメモリマクロのいずれか一つを救済するための冗長メモリマクロとを有する半導体集積回路であって、
    前記複数のメモリマクロはそれぞれ、
    ワード線およびビット線に接続されたメモリセルアレーと、
    前記冗長メモリマクロからの冗長コントロール信号に従って、前記メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線に切り換え、不良情報を冗長信号線に出力する冗長回路とを備え、
    前記冗長メモリマクロは、
    冗長ワード線および前記冗長ビット線に接続された冗長メモリセルアレーと、
    前記冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を前記冗長ワード線に接続し、正常なメモリマクロに対応したワード線を前記冗長ワード線から切り離すワード線接続回路と、
    前記複数のメモリマクロの数に対応して設けられ、不良メモリマクロに対応して切断される第１のヒューズと、前記不良メモリマクロの不良ビット線に対応して切断される第２のヒューズとを有し、前記第１および前記第２のヒューズの切断情報を前記冗長コントロール信号として出力する冗長コントロール回路とを備えたことを特徴とする半導体集積回路。
15. 複数のメモリマクロと、前記複数のメモリマクロのいずれか一つを救済するための冗長メモリマクロとを有する半導体集積回路であって、
    前記複数のメモリマクロはそれぞれ、
    ワード線およびビット線に接続されたメモリセルアレーと、
    前記冗長メモリマクロからの冗長コントロール信号に従って、前記メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線に切り換え、不良情報を冗長信号線に出力する冗長回路とを備え、
    前記冗長メモリマクロは、
    冗長ワード線および前記冗長ビット線に接続された冗長メモリセルアレーと、
    前記冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を前記冗長ワード線に接続し、正常なメモリマクロに対応したワード線を前記冗長ワード線から切り離すワード線接続回路と、
    前記複数のメモリマクロのうち少なくとも２つに対応して共通して設けられ、不良メモリマクロに対応して切断状態または未切断状態にされる第１のヒューズと、前記不良メモリマクロの不良ビット線に対応して切断される第２のヒューズとを有し、前記第１および前記第２のヒューズの切断情報を前記冗長コントロール信号として出力する冗長コントロール回路とを備えたことを特徴とする半導体集積回路。
16. 構成が異なる複数のメモリマクロと、前記複数のメモリマクロのいずれか一つを救済するための冗長メモリマクロとを有する半導体集積回路であって、
    前記複数のメモリマクロはそれぞれ、
    ワード線およびビット線に接続されたメモリセルアレーと、
    前記冗長メモリマクロからの冗長コントロール信号に従って、前記メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線に切り換え、不良情報を冗長信号線に出力する冗長回路とを備え、
    前記冗長メモリマクロは、
    冗長ワード線および前記冗長ビット線に接続された冗長メモリセルアレーと、
    前記冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を前記冗長ワード線に接続し、正常なメモリマクロに対応したワード線を前記冗長ワード線から切り離すワード線接続回路と、
    前記複数のメモリマクロの数に対応して設けられ、不良メモリマクロに対応して切断される第１のヒューズと、前記複数のメモリマクロのうちの最大のビット線数に対応して設けられ、前記不良メモリマクロの不良ビット線に対応して切断される第２のヒューズとを有し、前記第１および前記第２のヒューズの切断情報を前記冗長コントロール信号として出力する冗長コントロール回路とを備えたことを特徴とする半導体集積回路。
17. 構成が異なる複数のメモリマクロと、前記複数のメモリマクロのいずれか一つまたはいくつかを共に救済するための冗長メモリマクロとを有する半導体集積回路であって、
    前記複数のメモリマクロはそれぞれ、
    ワード線およびビット線に接続されたメモリセルアレーと、
    前記冗長メモリマクロからの冗長コントロール信号に従って、前記メモリセルアレーの不良ビット線を隣接した正常なビット線および冗長ビット線に切り換え、不良情報を冗長信号線に出力する冗長回路とを備え、
    前記冗長メモリマクロは、
    冗長ワード線および前記冗長ビット線に接続された冗長メモリセルアレーと、
    前記冗長信号線の不良情報を受けて、救済すべきメモリマクロに対応したワード線を前記冗長ワード線に接続し、正常なメモリマクロに対応したワード線を前記冗長ワード線から切り離すワード線接続回路と、
    前記複数のメモリマクロの数に対応して設けられ、不良メモリマクロに対応して切断される第１のヒューズと、前記複数のメモリマクロのうちの最大のビット線数に対応して設けられ、前記不良メモリマクロの不良ビット線に対応して切断される第２のヒューズと、前記第１のヒューズの切断情報に基づいて、救済すべきメモリマクロの構成に応じて前記第２のヒューズの構成を分割または接続するヒューズ接続回路とを有し、前記第１および前記第２のヒューズの切断情報を前記冗長コントロール信号として出力する冗長コントロール回路とを備えたことを特徴とする半導体集積回路。

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