JPS6177946A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6177946A JPS6177946A JP59199556A JP19955684A JPS6177946A JP S6177946 A JPS6177946 A JP S6177946A JP 59199556 A JP59199556 A JP 59199556A JP 19955684 A JP19955684 A JP 19955684A JP S6177946 A JPS6177946 A JP S6177946A
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- Japan
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- signal
- axi
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
この発明は、半導体集積回路技術さらには半導体記憶装
置に適用して有効な技術に関し1例えば。
置に適用して有効な技術に関し1例えば。
予備のメモリ列もしくはメモリ行と冗長回路を備えた半
導体記憶装置に利用して有効な技術に関する。
導体記憶装置に利用して有効な技術に関する。
[背景技術]
RAM (ランダム・アクセス・メモリ)のような半導
体記憶装ににおいては、メモリアレイの大容量化が進む
に従って、不良ビットあるいはワード線の断線もしくは
短絡等のワード線不良による歩留まりの低下が間層とな
る。そこで、メモリアレイ内の不良ビットやワード線不
良を有する列または行を、別個に用意された予備のメモ
リ列またはメモリ行と置き換えることにより、不良ビッ
トやワード線不良を救済する冗長回路を設け1歩留まり
の向上を図ることが提案されている。
体記憶装ににおいては、メモリアレイの大容量化が進む
に従って、不良ビットあるいはワード線の断線もしくは
短絡等のワード線不良による歩留まりの低下が間層とな
る。そこで、メモリアレイ内の不良ビットやワード線不
良を有する列または行を、別個に用意された予備のメモ
リ列またはメモリ行と置き換えることにより、不良ビッ
トやワード線不良を救済する冗長回路を設け1歩留まり
の向上を図ることが提案されている。
このような冗長回路構成の一方式として、本発明者は、
不良ビットを含むメモリ行もしくはメモリ行のアドレス
(以下不良アドレスと称する)を設定する手段と、設定
された不良アドレスと入力されたアドレスとを比較する
アドレス比較回路を設け、両者が一致したときは、正規
のメモリ列もしくはメモリ行に代えて、予備のメモリ列
もしくはメモリ行を選択する方式を開発した。
不良ビットを含むメモリ行もしくはメモリ行のアドレス
(以下不良アドレスと称する)を設定する手段と、設定
された不良アドレスと入力されたアドレスとを比較する
アドレス比較回路を設け、両者が一致したときは、正規
のメモリ列もしくはメモリ行に代えて、予備のメモリ列
もしくはメモリ行を選択する方式を開発した。
第1図は、その概略構成を示すものである。
すなわち、■は外部から入力されるアドレス信号Axi
に基づいて内部アドレス信号axi、ax1を形成する
アトレイバッファ、2はこのアドレスバッファ1から供
給される内部アドレス信号axi、axiに基づいてア
ドレス信号をデコードするデコーダである。また、3は
内部に不良アドレス設定手段を有するアドレス比較回路
で、アドレスバッファ1から供給される内部アドレス信
号axi、axiと、予めその内部に設定された不良ア
ドレスとを比較し、両者が完全に一致したときに一致信
号φsjを出力する0選択信号形成回路4は、この一致
信号φsjがそれに供給されると、予備のメモリ行を選
択する冗長選択信号φxsjを出力する。このとき、選
択信号φxijは出力されない、不良アドレスのメモリ
行と置き換えられるべき予備メモリ行と対応されたワー
ド線ドライバ5Sは、冗長選択信号φxsjによって駆
動される。その結果、予備メモリ行のワード線が選択さ
れる。
に基づいて内部アドレス信号axi、ax1を形成する
アトレイバッファ、2はこのアドレスバッファ1から供
給される内部アドレス信号axi、axiに基づいてア
ドレス信号をデコードするデコーダである。また、3は
内部に不良アドレス設定手段を有するアドレス比較回路
で、アドレスバッファ1から供給される内部アドレス信
号axi、axiと、予めその内部に設定された不良ア
ドレスとを比較し、両者が完全に一致したときに一致信
号φsjを出力する0選択信号形成回路4は、この一致
信号φsjがそれに供給されると、予備のメモリ行を選
択する冗長選択信号φxsjを出力する。このとき、選
択信号φxijは出力されない、不良アドレスのメモリ
行と置き換えられるべき予備メモリ行と対応されたワー
ド線ドライバ5Sは、冗長選択信号φxsjによって駆
動される。その結果、予備メモリ行のワード線が選択さ
れる。
アドレスの一致が検出されない場合には、信号φxsj
は出力されない、この場合には、選択信号形成回路4か
ら選択信号φxsjが出力される。
は出力されない、この場合には、選択信号形成回路4か
ら選択信号φxsjが出力される。
このときには、デコーダ2によって選択されたワード線
ドライバ5が駆動される。その結果、正規のワード線が
選択される。
ドライバ5が駆動される。その結果、正規のワード線が
選択される。
ところで、上記のようなアドレス比較方式の冗長回路に
あっては、予備のメモリ行を選択する場合はもちろん正
規のメモリ行を選択する場合にも必ずアドレスバッファ
lの出力に対してアドレスの比較動作が実行される。そ
のため、このアドレスの比較に要する時間だけアクセス
タイムが遅くなるという問題点がある。
あっては、予備のメモリ行を選択する場合はもちろん正
規のメモリ行を選択する場合にも必ずアドレスバッファ
lの出力に対してアドレスの比較動作が実行される。そ
のため、このアドレスの比較に要する時間だけアクセス
タイムが遅くなるという問題点がある。
[発明の目的]
この発明の目的は、冗長回路を備えた半導体記憶装置に
おけるアクセスタイムを短くすることにある。
おけるアクセスタイムを短くすることにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
1本明細書の記述および添附図面から明かになるであろ
う。
1本明細書の記述および添附図面から明かになるであろ
う。
〔発明の概要]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、この発明は、アドレスバッファの出力は比較
的長い配線によってアドレスデコーダに供給されるので
負荷が大きくなり、そのためアドレスバッファは最終段
の負荷駆動能力が大きくなるように設計されるが、アド
レス比較回路に供給される内部アドレス信号はそれほど
大きな駆動能力を必要としないことに着目して、アドレ
スバッファの前段からアドレスに関する信号を取り出し
てアドレス比較回路に供給することによって、アドレス
比較回路から出力される判定信号の出力タイミングを早
くさせるようにして、メモリの高速化を図るという上記
目的を達成するものである。
的長い配線によってアドレスデコーダに供給されるので
負荷が大きくなり、そのためアドレスバッファは最終段
の負荷駆動能力が大きくなるように設計されるが、アド
レス比較回路に供給される内部アドレス信号はそれほど
大きな駆動能力を必要としないことに着目して、アドレ
スバッファの前段からアドレスに関する信号を取り出し
てアドレス比較回路に供給することによって、アドレス
比較回路から出力される判定信号の出力タイミングを早
くさせるようにして、メモリの高速化を図るという上記
目的を達成するものである。
[実施例1]
第2図は本発明を周辺CMOS型のダイナミックRAM
に適用した場合の第1の実施例を示す。
に適用した場合の第1の実施例を示す。
図において、la、lbは外部からマルチプレクス方式
で供給されるアドレス信号Axi、Ayiを受けて、内
部相補アドレス信号axi+ ax 。
で供給されるアドレス信号Axi、Ayiを受けて、内
部相補アドレス信号axi+ ax 。
〒およびay i、ay iをそれぞれ形成するロウア
ドレスバッファとカラムアドレスバッファである。また
、2a、2bは、上記ロウアドレスバッファ1aとカラ
ムアドレスバッファlbから供給される内部相補アドレ
ス信号axi、axiとayi、ayiを受けて、ワー
ド線選択信号とデータ線選択信号をそれぞれ形成するた
めのロウアドレスデコーダとカラムアドレスデコーダで
ある。
ドレスバッファとカラムアドレスバッファである。また
、2a、2bは、上記ロウアドレスバッファ1aとカラ
ムアドレスバッファlbから供給される内部相補アドレ
ス信号axi、axiとayi、ayiを受けて、ワー
ド線選択信号とデータ線選択信号をそれぞれ形成するた
めのロウアドレスデコーダとカラムアドレスデコーダで
ある。
ロウアドレスデコーダ2aで形成されたワード線選択信
号はワード線ドライバ5に供給され、アドレスAxiに
対応されたワード線ドライバを選択し駆動可能にする。
号はワード線ドライバ5に供給され、アドレスAxiに
対応されたワード線ドライバを選択し駆動可能にする。
また、上記カラムアドレスデコーダ2bで形成されたデ
ータ線選択信号はメモリアレイ6内の各データ線ごとに
設けられたカラムスイッチ7に供給される。
ータ線選択信号はメモリアレイ6内の各データ線ごとに
設けられたカラムスイッチ7に供給される。
メモリアレイ6は、記憶用キャパシタとアドレス選択用
MO5FET (絶縁ゲート型電界効果トランジスタ)
で構成された公知の1MO3型のメモリセルがマトリッ
クス状に配置されてなる。このメモリアレイ6内の各デ
ータ線ごとにセンスアンプと上記カラムスイッチ7、が
設けられており。
MO5FET (絶縁ゲート型電界効果トランジスタ)
で構成された公知の1MO3型のメモリセルがマトリッ
クス状に配置されてなる。このメモリアレイ6内の各デ
ータ線ごとにセンスアンプと上記カラムスイッチ7、が
設けられており。
カラムアドレスデコーダ2bから出力される選択信号に
よってオンされたカラムスイッチ7を介して、アドレス
Ayiに対応された一本のデータ線のデータがセンスア
ンプによって増幅され、メインアンプ9に供給される。
よってオンされたカラムスイッチ7を介して、アドレス
Ayiに対応された一本のデータ線のデータがセンスア
ンプによって増幅され、メインアンプ9に供給される。
メモリアレイ6から読み出されたデータは、メインアン
プ9で増幅され、出カバソファ10によって入出力用端
子11に出力される。また、書込み時には、入出力用端
子11に供給されているデータが入力バッファ12に取
り込まれ、アドレスデコーダ2a、2bによって選択さ
れているメモリアレイ6内のメモリセルに書き込まれる
ようにされている。
プ9で増幅され、出カバソファ10によって入出力用端
子11に出力される。また、書込み時には、入出力用端
子11に供給されているデータが入力バッファ12に取
り込まれ、アドレスデコーダ2a、2bによって選択さ
れているメモリアレイ6内のメモリセルに書き込まれる
ようにされている。
一方、上記メモリアレイ6の一側には、予備のメモリ行
6sが設けられている。予備メモリ行6Sは1本でもよ
いが、この実施例では複数本設けられている。
6sが設けられている。予備メモリ行6Sは1本でもよ
いが、この実施例では複数本設けられている。
3は内部に欠陥ビットや断線等の欠陥を有する不良ワー
ド線のアドレスを記憶可能な不良アドレス記憶手段を備
え、外部から入力されるアドレス信号と内部に記憶され
ている不良アドレスとを比較し、入力されたアドレスが
不良アドレスと一致するか否かを検出するアドレス比較
回路である。
ド線のアドレスを記憶可能な不良アドレス記憶手段を備
え、外部から入力されるアドレス信号と内部に記憶され
ている不良アドレスとを比較し、入力されたアドレスが
不良アドレスと一致するか否かを検出するアドレス比較
回路である。
このアドレス比較回路3には、ヒユーズのようなプログ
ラム素子を有し、このプログラム素子を切断しもしくは
抵抗値を変えることによって5不良アドレスを設定でき
るようにされた公知のアドレス記憶手段と同一構成のも
のが内蔵されている。
ラム素子を有し、このプログラム素子を切断しもしくは
抵抗値を変えることによって5不良アドレスを設定でき
るようにされた公知のアドレス記憶手段と同一構成のも
のが内蔵されている。
そして、入力されたアドレスを1ビツトごとに不良アド
レスと比較して、すべてのビットが設定された不良アド
レスのビットと一致すると、ロウレベルの判定信号φs
jを出力するようにされている。
レスと比較して、すべてのビットが設定された不良アド
レスのビットと一致すると、ロウレベルの判定信号φs
jを出力するようにされている。
しかも、この実施例では、上記アドレス比較回路3に対
して、ロウアドレスバッファlaの最終段の出力ではな
く、ロウアドレスバッファ1aの前段から、アドレス信
号Axiがレベル変換された相補アドレス信号axi’
、axビが取り出されて供給されるようにされている。
して、ロウアドレスバッファlaの最終段の出力ではな
く、ロウアドレスバッファ1aの前段から、アドレス信
号Axiがレベル変換された相補アドレス信号axi’
、axビが取り出されて供給されるようにされている。
アドレス比較回路3は、この相補アドレス信号axi’
、axi′に基づいて不良アドレスとの比較を行なう。
、axi′に基づいて不良アドレスとの比較を行なう。
つまり、この実施例では、特に制限されないが、ロウア
ドレスバッファ1aが、第3図に示すように、カスケー
ド接続された複数個のCMOSインバータIV1〜IV
フによって構成されている。 。
ドレスバッファ1aが、第3図に示すように、カスケー
ド接続された複数個のCMOSインバータIV1〜IV
フによって構成されている。 。
そして、上記CMOSインバータIV、〜IV7のうち
最も駆動能力の大きなインバータIv6とIV、の出力
が内部相補アドレス信号axi、a書として、前記ロウ
アドレスデコーダ2aに供給されている。これに対し、
上記アドレス比較回路3には、ロウアドレスバッファl
aの前段のインバータ■v3とIV、の出力が取り出さ
れて相補アドレス信号axi’+axi’として供給さ
れるようにされている。
最も駆動能力の大きなインバータIv6とIV、の出力
が内部相補アドレス信号axi、a書として、前記ロウ
アドレスデコーダ2aに供給されている。これに対し、
上記アドレス比較回路3には、ロウアドレスバッファl
aの前段のインバータ■v3とIV、の出力が取り出さ
れて相補アドレス信号axi’+axi’として供給さ
れるようにされている。
上記の場合、ロウアドレスバッファ1aの最終段のイン
バータIV6.IVフには、比較的長い配線を介してロ
ウアドレスデコーダ2aが接続されるため、最終段のイ
ンバータIV、、IVフは比較的大きな駆動能力を必要
とする。しかし、アドレス比較回路3には、上記のよう
な駆動能力の大きなインバータIV、、、IVフの出力
を供給する必要がない。そのため、上記のごとく、ロウ
アドレスバッファ1aの前段のインバータ■v3とIV
4の出力をアドレス比較回路3に供給させることができ
る。
バータIV6.IVフには、比較的長い配線を介してロ
ウアドレスデコーダ2aが接続されるため、最終段のイ
ンバータIV、、IVフは比較的大きな駆動能力を必要
とする。しかし、アドレス比較回路3には、上記のよう
な駆動能力の大きなインバータIV、、、IVフの出力
を供給する必要がない。そのため、上記のごとく、ロウ
アドレスバッファ1aの前段のインバータ■v3とIV
4の出力をアドレス比較回路3に供給させることができ
る。
しかして、インバータI■3とIV4の出力は。
インバータ■■6とIV7の出力に比べて駆動能力が低
いが、アドレス信号Axiに対する遅延は小さい。その
ため、インバータIV6とIV、の出力axi、axi
をアドレス比較回路3の入力信号とする場合に比べて、
第4図に示すように判定信号φsjの変化が早くなり1
選択信号φxsj、φxijの出力も早くなる。選択信
号φxsjが出力されるとそのときデコーダ2aによっ
て選択されているワード線ドライバ5が駆動され、また
選択信号φxijが出力されると予備のワード線ドライ
バ5sが駆動され、予備メモリ行が選択される。その結
果、メモリのアクセスタイムが短縮される。
いが、アドレス信号Axiに対する遅延は小さい。その
ため、インバータIV6とIV、の出力axi、axi
をアドレス比較回路3の入力信号とする場合に比べて、
第4図に示すように判定信号φsjの変化が早くなり1
選択信号φxsj、φxijの出力も早くなる。選択信
号φxsjが出力されるとそのときデコーダ2aによっ
て選択されているワード線ドライバ5が駆動され、また
選択信号φxijが出力されると予備のワード線ドライ
バ5sが駆動され、予備メモリ行が選択される。その結
果、メモリのアクセスタイムが短縮される。
なお、上記実施例では、ワード線と並行に予備のメモリ
行6sを設けて、不良ビット等を含むメモリ行を予備の
メモリ行6Sと置き換えるようにしているが、データ線
と並行に予備のメモリ列およびセンスアンプを設けて、
不良ビット等を含むデータ線を予備のメモリ列で置き換
えたり、あるいは予備のメモリ行とともに予備のメモリ
列をも設けるようにしてもよい。
行6sを設けて、不良ビット等を含むメモリ行を予備の
メモリ行6Sと置き換えるようにしているが、データ線
と並行に予備のメモリ列およびセンスアンプを設けて、
不良ビット等を含むデータ線を予備のメモリ列で置き換
えたり、あるいは予備のメモリ行とともに予備のメモリ
列をも設けるようにしてもよい。
また、上記実施例では、外部から供給されるRAS(ロ
ウアドレス・ストローブ)信号やCAS(カラムアドレ
ス・ストローブ)信号に基づいて適当な内部制御信号を
形成し、この内部制御信号によってアドレスバッファl
a、lbを動作させて、マルチプレクス方式で入力され
る信号Axi。
ウアドレス・ストローブ)信号やCAS(カラムアドレ
ス・ストローブ)信号に基づいて適当な内部制御信号を
形成し、この内部制御信号によってアドレスバッファl
a、lbを動作させて、マルチプレクス方式で入力され
る信号Axi。
Ayiを取り込んだり、選択信号形成回路4から出力さ
れる選択信号φxij、φxsjのタイミングを図るよ
うにされている。
れる選択信号φxij、φxsjのタイミングを図るよ
うにされている。
[実施例2]
次に本発明の第2の実施例を、第5図〜第7図を用いて
説明する。
説明する。
周辺0MO3型のダイナミックRAMでは、デコーダ回
路が例えば第5図に示すように、内部アドレス信号ax
i、(aマT)が印加されるMOS F E T Q
11 Q 2+ Q 3+・・・・が直列接続されて構
成される。そして、タイミング信号φによってプリチャ
ージされてから、すへての入力axi(axi)がハイ
レベルになることにより、選択されるデコーダの出力の
みがロウレベルにされる。
路が例えば第5図に示すように、内部アドレス信号ax
i、(aマT)が印加されるMOS F E T Q
11 Q 2+ Q 3+・・・・が直列接続されて構
成される。そして、タイミング信号φによってプリチャ
ージされてから、すへての入力axi(axi)がハイ
レベルになることにより、選択されるデコーダの出力の
みがロウレベルにされる。
そのため、消費電力がNMO3型O3−ダに比べて非常
に少なくなる。ところが、上記CMO5型O5−ダでは
、Nチャンネル型MOSFETQI。
に少なくなる。ところが、上記CMO5型O5−ダでは
、Nチャンネル型MOSFETQI。
Q2+・・・・が直列に接続されているため、ノードn
0の電荷の引き抜き速度が遅くなってアクセス時間が長
くなるおそれがある。
0の電荷の引き抜き速度が遅くなってアクセス時間が長
くなるおそれがある。
そこで、この実施例では、第6図に示すように、アドレ
スデコーダ2の前段にプリデコーダ13を設け、予め一
対の内部アドレス信号axi、axj (axi、ax
j)をデコードすることにより得られた信号axijを
メインデコーダ2の入力信号とする。これにより、メイ
ンデコーダ2への入力数を半減させて、直列接続される
MOSFETの数を減らし、デコーダの出力の立下がり
を速くさせるようにされている。
スデコーダ2の前段にプリデコーダ13を設け、予め一
対の内部アドレス信号axi、axj (axi、ax
j)をデコードすることにより得られた信号axijを
メインデコーダ2の入力信号とする。これにより、メイ
ンデコーダ2への入力数を半減させて、直列接続される
MOSFETの数を減らし、デコーダの出力の立下がり
を速くさせるようにされている。
上記プリデコーダ13の回路構成としては、例えば第7
図に示すような構成例が考えられる。
図に示すような構成例が考えられる。
一方、この実施例では、プリデコーダ13の出力axi
jをアドレス比較回路3の入力信号とする代わりに、ア
ドレスバッファlから出力される内部相補アドレス信号
axi、axiがアドレス比較回路3の入力信号とされ
ている。その結果。
jをアドレス比較回路3の入力信号とする代わりに、ア
ドレスバッファlから出力される内部相補アドレス信号
axi、axiがアドレス比較回路3の入力信号とされ
ている。その結果。
プリデコーダ13の出力axijを入力信号とする場合
に比べて、アドレス比較回路3から出力される判定信号
φsjの変化のタイミングが速くされ、これによってア
クセスタイムが短縮される。
に比べて、アドレス比較回路3から出力される判定信号
φsjの変化のタイミングが速くされ、これによってア
クセスタイムが短縮される。
[実施例3]
第8図および第9図には、本発明の第3の実施例が示さ
れている。
れている。
この実施例では、上記第2の実施例と同様にプリデコー
ダ13が設けられ、アドレスバッファlaの出力axi
+ axiがアドレス比較回路30入力信号とされてい
る。そしてアドレス比較回路3から出力される判定信号
φSが、プリデコーダ13からの信号axi3とともに
複数個の予備メモリ行の中から一つを選択するための冗
長デコーダ14に供給され、この冗長デコーダ14の出
力によって予備メモリ行のワード線を駆動する予備ワー
ド線ドライバ5Sが選択されるようにされている。
ダ13が設けられ、アドレスバッファlaの出力axi
+ axiがアドレス比較回路30入力信号とされてい
る。そしてアドレス比較回路3から出力される判定信号
φSが、プリデコーダ13からの信号axi3とともに
複数個の予備メモリ行の中から一つを選択するための冗
長デコーダ14に供給され、この冗長デコーダ14の出
力によって予備メモリ行のワード線を駆動する予備ワー
ド線ドライバ5Sが選択されるようにされている。
また、判定信号φSをインバータ15によって反転した
信号φSが、正規の各アドレスデコーダ2aに供給され
、判定信号φSがハイレベルのときは、すべてのデコー
ダ出力を強制的にハイレベルに固定して正規のワード線
ドライバ5が選択されないようにされている。
信号φSが、正規の各アドレスデコーダ2aに供給され
、判定信号φSがハイレベルのときは、すべてのデコー
ダ出力を強制的にハイレベルに固定して正規のワード線
ドライバ5が選択されないようにされている。
つまり、各アドレスデコーダ2aiおよび冗長デコーダ
14は、第9図に示すようにプリデコーダ13からの出
力axijが印加されるMO3FETQI 、Q2 、
・・・・に、アドレス比較回路3がら出力される判定信
号φSもしくはその反転信号φSが印加されるMO5F
ETQoが直列に接続されて構成されている。そのため
、入力アドレスAxiと設定された不良アドレスとが一
致したときに、アドレス比較回路3の出力(判定信号)
φSがハイレベルに変化されると、冗長デコーダ14が
動作されて選択信号φxsが形成されて予備ワード線ド
ライバ5sが選択され、駆動信号φXによって駆動され
て予備メモリ行(6s)が選択さ九る。
14は、第9図に示すようにプリデコーダ13からの出
力axijが印加されるMO3FETQI 、Q2 、
・・・・に、アドレス比較回路3がら出力される判定信
号φSもしくはその反転信号φSが印加されるMO5F
ETQoが直列に接続されて構成されている。そのため
、入力アドレスAxiと設定された不良アドレスとが一
致したときに、アドレス比較回路3の出力(判定信号)
φSがハイレベルに変化されると、冗長デコーダ14が
動作されて選択信号φxsが形成されて予備ワード線ド
ライバ5sが選択され、駆動信号φXによって駆動され
て予備メモリ行(6s)が選択さ九る。
一方1判定信号φSがハイレベルにされると。
正規のアドレスデコーダ2aiに設けられているM O
S F E T Q oがオフされるため、すべてのデ
コーダ2aiの出力レベルが固定されて、正規のワード
線ドライバ5が選択されなくなる。
S F E T Q oがオフされるため、すべてのデ
コーダ2aiの出力レベルが固定されて、正規のワード
線ドライバ5が選択されなくなる。
しかしながら、入力アドレスと不良アドレスとが一致せ
ずロウレベルの判定信号φSが出力されると、冗長デコ
ーダ14は動作されず、正規のデコーダ2aiが動作状
態にされ、プリデコーダ13からの出力aijに対応し
た一つのデコーダ2aiから選択信号が出力される。そ
して、この選択信号によって正規のワード線ドライバ5
が選択され、駆動信号φXによってワード線ドライバ5
が動作されて一本のワード線が選択レベルにされる。
ずロウレベルの判定信号φSが出力されると、冗長デコ
ーダ14は動作されず、正規のデコーダ2aiが動作状
態にされ、プリデコーダ13からの出力aijに対応し
た一つのデコーダ2aiから選択信号が出力される。そ
して、この選択信号によって正規のワード線ドライバ5
が選択され、駆動信号φXによってワード線ドライバ5
が動作されて一本のワード線が選択レベルにされる。
この実施例においても、前実施例2と同様に。
プリデコーダ13の出力をアドレス比較回路3の入力信
号とした場合に比べて判定信号の形成が早くされて、ア
クセスタイムが短縮される。
号とした場合に比べて判定信号の形成が早くされて、ア
クセスタイムが短縮される。
[効果コ
(1)不良アドレス設定手段とアドレス比較回路等から
なる冗長回路を備えたダイナミックRAMにおいて、複
数段に構成されたアドレスバッファの前段から出力を取
り出してアドレス比較回路に供給するようにしたので、
アドレス比較回路から出力される判定信号の出力タイミ
ングが早(なるという作用によって1選択信号の立上が
りが早くなり、アクセスタイムが短縮され、読出しが高
速化されるという効果がある。
なる冗長回路を備えたダイナミックRAMにおいて、複
数段に構成されたアドレスバッファの前段から出力を取
り出してアドレス比較回路に供給するようにしたので、
アドレス比較回路から出力される判定信号の出力タイミ
ングが早(なるという作用によって1選択信号の立上が
りが早くなり、アクセスタイムが短縮され、読出しが高
速化されるという効果がある。
(2)アドレスデコーダの前にプリデコーダが設けられ
、かつ冗長回路を有するようにされたダイナミックRA
Mにおいて、プリデコーダ前段のアドレスバッファの出
力をアドレス比較回路に供給するようにしたので、アド
レス比較回路から出力される判定信号の出力タイミング
が早くなるという作用によって、選択信号の立上がりが
早くなり、アクセスタイムが短縮され、読出しが高速化
されるという効果がある。
、かつ冗長回路を有するようにされたダイナミックRA
Mにおいて、プリデコーダ前段のアドレスバッファの出
力をアドレス比較回路に供給するようにしたので、アド
レス比較回路から出力される判定信号の出力タイミング
が早くなるという作用によって、選択信号の立上がりが
早くなり、アクセスタイムが短縮され、読出しが高速化
されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない0例えば、上記実施例では
、CMOS型のダイナミックRAMに適用したものが示
されているが。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない0例えば、上記実施例では
、CMOS型のダイナミックRAMに適用したものが示
されているが。
アドレスバッファが複数段に構成されているものあるい
はアドレスデコーダの前にプリデコーダを有するように
されたものであれば完全NMOS型のダイナミックRA
Mにも適用することが可能である。
はアドレスデコーダの前にプリデコーダを有するように
されたものであれば完全NMOS型のダイナミックRA
Mにも適用することが可能である。
[利用分野]
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミックRAM
に適用したものについて説明したが、それに限定される
ものでなく、スタティックRAMその他冗長回路を備え
たすべての半導体記憶装置に利用できるものである。
をその背景となった利用分野であるダイナミックRAM
に適用したものについて説明したが、それに限定される
ものでなく、スタティックRAMその他冗長回路を備え
たすべての半導体記憶装置に利用できるものである。
第1図は冗長回路を備えた半導体記憶装置のアクセス系
の一構成例を示すブロック図。 第2図は本発明を冗長回路を備えたダイナミックRAM
に適用した場合の一実施例を示すプロッり図、 第3図はアドレスバッファの一構成例を示す回″t11
図。 第4図はアドレス比較回路から出力される判定信号およ
びワード線選択信号のタイミングを示すタイミングチャ
ート、 第5図はアドレスデコーダの一例を示す回路図。 第6図は本発明の第2の実施例を示す要部のブロック構
成図。 第7図はプリデコーダの一例を示す回路図。 第8図は本発明の第3の実施例を示す要部のブロック構
成図。 第9図はその具体的な構成例を示す回路構成図である。 l、la、lb・・・・アトレイバッファ、2,2a、
2b・・・・アドレスデコーダ、3・・・・アドレス比
較回路、4・・・・選択信号形成回路、5・・・・ワー
ド線ドライバ、5s・・・・予備ワード線ドライバ、6
・・・・メモリアレイ、6s・・・・予備メモリ行、7
・・・・カラムスイッチ、9・・・・メインアンプ、1
0・・・・出力バッファ、11・・・・入出力端子、1
2・・・・入カバソファ、13−・・プリデコーダ、1
4・・・・冗長デコーダ、15・・・・インバータ、a
xi、axi・・・・内部相補アドレス信号、φS、φ
sj・・・・判定信号、φX ! J +φxsij・
・・・選択信号。
の一構成例を示すブロック図。 第2図は本発明を冗長回路を備えたダイナミックRAM
に適用した場合の一実施例を示すプロッり図、 第3図はアドレスバッファの一構成例を示す回″t11
図。 第4図はアドレス比較回路から出力される判定信号およ
びワード線選択信号のタイミングを示すタイミングチャ
ート、 第5図はアドレスデコーダの一例を示す回路図。 第6図は本発明の第2の実施例を示す要部のブロック構
成図。 第7図はプリデコーダの一例を示す回路図。 第8図は本発明の第3の実施例を示す要部のブロック構
成図。 第9図はその具体的な構成例を示す回路構成図である。 l、la、lb・・・・アトレイバッファ、2,2a、
2b・・・・アドレスデコーダ、3・・・・アドレス比
較回路、4・・・・選択信号形成回路、5・・・・ワー
ド線ドライバ、5s・・・・予備ワード線ドライバ、6
・・・・メモリアレイ、6s・・・・予備メモリ行、7
・・・・カラムスイッチ、9・・・・メインアンプ、1
0・・・・出力バッファ、11・・・・入出力端子、1
2・・・・入カバソファ、13−・・プリデコーダ、1
4・・・・冗長デコーダ、15・・・・インバータ、a
xi、axi・・・・内部相補アドレス信号、φS、φ
sj・・・・判定信号、φX ! J +φxsij・
・・・選択信号。
Claims (1)
- 【特許請求の範囲】 1、予備のメモリ行もしくはメモリ列と、不良アドレス
を設定するための手段およびこれに設定された不良アド
レスと入力アドレスとを比較するアドレス比較回路を有
し、入力アドレスが不良アドレスと一致した場合には予
備のメモリ行もしくはメモリ列を選択する冗長回路を備
えた半導体記憶装置において、アドレスデコーダに供給
される内部アドレス信号の形成段よりも前の信号形成段
において形成された信号が上記アドレス比較回路に供給
されるようにされてなることを特徴とする半導体記憶装
置。 2、アドレスバッファが2段以上に構成されているもの
において、アドレスバッファ前段の出力信号が上記アド
レス比較回路に供給されるようにされてなることを特徴
とする特許請求の範囲第1項記載の半導体記憶装置。 3、アドレスデコーダの前段にプリデコーダが設けられ
ているものにおいて、プリデコーダ前段のアドレスバッ
ファの出力信号が上記アドレス比較回路に供給されるよ
うにされてなることを特徴とする特許請求の範囲第1項
記載の半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59199556A JPS6177946A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
KR1019850006124A KR930004623B1 (ko) | 1984-09-26 | 1985-08-24 | 반도체 기억장치 |
GB08523059A GB2165378B (en) | 1984-09-26 | 1985-09-18 | A semiconductor storage device |
DE3534356A DE3534356C2 (de) | 1984-09-26 | 1985-09-26 | Halbleiter-Speichervorrichtung |
HK405/90A HK40590A (en) | 1984-09-26 | 1990-05-24 | A semiconductor storage device |
US07/586,399 US5047983A (en) | 1984-09-26 | 1990-09-20 | Semiconductor storage device with redundancy arrangement |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59199556A JPS6177946A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6177946A true JPS6177946A (ja) | 1986-04-21 |
Family
ID=16409786
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59199556A Pending JPS6177946A (ja) | 1984-09-26 | 1984-09-26 | 半導体記憶装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5047983A (ja) |
JP (1) | JPS6177946A (ja) |
KR (1) | KR930004623B1 (ja) |
DE (1) | DE3534356C2 (ja) |
GB (1) | GB2165378B (ja) |
HK (1) | HK40590A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6353785A (ja) * | 1986-08-22 | 1988-03-08 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Cmos半導体メモリのワ−ドまたはビツト線の復号方法 |
JPS63168900A (ja) * | 1987-01-06 | 1988-07-12 | Toshiba Corp | 半導体記憶装置 |
JPS6476597A (en) * | 1987-09-18 | 1989-03-22 | Hitachi Ltd | Semiconductor memory device |
JPH02192092A (ja) * | 1989-01-19 | 1990-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
US6603688B2 (en) | 2000-03-29 | 2003-08-05 | Hitachi, Ltd. | Semiconductor memory device having improved arrangement for replacing failed bit lines |
JP2016522936A (ja) * | 2013-05-08 | 2016-08-04 | クアルコム,インコーポレイテッド | データアクセスの前のメモリ内の不完全データエントリから冗長データエントリへのデータのリダイレクトならびに関連するシステムおよび方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL8701085A (nl) * | 1987-05-08 | 1988-12-01 | Philips Nv | Geheugen met redundante geheugenruimte. |
KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
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JP3339641B2 (ja) * | 1991-05-21 | 2002-10-28 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
JP3281034B2 (ja) * | 1992-05-29 | 2002-05-13 | 株式会社東芝 | 半導体記憶装置 |
GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
GB9305801D0 (en) * | 1993-03-19 | 1993-05-05 | Deans Alexander R | Semiconductor memory system |
JP3265076B2 (ja) * | 1993-09-20 | 2002-03-11 | 株式会社東芝 | 半導体記憶装置 |
US5640108A (en) * | 1995-06-07 | 1997-06-17 | International Business Machines Corporation | Single stage dynamic receiver/decoder |
JP3734853B2 (ja) | 1995-06-27 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JP3796319B2 (ja) * | 1997-03-24 | 2006-07-12 | 株式会社日立製作所 | ダイナミック型ram |
JPH10334694A (ja) * | 1997-05-30 | 1998-12-18 | Toshiba Corp | 半導体記憶装置 |
JP3942332B2 (ja) * | 2000-01-07 | 2007-07-11 | 富士通株式会社 | 半導体記憶装置 |
KR100386950B1 (ko) * | 2000-07-12 | 2003-06-18 | 삼성전자주식회사 | 워드 라인 순차적 비활성화가 가능한 반도체 메모리장치의 디코딩 회로 |
JP3983048B2 (ja) * | 2001-12-18 | 2007-09-26 | シャープ株式会社 | 半導体記憶装置および情報機器 |
JP4308186B2 (ja) * | 2005-10-28 | 2009-08-05 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
US9007817B2 (en) | 2013-05-06 | 2015-04-14 | Qualcomm Incorporated | Pre-charging bitlines in a static random access memory (SRAM) prior to data access for reducing leakage power, and related systems and methods |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
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US3753244A (en) * | 1971-08-18 | 1973-08-14 | Ibm | Yield enhancement redundancy technique |
US4104735A (en) * | 1976-09-15 | 1978-08-01 | Siemens Aktiengesellschaft | Arrangement for addressing a MOS store |
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JPS5928560Y2 (ja) * | 1979-11-13 | 1984-08-17 | 富士通株式会社 | 冗長ビットを有する記憶装置 |
US4358833A (en) * | 1980-09-30 | 1982-11-09 | Intel Corporation | Memory redundancy apparatus for single chip memories |
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-
1984
- 1984-09-26 JP JP59199556A patent/JPS6177946A/ja active Pending
-
1985
- 1985-08-24 KR KR1019850006124A patent/KR930004623B1/ko not_active IP Right Cessation
- 1985-09-18 GB GB08523059A patent/GB2165378B/en not_active Expired
- 1985-09-26 DE DE3534356A patent/DE3534356C2/de not_active Expired - Fee Related
-
1990
- 1990-05-24 HK HK405/90A patent/HK40590A/xx not_active IP Right Cessation
- 1990-09-20 US US07/586,399 patent/US5047983A/en not_active Expired - Lifetime
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6353785A (ja) * | 1986-08-22 | 1988-03-08 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | Cmos半導体メモリのワ−ドまたはビツト線の復号方法 |
JPS63168900A (ja) * | 1987-01-06 | 1988-07-12 | Toshiba Corp | 半導体記憶装置 |
JPS6476597A (en) * | 1987-09-18 | 1989-03-22 | Hitachi Ltd | Semiconductor memory device |
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US6603688B2 (en) | 2000-03-29 | 2003-08-05 | Hitachi, Ltd. | Semiconductor memory device having improved arrangement for replacing failed bit lines |
US7269087B2 (en) | 2000-03-29 | 2007-09-11 | Elpida Memory, Inc. | Semiconductor memory device |
JP2016522936A (ja) * | 2013-05-08 | 2016-08-04 | クアルコム,インコーポレイテッド | データアクセスの前のメモリ内の不完全データエントリから冗長データエントリへのデータのリダイレクトならびに関連するシステムおよび方法 |
Also Published As
Publication number | Publication date |
---|---|
KR930004623B1 (ko) | 1993-06-02 |
GB8523059D0 (en) | 1985-10-23 |
DE3534356A1 (de) | 1986-04-03 |
HK40590A (en) | 1990-06-01 |
DE3534356C2 (de) | 1995-03-16 |
KR860002824A (ko) | 1986-04-30 |
GB2165378B (en) | 1988-05-25 |
US5047983A (en) | 1991-09-10 |
GB2165378A (en) | 1986-04-09 |
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