JP5007722B2 - 半導体メモリおよびシステム - Google Patents
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Description
本発明に関連する技術では、携帯用電子機器等のシステムに搭載される半導体メモリは、複数のメモリセル、ワード線駆動回路、第1プリチャージ回路、センスアンプおよびスイッチ回路を備えて構成される。複数のメモリセルは、複数のワード線とビット線対との交差位置にそれぞれ設けられる。ワード線駆動回路は、スタンバイ期間からアクティブ期間への移行に伴って複数のワード線のいずれかを活性化させる。第1プリチャージ回路は、スタンバイ期間にビット線対をプリチャージ電圧線に接続し、ワード線駆動回路の動作開始に伴ってビット線対の少なくともアクセス側をプリチャージ電圧線から切り離す。センスアンプは、ワード線駆動回路の動作開始後にビット線対に対応するノード対の電圧差を増幅する。スイッチ回路は、ビット線対とノード対との間に設けられる。スイッチ回路は、ワード線駆動回路の動作開始時点でビット線対のアクセス側をノード対のアクセス側に接続しており、センスアンプの動作開始時点でビット線対の非アクセス側をノード対の非アクセス側から切り離している。このような構成の半導体メモリでは、センスアンプの動作開始前に(すなわち、センスアンプの増幅動作に依存せずに)ビット線対の非アクセス側がノード対の非アクセス側(すなわち、センスアンプ)から切り離されるため、センスアンプの消費電流を最大限に削減でき、半導体メモリの低消費電力化に大きく寄与できる。
(付記1)
複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルと、
スタンバイ期間からアクティブ期間への移行に伴って前記複数のワード線のいずれかを活性化させるワード線駆動回路と、
スタンバイ期間に前記ビット線対をプリチャージ電圧線に接続し、前記ワード線駆動回路の動作開始に伴って前記ビット線対の少なくともアクセス側を前記プリチャージ電圧線から切り離す第1プリチャージ回路と、
前記ワード線駆動回路の動作開始後に前記ビット線対に対応するノード対の電圧差を増幅するセンスアンプと、
前記ビット線対と前記ノード対との間に設けられるスイッチ回路とを備え、
前記スイッチ回路は、前記ワード線駆動回路の動作開始時点で前記ビット線対のアクセス側を前記ノード対のアクセス側に接続しており、前記センスアンプの動作開始時点で前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離していることを特徴とする半導体メモリ。
(付記2)
付記1記載の半導体メモリにおいて、
前記スイッチ回路は、省電力機能情報が機能無効を示す場合、前記センスアンプの動作開始時点で前記ビット線対の非アクセス側を前記ノード対の非アクセス側に接続しており、前記省電力機能情報が機能有効を示す場合、前記センスアンプの動作開始時点で前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離していることを特徴とする半導体メモリ。
(付記3)
付記1記載の半導体メモリにおいて、
前記スイッチ回路は、前記ワード線駆動回路の動作開始後に前記センスアンプの動作開始に合わせて前記ビット線対のアクセス側を前記ノード対のアクセス側から一時的に切り離すことを特徴とする半導体メモリ。
(付記4)
付記3記載の半導体メモリにおいて、
前記スイッチ回路は、動作モード情報が第1モードを示す場合、前記ワード線駆動回路の動作開始後に前記ビット線対のアクセス側を前記ノード対のアクセス側に継続的に接続し、前記動作モード情報が第2モードを示す場合、前記ワード線駆動回路の動作開始後に前記センスアンプの動作開始に合わせて前記ビット線対のアクセス側を前記ノード対のアクセス側から一時的に切り離すことを特徴とする半導体メモリ。
(付記5)
付記1記載の半導体メモリにおいて、
前記第1プリチャージ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対のアクセス側のみを前記プリチャージ電圧線から切り離すことを特徴とする半導体メモリ。
(付記6)
付記5記載の半導体メモリにおいて、
前記スイッチ回路は、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離すことを特徴とする半導体メモリ。
(付記7)
付記1または付記5記載の半導体メモリにおいて、
スタンバイ期間に前記ノード対を前記プリチャージ電圧線に接続し、前記ワード線駆動回路の動作開始に伴って前記ノード対のアクセス側を前記プリチャージ電圧線から切り離し、前記センスアンプの動作開始に伴って前記ノード対の非アクセス側を前記プリチャージ電圧線から切り離す第2プリチャージ回路を備えることを特徴とする半導体メモリ。
(付記8)
付記7記載の半導体メモリにおいて、
前記スイッチ回路は、スタンバイ期間に前記ビット線対を前記ノード対から切り離し、前記ワード線駆動回路の動作開始に伴って前記ビット線対のアクセス側を前記ノード対のアクセス側に接続することを特徴する半導体メモリ。
(付記9)
付記1記載の半導体メモリにおいて、
前記ワード線駆動回路の動作開始に伴って前記ビット線対の非アクセス側を参照電圧線に接続し、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記参照電圧線から切り離すリファレンス回路を備え、
前記第1プリチャージ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対を前記プリチャージ電圧線から切り離し、
前記スイッチ回路は、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離すことを特徴とする半導体メモリ。
(付記10)
付記1記載の半導体メモリにおいて、
前記ワード線駆動回路の動作開始に伴って前記ノード対の非アクセス側を参照電圧線に接続し、前記センスアンプの動作開始に伴って前記ノード対の非アクセス側を前記参照電圧線から切り離すリファレンス回路を備え、
前記第1プリチャージ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対を前記プリチャージ電圧線から切り離し、
前記スイッチ回路は、前記ワード線駆動回路の動作開始に伴って前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離すことを特徴とする半導体メモリ。
(付記11)
付記10記載の半導体メモリにおいて、
スタンバイ期間に前記ノード対を前記プリチャージ電圧線に接続し、前記ワード線駆動回路の動作開始に伴って前記ノード対を前記プリチャージ電圧線から切り離す第2プリチャージ回路を備え、
前記スイッチ回路は、スタンバイ期間に前記ビット線対を前記ノード対から切り離し、前記ワード線駆動回路の動作開始に伴って前記ビット線対のアクセス側を前記ノード対のアクセス側に接続することを特徴する半導体メモリ。
(付記12)
付記1〜付記11のいずれかに記載の半導体メモリを備えることを特徴とするシステム。
Claims (10)
- 複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルと、
スタンバイ期間からアクティブ期間への移行に伴って前記複数のワード線のいずれかを活性化させるワード線駆動回路と、
スタンバイ期間に前記ビット線対をプリチャージ電圧線に接続し、スタンバイ期間からアクティブ期間への移行に伴って、前記ビット線対を構成する2つのビット線のうちアクセス対象のメモリセルに接続されている方のビット線である前記ビット線対のアクセス側と前記ビット線対を構成する2つのビット線のうちアクセス対象のメモリセルに接続されていない方のビット線である前記ビット線対の非アクセス側とについて、前記ビット線対のアクセス側のみを前記プリチャージ電圧線から切り離す第1プリチャージ回路と、
前記複数のワード線のいずれかの活性化開始後に前記ビット線対に対応するノード対の電圧差を増幅するセンスアンプと、
前記ビット線対と前記ノード対との間に設けられるスイッチ回路とを備え、
前記スイッチ回路は、前記複数のワード線のいずれかの活性化開始時点で、前記ビット線対のアクセス側を、前記ノード対を構成する2つのノードのうち前記ビット線対のアクセス側に対応する方のノードである前記ノード対のアクセス側に接続しており、前記センスアンプの動作開始時点で、前記ビット線対の非アクセス側を、前記ノード対を構成する2つのノードのうち前記ビット線対の非アクセス側に対応する方のノードである前記ノード対の非アクセス側から切り離していることを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記スイッチ回路は、前記複数のワード線のいずれかの活性化開始後に前記センスアンプの動作開始に合わせて前記ビット線対のアクセス側を前記ノード対のアクセス側から一時的に切り離すことを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
前記スイッチ回路は、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離すことを特徴とする半導体メモリ。 - 請求項1記載の半導体メモリにおいて、
スタンバイ期間に前記ノード対を前記プリチャージ電圧線に接続し、スタンバイ期間からアクティブ期間への移行に伴って前記ノード対のアクセス側を前記プリチャージ電圧線から切り離し、前記センスアンプの動作開始に伴って前記ノード対の非アクセス側を前記プリチャージ電圧線から切り離す第2プリチャージ回路を備えることを特徴とする半導体メモリ。 - 複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルと、
スタンバイ期間からアクティブ期間への移行に伴って前記複数のワード線のいずれかを活性化させるワード線駆動回路と、
スタンバイ期間に前記ビット線対をプリチャージ電圧線に接続し、スタンバイ期間からアクティブ期間への移行に伴って、前記ビット線対を構成する2つのビット線のうちアクセス対象のメモリセルに接続されている方のビット線である前記ビット線対のアクセス側と前記ビット線対を構成する2つのビット線のうちアクセス対象のメモリセルに接続されていない方のビット線である前記ビット線対の非アクセス側とについて、少なくとも前記ビット線対のアクセス側を前記プリチャージ電圧線から切り離す第1プリチャージ回路と、
前記複数のワード線のいずれかの活性化開始後に前記ビット線対に対応するノード対の電圧差を増幅するセンスアンプと、
前記ビット線対と前記ノード対との間に設けられるスイッチ回路と、
スタンバイ期間に前記ノード対を前記プリチャージ電圧線に接続し、スタンバイ期間からアクティブ期間への移行に伴って前記ノード対のアクセス側を前記プリチャージ電圧線から切り離し、前記センスアンプの動作開始に伴って前記ノード対の非アクセス側を前記プリチャージ電圧線から切り離す第2プリチャージ回路とを備え、
前記スイッチ回路は、前記複数のワード線のいずれかの活性化開始時点で、前記ビット線対のアクセス側を、前記ノード対を構成する2つのノードのうち前記ビット線対のアクセス側に対応する方のノードである前記ノード対のアクセス側に接続しており、前記センスアンプの動作開始時点で、前記ビット線対の非アクセス側を、前記ノード対を構成する2つのノードのうち前記ビット線対の非アクセス側に対応する方のノードである前記ノード対の非アクセス側から切り離していることを特徴とする半導体メモリ。 - 請求項5記載の半導体メモリにおいて、
前記スイッチ回路は、スタンバイ期間に前記ビット線対を前記ノード対から切り離し、スタンバイ期間からアクティブ期間への移行に伴って前記ビット線対のアクセス側を前記ノード対のアクセス側に接続することを特徴する半導体メモリ。 - 複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルと、
スタンバイ期間からアクティブ期間への移行に伴って前記複数のワード線のいずれかを活性化させるワード線駆動回路と、
スタンバイ期間に前記ビット線対をプリチャージ電圧線に接続し、スタンバイ期間からアクティブ期間への移行に伴って、前記ビット線対を構成する2つのビット線のうちアクセス対象のメモリセルに接続されている方のビット線である前記ビット線対のアクセス側と前記ビット線対を構成する2つのビット線のうちアクセス対象のメモリセルに接続されていない方のビット線である前記ビット線対の非アクセス側とについて、少なくとも前記ビット線対のアクセス側を前記プリチャージ電圧線から切り離す第1プリチャージ回路と、
前記複数のワード線のいずれかの活性化開始後に前記ビット線対に対応するノード対の電圧差を増幅するセンスアンプと、
前記ビット線対と前記ノード対との間に設けられるスイッチ回路と、
スタンバイ期間からアクティブ期間への移行に伴って前記ビット線対の非アクセス側を参照電圧線に接続し、前記センスアンプの動作開始に伴って前記ビット線対の非アクセス側を前記参照電圧線から切り離すリファレンス回路とを備え、
前記スイッチ回路は、前記複数のワード線のいずれかの活性化開始時点で、前記ビット線対のアクセス側を、前記ノード対を構成する2つのノードのうち前記ビット線対のアクセス側に対応する方のノードである前記ノード対のアクセス側に接続しており、前記センスアンプの動作開始に伴って、前記ビット線対の非アクセス側を、前記ノード対を構成する2つのノードのうち前記ビット線対の非アクセス側に対応する方のノードである前記ノード対の非アクセス側から切り離し、
前記第1プリチャージ回路は、スタンバイ期間からアクティブ期間への移行に伴って前記ビット線対を前記プリチャージ電圧線から切り離すことを特徴とする半導体メモリ。 - 複数のワード線とビット線対との交差位置にそれぞれ設けられる複数のメモリセルと、
スタンバイ期間からアクティブ期間への移行に伴って前記複数のワード線のいずれかを活性化させるワード線駆動回路と、
スタンバイ期間に前記ビット線対をプリチャージ電圧線に接続し、スタンバイ期間からアクティブ期間への移行に伴って、前記ビット線対を構成する2つのビット線のうちアクセス対象のメモリセルに接続されている方のビット線である前記ビット線対のアクセス側と前記ビット線対を構成する2つのビット線のうちアクセス対象のメモリセルに接続されていない方のビット線である前記ビット線対の非アクセス側とについて、少なくとも前記ビット線対のアクセス側を前記プリチャージ電圧線から切り離す第1プリチャージ回路と、
前記複数のワード線のいずれかの活性化開始後に前記ビット線対に対応するノード対の電圧差を増幅するセンスアンプと、
前記ビット線対と前記ノード対との間に設けられるスイッチ回路と、
スタンバイ期間からアクティブ期間への移行に伴って前記ノード対の非アクセス側を参照電圧線に接続し、前記センスアンプの動作開始に伴って前記ノード対の非アクセス側を前記参照電圧線から切り離すリファレンス回路とを備え、
前記スイッチ回路は、前記複数のワード線のいずれかの活性化開始時点で、前記ビット線対のアクセス側を、前記ノード対を構成する2つのノードのうち前記ビット線対のアクセス側に対応する方のノードである前記ノード対のアクセス側に接続しており、前記センスアンプの動作開始時点で、前記ビット線対の非アクセス側を、前記ノード対を構成する2つのノードのうち前記ビット線対の非アクセス側に対応する方のノードである前記ノード対の非アクセス側から切り離しており、
前記第1プリチャージ回路は、スタンバイ期間からアクティブ期間への移行に伴って前記ビット線対を前記プリチャージ電圧線から切り離し、
前記スイッチ回路は、スタンバイ期間からアクティブ期間への移行に伴って前記ビット線対の非アクセス側を前記ノード対の非アクセス側から切り離すことを特徴とする半導体メモリ。 - 請求項8記載の半導体メモリにおいて、
スタンバイ期間に前記ノード対を前記プリチャージ電圧線に接続し、スタンバイ期間からアクティブ期間への移行に伴って前記ノード対を前記プリチャージ電圧線から切り離す第2プリチャージ回路を備え、
前記スイッチ回路は、スタンバイ期間に前記ビット線対を前記ノード対から切り離し、スタンバイ期間からアクティブ期間への移行に伴って前記ビット線対のアクセス側を前記ノード対のアクセス側に接続することを特徴する半導体メモリ。 - 請求項1〜請求項9のいずれかに記載の半導体メモリを備えることを特徴とするシステム。
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