JPH06195973A - ダイナミックｒａｍ - Google Patents
ダイナミックｒａｍInfo
- Publication number
- JPH06195973A JPH06195973A JP4273247A JP27324792A JPH06195973A JP H06195973 A JPH06195973 A JP H06195973A JP 4273247 A JP4273247 A JP 4273247A JP 27324792 A JP27324792 A JP 27324792A JP H06195973 A JPH06195973 A JP H06195973A
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- JP
- Japan
- Prior art keywords
- sense amplifier
- signal
- level
- selection
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- Dram (AREA)
Abstract
(57)【要約】
【目的】 センス動作時にビット線をメモリセル側とセ
ンスアンプ側に分離するためのトランスファゲートに対
して、二重ワード線方式を用いたダイナミックＲＡＭに
適した駆動方式および回路を提供する。 【構成】 トランスファゲートの駆動回路もワード線と
同様に分散配置する。駆動回路のドライバトランジスタ
にｎＭＯＳトランジスタを用い、非選択時には昇圧電位
からｎＭＯＳトランジスタの閾値電圧だけ低いレベルに
設定する。その後、センスアンプ電源活性化信号でセン
スアンプ動作と同時に選択側を昇圧電位レベル、非選択
側を接地レベルに設定する。リセット時には選択側と選
択逆側をバランスすることにより、双方を非選択時のレ
ベルに戻す。
ンスアンプ側に分離するためのトランスファゲートに対
して、二重ワード線方式を用いたダイナミックＲＡＭに
適した駆動方式および回路を提供する。 【構成】 トランスファゲートの駆動回路もワード線と
同様に分散配置する。駆動回路のドライバトランジスタ
にｎＭＯＳトランジスタを用い、非選択時には昇圧電位
からｎＭＯＳトランジスタの閾値電圧だけ低いレベルに
設定する。その後、センスアンプ電源活性化信号でセン
スアンプ動作と同時に選択側を昇圧電位レベル、非選択
側を接地レベルに設定する。リセット時には選択側と選
択逆側をバランスすることにより、双方を非選択時のレ
ベルに戻す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
特にダイナミックＲＡＭに関するものである。
特にダイナミックＲＡＭに関するものである。
【０００２】
【従来の技術】ダイナミツクＲＡＭにおいて、図４に示
すようにセンスアンプ１２の動作時にビット線をメモリ
セル１０，１４側とセンスアンプ１２側とに分離するト
ランスファゲートＴＧをｎＭＯＳトランジスタで構成す
る場合、その制御信号の高電位レベルは、センスアンプ
の高電位を完全にメモリセル側に伝達するために昇圧電
位を用いる必要がある。従って、二重ワード線方式を用
いたダイナミックＲＡＭにおいてトランスファゲート駆
動回路（ＴＧ駆動回路）を図５に示すようにワードドラ
イバ列とセンスアンプ列の交差する部分に分散配置する
場合には、図６のような回路となり、その動作は図７の
ようになる。スタンバイ時にはメイントランスファゲー
ト信号ＭＴＧ０，ＭＴＧ１は共に接地電位ＧＮＤとなっ
ており、サブトランスファゲート信号ＳＴＧ００，ＳＴ
Ｇ０１は共に昇圧電位ＶＰＰとなっている。すなわち、
ビット線のメモリセル側とセンスアンプ側は、接続され
た状態となっている。センスアンプが選択されると、選
択側のメインＴＧ信号、例えばＭＴＧ０はＧＮＤレベル
のままで、選択逆側のメインＴＧ信号、例えばＭＴＧ１
はＶＰＰレベルに引き上げられる。すなわち、選択逆側
のサブＴＧ信号ＳＴＧ０１だけがＧＮＤレベルに引き落
とされ、ビット線のメモリセル側とセンスアンプ側が切
り離される。
すようにセンスアンプ１２の動作時にビット線をメモリ
セル１０，１４側とセンスアンプ１２側とに分離するト
ランスファゲートＴＧをｎＭＯＳトランジスタで構成す
る場合、その制御信号の高電位レベルは、センスアンプ
の高電位を完全にメモリセル側に伝達するために昇圧電
位を用いる必要がある。従って、二重ワード線方式を用
いたダイナミックＲＡＭにおいてトランスファゲート駆
動回路（ＴＧ駆動回路）を図５に示すようにワードドラ
イバ列とセンスアンプ列の交差する部分に分散配置する
場合には、図６のような回路となり、その動作は図７の
ようになる。スタンバイ時にはメイントランスファゲー
ト信号ＭＴＧ０，ＭＴＧ１は共に接地電位ＧＮＤとなっ
ており、サブトランスファゲート信号ＳＴＧ００，ＳＴ
Ｇ０１は共に昇圧電位ＶＰＰとなっている。すなわち、
ビット線のメモリセル側とセンスアンプ側は、接続され
た状態となっている。センスアンプが選択されると、選
択側のメインＴＧ信号、例えばＭＴＧ０はＧＮＤレベル
のままで、選択逆側のメインＴＧ信号、例えばＭＴＧ１
はＶＰＰレベルに引き上げられる。すなわち、選択逆側
のサブＴＧ信号ＳＴＧ０１だけがＧＮＤレベルに引き落
とされ、ビット線のメモリセル側とセンスアンプ側が切
り離される。
【０００３】センス動作終了時には、再び選択逆側のメ
インＴＧ信号ＭＴＧ１がＧＮＤレベルに引き落とされ、
サブＴＧ信号ＳＴＧ０１がＶＰＰレベルに引き上げられ
て、センスアンプの両側がメモリセルと接続されて、ス
タンバイ状態に戻る。
インＴＧ信号ＭＴＧ１がＧＮＤレベルに引き落とされ、
サブＴＧ信号ＳＴＧ０１がＶＰＰレベルに引き上げられ
て、センスアンプの両側がメモリセルと接続されて、ス
タンバイ状態に戻る。
【０００４】
【発明が解決しようとする課題】従来のダイナミックＲ
ＡＭでは、センス動作時にビット線をメモリセル側とセ
ンスアンプ側に分離するためのトランスファゲートの駆
動回路は、昇圧電位を用いた回路となるためウェルを別
に設ける必要があり、特に分散配置するためにはチップ
面積が増加し、コストの上昇を招いていた。
ＡＭでは、センス動作時にビット線をメモリセル側とセ
ンスアンプ側に分離するためのトランスファゲートの駆
動回路は、昇圧電位を用いた回路となるためウェルを別
に設ける必要があり、特に分散配置するためにはチップ
面積が増加し、コストの上昇を招いていた。
【０００５】
【課題を解決するための手段】本発明は、二重ワード線
方式における各ブロックのワードドライバ列とセンスア
ンプ列の交差する部分に、センスアンプ動作時にビット
線をメモリセル側とセンスアンプ側に分離するためのト
ランスファゲートの駆動回路を分散配置し、分割駆動す
るのに適した駆動回路を備えている。
方式における各ブロックのワードドライバ列とセンスア
ンプ列の交差する部分に、センスアンプ動作時にビット
線をメモリセル側とセンスアンプ側に分離するためのト
ランスファゲートの駆動回路を分散配置し、分割駆動す
るのに適した駆動回路を備えている。
【０００６】
【実施例】図１に本発明の実施例の回路図を示す。ま
た、その動作波形を図２に示す。ドライバトランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４にｎＭＯＳトランジスタを用い
る。非選択時には、メインＴＧ信号ＭＴＧ０，ＭＴＧ１
は共にＶＰＰレベルであり、トランジスタＱ２，Ｑ４に
よりサブＴＧ信号ＳＴＧ００，ＳＴＧ０１は共にＶＰＰ
レベルよりｎＭＯＳトランジスタの閾値電圧ＶＴＮだけ
低い電圧レベルに設定される。センス動作時には図２に
示すように選択側のメインＴＧ信号（ここではＭＴＧ
０）はＶＰＰレベルを保ち、選択逆側のメインＴＧ信号
ＭＴＧ１はＧＮＤレベルに引き落とされる。従って、選
択側サブＴＧ信号ＳＴＧ００はＶＰＰ−ＶＴＮのレベル
を保ち、選択逆側のサブＴＧ信号ＳＴＧ０１はトランジ
スタＱ５を通してＧＮＤレベルに引き落とされる。
た、その動作波形を図２に示す。ドライバトランジスタ
Ｑ１，Ｑ２，Ｑ３，Ｑ４にｎＭＯＳトランジスタを用い
る。非選択時には、メインＴＧ信号ＭＴＧ０，ＭＴＧ１
は共にＶＰＰレベルであり、トランジスタＱ２，Ｑ４に
よりサブＴＧ信号ＳＴＧ００，ＳＴＧ０１は共にＶＰＰ
レベルよりｎＭＯＳトランジスタの閾値電圧ＶＴＮだけ
低い電圧レベルに設定される。センス動作時には図２に
示すように選択側のメインＴＧ信号（ここではＭＴＧ
０）はＶＰＰレベルを保ち、選択逆側のメインＴＧ信号
ＭＴＧ１はＧＮＤレベルに引き落とされる。従って、選
択側サブＴＧ信号ＳＴＧ００はＶＰＰ−ＶＴＮのレベル
を保ち、選択逆側のサブＴＧ信号ＳＴＧ０１はトランジ
スタＱ５を通してＧＮＤレベルに引き落とされる。
【０００７】その後、センスアンプ電源活性化信号ＳＡ
ＮＳが活性化され、ＧＮＤレベルから内部電源電圧ＶＣ
Ｃレベルまで引き上げられる。ＳＡＮＳが活性化される
ことによりトランジスタＱ６のゲートである節点Ｎ１が
ブーストされ選択側サブＴＧ信号ＳＴＧ００はＶＰＰレ
ベルに昇圧される。
ＮＳが活性化され、ＧＮＤレベルから内部電源電圧ＶＣ
Ｃレベルまで引き上げられる。ＳＡＮＳが活性化される
ことによりトランジスタＱ６のゲートである節点Ｎ１が
ブーストされ選択側サブＴＧ信号ＳＴＧ００はＶＰＰレ
ベルに昇圧される。
【０００８】センス動作終了後には再びＭＴＧ１がＶＰ
Ｐレベルに引き上げられ、トランジスタＱ４がオンし、
ＳＴＧ０１がＶＰＰ−ＶＴＮのレベルまで引き上げられ
る。その際、Ｑ７，Ｑ８は共にオンしているため、ＳＴ
Ｇ００とＳＴＧ０１はバランスしながらＳＴＧ０１は引
き上げられる。すなわち、このときＶＰＰレベルに引き
上げられている選択側サブＴＧ信号ＳＴＧ００もＶＰＰ
−ＶＴＮのレベルまで引き下げられ、非選択時の状態に
戻される。
Ｐレベルに引き上げられ、トランジスタＱ４がオンし、
ＳＴＧ０１がＶＰＰ−ＶＴＮのレベルまで引き上げられ
る。その際、Ｑ７，Ｑ８は共にオンしているため、ＳＴ
Ｇ００とＳＴＧ０１はバランスしながらＳＴＧ０１は引
き上げられる。すなわち、このときＶＰＰレベルに引き
上げられている選択側サブＴＧ信号ＳＴＧ００もＶＰＰ
−ＶＴＮのレベルまで引き下げられ、非選択時の状態に
戻される。
【０００９】
【発明の効果】図６のような従来例の回路を用いた場
合、ドライバにＶＰＰレベルを電源とするｐＭＯＳトラ
ンジスタを用いるため、図３に示すようにＶＰＰレベル
のＮウェルＮＷＥＬＬ２を設ける必要がある。また、セ
ンスアンプのｎＭＯＳトランジスタはメモリセルトラン
ジスタと同様基板電圧を通常負の電圧ＶＳＵＢに引いて
いるためＶＳＵＢのＰウェルが必要となり、その周囲に
基板と分離するためのＶＣＣレベルのＮウェルＮＷＥＬ
Ｌ１が必要となる。さらに、ＴＧ駆動回路部のＮＷＥＬ
Ｌ２とセンスアンプ部のＮＷＥＬＬ１は電位が異なるた
め、この２つを分離するためのＧＮＤレベルのＰウェル
が必要となる。以上より、ＴＧ駆動回路とセンスアンプ
部のウェル構造は図３（ｂ）のようになる。
合、ドライバにＶＰＰレベルを電源とするｐＭＯＳトラ
ンジスタを用いるため、図３に示すようにＶＰＰレベル
のＮウェルＮＷＥＬＬ２を設ける必要がある。また、セ
ンスアンプのｎＭＯＳトランジスタはメモリセルトラン
ジスタと同様基板電圧を通常負の電圧ＶＳＵＢに引いて
いるためＶＳＵＢのＰウェルが必要となり、その周囲に
基板と分離するためのＶＣＣレベルのＮウェルＮＷＥＬ
Ｌ１が必要となる。さらに、ＴＧ駆動回路部のＮＷＥＬ
Ｌ２とセンスアンプ部のＮＷＥＬＬ１は電位が異なるた
め、この２つを分離するためのＧＮＤレベルのＰウェル
が必要となる。以上より、ＴＧ駆動回路とセンスアンプ
部のウェル構造は図３（ｂ）のようになる。
【００１０】これに対して図１の本発明の回路では、Ｖ
ＰＰレベルのＰウェルを設ける必要がなく、ＴＧ駆動回
路とセンスアンプ部のウェル構造は図３（ａ）のように
なり、センスアンプと共通のＰウェルを用いることがで
きる。従って、本発明のＴＧ駆動回路は、従来例の回路
と比べて素子数は増加しているが、分離のためのウェル
の面積を考慮すると本発明のＴＧ駆動回路の方が面積を
小さくできる。また、サブトランスファゲート信号を接
地電位レベルに引き落とすためにｐＭＯＳトランジスタ
を用いているが、このトランジスタの電源は内部電源Ｖ
ＣＣを用いている。ＶＣＣレベルのＮウェルはセンスア
ンプ用にすでに存在し、ウェルを共通にすることができ
るため、これによる面積の増加はほとんどない。
ＰＰレベルのＰウェルを設ける必要がなく、ＴＧ駆動回
路とセンスアンプ部のウェル構造は図３（ａ）のように
なり、センスアンプと共通のＰウェルを用いることがで
きる。従って、本発明のＴＧ駆動回路は、従来例の回路
と比べて素子数は増加しているが、分離のためのウェル
の面積を考慮すると本発明のＴＧ駆動回路の方が面積を
小さくできる。また、サブトランスファゲート信号を接
地電位レベルに引き落とすためにｐＭＯＳトランジスタ
を用いているが、このトランジスタの電源は内部電源Ｖ
ＣＣを用いている。ＶＣＣレベルのＮウェルはセンスア
ンプ用にすでに存在し、ウェルを共通にすることができ
るため、これによる面積の増加はほとんどない。
【００１１】また、選択側のトランスファゲート信号を
ＶＰＰレベルに昇圧するのに、すでに配線されているセ
ンスアンプ電源活性化信号を用いているので、このこと
による配線の増加、回路の増加もない。
ＶＰＰレベルに昇圧するのに、すでに配線されているセ
ンスアンプ電源活性化信号を用いているので、このこと
による配線の増加、回路の増加もない。
【００１２】さらに、選択逆側のトランスファゲートの
振幅はＶＰＰ−ＶＴＮとなる。これは、従来例の振幅Ｖ
ＰＰより小さく、消費電流をＶＴＮ／ＶＰＰだけ削減す
ることができる。
振幅はＶＰＰ−ＶＴＮとなる。これは、従来例の振幅Ｖ
ＰＰより小さく、消費電流をＶＴＮ／ＶＰＰだけ削減す
ることができる。
【図１】本発明の実施例の回路図である。
【図２】実施例の回路の動作波形図である。
【図３】実施例および従来例のウェル構造を示す断面図
である。
である。
【図４】ダイナミックＲＡＭに用いるトランスファゲー
ト回路を説明する図である。
ト回路を説明する図である。
【図５】トランスファゲート駆動回路の分散配置図であ
る。
る。
【図６】従来例の回路図である。
【図７】従来例の回路の動作波形図である。
ＶＰＰ 昇圧電位 ＶＣＣ 内部電源電位 ＧＮＤ 接地電位 ＭＴＧ０，ＭＴＧ１ メインＴＧ信号 ＳＴＧ００，ＳＴＧ０１ サブＴＧ信号 ＳＡＮＳ センスアンプ電源活性化信号 Ｑ１〜Ｑ８ ｎＭＯＳトランジスタ Ｎ１ 昇圧節点
Claims (3)
- 【請求項１】 分割された複数個のブロックからなり、
各々のブロックにワードドライバ列、センスアンプ列を
有する二重ワード線方式を用いたダイナミックＲＡＭに
おいて、ビット線をメモリセル側とセンスアンプ側に分
離するためのトランスファゲートもワード線と同様に駆
動回路を分散配置し、トランスファゲートの電圧レベル
として非選択時には昇圧電位よりｎＭＯＳトランジスタ
の閾値電圧分低い電位、選択時の選択側には昇圧電位、
選択時の選択逆側には接地電位の３電位を用いることを
特徴とするダイナミックＲＡＭ。 - 【請求項２】 請求項１を実現する分散配置されたトラ
ンスファゲート駆動回路において、その活性化信号にセ
ンスアンプ電源活性化信号を用いることを特徴とするダ
イナミックＲＡＭ。 - 【請求項３】 請求項２のトランスファゲート駆動回路
において、リセット時には、選択側と選択逆側とをバラ
ンスさせながら昇圧電位よりｎＭＯＳトランジスタの閾
値電圧分低い電位まで戻すことを特徴とするダイナミッ
クＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273247A JPH06195973A (ja) | 1992-10-12 | 1992-10-12 | ダイナミックｒａｍ |
| US08/133,868 US5400291A (en) | 1992-10-12 | 1993-10-12 | Dynamic RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273247A JPH06195973A (ja) | 1992-10-12 | 1992-10-12 | ダイナミックｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195973A true JPH06195973A (ja) | 1994-07-15 |
Family
ID=17525178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273247A Pending JPH06195973A (ja) | 1992-10-12 | 1992-10-12 | ダイナミックｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5400291A (ja) |
| JP (1) | JPH06195973A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3183699B2 (ja) * | 1992-03-13 | 2001-07-09 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5999461A (en) * | 1996-06-07 | 1999-12-07 | Ramtron International Corporation | Low voltage bootstrapping circuit |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792486A (en) * | 1980-10-10 | 1982-06-09 | Inmos Corp | Folded bit line-common use sensing amplifier structure in mos memory |
| JPS5823388A (ja) * | 1981-08-05 | 1983-02-12 | Nec Corp | メモリ装置 |
| JPS58164092A (ja) * | 1982-03-02 | 1983-09-28 | シ−メンス・アクチエンゲゼルシヤフト | 書込み・読出しｉｃメモリ |
| JPS6063791A (ja) * | 1983-09-19 | 1985-04-12 | Toshiba Corp | 電圧センス増幅回路 |
| JPH02156497A (ja) * | 1988-12-07 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0386992A (ja) * | 1989-06-06 | 1991-04-11 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3660819A (en) * | 1970-06-15 | 1972-05-02 | Intel Corp | Floating gate transistor and method for charging and discharging same |
-
1992
- 1992-10-12 JP JP4273247A patent/JPH06195973A/ja active Pending
-
1993
- 1993-10-12 US US08/133,868 patent/US5400291A/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792486A (en) * | 1980-10-10 | 1982-06-09 | Inmos Corp | Folded bit line-common use sensing amplifier structure in mos memory |
| JPS5823388A (ja) * | 1981-08-05 | 1983-02-12 | Nec Corp | メモリ装置 |
| JPS58164092A (ja) * | 1982-03-02 | 1983-09-28 | シ−メンス・アクチエンゲゼルシヤフト | 書込み・読出しｉｃメモリ |
| JPS6063791A (ja) * | 1983-09-19 | 1985-04-12 | Toshiba Corp | 電圧センス増幅回路 |
| JPH02156497A (ja) * | 1988-12-07 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0386992A (ja) * | 1989-06-06 | 1991-04-11 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5400291A (en) | 1995-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950627 |