DE3882150T2

DE3882150T2 - Halbleiterspeichergerät.

Info

Publication number: DE3882150T2
Application number: DE88100055T
Authority: DE
Inventors: Hiroshi C O Patent Divisi Iwai; Masataka C O Patent Div Matsui; Takayuki C O Patent Div Ohtani; Jun-Ichi C O Patent Tsujimoto
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-01-06
Filing date: 1988-01-05
Publication date: 1993-12-09
Anticipated expiration: 2008-01-06
Also published as: EP0274378A3; DE3882150D1; JPS63168900A; EP0274378A2; US4881202A; KR910004189B1; KR880009373A; EP0274378B1

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit normalen Wortleitungen und Reservewortleitungen.
Nachdem die Packungsdichte von LSI (Großintegration) angewachsen ist, haben auf einem Halbleiterchip gebildete fehlerhafte Speicherzellen zugenommen.
Um die Ausbeute von Speicherzellen zu erhöhen, sind Reservespeicherzellen auf dem Halbleiterchip vorgesehen. In der GB-A-21 56 443, die eine Redundanzschaltung für einen Halbleiterspeicher beschreibt, wird die Adresse einer normalen, d.h. regulären Wortleitung, mit der eine fehlerhafte Zelle verbunden ist, einer Reservewortleitung zugewiesen, an die eine Zelle entsprechend der fehlerhaften Zelle angeschlossen wird. Wenn die normale Wortleitung, mit der eine fehlerhafte Zelle verbunden ist, durch ein Adressensignal bezeichnet wird, wird mit dieser Maßnahme die entsprechende Reservewortleitung gewählt. Als Ergebnis wird die entsprechende Reservezelle, die mit der Reservewortleitung verbunden ist, gewählt, so daß ein tatsächlicher Datenwert aus der Reservezelle gelesen wird.
Um die Adresse der normalen Wortleitung, mit der eine fehlerhafte Speicherzelle verbunden ist, der Reservewortleitung zuzuordnen, wird eine Adreß-Zuordnungsschaltung verwendet. Eine tpyische Zuordnungsschaltung besitzt einen Aufbau, so wie in Fig. 1 gezeigt.
Bei der in Fig. 1 gezeigten Wählschaltung S1 für Reservewortleitungen, bezeichnen FC1 und FC2 Sicherungsschaltungen. Durch auslösen der (nicht gezeigten) Sicherung in der Sicherungsschaltung FC1, werden die Logikpegel von Signalen P1 und geändert. Wenn die Pegel von Signalen P1 und geändert werden, werden die Logikpegel der Ausgangssignale von Transfergattern Ta1 und Tb1 so geändert, daß die Transfergatter, die deaktiviert worden sind, aktiviert werden, während die Transfergatter, die aktiviert worden sind, deaktiviert werden. Mit anderen Worten wird das Adreßsignal X1 oder sein invertiertes Signal , die der Adressen-Zuordnungsschaltung S1 eingegeben werden, in Abhängigkeit von der Tatsache gewählt, ob die Sicherung der Sicherungsschaltung FC1 ausgelöst wird oder nicht. Das gewählte Adreßsignal X1 oder wird über eine Signalleitung L1 an einen der beiden Eingangsanschlüsse eines Reserve-Teildekoders SPD1 übertragen, der aus dem NAND-Gatter 11 und dem Inverter 12 hergestellt ist.
Das durch die Schaltung umfassend die Sicherungsschaltung FC2 und Transfergatter Ta2 und Tb2 gewählte Adreßsignal X2 oder wird über eine Signalleitung L2 an den anderen Eingangsanschluß des Reserve-Teildekoders SPD1 gelegt. Ein Ausgangssignal des Reserve-Teildekoders SPD1 wird über die Ausgangsleitung L12 ausgegeben.
Für andere Adreßsignale (diese werden mit X3 bis X8 bezeichnet, falls die Adresse aus 8 Bit besteht), sind Wählschaltungen S2 bis S4 für Reservewortleitungen vorgesehen, die den gleichen Aufbau besitzen wie derjenige der Wählschaltung S1 für Reservewortleitungen. Die Schaltungen S2 bis S4 besitzen den gleichen Aufbau wie derjenige der Wählschaltung S1, und deswegen werden die Beschreibungen davon weggelassen. Das Ausgangssignal der Wählschaltung S1 wird über die Signalleitung L12 an einen Reservedekoder D1, umfassend ein NAND-Gatter 13 und einen Inverter 14, zugeführt. Ausgangssignale von anderen Wählschaltungen S2 bis S4 werden ebenso an den Reservedekoder D1 über Signalleitungen L34, L56 bzw. L78 zugeführt.
Eine Adresse einer mit einer fehlerhaften Zelle verbundenen normalen Wortleitung wird in den Wählschaltungen SC1 bis SC4 für Reservewortleitungen programmiert, indem selektiv die Sicherungen von Sicherungsschaltungen FC1 und FC2 ausgelöst werden, indem der Laserstrahl auf sie angewendet wird oder indem ein großer Strom durchgeschickt wird. Wenn ein Adreßsignal zum Bezeichnen der Adresse der mit einer fehlerhaften Zelle verbundenen normalen Wortleitung der Speichervorrichtung angegeben wird, dekodiert der Reservedekoder D1 dieses Adressensignal und erzeugt ein Signal, um die entsprechende Reservewortleitung auszuwählen.
In der so angeordneten Wählschaltung für eine Reservewortleitung wird das Adreßsignal für jedes Paar von Bits, beispielsweise X1 und X2, dekodiert. Aufgrunddessen benötigt jeder Reserve-Teildekoder ein Paar von Eingangsleitungen und eine einzige Ausgangsleitung. Beispielsweise sind für den Fall des Reserve-Teildekoders SPD1 zum teilweisen Dekodieren von Adreßsignalen X1 und X2 L1 und L2 die Eingangsleitungen und L12 die Ausgangsleitung.
Wenn das Adreßsignal aus 8 Bit besteht, werden deswegen vier Reserve-Teildekoder benötigt. Dann ist die Anzahl von Leitungen, die für eine einzelne Wortleitung vorgesehen sind, gleich 12. Wenn acht Reservewortleitungen für acht Leitungen verwendet werden, ist die Anzahl der benötigten Einzelleitungen gleich 12 x 8 = 96.
Wie oben beschrieben, besitzt mit dem Anwachsen der Packungsdichte von LSI (Großintegration) die Herstellung von Halbleiterspeichervorrichtungen den wesentlichen Nachteil eines Anwachsens der Anzahl von fehlerhaften Zellen in einem Halbleiterchip. Deswegen muß die Anzahl von wählbaren Reservezellen, beispielsweise die Anzahl von Reservewortleitungen groß sein.
Jedoch führt die erhöhte Anzahl von Leitungen, wie oben beschrieben, zu einem Anwachsen der Chipgröße.
Dementsprechend ist es eine Aufgabe dieser Erfindung, einen Halbleiterspeicher vorzusehen, der mit einer Anzahl von Speicherzellen ausgerüstet werden kann, ohne die Chipgröße zu erhöhen.
Entsprechend dieser Erfindung ist eine Halbleiterspeichervorrichtung gemäß Anspruch 1 vorgesehen.
Der Teildekoder kann für sowohl die normale Wortleitungsauswahl als auch für die Auswahl von Reservewortleitungen verwendet werden.
Mit einer derart aufgebauten Vorrichtung werden Bitsignale eines Adreßsignales nicht direkt der Wahlschaltung für Reservewortleitungen eingegeben, sondern es werden ihr vielmehr Signale von unterschiedlichen Bitsignalkombinationen eingegeben. Die Wählschaltung für Reservewortleitungen wählt lediglich Signale von unterschiedlichen Kombinationen und benötigt die Teildekodierung des Adreßsignals nicht.
Deswegen kann die zur Verdrahtung benötigte Chipfläche im Vergleich mit der herkömmlichen Speichervorrichtung beträchtlich herabgesetzt werden.
Entsprechend dieser Erfindung ist eine Halbleitervorrichtung gemäß Anspruch 4 vorgesehen.
Die ersten Teildekoder können sowohl für die Auswahl einer normalen Wortleitung als auch für die Auswahl von Reservewortleitungen verwendet werden.
Mit einer derart konstruierten Vorrichtung werden Bitsignale eines Adreßsignals nicht direkt den Wählschaltungen für Reservewortleitungen eingegeben, sondern vielmehr werden ihnen Signale von Kombinationen von verschiedenen Bitsignalen eingegeben. Die Wählschaltungen für Reservewortleitungen wählen lediglich Signale von unterschiedlichen Kombinationen und benötigen die Teildekodierung des Adreßsignals nicht.
Somit kann die zur Verdrahtung benötigte Chipfläche im Vergleich mit der herkömmlichen Speichervorrichtung beträchtlich herabgesetzt werden.
Diese Erfindung kann aus der nun folgenden ausführlichen Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen besser verstanden werden.
In den Zeichnungen zeigen:
Fig. 1 ein Schaltbild einer herkömmlichen Halbleiterspeichervorrichtung, die hauptsächlich die Adreßwählschaltungen in der Speichervorrichtung zeigt;
Fig. 2A und 2B ein Schaltbild einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform dieser Erfindung, die hauptsächlich die Adreßwählschaltungen zeigen; und
Fig. 3 ein Schaltbild einer Sicherungsschaltung, die in die in den Fig. 2A und 2B gezeigte Halbleiterspeichervorrichtung eingebaut ist.
Unter Bezugnahme auf die Fig. 2A und 2B wird eine Halbleiterspeichervorrichtung gemäß einer Ausführungsform dieser Erfindung beschrieben.
Acht Bit-Signale X1, X2, ... X8 mit 8-Bit, die ein Adreßsignal bilden, werden dem Adreßbuffer BU eingegeben. Der Adreßbuffer BU empfängt die Bit-Signale und erzeugt Bitsignale von den ursprünglichen Logikpegeln, d.h. X1, X2, ... X8 und Bitsignale der komplementären Logikpegel, i.e. , , ... . Die Bitsignale X1, X2 mit dem ursprünglichen Pegel und die Bitsignale , mit dem komplementären Pegel werden dem Teildekoder PD1 eingegeben.
Der Teildekoder PD1 empfängt und dekodiert Bitsignale X1, X2 mit dem ursprünglichen Pegel und die Bitsignale , mit dem komlementären Pegel und gibt unterschiedliche Signale X1.X2, .X2, X1. , . von unterschiedlichen Kombinationen der Bitsignale , mit dem ursprünglichen Logikpegel und den Bitsignalen X1, X2 mit dem komplementären Pegel aus. Die Bitsignale X3, X4 mit dem ursprünglichen Pegel und die Bitsignale , mit dem komplementären Pegel werden dem Teildekoder PD2 eingegeben. Der Teildekoder PD2 empfängt und dekodiert Bitsignale X3, X4 mit dem ursprünglichen Pegel und die Signale , mit dem komplementären Pegel und gibt unterschiedliche Signale X3.X4, .X4, X3. , . von unterschiedlichen Kombinationen der Bitsignale , mit dem ursprünglichen Pegel und der Bitsignale X3, X4 mit dem komplementären Pegel aus. Bitsignale , mit dem ursprünglichen Pegel und die Bitsignale X5, X6 mit dem komplementären Pegel werden dem Teildekoder PD3 eingegeben. Der Teiledekoder PD3 empfängt und dekodiert Bitsignale X5, X6 mit dem ursprünglichen Pegel und die Bitsignale , mit dem komplementären Pegel und gibt unterschiedliche Signale X5.X6, .X6, X5. , . von unterschiedlichen Kombinationen von Bitsignalen , mit dem ursprünglichen Pegel und der Bitsignale X5, X6 mit dem komplementären Pegel ab. Bitsignale X7, X8 mit dem ursprünglichen Pegel und Bitsignale , mit dem komplementären Pegel werden dem Teildekoder PD4 eingegeben. Der Teildekoder PD4 empfängt und dekodiert Bitsignale , mit dem ursprünglichen Pegel und die Bitsignale X7, X8 mit dem komplementären Pegel und gibt unterschiedliche Signale X7.X8, .X8, X7. , . von unterschiedlichen Kombinationen der Bitsignale X7, X8 mit dem ursprünglichen Pegel und der Bitsignale , mit dem komplementären Pegel aus.
Signale X1.X2, .X2, X1. , . werden der Wählschaltung SC1 für Reservewortleitungen eingegeben. Signale X3.X4, .X4, X3. , . werden der Wählschaltung SC2 für Reservewortleitungen eingegeben. Signale .X6, .X6, X5. , X5. werden der Wählschaltung SC3 für Reservewortleitungen eingegeben. Signale X7.X8, .X8, X7. , . werden der Wählschaltung SC4 für Reservewortleitungen eingegeben.
Die Wählschaltung SC1 für Reservewortleitungen empfängt Signale X1.X2, .X2, X1. , . und wählt eine der Signale X1.X2, .X2, X1. , . aus entsprechend der Tatsache, ob die (in Fig. 3 mit FE bezeichneten, aber in Fig. 2A und 2B nicht gezeigten) Sicherungen in den Sicherungsschaltungen FC11 und FC12 in der Wählschaltung SC1 ausgelöst worden sind oder nicht.
Die Wählschaltung SC2 für Reservewortleitungen empfängt die Signale X3.X4, .X4, X3. , . und wählt eines der Signale X3.X4, .X4, X3. , . aus, entsprechend der Tatsache, ob Sicherungen in den (nicht gezeigten) Sicherungsschaltungen in der Wahlschaltung SC2 ausgelöst sind oder nicht. Die Wählschaltung SC3 für Reservewortleitungen empfängt X5.X6, .X6, X5. , . und wählt eines der oben erwähnten Signale X5.X6, .X6, X5. , . entsprechend der Tatsache aus, ob die (nicht gezeigten) Sicherungen in den Sicherungsschaltungen in der Wählschaltung SC3 ausgelöst worden sind oder nicht. Die Wählschaltung SC4 für Reservewortleitungen empfängt Signale X7.X8, .X8, X7. , . , und wählt eines der Signale X7.X8, .X8, X7. , . entsprechend der Tatsache aus, ob (nicht gezeigte) Sicherungen in Sicherungsschaltungen in der Wählschaltung SC4 ausgelöst sind oder nicht.
Ausgewählte Signale der Wählschaltungen SC1 bis SC4 werden dem Reserve-Teildekoder D01 über Signalleitungen L12, L34, L56, L78 gegeben. Der Reserve-Teildekoder D01 empfängt und dekodiert die gewählten Signale und gibt ein Signal zum Auswählen einer Reservewortleitung aus, die einer mit einer fehlerhaften Zelle verbundenen normalen Wortleitung entspricht.
Die Teildekoder PD1 bis PD4 besitzen den gleichen Aufbau. Deswegen ist nur der Teildekoder PD1 detailliert dargestellt, und die übrigen Teildekoder sind nur mit Blöcken zur Vereinfachung der Darstellung dargestellt. Die normalerweise in einer Vorstufe des normalen oder regulären (nicht gezeigten) Dekoders vorgesehene Teildekoder zum Wählen von regulären Wort leitungen werden gemeinsam als Teildekoder PD1 bis PD4 verwendet. Der Teildekoder PD1 besteht aus NAND-Gattern 31 bis 34 und Invertern 35 bis 38.
In dem Teildekoder PD1 werden die Signale X1 und X2 dem NAND Gatter 31 eingegeben, Signale und X2 werden dem NAND-Gatter 32 eingegeben, Signale X1 und werden dem NAND-Gatter 33 eingegeben und Signale und werden dem NAND-Gatter 34 eingegeben. Inverter 35 bis 38 empfangen Ausgänge von NAND-Gattern 31 bis 34 und erzeugen Signale X1.X2, .X2, X1. bzw. . .
Die Wählschaltungen SC1 bis SC4 für Reservewortleitungen besitzen den gleichen Aufbau. Somit ist ausführlich als typisches Beispiel nur die Wählschaltung SC1 gezeigt und die übrigen Wählschaltungen SC2 bis SC4 sind mit einem Block zur Vereinfachung der Darstellung dargestellt. Die Wählschaltung SC1 besteht aus Sicherungsschaltungen FC11 und FC12 und Transfergattern T11 bis T18. Jedes Transfergatter besteht aus P-Kanal-MOS-Transistoren 21 und einen N-Kanal-MOS-Transistor 22.
Die Transfergatter T11 und T15 sind in Reihe geschaltet. In ähnlicher Weise sind jeweils die Transistorgatter T12 und T16, T13 und T17 und T14 und T18 in Reihe gechaltet. Die in Reihe geschalteten Transfergatter werden gekoppelt, um teilweise Signale X1.X2, .X2, X1. , . zu dekodieren.
Das Signal P11 der Sicherungsschaltung FC1 wird den Gattern der P-Kanal-Transistoren 21 in den Transfergattern T11 und T12 und den Gattern der N-Kanal-Transistoren 22 der Transfergatter T13 und T14 zugeführt. Das Signal der Sicherungsschaltung FC11 wird den Gattern der N-Kanal-Transistoren 22 in den Transfergattern T11 und T12 und den Gattern der P-Kanal-Transistoren 21 der Transfergatter T13 und T14 zugeführt.
Das Signal P12 der Sicherungsschaltung FC12 wird den Gattern der P-Kanal-Transistoren 21 in den Transfergattern T15 und T17 und den Gattern der N-Kanal-Transistoren 22 der Transfergatter T16 und T18 zugeführt. Das Signal der Sicherungsschaltung SC12 wird den Gattern der N-Kanal-Transistoren 22 in Transistoren T15 und T17 und den Gattern der P-Kanal-Transistoren 21 der Transfergatter T16 und T18 zugeführt.
Die Transfergatter T11 bis T14 werden durch Signale P11 und der Sicherungsschaltung FC11 gesteuert. Transfergatter T15 bis T18 werden durch Signale P12 und der Sicherungsschaltung FC12 gesteuert.
Wenn die Sicherung der Sicherungsschaltung FC11 ausgelöst wird, um die Logikzustände der Signale P11 und zu ändern, werden somit von jenen Transfergattern T11 bis T14 das Transfergatter deaktiviert, das aktiviert worden war, bevor die Sicherung durchbrennt, während das Transfergatter, das vor dem Auslösen der Sicherung deaktiviert worden war, aktiviert wird. Transfergatter T11 und T12 werden in den gleichen Zustand gesetzt, das heißt in den aktivierten Zustand oder den deaktivierten Zustand. Transfergatter T13 und T14 werden beide in den gleichen Zustand gebracht, aber in den Zustand entgegengesetzt zu demjenigen der Transistoren T11 und T12. Das bedeutet, daß wenn Transfergatter T11 und T12 deaktiviert sind, Transfergatter T13 und T14 aktiviert sind, während die ersteren aktiviert werden, werden die letzteren deaktiviert.
Wenn die Sicherung der Sicherungsschaltung FC12 ausgelöst wird, um die Logikzustände von Signalen P12 und zu ändern, werden in ähnlicher Weise von den Transfergattern T15 bis T18 das Transfergatter deaktiviert, das vor einem Auslösen der Sicherung aktiviert worden war, während das Transfergatter, das vor dem Auslösen der Sicherung dekativiert worden war, aktiviert wird. Die Transfergatter T15 und T17 werden beide in den gleichen Zustand gebracht, das heißt in den aktivierten Zustand oder den deaktivierten Zustand. Transfergatter T16 und T18 werden in den gleichen Zustand gebracht, aber in den Zustand entgegengesetzt zu demjenigen der Transfergatter T15 und T17.
Somit wird entweder die aus Transfergattern T11 und T16 zusammengesetzte Schaltung, oder die aus Transfergatter T12 und T16 zusammengesetzte Schaltung, oder die aus Transfergattern T13 und T17 zusammengesetzten Schaltung oder die Transfergattern T15 und T18 zusammengesetzte Schaltung geöffnet, in Abhängigkeit von einer Kombination der Zustände, ob die Sicherung der Sicherungsschaltung FC11 ausgelöst ist oder nicht und in Abhängigkeit von der Tatsache, ob die Sicherung der Schaltung FC12 ausgelöst ist oder nicht. Als Ergebnis wird eines der Signale X1.X2, .X2, X1. und . gewählt und dem Reserve-Teildekoder D01, bestehend aus dem NAND-Gatter 23 und dem Inverter 24 über die Signalleitung L12 eingegeben.
Das gleiche gilt für die Wählschaltungen SC2 bis SC4 für andere Adreßsignale. Nur das Signal von dem Teildekoder, der in Abhängigkeit von den Zuständen der Sicherungen der Sicherungsschaltung jeder Wählschaltung SC2 bis SC4 gewählt ist, wird dem Reserve-Teildekoder D01 über Signalleitungen L34, L56 und L78 eingegeben.
Wie aus der obigen Beschreibung hervorgeht, kann das Signal zum Auswählen der mit der Reservezelle verbundenen Reservewortleitung von dem Reservedekoder D01 im Ansprechen auf das Adreßsignal zum Wählen einer mit einer defekten Zelle verbundenen normalen Wortleitung gewählt werden, indem die Sicherungen der Sicherungsschaltungen in jeder Wählschaltung so ausgelöst werden, daß die Adressen der mit einer fehlerhaften Zelle verbundenen normalen Wort leitungen programmiert werden.
Bei der obigen Schaltungsanordnung wird das Teildekodiersignals zum Wählen der regulären Wortleitung als ein Eingangsadressensignal an der Wählschaltung für Reservewortleitungen verwendet. Mit anderen Worten werden die Teildekoder PD1 bis PD4 für sowohl die Auswahl von normalen Wortleitungen als auch die Auswahl von Reservewortleitungen verwendet. Dieses Merkmal beseitigt die Notwendigkeit eines Vorsehens des Reserve-Teildekoders für jede Wählschaltung für Reservewortleitungen. Die Eingangsleitungen L1 und L2 für den Reserve-Teildekoder, die für die herkömmliche Speichervorrichtung unerläßlich sind, werden nicht benötigt. Die benötigte Verdrahtung ist nur die Leitung L12 an den Reservedekoder D01. Somit wird die Anzahl von Leitungen beträchtlich verkleinert.
Falls das Adressensignal beispielsweise aus 8-Bit besteht, ist die Anzahl von Leitungen für eine einzelne Wortleitung gleich vier. Falls acht Wortleitungen für acht Zeilen vorgesehen sind, ist die erforderliche Anzahl von Leitungen nur 32 Leitungen.
Während die oben erwähnte Ausführungsform für das 8-Bit-Adressensignal von X1 bis X8 beschrieben worden ist, ist offensichtlich, daß die Erfindung auf das 2-Bit-, 4-Bit-, 16-Bit-, 32-Bit-, 64-Bit-Adreßsignal und so weiter anwendbar ist. Falls die Halbleiterspeichervorrichtung von einer 2-Bit-Struktur ist, wird der Reserve-Teildekoder D01 in den Fig. 2A und 2B nicht benötigt.
In dem LSI-Speicher behindert die Chipfläche für die Leitungen das Anwachsen der Packungsdichte des LSI. Im Gegensatz dazu ermöglicht die Redundanzschaltung mit einer kleineren Anzahl von Leitungen, wie oben beschrieben, daß die Anzahl von Reservezellen erhöht werden kann, ohne die Chipfläche zu vergrößern.
Fig. 3 zeigt ein Schaltbild der Sicherungsschaltung FC11, die in der in den Fig. 2A und 2B gezeigten Halbleiterspeichervorrichtung eingebaut ist.
Die Sicherungsschaltung FC11 umfaßt eine Sicherung FE, einen P-Kanal-MOS-Transistor T31, N-Kanal-MOS-Transistoren T32 und T33 und zwei Kondensatoren C1 und C2, die im wesentlichen gleiche Kapazität besitzen. Der P-Kanal-MOS-Transistor T31 und die N-Kanal-MOS-Transistoren T32 bilden einen komplementären MOS-Inverter. Das Bezugszeichen Vdd bezeichnet ein Energiequellenpotential.
Wenn die Sicherung FE nicht ausgelöst ist, sind der P-Kanal-MOS-Transistor T31 und die N-Kanal-MOS-Transistoren T33 ausgeschaltet und die N-Kanal-MOS-Transistoren T32 sind eingeschaltet. Somit besitzt das Ausgangssignal P11 der Sicherungsschaltung FC11 den logischen "1"-Pegel und sein Ausgangssignal besitzt den logischen "0"-Pegel. Wenn andererseits die Sicherung FE ausgelöst wird, werden der P-Kanal-MOS-Transistor T31 und die N-Kanal-MOS-Transistoren T33 eingeschaltet und der N-Kanal-MOS-Transistor T32 wird ausgeschaltet. Ein Ausgangssignal P11 der Sicherungsschaltung FC11 besitzt den logischen "0"-Pegel und deswegen besitzt das Ausgangssignal davon den logischen "1"-Pegel.
Die Sicherungsschaltung FC12 besitzt im wesentlichen den gleichen Aufbau wie derjenige der Sicherungsschaltung FC11 und die Beschreibung der Sicherungsschaltung 12 wird weggelassen.
Wie oben beschrieben, wird mit der vorliegenden Erfindung eine Halbleiterspeichervorrichtung geschaffen, die eine Anzahl von Reservezellen enthalten kann, ohne die Chipfläche zu vergrößern.

Claims

1. Halbleiterspeichervorrichtung mit normalen Wortleitungen und Reservewortleitungen, umfassend:

einen Adressenbuffer (BU) zum Empfangen eines Signals mit 2-Bit, das ein Adreßsignal bildet und zum Erzeugen von Bitsignalen der ursprünglichen Logikpegel und von Bitsignalen der komplementären Logikpegel;

einen Teildekoder (PD1) zum Empfangen und Dekodieren von vorgegebenen zwei der Bitsignale der ursprünglichen Logikpegel und von zwei Bitsignalen der komplementären Logikpegel, die den vorgegebenen zwei Bitsignalen mit 2-Bit entsprechen, wobei die Halbleiterspreichervorrichtung dadurch gekennzeichnet ist, daß der Teildekoder (PD1) vier unterschiedliche Signalkombinationen der vorgegebenen zwei 2-Bit-Signale und der entsprechenden Bitsignale ausgibt; und daß sie außerdem

eine Wählschaltung (SC1) für Reserve-Wort leitungen umfaßt, zum Empfangen der vier unterschiedlichen Signale und zum Auswählen eines der vier unterschiedlichen Signale, um Reservewortleitungen auszuwählen, die einer normalen Wortleitung entspricht, mit der eine fehlerhafte Zelle verbunden ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Teildekoder (PD1) sowohl für die Auswahl der normalen Wort leitungen als auch für die Auswahl der Reserve-Wortleitungen verwendet wird.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wählschaltung (SC1) für Reservewortleitungen eine Sicherungsschaltung (FC11, FC12) umfaßt, wobei der Logikpegel ihrer Ausgangssignale in Abhängigkeit von der Tatsache geändert wird, ob die Sicherung ausgelöst ist oder nicht, und eine Transfergatter-Schaltung (T11, T18), die durch das Ausgangssignal der Sicherungsschaltung gesteuert wird.

4. Halbleiterspeichervorrichtung mit normalen Wortleitungen und Reserve-Wortleitungen, umfassend:

einen Adressenbuffer (BU) zum Empfangen einer Vielzahl von Bitsignalen, die ein Adressensignal bilden und zum Erzeugen von Bitsignalen der ursprünglichen Logikpegel und von Bitsignalen der komplementären Logikpegel;

eine Vielzahl von ersten Teildekodern (PD1-PD4), jeder zum Empfangen und dekodieren von vorgegebenen zwei der Bitsignale mit den ursprünglichen Logikpegeln und von zwei der Bitsignale mit den komplementären Logikpegeln, die den vorgegebenen zwei Bitsignalen mit 2-Bit entsprechen, wobei die Halbleiterspeichervorrichtung dadurch gekennzeichnet, ist, daß durch die Vielzahl von ersten Teildekodern (PD1-PD4) vier unterschiedliche Signalkombinationen der vorgegebenen ZWEI Bitsignale und der zwei entsprechenden Bitsignale ausgegeben werden; und daß sie außerdem umfassend

eine Vielzahl von Wählschaltungen (SC1, SC4) für Reserve-Wortleitungen umfaßt, jede zum Empfangen der vier unterschiedlichen Signale, die von dem entsprechenden Dekoder der ersten Teildekoder ausgegeben werden und zum Auswählen eines der vier unterschiedlichen Signale, um eine Reservewortleitung auszuwählen, die einer normalen Wortleitung entspricht, mit der eine fehlerhafte Zelle verbunden ist; und

einen zweiten Teildekoder (D01) zum Empfangen der durch die Wählschaltungen für Reserve-Wortleitungen gewählten Signale und zum Heranziehen des logischen Produkts der ausgewählten Signale, um das logische Produktsignal zu erzeugen, um die Reservewortleitung auszuwählen.

5. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jeder der ersten Teil-Dekoder (PD1-PD4) für sowohl die Auswahl der normalen Wort leitungen als auch für die Auswahl der Reservewortleitungen verwendet wird.

6. Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jede der Wählschaltungen (SC1-SC4) für Reservewortleitungen eine Sicherungsschaltung umfaßt, wobei der Logikpegel ihre Ausgangssignale in Abhängigkeit von der Tatsache geändert wird, ob die Sicherung ausgelöst ist oder nicht, und eine Transfergatter-Schaltung, die durch das Ausgangssignal der Sicherungsschaltung gesteuert wird.