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Die vorliegende Erfindung betrifft einen löschbaren,
programmierbaren Festwertspeicher und insbesondere eine
diagnosetragende Schaltung, die in diesem vorgesehen ist, um
die Zeitspanne, die bei einer Fehlersuchoperation
verbraucht wird, zu verkürzen.
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Es wurden Forschungs- und Entwicklungsanstrengungen
unternommen für Halbleiterspeichergeräten mit hoher
Integrationsdichte. Ein Ansatz, die Integrationsdichte zu erhöhen,
ist es, jede Speicherzelle zu miniaturisieren, um die
Belegungsfläche zu verringern. Es taucht jedoch das Problem
auf, daß die Produktionsausbeute verringert wird, und zwar
infolge von beispielsweise Gitterfehlern. Je höher die
Integrationsdichte des Halbleiterspeichers ist, um so mehr
Speicherzellen sind jeweils durch Gitterfehler beeinflußt.
Darüberhinaus ist der Halbleiterspeicher mit höherer
Integrationsdichte empfindlicher gegenüber Unregelmäßigkeiten
bei den Prozeßparametern. Dann ist eine Abhilfe
erforderlich, um die Produktionsausbeute zu verbessern. Eine der
Abhilfemaßnahmen ist es, redundante Speicherzellen
vorzusehen, die eine Speicherzellengruppe, welche eine defekte
Speicherzelle enthält, ersetzen zu können. Diese
Abhilfemaßnahme ist so effektiv, daß die redundanten
Speicherzellen in breitem Umfang bei Halbleiterspeichergeräten
angewendet werden.
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In einem wiederbeschreibbaren, löschbaren, programmierbaren
Festwertspeicher (der häufig als EPROM abgekürzt wird),
haben defekte Bitleitungen, sowie defekte Speicherzellen als
auch defekte Wortleitungen einen wesentlichen Anteil an
Problemen, so daß jeweils mehrere redundante
Speicherzellengruppen begleitet von Bitleitungen in den
wiedereinschreibbaren/löschbaren, programmierbaren Festwertspeichern
enthalten sind, damit ein beträchtlicher Teil dieser
Probleme beseitigt ist.
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Diese Anordnung wird im Folgenden als
"Bitleitungs-Redundanz" bezeichnet, und andererseits sind eine Mehrzahl von
redundanten Speicherzellengruppen jeweils von Wortleitungen
begleitet, die als Wortleitungsredundanz bezeichnet wird.
Die Bitleitungsredundanz ist jedoch bezüglich der
Schaltungsanordnung bezogen auf die Wortleitungsredundanz
relativ komplex, so daß bei Halbleiterspeichergeräten häufig
eher die Wortleitungsredundanz angewendet wird als die
Bitleitungsredundanz. Die Wortleitungsredundanz ist jedoch
gegenüber der Bitleitungsredundanz bezüglich der Auslesezeit
weniger vorteilhaft, weil die Bitleitungsredundanz
üblicherweise von Abtastverstärkern und Einschreibschaltungen
begleitet ist, und demgemäß bei der Ausleseoperation keine
Zeitverzögerung infolge von Ersetzen stattfindet. Dann gibt
es zwischen Komplexität und Auslesezeit eine Einschränkung.
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Ein typisches Beispiel für den
wiederbeschreibbaren/löschbaren, programmierbaren Speicher mit der
Bitleitungsredundanz ist in der Fig. 1 der Zeichnungen
dargestellt. Der wiederbeschreibbare/löschbare, programmierbare
Festwertspeicher hat großenteils eine Vielzahl an
Speicherzellenfeldern 1 bis 2, die jeweils mit in Reihen und
Spalten angeordneten Speicherzellen und mit einem, in Reihen
und Spalten angeordneten, redundanten Speicherzellenfeld 3,
versehen sind. Jede der Speicherzellen kann ein Datenbit
mit dem Pegel logisch "1" oder "0" speichern, und eine
Vielzahl von Speicherzellenspalten sind, falls notwendig,
durch redundante Speicherzellenspalten ersetzt.
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Wenn nämlich während einer Fehlersuchoperation defekte
Speicherzellen detektiert werden, werden die
Speicherzellenspalten, die die defekten Speicherzellen enthalten, als
Ganzes durch die gleiche Anzahl redundanter
Speicherzellenspalten ersetzt, und dann werden Datenbits in die
redundanten Speicherzellen anstatt der ersetzten Speicherzellen
eingelesen oder aus diesen herausgelesen.
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Die Speicherzellen oder redundanten Speicherzellen in jeder
Reihe sind an jede Wortleitung (nicht dargestellt)
gekoppelt, und jede der Bitleitungen 4, 5 und 6 wird von den
Speicherzellen oder redundanten Speicherzellen geteilt. Obwohl
in den Figuren nicht dargestellt, spricht eine
Reihenadressen-Dekoderschaltung (nicht dargestellt) auf ein
Reihenadressensignal an, und aktiviert eine der
Wortleitungen zum Spezifizieren einer Reihenadresse, die den
Speicherzellen und redundanten Speicherzellen zugeteilt
ist. Jedes der Speicherzellenfelder 1 bis 2 ist an eine
Spaltenwählschaltung 7 oder 8 gekoppelt, die aus den
Bitleitungen 5 bis 6 eine Bitleitung wählt, die einen
Leitungsweg zwischen der gewählten Bitleitung und einer
Einschreibschaltung 9 oder 10 oder einer
Leseverstärkerschaltung 11 oder 12 schafft. Das redundante Speicherzellenfeld
3 ist auch von einer Spaltenwählschaltung 13 begleitet, um
ein Datenbit zwischen einer gewählten Bitleitung und einer
Einschreibschaltung 14 und einer Leseverstärkerschaltung 15
zu übertragen.
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Wenn die Speicherzellenspalten durch die redundanten
Speicherzellenspalten ersetzt sind, wird der Austausch in
einer nicht-flüchtigen Speicherzellenschaltung 16 als
Austauschinformation gespeichert. Die nicht-flüchtige
Speicherzellenschaltung 16 bringt die Austauschinformation
zu einer Steuerschaltung 17, die die Austauschinformation
mit einer Adresseninformation, die durch das Adressensignal
repräsentiert ist, vergleicht. Wenn die Adresseninformation
eine Speicherzellenspalte spezifiziert, die wenigstens eine
der defekten Speicherzellen enthält, erzeugt die
Steuerschaltung 17 ein Multi-Bit-Steuersignal.
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Der wiederbeschreibbare/löschbare, programmierbare
Festwertspeicher hat weiterhin eine Mehrzahl von Eingangsdaten-
Pufferschaltungen 18 bis 19, die jeweils
Eingangsdaten-Verteilsschaltungen 20 bis 21 zugeordnet sind, und
Ausgangsdaten-Pufferschaltungen 22 bis 23, die jeweils Ausgangsdaten-
Wählschaltungen 24 bis 25 zugeordnet sind. Jede der
Eingangsdaten-Pufferschaltungen 18 bis 19 ist jeweils
paarbildend mit jeder der Ausgangsdaten-Pufferschaltungen 22 bis
23 vorgesehen, um eine Kombinationsschaltung zu bilden, die
mit jedem Eingangs-/Ausgangs-Datenanschluß 26 bis 27
gekoppelt ist.
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Bei einer Einschreiboperation werden ein
Reihenadressensignal und ein Spaltenadressensignal nacheinander dem
wiedereinschreibbaren/löschbaren, programmierbaren
Festwertspeicher zugeführt. Die Reihenadressen-Dekoderschaltung (nicht
dargestellt) aktiviert eine der Wortleitungen auf der Basis
des Reihenadressensignals. Jede der Reihenwählschaltungen 7
bis 8 erzeugt den Leitungsweg zwischen einer der
Speicherzellenspalten und der Einschreibschaltung 9 oder 10, die
durch das Spaltenadressensignal spezifiziert ist, und eine
Steuerschaltung 17 vergleicht die Adresseninformation mit
der abgerufenen Spaltenadresse, die durch das
Spaltenadressensignal spezifiziert ist. Wenn die vom
Spaltenadressensignal spezifizierte Speicherzellenspalte durch eine der
redundanten Speicherzellenspalten ersetzt wird, wird das
Multibit-Steuersignal von der Steuerschaltung 17 zu den
Eingangsdaten-Verteilschaltungen 20 bis 21 geleitet, um zu
bewirken, daß eine der Eingangsdaten-Verteilschaltungen 20
bis 21 einen Leitungsweg zur Einschreibschaltung 14 anstatt
einen Leitungsweg zur Einschreibschaltung 9 oder 10, die
dem Speicherzellenfeld mit der oder den defekten
Speicherzelle(n)
zugeordnet ist, bildet. In dieser Situation wird
ein Eingangsdatenbit, das einem der
Eingangs/Ausgangsdatenanschlüsse für die defekte Speicherzelle
zugeführt worden ist, von der Eingangsdaten-Verteilschaltung
20 oder 21 zur Einschreibschaltung 14, die dem redundanten
Speicherzellenfeld 3 zugeordnet ist, transferiert, aber die
anderen Datenbits, die den anderen
Eingangs/Ausgangsdatenanschlüssen zugeordnet sind, werden von den
Eingangsdaten-Verteilschaltungen zu den
Einschreibschaltungen, welche den Speicherzellenfeldern zugeordnet sind,
transferiert. Somit sind ein Satz Eingangsdatenbits in die
Speicherzellenfelder und das redundante Speicherzellenfeld
eingeschrieben.
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Auf der anderen Seite wird das Multibit-Steuersignal, wenn
der wiederbeschreibbare/löschbare, programmierbare
Festwertspeicher in eine Ausleseoperation geschoben ist, von
der Steuerschaltung 17 zu den Ausgangsdaten-Wählschaltungen
24 bis 25 geleitet. Dann erlauben die
Ausgangsdaten-Wählschaltungen 24 bis 25 das Auslesen der Ausgangsdatenbits
aus den perfekten Speicherzellen von den
Leseverstärkerschaltungen zu den Ausgangsdaten-Pufferschaltungen, aber
von der Leseverstärkerschaltung, die dem Speicherzellenfeld
zugeordnet ist, welches die defekte Speicherzelle oder
-zellen enthält, wird kein Leitungsweg errichtet. Die
Ausgangsdaten-Wählschaltung transferiert jedoch das Datenbit,
das aus dem redundanten Speicherzellenfeld 3 herausgelesen
worden ist, zur Ausgangsdaten-Pufferschaltung, so daß ein
Satz Datenbits ohne Fehldaten-Informationsbit den
Eingangs/Ausgangs-Datenanschlüssen 26 bis 27 zugeführt wird.
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Bei dem wiederbeschreibbaren/löschbaren, programmierbaren
Festwertspeicher gemäß dem Stand der Technik tritt jedoch
bei der Fehlersuchoperation für die Speicherzellenfelder
und das redundante Speicherzellenfeld ein Problem auf. Bei
der Fehlersuchoperation sind die Eingangsdatenbits nicht
nur in die Speicherzellen, sondern auch in die redundanten
Speicherzellen eingeschrieben. Wie vorstehend beschrieben,
ist jedoch ein Eingangsdatenbit, abhängig von dem Multibit-
Signal entweder in die Speicherzelle oder die redundante
Speicherzelle eingeschrieben. Insbesondere braucht der
wiederbeschreibbare/löschbare, programmierbare
Festwertspeicher mehrere hundert Mikrosekunden, um ein Byte Datenbit in
die Speicherzelle oder redundanten Speicherzellen
einzuschreiben. Damit wird eine verlängerte Zeitspanne für die
Fehlersuchoperation verbraucht, und aus diesem Grund werden
die Produktionskosten der wiederbeschreibbaren/löschbaren,
programmierbaren Festwertspeicher mit hoher
Integrationsdichte hoch.
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Aus der EP-A-0214705 ist es bekannt, daß Testzeit
eingespart werden kann, indem Testdaten gleichzeitig in eine
Vielzahl von Adressen eingeschrieben werden.
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Aufgabe der vorliegenden Erfindung ist es, eine löschbare,
programmierbare Festwertspeichereinrichtung zu schaffen,
bei der die Zeitdauer, die für die Fehlersuchoperation
gebraucht wird, gesenkt ist.
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Um diese Aufgabe zu lösen, wird gemäß der vorliegenden
Erfindung vorgeschlagen, Datenbits simultan während einer
einzigen Einschreiboperation sowohl in die Speicherzelle
als auch die redundante Speicherzelle einzuschreiben.
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Gemäß der vorliegenden Erfindung wird eine löschbare,
programmierbare Festwertspeichereinrichtung geschaffen, die in
eine Operationsweise umgeschaltet werden kann, die
ausgewählt ist aus der Gruppe einer Einschreibemodus-Operation,
einer Lesemodus-Operation und einer
Fehlersuchmodus-Operation, bestehend aus:
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a) einer Vielzahl von Speicherzellenfeldern, die jeweils
eine Vielzahl von Speicherzellen in Speicherzellenreihen
und Speicherzellenspalten angeordnet haben, wobei jede der
Speicherzellen ein Datenbit in einer wiederbeschreibbaren
und nichtflüchtigen Art speichern kann;
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b) wenigstens einem redundanten Speicherzellenfeld mit
einer Vielzahl von redundanten Speicherzellen, die in Zeilen
und Spalten redundanter Speicherzellen angeordnet sind,
wobei jede dieser Speicherzellen ein Datenbit in einer
wiederbeschreibbaren und nichtflüchtigen Art speichern kann,
wobei diese Speicherzellenspalten jeweils durch die
redundanten Speicherzellenspalten ersetzbar sind;
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c) einer Vielzahl von ersten Einschreibschaltungen, die
jeweils zugeordnet zu jedem der Speicherzellenfelder
angeordnet sind und so operieren, daß ein Spaltenbit in eine aus
dem Speicherzellenfeld ausgewählte Speicherzelle
eingeschrieben wird;
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d) wenigstens einer zweiten Einschreibschaltung, die dem
redundanten Speicherzellenfeld zugeordnet ist, und so
operiert, daß ein Datenbit in eine aus dem redundanten
Speicherzellenfeld ausgewählte Speicherzelle eingeschrieben
wird;
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e) einer Vielzahl von ersten Leseverstärkerschaltungen, die
jeweils zugeordnet zu jedem der Speicherzellenfelder
vorgesehen sind, und so operieren, daß der logische Pegel des
aus der aus dem Speicherzellenfeld ausgewählten
Speicherzelle herausgelesenen Datenbits schnell entschieden wird;
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f) wenigstens einer zweiten Leseverstärkerschaltung, die
zugeordnet zu dem redundanten Speicherzellenfeld angeordnet
ist, und so arbeitet, daß der logische Pegel des aus der
aus dem redundanten Speicherzellenfeld ausgewählten
Speicherzelle herausgelesenen Datenbits schnell entschieden
wird;
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g) einer Vielzahl aus ersten Spaltenwählschaltungen, die
jeweils zugeordnet zu jedem der Speicherzellenfelder
angeordnet sind und operieren, um zwischen einer der
Speicherzellenspalten, die aus dem Speicherzellenfeld ausgewählt
worden ist, und einer jeder ersten Einschreibschaltung und
jeder ersten Leseverstärkerschaltung in Abhängigkeit von
der Operation, in welche die löschbare, programmierbare
Festspeichereinrichtung umgeschaltet worden ist, einen
Datenweg zu errichten;
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h) wenigstens einer zweiten Spaltenwählschaltung, die
zugeordnet zu dem redundanten Speicherzellenfeld ist und
operiert, um zwischen einer der redundanten
Speicherzellenspalten, die aus dem redundanten Speicherzellenfeld
ausgewählt worden ist, und der wenigstens einen zweiten
Einschreibschaltung und der zweiten Leseverstärkerschaltung in
Abhängigkeit von der Operation, in welche die löschbare,
programmierbare Festspeichereinrichtung umgeschaltet worden
ist, einen Datenweg zu errichten;
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i) einer programmierbaren Verknüpfungseinrichtung, die
operiert, um einen Austausch zwischen den
Speicherzellenspalten und den redundanten Speicherzellenspalten zu speichern
und ein Stück Austauschinformation zu schaffen;
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j) eine Steuerschaltung, die operiert, um die
Speicherzellenspalte, die aus dem Speicherzellenfeld ausgewählt worden
ist, mit der Speicherzellenspalte zu vergleichen, die durch
die redundante Speicherzellenspalte auf der Basis der
Austauschinformation ersetzt worden ist, zu vergleichen, und
ein Mehrfachbit-Steuersignal zu erzeugen, wenn diese
Speicherzellenspalten identisch sind;
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k) einer Vielzahl von
Eingangs-/Ausgangs-Datenpuffer-Schaltungen, die jeweils zugeordnet zu jedem der
Speicherzellenfelder angeordnet sind, und operieren, um zeitweilig das
Datenbit zu speichern, welches aus der Speicherzelle, die
aus dem Speicherzellenfeld ausgewählt worden ist,
herausgelesen oder in diese eingeschrieben ist;
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l) einer Vielzahl von Ausgangsdaten-Wählschaltungen, die
jeweils zugeordnet zu jedem der Speicherzellenfelder
angeordnet sind, und die im Lesemodus der Operation aktiviert
werden, wobei jede der Ausgangsdaten-Wählschaltungen
operiert, um das Datenbit, das aus der, aus dem
Speicherzellenfeld ausgewählten Speicherzelle herausgelesen ist, bei
Abwesenheit von dem Mehrfachbit-Steuersignal zu übertragen,
und das Datenbit, welches aus der, aus dem redundanten
Speicherzellenfeld ausgewählten redundanten Speicherzelle,
herausgelesen ist, bei Anwesenheit des
Mehrfachbit-Steuersignals zu übertragen; und
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m) einer Vielzahl von Eingangsdaten-Verteilschaltungen, die
jeweils zugeordnet zu jedem der Speicherzellenfelder
angeordnet sind und im Fehlersuchmodus der Operation aktiviert
sind, wobei jede der Eingangsdaten-Verteilschaltungen
operiert, um das Datenbit, welches in jeder
Eingangs/Ausgangs-Datenpuffer-Schaltung gespeichert ist, bei
Abwesenheit des Mehrfachbit-Steuersignals zur ersten
Einschreibschaltung übertragen, und das Datenbit zur zweiten
Einschreibschaltung zu übertragen, wenn die löschbare,
programmierbare Festspeichereinrichtung in den Einschreibmodus
der Operation umgeschaltet ist, und
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n) eine Modus-Signal-Erzeugerschaltung, die operiert, um
ein Modus-Signal zu erzeugen, das repräsentativ für den
Fehlersuchmodus der Operation ist, welches bewirkt, daß
wenigstens eine der Eingangsdaten-Verteilerschaltungen das
Datenbit, welches in der Eingangs-/Ausgangs-Datenpuffer-
Schaltung gespeichert ist, nicht nur zu der zugeordneten
ersten Einschreibschaltung, sondern auch zu der wenigstens
einen, zweiten Einschreibschaltung, die dem redundanten
Speicherzellenfeld zugeordnet ist, überträgt.
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Die Merkmale und Vorteile einer löschbaren,
programmierbaren Festwertspeichereinrichtung gemäß der vorliegenden
Erfindung werden in der folgenden Beschreibung anhand der
begleitenden Figuren im einzelnen verständlich gemacht. Es
zeigt:
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Fig. 1 ein Blockschaltbild der Anordnung einer löschbaren,
programmierbaren Festwertspeichereinrichtung gemäß dem
Stand der Technik;
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Fig. 2 ein Blockschaltbild der Anordnung einer löschbaren,
programmierbaren Festwertspeichereinrichtung mit der
vorliegenden Erfindung;
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Fig. 3 ein Schaltbild der Schaltungsanordnung einer
Eingangsdaten-Verteilschaltung, die in der löschbaren,
programmierbaren Festwertspeichereinrichtung, wie sie in Fig.
2 gezeigt ist, eingebaut ist, und
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Fig. 4 ein Schaltbild der Schaltungsanordnung einer anderen
Eingangsdaten-Verteilschaltung, die mit
Ausgangsdaten-Wählschaltung kombiniert ist, und in eine löschbare,
programmierbare Festwertspeichereinrichtung, die die vorliegende
Erfindung aufweist, eingebaut ist.
Beschreibung der bevorzugten Ausführungsformen
Erste Ausführungsform
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Als erstes wird auf die Fig. 2 bezuggenommen, in der ein
nicht-flüchtiger Halbleiterspeicher vom EPROM-Typ, der auf
einem einzigen Halbleiterchip 30 erzeugt ist, dargestellt
ist. Die Halbleiterspeichereinrichtung hat häufig acht
Speicherzellenfelder 31a bis 31h, die jeweils in Reihen und
Spalten angeordnet sind, und ein redundantes
Speicherzellenfeld 32, das ebenfalls in Reihen und Spalten angeordnet
ist. Die Speicherzellen in einer Reihe und die
Speicherzellen in einer Spalte werden im Nachfolgenden jeweils als
"Speicherzellenreihe" und "Speicherzellenspalte"
bezeichnet, und die redundanten Speicherzellen in einer Reihe und
die redundanten Speicherzellen in einer Spalte werden aus
Gründen der Vereinfachung im Folgenden als "redundante
Speicherzellenreihe" und "redundante Speicherzellenspalte"
bezeichnet. Die Halbleiterspeichereinrichtung gemäß Fig. 2
kann in einen Einschreibmodus-Betrieb, einen Auslesemodus-
Betrieb oder einen Fehlersuch-Modus-Betrieb umgeschaltet
werden. In dem Einschreib-Modus-Betrieb werden acht
Datenbits in acht Speicherzellen eingeschrieben, die jeweils aus
jedem Speicherzellenfeld zur Speicherung ausgewählt worden
sind, und die Datenbits werden aus den Speicherzellen
abgerufen.
Wenn jedoch Speicherzellen in einem der
Speicherzellenfelder 31a bis 31h defekt sind, werden die
Speicherzellenspalten mit den defekten Speicherzellen durch redundante
Speicherzellenspalten ersetzt, so daß die
Einschreib-Operation und die Auslese-Operation anstatt mit der defekten
Speicherzelle mit der redundanten Speicherzelle
durchgeführt werden.
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Obwohl in den Figuren nicht dargestellt, ist die
Halbleiterspeichereinrichtung mit einer Vielzahl von Wortleitungen
versehen, die jeweils von den Speicherzellenreihen, die
jeweils aus jedem Speicherzellenfeld und jedem redundanten
Speicherzellenfeld gewählt worden sind, geteilt werden.
Alle Wortleitungen sind an eine
Reihenadressen-Dekoderschaltung (nicht dargestellt) gekoppelt, die eine der
Wortleitungen auf der Basis eines Reihenadressensignals RAD,
welches von außerhalb zugeführt worden ist, aktiviert. Wenn
die Wortleitung durch die Reihenadressen-Dekoderschaltung
aktiviert ist, werden alle Speicherzellen und redundanten
Speicherzellen in den auf rufbaren Zustand umgeschaltet. Auf
der anderen Seite sind die Speicherzellenspalten des
Speicherzellenfeldes 31a jeweils an die Bitleitungen 33a
gekoppelt und die Speicherzellenspalten jedes
Speicherzellenfeldes wie beispielsweise 31h sind auf ähnliche Art und
Weise den Bitleitungen wie beispielsweise 33h zugeordnet.
In dem redundanten Speicherzellenfeld 32 werden die
Bitleitungen 34 ebenfalls jeweils durch die redundanten
Speicherzellenspalten geteilt. Die Bitleitungen 33a bis 33h und 34
sind jeweils an die Spaltenwählschaltungen 35a bis 35h und
36 gekoppelt und jede der Spaltenwählschaltungen 35a bis
35h und 36 verbreiten das Datenbit, das von einer der
Speicherzellenspalten jedes Speicherzellenfeldes oder einer
der redundanten Speicherzellenspalten zugeführt worden ist,
auf der Basis eines Spaltenadressensignals CAD.
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Die Spaltenwählschaltungen 35a bis 35h und 36 sind jeweils
an die Einschreibschaltungen 37a bis 37h und 39 und die
Leseverstärkerschaltungen 38a bis 38h und 40 gekoppelt, wobei
die zuerst genannten für die Einschreiboperationen in die
Speicherzellen und die redundante Speicherzelle vorgesehen
sind, die zuletztgenannten jedoch jeweils die logischen
Pegel der entsprechenden Datenbits entscheiden, die aus den
Speicherzellen und der redundanten Speicherzelle
herausgelesen worden sind.
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Die Halbleiterspeichereinrichtung hat weiterhin acht
Eingangs-Ausgangs-Datenanschlüsse 41a bis 41h, die jeweils
parallel zu den Eingangsdaten-Pufferschaltungen 42a bis 42
h und den Ausgangsdaten-Pufferschaltungen 43a bis 43h
geschaltet sind. Die Eingangsdaten-Pufferschaltungen 42a bis
42h sind jeweils Eingangsdaten-Verteilschaltungen 44a bis
44h zugeordnet, und die Ausgangsdaten-Pufferschaltungen 43a
bis 43h sind jeweils an die Ausgangsdaten-Wählschaltungen
45a bis 45h gekoppelt. Die Leseverstärkerschaltungen 38a
bis 38h sind parallel zu den Ausgangsdaten-Wählschaltungen
45a bis 45h geschaltet, die Leseverstärkerschaltung 40 ist
jedoch an alle Ausgangsdaten-Wählschaltungen 45a bis 45h
gekoppelt. Somit kann von jedem Speicherzellenfeld oder
redundanten Speicherzellenfeld 32 über jede der Spaltenwählschaltungen
35a bis 35h oder 36, jede der
Leseverstärkerschaltungen 38a bis 38h oder 40, jede
Ausgangsdaten-Wählschaltung und jede Ausgangsdaten-Pufferschaltung zu jedem
der Eingangs-/Ausgangsdatenanschlüsse 41a bis 41h ein
Datenfortpflanzungsweg errichtet werden.
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Die Eingangsdaten-Verteilschaltungen 44a bis 44h sind
jeweils mit Steuerabschnitten 46a bis 46h und
Schaltabschnitten 47a bis 47h versehen, und die Steuerabschnitte sprechen
auf ein Modussignal MS an, das für den
Fehlersuch-Modus-Betrieb repräsentativ ist, der durch eine
Modussignal-Erzeugungsschaltung 48 für eine simultane Einschreib-Operation
erzeugt wird. Das Modussignal MS wird weiter im
Fehlersuchmodus-Betrieb der Einschreibschaltung 39 zur Aktivierung
zugeführt, und die detaillierte Beschreibung der
Modussignal-Erzeugungsschaltung 48 erfolgt anhand der Fig. 3. Zum
Speichern des Ersatzes durch redundante
Speicherzellenspalten ist eine programmierbare Verknüpfungsanordnung, wie
beispielsweise ein Sicherungsfeld oder eine nicht-flüchtige
Speicherschaltung 49, die die Adressenspeicherstellen der
Speicherzellenspalten, welche die defekten Speicherzellen
aufweisen, speichert, und die Adressenspeicherstellen
werden einer Steuerschaltung 50 zum Vergleichen mit den
Spaltenadressen-Speicherstellen, die durch das
Spaltenadressensignal repräsentiert sind, zugeführt. Wenn eine der
Adressenspeicherstellen identisch mit den
Spaltenadressen-Speicherstellen ist, erzeugt die Steuerschaltung 50 ein
Multibit-Steuersignal CNT, das parallel zu allen
Schaltabschnitten 47a bis 47h und allen
Ausgangsdaten-Wählschaltungen 45a bis 45h geleitet wird, um die Eingangsdatenbits und
die Wahl der Datenbits, die aus den Speicherzellenfeldern
31a bis 31h und den redundanten Speicherzellenfeld 32
herausgelesen werden, zu steuern. Das Multibit-Steuersignal
CNT hat Bit RA, das für den Ersatz repräsentativ ist. Wenn
nämlich die defekte Speicherzelle aufgerufen wird, spricht
eine der Ausgangsdaten-Wählschaltungen 45a bis 45a auf das
Multibit-Steuersignal CNT an, und demgemäß wird im
Auslesemodus-Betrieb das Datenbit, welches aus der redundanten
Speicherzelle gelesen worden ist, anstatt dem Datenbit,
welches aus der defekten Speicherzelle gelesen worden ist,
der Ausgangsdatenpufferschaltung zugeführt. Wenn jedoch die
Halbleiterspeichereinrichtung in den Einschreibmodus
umgeschaltet ist, verteilt einer der Umschaltabschnitte 47a bis
47h das Eingangsdatenbit auf die Einschreibschaltung 39 bei
Anwesenheit des Multibit-Steuersignals CNT.
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Es wird nun die Fig. 3 der Zeichnungen betrachtet, die die
Schaltungsanordnung jeder Eingangsdaten-Verteilschaltung im
Einzelnen zeigt. Alle der Eingangsdaten-Verteilschaltungen
44a bis 44h haben eine einander ähnliche
Schaltungsanordnung, so daß nur die Eingangsdaten-Verteilschaltung 44a
beschrieben wird.
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Die Eingangsdaten-Verteilschaltung 44a hat jeweils ein
NAND-Gate 51 mit vier Eingangsknoten, die mit dem Multibit-
Steuersignal CNT beaufschlagt werden, eine Phasenumkehr-
oder Inverter-Schaltung 52, die mit dem Modussignal MS
beaufschlagt wird, ein NAND-Gate 53 mit zwei Eingangsknoten,
die jeweils an das NAND-Gate 51 und die Phasenumkehr- oder
Inverterschaltung 52 gekoppelt sind, eine Phasenumkehr-
oder Inverterschaltung 54, die an das NAND-Gate 53
gekoppelt ist, ein Transfer-Gate 55, das mit einem Feldeffekt-
Transistor vom p-Kanal-Typ, der durch die Phasenumkehr-
oder Inverterschaltung 54 gesteuert wird, und einen
Feldeffekt-Transistor vom n-Kanal-Typ, der direkt durch das NAND-
Gate 53 gesteuert wird, ein NAND-Gate 56 mit zwei
Eingangsknoten, die jeweils an das NAND-Gate 53 und die
Phasenumkehr- oder Inverterschaltung 52 gekoppelt ist, eine
Phasenumkehr- oder Inverterschaltung 57, und ein NAND-Gate 58
mit zwei Eingangsknoten, die jeweils an die Phasenumkehr-
oder Inverterschaltung 57 und das NAND-Gate 56 gekoppelt
sind. Die NAND-Gates 51, 53 und 56 und die Phasenumkehr-
oder Inverterschaltungen 52 und 54 bilden zusammen den
Steuerabschnitt 46a und das Transfer-Gate 55, die
Phasenumkehr- oder Inverterschaltung 57 und das NAND-Gate 58 bilden
zusammen den Schaltabschnitt 47a.
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Wenn in dem Einschreibmodus-Betrieb keine defekte
Speicherzelle aufgerufen ist, in diese das Datenbit einzuschreiben,
ist wenigstens ein Bit RA des Multibit-Steuersignals CNT
auf dem inaktiven niedrigen Pegel, so daß das NAND-Gate 51
ein Ausgangssignal mit hohem Pegel erzeugt. Das Modussignal
MS hat den inaktiven Niedrigpegel, die Phasenumkehr- oder
Inverterschaltung 52 erzeugt dann ein Ausgangssignal mit
hohem Pegel. Somit werden die Ausgangssignale mit hohen
Pegeln dem NAND-Gate 53 zugeführt und aus diesem Grund wird
ein Ausgangssignal mit niedrigem Pegel parallel zur
Phasenumkehr- oder Inverterschaltung 54 und dem NAND-Gate 56
geleitet. Bei niedrigem Pegel des Ausgangssignals erzeugt
die Phasenumkehr- oder Inverterschaltung 54 ein
Ausgangssignal mit hohem Pegel. Das Ausgangssignal des NAND-Gates 53
und dessen Umkehr werden jeweils dem Feldeffekt-Transistor
vom n-Kanal-Typ und dem Feldeffekt-Transistor vom p-Kanal-
Typ zugeführt, so daß das Transfer-Gate 55 einen Datenweg
zwischen der Eingangsdaten-Pufferschaltung 42a und der
Einschreibschaltung 39 blockiert. Mit dem hohen Pegel des
Ausgangssignals des NAND-Gates 53 und dem hohen Pegel des
Ausgangssignals der Phasenumkehr- oder Inverterschaltung 52
erzeugt das NAND-Gate 56 jedoch ein Ausgangssignal mit
hohem Pegel, das dem NAND-Gate 58 zur Aktivierung desselben
zugeführt wird. In dieser Situation wird das NAND-Gate 58
mit dem Niedrigpegel von der Phasenumkehr- oder
Inverterschaltung 57 gespeist, wenn das Eingangsdatenbit mit hohem
Pegel von der Eingangsdaten-Pufferschaltung 42a zugeführt
wird, wobei ein Ausgangssignal mit hohem Pegel erzeugt
wird. Wenn jedoch das Eingangsdatenbit mit niedrigem Pegel
von der Eingangsdaten-Pufferschaltung 42a der Phasenumkehr-
oder Inverterschaltung 57 zugeführt wird, erzeugt das NAND-
Gate 58 das Ausgangssignal mit niedrigem Pegel. Auf diese
Art und Weise transferiert das NAND-Gate 58 das
Eingangsdatenbit zur Einschreibschaltung 37a.
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Wenn andererseits das Bit RA den aktiven hohen Pegel hat,
und das Speicherzellenfeld 31a durch die anderen Bits des
Multibit-Steuersignals CNT spezifiziert ist, haben alle
Bits den aktiven hohen Pegel, so daß das NAND-Gate 51 das
Ausgangssignal mit niedrigem Pegel erzeugt. Hat das
Modussignal MS den inaktiven, niedrigen Pegel, dann erzeugt die
Phasenumkehr- oder Inverterschaltung 52 das Ausgangssignal
mit hohem Pegel. Somit werden die Ausgangssignale mit hohem
Pegel und niedrigem Pegel dem NAND-Gate 53 zugeführt, und
aus diesem Grund wird ein Ausgangssignal mit hohem Pegel
parallel zu dem NAND-Gate 53 der Phasenumkehr- oder
Inverterschaltung 54 und dem NAND-Gate 56 zugeführt. Hat das
Ausgangssignal den hohen Pegel, erzeugt die Phasenumkehr-
oder Inverterschaltung 54 das Ausgangssignal mit niedrigem
Pegel. Das Ausgangssignal mit hohem Pegel des NAND-Gates 53
und dessen Umkehrsignal werden jeweils dem Feldeffekt-
Transistor vom n-Kanal-Typ und dem Feldeffekttransistor vom
p-Kanal-Typ zugeführt, so daß das Transfer-Gate 55 den
Datenweg zwischen der Eingangsdaten-Pufferschaltung 42a und
der Einschreibschaltung 39 erzeugt. Dann wird das
Eingangsdaten-Bit von der Eingangsdaten-Pufferschaltung 42a über
das Transfer-Gate 55 der Einschreibschaltung 39 zugeführt,
und aus diesem Grund wird das Eingangsdaten-Bit in der
redundanten Speicherzelle anstatt der Speicherzelle des
Feldes 31a gespeichert. Bei hohem Pegel des Ausgangssignals
vom NAND-Gate 53 und hohem Pegel des Ausgangssignals der
Phasenumkehr- oder Inverterschaltung 52 erzeugt das NAND-
Gate 56 jedoch das Ausgangssignal mit niedrigem Pegel, das
dem NAND-Gate 58 zu dessen Inaktivierung zugeführt wird.
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Wenn die löschbare, programmierbare
Festwertspeichereinrichtung in den Fehlersuch-Modus-Betrieb umgeschaltet wird,
ermöglicht die Modussignal-Erzeugungsschaltung 48, daß das
Modussignal MS den aktiven hohen Pegel erlangt. Dann
erzeugt die Phasenumkehr- oder Inverterschaltung 52 das
Ausgangssignal mit niederem Pegel. Wenn alle Bits des
Steuersignals CNT die aktiven hohen Pegel haben, erzeugt das
NAND-Gate 51 ein Ausgangssignal mit niederem Pegel. Somit
werden die Ausgangssignale mit hohem Pegel und niederem
Pegel dem NAND-Gate 53 zugeführt, und aus diesem Grund wird
das Ausgangssignal mit hohem Pegel parallel zur
Phasenumkehr- oder Inverterschaltung 54 und dem NAND-Gate 56
zugeführt. Hat das Ausgangssignal den hohen Pegel, erzeugt die
Phasenumkehr- oder Inverterschaltung 54 das Ausgangssignal
mit niederem Pegel. Das Ausgangssignal mit hohem Pegel des
NAND-Gates 53 und dessen Umkehr werden jeweils dem
Feldeffekt-Transistor vom n-Kanal-Typ und dem
Feldeffekt-Transistor vom p-Kanal-Typ zugeführt, so daß das Transfer-Gate 55
den Datenweg zwischen der Eingangsdaten-Pufferschaltung 42a
und der Einschreibschaltung 39 erzeugt. Dann wird das
Eingangsdaten-Bit von der Eingangsdaten-Pufferschaltung 42a
über das Transfer-Gate 55 der Einschreibschaltung 39
zugeführt, und aus diesem Grund wird das Eingangsdatenbit in
der redundanten Speicherzelle gespeichert. Darüberhinaus
erzeugt das NAND-Gate 56 bei hohem Pegel des
Ausgangssignals des NAND-Gates 53 und niederem Pegel des
Ausgangssignals der Phasenumkehr- oder Inverterschaltung 52 das
Ausgangssignal mit hohem Pegel, das dem NAND-Gate 58 zur
Aktivierung desselben zugeführt wird. In dieser Situation wird,
wenn das Eingangsdatenbit mit hohem Pegel von der
Eingangsdaten-Pufferschaltung 42a zugeführt wird, das NAND-Gate 58
mit dem niederen Pegel von der Phasenumkehr- oder
Inverterschaltung 57 gespeist, wobei ein Ausgangs-Signal mit hohem
Pegel erzeugt wird. Wenn das Eingangsdaten-Bit mit
niedrigem Pegel von der Eingangsdaten-Pufferschaltung 42a der
Phasenumkehr- oder Inverterschaltung 57 zugeführt wird,
erzeugt das NAND-Gate 58 jedoch das Ausgangssignal mit
niederem Pegel. Auf diese Art und Weise transferiert das NAND-
Gate 58 das Eingangsdatenbit zur Einschreibschaltung 37a.
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Wie aus der vorstehenden Beschreibung zu ersehen ist,
spricht der Steuerabschnitt 46a sowohl auf das Modussignal
als auch auf das Multibit-Steuersignal CNT an und bewirkt,
daß der Umschaltabschnitt 47a nicht nur den Datenweg
zwischen der Eingangspufferschaltung 42a und der
Einschreibschaltung 37a, sondern auch den Datenweg zwischen der
Eingangsdaten-Pufferschaltung 42a und der Einschreibschaltung
39 errichtet, wodurch die Einschreibschaltungen simultan
das Datenbit in die Speicherzelle und die redundante
Speicherzelle schreiben können. Die löschbare,
programmierbare
Festwertspeichereinrichtung braucht mehrere 100 sec
zum Einschreiben jedes Datenbits. Damit führt die simultane
Einschreiboperation zu einer Verringerung der Zeitspanne
für die Fehlersuchoperation. Dies führt zu einer Erhöhung
des Durchlaufs des Fehlersuchgerätes. Als ein Ergebnis
werden die Herstellungskosten gesenkt.
Zweite Ausführungsform
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Die Fig. 4 der Zeichnungen zeigt die Schaltungsanordnung
einer Eingangs-/Ausgangs-Datenschaltung, die in einer
anderen löschbaren, programmierbaren
Festwertspeichereinrichtung gemäß der vorliegenden Erfindung eingebaut ist. Die
löschbare, programmierbare Festwertspeichereinrichtung hat
eine ähnliche Schaltungsanordnung wie die in der Fig. 2
dargestellte, mit der Ausnahme, daß die
Eingangs/Ausgangsdatenschaltungen jeweils zugeordnet zu jedem
Speicherzellenfeld vorgesehen sind. Somit wird die
Beschreibung auf eine der Eingangs- /Ausgangs-Datenschaltungen
anhand der Fig. 4 konzentriert. Schaltungen, Anschlüsse und
Felder sind durch gleiche Bezugsziffern bezeichnet, und
bezeichnen die entsprechenden Schaltungen, Anschlüsse und
Felder der löschbaren, programmierbaren
Festwertspeichereinrichtung gemäß Fig. 2, und deren Beschreibung ist aus
Gründen der Vereinfachung weggelassen worden.
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Die Eingangs-/Ausgangs-Datenschaltung umfaßt einen
Steuerabschnitt 61, einen Eingangsdaten-Schiebeabschnitt 62 und
einen Ausgangsdaten-Wählabschnitt 63. Bei diesem Beispiel
sind nicht nur der Eingangsdaten-Schiebeabschnitt 62,
sondern auch der Ausgangsdaten-Wählabschnitt 63 durch den
Steuerabschnitt 61 gesteuert. Der Steuerabschnitt 61 hat
ein NAND-Gate 64, dessen Eingangsknoten mit allen Bits des
Steuersignals CNT beaufschlagt sind, eine Phasenumkehr-
oder Inverterschaltung 65, die an ihrem Eingangsknoten mit
dem Bit RA des Steuersignals CNT beaufschlagt ist, eine
Phasenumkehr- oder Inverterschaltung 66, die an ihrem
Eingangsknoten mit dem Modussignal MS beaufschlagt ist, ein
NAND-Gate 67, das an seinen Eingangsknoten mit
Ausgangssignalen des NAND-Gates 64 und der Phasenumkehr- oder
Inverterschaltung 66 beaufschlagt ist, eine Phasenumkehr- oder
Inverterschaltung 68, die an ihrem Eingangsknoten mit einem
Ausgangssignal des NAND-Gates 67 beaufschlagt ist, und ein
NAND-Gate 69, das an seinem Eingangsknoten mit den
Ausgangssignalen der Phasenumkehr- oder Inverterschaltungen 65
und 66 beaufschlagt ist.
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Der Eingangsdaten-Schiebeabschnitt 62 hat eine
Reihenkombination aus einer Phasenumkehr- oder Inverterschaltung 70
und einem NAND-Gate 71, die zwischen
Eingangsdaten-Pufferschaltung 42a und Einschreibschaltung 37a gekoppelt sind,
ein Transfer-Gate 72, das mit einem Feldeffekt-Transistor
vom n-Kanal-Typ und einem Feldeffekt-Transistor vom
p-Kanal-Typ versehen ist, die jeweils durch das NAND-Gate 67
und die Phasenumkehrschaltung 68 gesteuert sind, und einen
Sperrtransistor 73 vom p-Kanal-Typ, der durch das NAND-Gate
69 gesteuert ist.
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Auf der anderen Seite hat der Ausgangsdaten-Wählabschnitt
63 ein Transfer-Gate 74, das zwischen der Ausgangsdaten-
Pufferschaltung 43a und der Leseverstärkerschaltung 40
gekoppelt ist und ein Transfer-Gate 75, das zwischen
Ausgangsdaten-Pufferschaltung 43a und Leseverstärkerschaltung
38a gekoppelt ist.
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Im Einschreibmodus-Betrieb ist, wenn keine defekte
Speicherzelle aufgerufen wird, um in dieser ein Datenbit
einzuschreiben, wenigstens ein Bit RA des
Multibit-Steuersignals CNT im inaktiven niederen Pegel, so daß das NAND-
Gate 64 das Ausganssignal mit hohem Pegel erzeugt. Das
Modussignal MS hat den inaktiven niederen Pegel, dann erzeugt
die Phasenumkehrschaltung 66 das Ausgangssignal mit hohem
Pegel. Somit werden die Ausgangssignale mit hohen Pegeln
dem NAND-Gate 67 zugeführt, und aus diesem Grund wird das
Ausgangssignal mit niederem Pegel der Phasenumkehrschaltung
68 zugeführt. Wenn das Ausgangssignal den niederen Pegel
hat, erzeugt die Phasenumkehrschaltung 54 ein
Ausgangssignal mit hohem Pegel. Das Ausgangssignal des NAND-Gates 67
wird jeweils dem Feldeffekt-Transistor vom n-Kanal-Typ der
Transfer-Gates 72 und 74 und dem Feldeffekt-Transistor vom
p-Kanal-Typ des Transfer-Gates 75 zugeführt, so daß die
Transfer-Gates 72 und 74 jeweils die Datenwege zwischen der
Eingangsdaten-Pufferschaltung 42a und der
Einschreibschaltung 39 und zwischen der Leseverstärkerschaltung 40 und der
Ausgangsdaten-Pufferschaltung 43a sperren. Das
Ausgangssignal mit hohem Pegel des NAND-Gates 64 wird jedoch dem
NAND-Gate 71 zu dessen Aktivierung zugeführt, so daß das
Datenbit von der Eingangsdaten-Pufferschaltung 42a zur
Einschreibschaltung 37a zugeführt wird. Das heißt, daß das
Datenbit nicht in der Einschreibschaltung 39, jedoch in der
Einschreibschaltung 37a vorgesehen ist. Das NAND-Gate 69
wird mit den Ausgangssignalen mit hohem Pegel der
Phasenumkehrschaltungen 65 und 66 beaufschlagt, so daß der
Transistor 73 im ausgeschalteten Zustand verbleibt, wodurch es
möglich wird, die Einschreibschaltung 39 von einer Source-
Spannung mit hohem Pegel Vdd zu isolieren.
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Wenn andererseits das Bit RA den aktiven hohen Pegel hat,
und das Speicherzellenfeld 31a durch die anderen Bits des
Multibit-Steuersignals CNT spezifiziert ist, haben alle
Bits den aktiven hohen Pegel, so daß das NAND-Gate 64 das
Ausgangssignal mit niederem Pegel erzeugt. Das Modussignal
MS hat den Inaktiven niederen Pegel, dann erzeugen die
Phasenumkehrschaltungen 66 das Ausgangssignal mit hohem Pegel.
Somit werden die Ausgangssignale mit hohem Pegel und
niederem Pegel vom NAND-Gate 64 und der Phasenumkehrschaltung
66 dem NAND-Gate 67 zugeführt, und aus diesem Grund wird
ein Ausgangssignal mit hohem Pegel vom NAND-Gate 67 dem
Feldeffekttransistor vom n-Kanal-Typ des Transfer-Gates 72
zugeführt. Hat das Ausgangssignal den hohen Pegel, erzeugt
das Transfer-Gate 72 den Datenweg zwischen der
Eingangsdaten-Pufferschaltung 42a und der Einschreibschaltung 39. Das
Ausgangssignal mit niederem Pegel wird jedoch vom NAND-Gate
64 an das NAND-Gate 71 gelegt, um dasselbe zu deaktivieren,
so daß das Datenbit nur auf die Einschreibschaltung
transferiert wird. Mit dem Signal mit hohem Pegel und dem
Signal mit niederem Pegel erlaubt das NAND-Gate 69 auf
ähnliche Art und Weise, daß der Transistor 73 ausgeschaltet
bleibt. Die Phasenumkehrschaltung 54 erzeugt das
Ausgangssignal mit hohem Pegel.
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Wenn die löschbare, programmierbare
Festwertspeichereinrichtung in den Auslesemodus-Betrieb umgeschaltet wird,
reagiert der Steuerabschnitt 61 auch auf das
Multibit-Steuersignal CNT und das Modussignal MS. Wenn der
Ausgangsdaten-Wählabschnitt 63 das Datenbit von der
Leseverstärkerschaltung 38a zur Ausgangsdaten-Pufferschaltung 43a, die
zugeordnet zum Speicherzellenfeld 31a vorgesehen ist,
transferieren muß, werden beide Signale das
Multibit-Steuersignal CNT und das Modus-Signal MS in die inaktiven
niederen Pegel umgeschaltet, so daß das NAND-Gate 64 das
Ausgangssignal mit hohem Pegel erzeugt.
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Wenn das Signal von der Phasenumkehrschaltung 66 und das
Signal vom NAND-Gate 64 den hohen Pegel haben, erzeugt das
NAND-Gate 67 das Ausgangssignal mit niederem Pegel und
demgemäß erzeugt die Phasenumkehrschaltung 68 das Signal mit
hohem Pegel. Dann schaltet das Transfer-Gate 75 ein, um
zwischen der Leseverstärkerschaltung 38a zur Ausgangsdaten-
Pufferschaltung 43a einen Datenweg zu schaffen, aber das
Transfer-Gate 74 bleibt ausgeschaltet. Als ein Ergebnis
wird das Datenbit von der Leseverstärkerschaltung 38a zur
Ausgangspufferschaltung 43a transferiert, an der
Leseverstärkerschaltung 40 wird jedoch kein Datenbit erzeugt. Das
NAND-Gate 69 wird mit Ausgangssignalen mit hohem Pegel von
den Phasenumkehrschaltungen 65 und 66 gespeist, so daß das
NAND-Gate 69 es ermöglicht, daß der Transistor 73
einschaltet, um die Einschreiboperation der Einschreibschaltung 39
zu verhindern.
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Wenn auf der anderen Seite der Ausgangsdaten-Wählabschnitt
63 einen Datenweg zwischen der Leseverstärkerschaltung 40
zur Ausgangsdaten-Pufferschaltung 43 erzeugen muß, wird das
Multibit-Steuersignal CNT oder das Modussignal MS in den
hohen Pegel umgeschaltet. Dann wird das NAND-Gate 67 mit
dem Signal mit hohem Pegel und dem Signal mit niederem
Pegel gespeist, so daß das Ausgangssignal mit hohem Pegel der
Phasenumkehrschaltung zugeführt wird, um dessen
Umkehrsignal zu erzeugen. In dieser Situation wird das Transfer-
Gate 74 eingeschaltet, um zwischen der
Leseverstärkerschaltung 40 und der Ausgangsdaten-Pufferschaltung 43a den
Datenweg zu schaffen, das Transfer-Gate 75 bleibt jedoch
ausgeschaltet, und blockiert den Datenweg. Dann wird das
Datenbit von der Leseverstärkerschaltung 40 zur
Ausgangsdaten-Pufferschaltung 43a transferiert, aber es wird kein
Datenbit von der Leseverstärkerschaltung 38a zugeführt.
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Wenn die löschbare, programmierbare
Festwertspeichereinrichtung in den Fehlersuchmodus-Betrieb umgeschaltet wird,
ermöglicht die Modussignal-erzeugende Schaltung 48, daß das
Modussignal MS auf den aktiven hohen Pegel steigt. Dann
erzeugt die Phasenumkehrschaltung 66 das Ausganssignal mit
niederem Pegel. Wenn alle Bits des Steuersignals CNT den
inaktiven niederen Pegel haben, erzeugt das NAND-Gate 64
das Ausgangssignal mit hohem Pegel, das das NAND-Gate 71
aktiviert, um das Datenbit von der Eingangsdaten-
Pufferschaltung 42a zur Einschreibschaltung 37a zu
transferieren. Bei hohem Pegel des Signals von NAND-Gate 64 und
niederem Pegel des Signals von der Phasenumkehrschaltung 66
erzeugt das NAND-Gate 67 das Ausgangssignal mit hohem
Pegel, welches durch die Phasenumkehrschaltung 68 umgekehrt
wird. Dann schaltet das Transfer-Gate 72 ein, um den
Datenweg zwischen der Eingangsdaten-Pufferschaltung und der
Einschreibschaltung zu errichten. Dann wird das
Eingangsdatenbit auch von der Eingangsdaten-Pufferschaltung 42a über das
Transfer-Gate 72 zur Einschreibschaltung 39 geleitet, und
aus diesem Grund wird das Eingangsdatenbit simultan in der
redundanten Speicherzelle gespeichert. Da das aus einer
NAND-Gate 69 mit dem Signal mit hohem Pegel von der
Phasenumkehrschaltung 65 und dem Signal mit niederem Pegel von
der Phasenumkehrschaltung 66 versehen ist, bleibt der
Transistor 73 ausgeschaltet, während das Ausgangssignal vom
NAND-Gate 69 auf dem hohen Pegel bleibt.
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Obwohl besondere Ausführungsformen der vorliegenden
Erfindung gezeigt und beschrieben worden sind, ist anzumerken,
daß zahlreiche Veränderungen und Modifikationen innerhalb
des Schutzumfanges der vorliegenden Erfindung denkbar sind.
Beispielsweise speist die Modussignal-erzeugende Schaltung
48 nur eine der Eingangsdaten-Verteilschaltungen mit dem
Modussignal. Darüberhinaus wird wenigstens eine der
Eingangsdaten-Verteilschaltungen durch die Steuerschaltung
gesteuert, wenn der nicht-flüchtige Speicher bezüglich seiner
Kapazität begrenzt ist.