DE3785469T2

DE3785469T2 - Halbleiterspeichergeraet mit redundanter speicherzelle.

Info

Publication number: DE3785469T2
Application number: DE8787301562T
Authority: DE
Inventors: Atsushi Takeuchi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-02-27
Filing date: 1987-02-24
Publication date: 1993-07-29
Anticipated expiration: 2007-02-25
Also published as: KR900002073B1; JP2530610B2; EP0234907B1; EP0234907A2; DE3785469D1; US4862416A; JPS62217497A; EP0234907A3

Description

Die vorliegende Erfindung betrifft einen Halbleiterspeicherbaustein mit redundanter Speicherzelle.
Je höher der Integrationsgrad eines Halbleiterspeicherbausteins ist, um so größer ist die Wahrscheinlichkeit, daß eine fehlerhafte Speicherzelle erzeugt wird, und deshalb werden redundante (Ersatz-) Speicherzellen vorgesehen. Wird während einer Prüfung eine fehlerhafte Speicherzelle gefunden, so wird diese durch eine redundante Speicherzelle ersetzt und somit die Fertigungsquote von den Anforderungen entsprechenden Bausteinen erhöht.
Der Ersatz einer fehlerhaften Speicherzelle durch eine redundante Speicherzelle erfolgt üblicherweise bei einem Schritt der Speicherbaustein-Fertigung. Im letzten Schritt der Prüfung der Halbleiterscheibe erkennt ein Prüfgerät in jedem Chip eine fehlerhafte Speicherzelle, und wenn es eine fehlerhafte Speicherzelle oder fehlerhafte Speicherzellen erkennt, wird die Möglichkeit eines Ersatzes derselben untersucht (z.B. darf die Anzahl der fehlerhaften Wortleitungen nicht größer sein als die Anzahl der zur Verfügung stehenden redundanten (Ersatz-) Wortleitungen). Ist ein Ersatz möglich, so werden die fehlerhaften Speicherzellen durch redundante Speicherzellen ersetzt, und der Prozeß geht weiter, um eine fehlerhafte Speicherzelle im nächsten Chip zu erkennen.
Nachdem die fehlerhaften Speicherzellen durch redundante Speicherzellen ersetzt sind, sind die fehlerhaften Speicherzellen von außen nicht zu erkennen, da sich im Betrieb die redundante Speicherzelle nicht von einer normalen Speicherzelle unterscheidet. Das bedeutet, daß es bei Benutzung des Speicherbausteins nicht möglich ist, durch eine Prüfung von außen festzustellen, ob Speicherzellen durch redundante Speicherzellen ersetzt wurden oder nicht. Dies ist äußerst hinderlich, wenn man versucht, die Ursache eines Fehlers zu ermitteln, denn es ist wichtig zu wissen, ob eine redundante Speicherzelle benutzt wird oder nicht, und falls eine redundante Speicherzelle benutzt wird, die Lage (oder Adresse) der fehlerhaften Speicherzelle zu kennen. Obwohl versucht wurde, das Ausgangssignal eines ROM (Nur-Lese-Speicher) zur Speicherung der Adresse der redundanten (fehlerhaften) Speicherzelle oder dergleichen auszukoppeln, kann man somit nicht feststellen, ob eine der Wort- oder Bitleitungen in einem Block fehlerhaft ist, wenn eine aufeinanderfolgende Vielzahl von Leitungen als Block ersetzt wurde. Außerdem kann, auch wenn die fehlerhafte Wort- oder Bitleitungsadresse durch Lesen des Ausgangssignals des ROM's für redundante Adressen ermittelt ist, nicht festgestellt werden, ob eine bestimmte Speicherzelle in der Wort- oder Bitleitung fehlerhaft ist.
Weiterhin kann die Art des Fehlers, z.B. Störung durch Spannungsschwankung, durch Lese-Schreibgeschwindigkeit verursachte Störung, Vergrößerung des fehlerhaften Bereichs, nicht festgestellt werden.
Vorschläge für einen Halbleiterspeicherbaustein mit redundanter Speicherzelle, bei dem die Adresse der ersetzten fehlerhaften Speicherzellen bekannt sein kann, sind in den ungeprüften japanischen Patentveröffentlichungen (Kokai) Nr. 59-217300 (angemeldet am 7. Dezember 1984) und Nr. 60-151899 (angemeldet am 9. August 1985) enthalten.
US-A-4 567 580 offenbart einen Halbleiterspeicherbaustein gemäß dem Oberbegriff des untenstehenden Anspruchs 1. In diesem Baustein wird eine fehlerhafte Speicherzelle, dadurch ersetzt, daß eine ganze Zeile von Zellen, einschließlich der fehlerhaften Speicherzelle, mittels einer Sicherung abgeschaltet wird. Es ist somit nicht möglich, auf die fehlerhafte Speicherzelle mittels eines Redundanz-Zwangsfreischalteverfahrens zuzugreifen.
EP-A-0 052 481 offenbart einen Halbleiterspeicherbaustein mit redundanten Speicherzellen, der einen ROM zum Speichern von Adressen von ersetzten fehlerhaften Speicherzellen und einen Vergleicher zum Vergleichen von gespeicherten Adressen mit ankommenden Adressen aufweist. Es ist außerdem angegeben, daß ein ROM als Kennzeichenregister zur Registrierung der Benutzung oder Nichtbenutzung von redundanten Speicherzellen verwendet werden kann.
Gemäß der vorliegenden Erfindung ist ein Halbleiterspeicherbaustein vorgesehen, der enthält:
eine Vielzahl von Speicherzellen;
einen mit den Speicherzellen verbundenen Dekodierer zur Auswahl der einer Zugriffsadresse entsprechenden Speicherzelle;
eine anstelle einer fehlerhaften der Speicherzellen auszuwählende redundante Speicherzelle;
einen mit der redundanten Speicherzelle verbundenen redundanten Dekodierer zur Auswahl der redundanten Speicherzelle; und
einen Zwangsfreischaltkreis, durch den bei Anliegen eines Redundanz-Zwangsfreischaltsignals, wenn die Zugriffsadresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt, der Ersatz der fehlerhaften Speicherzelle durch die redundante Speicherzelle frei schaltbar ist;
dadurch gekennzeichnet, daß der Baustein außerdem enthält:
einen ersten nichtflüchtigen Speicher zum Speichern einer Adresse der fehlerhaften Speicherzelle;
einen zweiten nichtflüchtigen Speicher zum Speichern von die Benutzung oder Nichtbenutzung der redundanten Speicherzelle anzeigenden Informationen; und
ein mit dem ersten nichtflüchtigen Speicher verbundenes Vergleichermittel zum Vergleichen der Zugriffsadresse mit der im ersten nichtflüchtigen Speicher gespeicherten Adresse der fehlerhaften Speicherzelle und zum Aktivieren des redundanten Dekodierers und Deaktivieren des Dekodierers, wenn die Zugriffsadresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt;
und daß der Zwangsfreischaltkreis mit dem Vergleichsmittel verbunden ist und so betreibbar ist, daß der Zugriff auf die fehlerhafte Speicherzelle wieder möglich ist und der durch den redundanten Dekodierer ersetzte Dekodierer aufgrund des Redundanz-Zwangsfreischaltesignals aktiviert wird, wodurch der Zugriff auf die fehlerhafte Speicherzelle wieder ermöglicht wird, so daß die fehlerhafte Speicherzelle zu Prüfzwecken ausgewählt und auf diese zugegriffen werden kann.
Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist ein Halbleiterspeicherbaustein mit redundanter Speicherzelle vorgesehen, bei dem auch nach dem Ersatz einer fehlerhaften Speicherzelle durch eine redundante Speicherzelle die Adresse der fehlerhaften Speicherzelle und im Laufe der Zeit auftretende Anderungen in den fehlerhaften Speicherzellen festgestellt werden können, wodurch eine Verbesserung der Fertigungsprozesse möglich ist.
In einem solchen Speicherbaustein mit Redundanzfunktion können, wenn die Freischaltung des Ersatzes der redundanten Speicherzelle erfolgt, die Zustände der fehlerhaften Speicherzellen auf einfache Weise wie folgt ermittelt werden. Wird der Speicher in dem Zustand ausgelesen, in dem die Redundanzfunktion freigeschaltet ist, und keine Abweichung in den ausgelesenen Daten gefunden, so ist die Speicherzelle unter dieser Adresse im Normalzustand, und es wurde keine redundante Speicherzelle benutzt. Wird ein Bitfehler in den ausgelesenen Daten gefunden, so ist die Speicherzelle unter dieser Adresse fehlerhaft, und die mit der Wort- oder Bitleitung unter dieser Adresse verbundenen Speicherzellen sind durch eine Wort- oder Bitleitung der redundanten Speicherzellen zu ersetzen.
Im folgenden wird beispielhaft auf die beiliegenden Zeichnungen Bezug genommen, in denen:
Fig. 1 ein Blockschaltbild eines früher vorgeschlagenen Halbleiterspeicherbausteins mit redundanter Speicherzellenanordnung zeigt;
Fig. 2 ein Blockschaltbild eines Halbleiterspeicherbausteins mit redundanter Speicherzellenanordnung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;
Fig. 3 ein Blockschaltbild eines Halbleiterspeicherbausteins mit redundanter Speicherzellenanordnung gemäß eines zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt;
Fig. 4 eine Schaltbild eines Zwangsfreischaltkreises für eine redundante Speicherzellenanordnung in dem in Fig. 2 dargestellten Baustein zeigt;
Fig. 5 ein Schaltbild eines Zwangsfreischaltkreises für eine redundante Speicherzellenanordnung in dem in Fig. 3 dargestellten Baustein zeigt;
Fig. 6 ein Schaltbild einer Schaltung zur Erzeugung eines Redundanz-Zwangsfreischaltsignals in den in Fig. 4 und 5 dargestellten Bausteinen zeigt;
Vor der Erläuterung von Ausführungsbeispielen der vorliegenden Erfindung wird ein früher vorgeschlagener Halbleiterspeicherbaustein mit redundanter Speicherzellenanordnung anhand von Fig. 1 erläutert.
Dieser Baustein enthält eine normale Speicherzellenanordnung 10, in der Speicherzellen 41 angeordnet sind, eine redundante (Ersatz-) Speicherzellenanordnung 12, in der redundante Speicherzellen 42 angeordnet sind und die an die normale Speicherzellenanordnung 10 angefügt ist, einen Dekodierer 14 für die Speicherzellenanordnung 10, einen redundanten Dekodierer 16 für die redundante Speicherzellenanordnung 12, einen Vergleicher 18, einen ROM 20 (erster nichtflüchtiger Speicher) zum Speichern einer redundanten (fehlerhaften) Adresse, und einen Redundanz- Benutzungs/-Nichtbenutzungs-ROM 22 (zweiter nichtflüchtiger Speicher) zum Speichern der redundanten Benutzung oder Nichtbenutzung. Der Ersatz einer fehlerhaften Speicherzelle durch eine redundante Speicherzelle erfolgt jeweils in Einheiten einer Wortleitung (WL) oder einer Bitleitung (BL) oder in einer Vielzahl von Wortleitungen oder Bitleitungen (Wortleitungsblock oder Bitleitungsblock). In diesem Beispiel ist der Ersatzblock ein Wortleitungsblock, und folglich sind die Dekodierer 14 und 16 Wortdekodierer. Im allgemeinen enthält die redundante Speicherzellenanordnung eine Vielzahl von Wortleitungen und an jedem Kreuzungspunkt der Vielzahl von Wort- und Bitleitungen vorgesehenen Speicherzellen. In Fig. 1 ist der Einfachheit halber nur eine Wortleitung gezeigt. Adressen von die fehlerhaften Speicherzellen enthaltenden Wortleitungen werden im ROM 20 gespeichert. Ein dem Dekodierer 14 und dem Vergleicher 18 zugeführtes Adressierungssignal ist die Wortleitungsadresse, die Teil des Adressierungssignals einer Vielzahl von Bits für einen Speicherzugriff ist. Der ROM 22 gibt z.B. einen H-(Hoch-)Pegel ab, wenn die redundante Speicherzelle benutzt wird, und einen L-(Nieder-)Pegel, wenn die redundante Speicherzelle nicht benutzt wird.
Der Vergleicher 18 erzeugt das Ausgangssignal S&sub1;, z.B. einen L-Pegel, wenn die auf den Speicher zugreifende Adresse nicht mit der im ROM 20 gespeicherten Adresse übereinstimmt. Das L-Pegel-Signal S&sub1; wird dem redundanten Dekodierer 16 zugeführt und deaktiviert diesen. Außerdem wird es durch einen Inverter 24 invertiert, und das invertierte Signal wird dem Dekodierer 14 zugeführt und aktiviert diesen. Der Dekodierer 14 wählt dann die dem angelegten Adressierungssgignal entsprechende Wortleitung der Speicherzellenanordnung 10 aus, und somit arbeitet der Speicherbaustein in der üblichen Weise. Stimmt dagegen das Adressierungssignal mit der im ROM 20 gespeicherten Adresse überein und wird dem Vergleicher 18 vom ROM 22 ein die Redundanz-Benutzung anzeigendes H-Pegel-Signal zugeführt, so legt der Vergleicher 18 das Ausgangssignal S&sub1; auf den Pegel H. Dadurch wird der Dekodierer 14 deaktiviert und der redundante Dekodierer 16 aktiviert, und die Auswahl der Wortleitung der redundanten Speicherzellenanordnung erfolgt in Abhängigkeit vom zugeführten Adressierungssignal.
Enthält die redundante Speicherzellenanordnung nur eine Wortleitung, dann ist der redundante Dekodierer 16 nicht immer notwendig: Die Wortleitungsauswahl kann durchgeführt werden, um das H-Pegel-Signal S&sub1; direkt oder über einen Worttreiber anzulegen. In diesem Fall können natürlich nur die zu einer Wortleitung gehörenden fehlerhaften Speicherzellen ersetzt werden, und die im ROM 20 gespeicherte Adresse ist eine Wortadresse der fehlerhaften Speicherzelle. Ist eine Anzahl N von Wortleitungen in der redundanten Speicherzellenanordnung vorgesehen, können N Wortleitungen entsprechende fehlerhafte Speicherzellen ersetzt werden. In diesem Fall ist die maximale Anzahl von im ROM 20 gespeicherten fehlerhaften Adressen N Wortadressen. Weist die redundante Speicherzellenanordnung eine Anzahl N von Wortleitungen auf und werden alle Leitungen benutzt, so ist die Arbeitsweise die gleiche wie bereits beschrieben. In diesem Fall tritt die Übereinstimmung der Adressen N mal auf, und die Umschaltung durch den Vergleicher 18 erfolgt bei jeder Übereinstimmung.
Wird der Ersatz von N Wortleitungen durch die redundante Speicherzellenanordnung durchgeführt, dann weist der Ausgang S&sub1; des Vergleichers 18 in Fig. 1 N Leitungen auf. Die Anzahl der Inverter 24 erhöht sich entsprechend.
Vorausgesetzt, daß die durch die redundanten Speicherzellen ersetzten fehlerhaften Speicherzellen in der normalen Speicherzellenanordnung in einer aufeinanderfolgenden Vielzahl von Wortleitungen enthalten sind, kann die Anzahl der im ROM 20 gespeicherten Adressbits verringert werden. Nimmt man z.B. an, daß N gleich 4 ist und ein aus vier aufeinanderfolgenden Leitungen bestehender Block mit dem der Speicherzellenanordnung 10 ersetzt wird, so können 2 Bits der niedrigeren Ziffer (Adresse) entfallen und der Vergleicher 18 braucht nur die höheren verbleibenden Bits zu vergleichen.
Ein erstes Ausführungsbeispiel der Erfindung wird nun anhand von Fig. 2 erläutert. In diesem Baustein ist zwischen dem Redundanz-Benutzungs/-Nichtbenutzungs-ROM 22 (zweiter nichtflüchtiger Speicher) und dem Vergleicher 18 zusätzlich ein Zwangsfreischaltkreis 31 für die redundante Funktion enthalten. Bei Benutzung wird ein Redundanz- Zwangsfreischaltsignal S&sub3; an den Schaltkreis 31 angelegt. Im übrigen entsprechen Aufbau und Arbeitsweise denen des in Fig. 1 gezeigten Bausteins.
Zum Freischalten (d.h. Aufheben oder Umgehen) der Redundanzfunktion muß das Ausgangssignal S&sub1; des Vergleichers 18 in Fig. 1 immer den Pegel L haben. Der Zwangsfreischaltkreis 31 zum Freischalten der Redundanzfunktion ist in Fig. 4 dargestellt. Der Ausgang S&sub2; des Redundanz- Benutzungs/-Nichtbenutzungs-ROM 22 führt in diesem Beispiel bei Benutzung der Redundanz den Pegel H und bei Nichtbenutzung der Redundanz den Pegel L. Ein durch einen Inverter 25 invertiertes Signal des Signals S&sub2; wird dem einen Eingang eines NOR-Glieds zugeführt, das aus p-Kanal-MOS- Transistoren Q&sub1; und Q&sub2; und n-Kanal-MOS-Transistoren Q&sub3; und Q&sub4; besteht. Das Redundanz-Zwangsfreischaltsignal S&sub3; liegt am anderen Eingang des NOR-Glieds. Das Signal S&sub3; ist auf den Pegel H gesetzt, um die Redundanzfunktion freizuschalten. Das Ausgangssignal S&sub4; des NOR-Glieds wird dem Vergleicher 18 zugeführt.
In dieser Schaltung sind die Transistoren Q&sub1;, Q&sub2; und Q&sub4; zwischen einen VCC-Anschluß als positive Seite der Stromquelle und einen VEE-Anschluß als negative Seite der Quelle in Reihe geschaltet. Das invertierte Signal des Signals S&sub2; liegt am Gateanschluß des Transistors Q&sub1;, und das Signal S&sub3; liegt am Gateanschluß der Transistoren Q&sub2; und Q&sub4;. Der Transistor Q&sub3; ist zwischen den VEE-Anschluß und den Ausgangsanschluß (S&sub4;) geschaltet, und das invertierte Signal des Signals S&sub2; ist außerdem dem Gateanschluß des Transistors Q&sub3; zugeführt.
Im Normalbetrieb, wenn die Redundanzfunktion nicht freigeschaltet sein soll, hat das Signal S&sub3; den Pegel L, und wenn der Baustein im Redundanz-Benutzungszustand ist, hat das Signal S&sub2; den Pegel H. Somit hat das Signal S&sub4; in diesem Zustand den Pegel H. Ist der Baustein im Redundanz-Nichtbenutzungszustand, hat das Signal S&sub2; den Pegel L und das Signal S somit den Pegel L. Ist dagegen die Redundanzfunktion freigeschaltet, hat das Signal S&sub3; den Pegel H und das Signal S&sub4; den Pegel L. Da die redundanten Speicherzellen dann nicht benutzt sind, wird, wenn auf eine Wortleitungsadresse mit einer fehlerhaften Speicherzelle zugegriffen wird, die fehlerhafte Wortleitung in der Speicherzellenanordnung 10 ausgewählt, und die in der in der Wortleitung enthaltenen Speicherzelle gespeicherten Daten werden ausgelesen. Diese Daten enthalten im Bereich der fehlerhaften Speicherzelle einen Fehler. Der Fehler wird durch Vergleich mit den fehlerfreien Daten erkannt. Die Adresse der fehlerhaften Speicherzelle kann über das Fehlerbit der Daten ermittelt werden.
Fig. 3 zeigt einen Halbleiterspeicherbaustein mit redundanter Speicherzellenanordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung. In diesem Baustein wird das Ausgangssignal S&sub1; des Vergleichers 18 einem Zwangsfreischaltkreis 32 zugeführt, und das Ausgangssignal S&sub6; des Zwangsfreischaltkreises 32 wird einerseits über den Inverter 24 an den Dekodierer 14 angelegt und andererseits dem redundanten Dekodierer 16 zugeführt. Das Redundanz- Zwangsfreischaltsignal S&sub3; liegt am Schaltkreis 32. Im übrigen entsprechen Aufbau und Arbeitsweise denen des in Fig. 1 gezeigten Bausteins.
Das Schaltbild des Schaltkreises 32 ist in Fig. 5 gezeigt. Das Ausgangssignal S&sub1; des Vergleichers 18 wird in einem Inverter 26 invertiert, und das invertierte Signal S&sub5; wird dem einen Eingang eines NOR-Glieds zugeführt, der aus p-Kanal-MOS-Transistoren Q&sub5; und Q&sub6; und n-Kanal-MOS- Transistorsn Q&sub7; und Q&sub8; besteht. Das Redundanz-Zwangsfreischaltsignal S&sub3; liegt am anderen Eingang des NOR-Glieds. Die Transistoren Q&sub5;, Q&sub6; und Q&sub8; sind zwischen den VCC-Anschluß und den VEE-Anschluß in Reihe geschaltet. Das Signal S&sub5; liegt am Gateanschluß des Transistors Q&sub5; und das Signal S&sub3; am Gateanschluß der Transistoren Q&sub6; und Q&sub8;. Der Transistor Q&sub7; ist zwischen den VEE-Anschluß und den Ausgangsanschluß (S&sub6;) geschaltet, und das Signal S&sub5; liegt am Gateanschluß des Transistors Q&sub7;.
Bei dieser Schaltung hat das Signal S&sub3; im Normalzustand, in dem die fehlerhaften Speicherzellen durch redundante Speicherzellen ersetzt sind, den Pegel L. Stimmt die Adresse für den Speicherzugriff mit der im ROM 20 (erster nichtflüchtiger Speicher) gespeicherten Adresse überein, hat das Signal S&sub1; den Pegel H, so daß das Signal S&sub5; den Pegel L hat und das Signal S&sub6; den Pegel H annimmt. Das Signal S&sub6; wird dem redundanten Dekodierer 16 zugeführt und aktiviert diesen, und es wird außerdem über den Inverter 24 dem Dekodierer 14 zugeführt und deaktiviert diesen. Wenn die Adresse zum Speicherzugriff nicht mit der im ROM 20 gespeicherten Adresse übereinstimmt, hat das Signal S&sub1; den Pegel L; das Signal S&sub5; hat somit den Pegel H und das Signal S&sub6; den Pegel L, der Dekodierer 14 ist aktiviert und der redundante Dekodierer 16 deaktiviert. Wenn (im freigeschalteten Zustand) die fehlerhaften Speicherzellen nicht durch die redundanten Speicherzellen ersetzt sind, hat das Signal S&sub3; den Pegel H, so daß das Signal S&sub6; immer den Pegel L hat: Der Dekodierer 14 ist aktiviert und der redundante Dekodierer 16 deaktiviert.
Fig. 6 zeigt ein Beispiel einer Schaltung zum Erzeugen des Redundanz-Zwangsfreischaltsignals S&sub3;. Transistoren Q&sub1;&sub1; und Q&sub1;&sub2;, Q1&sub3; und Q&sub1;&sub4; sowie Q&sub1;&sub5; und Q&sub1;&sub6; bilden CMOS-Inverter und sind in Kaskade geschaltet. Eine erste Stufe der CMOS-Inverter ist über einen p-Kanal-MOS- Transistor Q&sub1;&sub0;, dessen Gateanschluß und Drainanschluß miteinander verbunden sind, an ein erstes Eingangssignal S&sub7; angeschlossen. Bei dieser Schaltung führt im Normalzustand, wenn die Spannung des Signals S&sub7; niedriger ist als die von VCC, der Ausgang des Inverters der ersten Stufe den Pegel L, der Ausgang des Inverters der zweiten Stufe den Pegel H und der Ausgang des Inverters der dritten Stufe, S&sub3;, den Pegel L. Soll der Ersatz der fehlerhaften Speicherzellen freigeschaltet werden, wird die Spannung des Signals S&sub7; genügend höher gelegt als die von VCC. Dadurch erhöht sich der Ausgangspegel des Inverters der ersten Stufe, und der Inverter der zweiten Stufe gibt einen Pegel L ab und wird am Eingang mit einem Pegel H gespeist. Folglich führt der Ausgang S&sub3; des Inverters der dritten Stufe den Pegel H, und damit steht das Redundanz-Zwangsfreischaltsignal S&sub3; zur Verfügung.
Das Eingangssignal S&sub7; kann an einen geeigneten Anschlußstift eines Gehäuses des Bausteins angelegt werden. In diesem Fall wird vorzugsweise ein anderer Anschlußstift als der für die Adressiersignale verwendet, da andernfalls der Speicherzugriff behindert würde.
Wie oben erläutert kann in Ausführungsbeispielen der Erfindung der Ersatz von fehlerhaften Speicherzellen durch redundante Speicherzellen z.B. durch Anlegen einer hohen Spannung an einen der Anschlußstifte des Bausteins freigeschaltet und die Adresse einer fehlerhaften Speicherzelle durch Auslesen gespeicherter Daten in diesem Zustand ermittelt werden. Dies ist von großem Vorteil bei der Klärung der Ursache des Fehlers in der Speicherzelle oder dergleichen, denn man erhält ein detailliertes Bild der in der zugeordneten Wortleitung liegenden Speicherzellen. So können z.B. die Ursachen der Fehler in den Zellen, d.h. Schreib- oder Lesestörung, Schwankung der Stromquellen- Spannung, Störung beim Hochgeschwindigkeitsbetrieb oder eine Vergrößerung des fehlerhaften Bereichs des Speicherfelds über einen Zeitraum usw., festgestellt werden.

Claims

1. Halbleiterspeicherbaustein, der enthält:

eine Vielzahl von Speicherzellen (10);

einen mit den Speicherzellen verbundenen Dekodierer (14) zur Auswahl der einer Zugriffsadresse entsprechenden Speicherzelle;

eine anstelle einer fehlerhaften der Speicherzellen auszuwählende redundante Speicherzelle (12);

einen mit der redundanten Speicherzelle verbundenen redundanten Dekodierer (16) zur Auswahl der redundanten Speicherzelle; und

einen Zwangsfreischaltkreis (31, 32), durch den bei Anliegen eines Redundanz-Zwangsfreischaltsignals (S&sub3;), wenn die Zugriffsadresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt, der Ersatz der fehlerhaften Speicherzelle durch die redundante Speicherzelle (12) freischaltbar ist;

dadurch gekennzeichnet, daß der Baustein außerdem enthält:

einen ersten nichtflüchtigen Speicher (20) zum Speichern einer Adresse der fehlerhaften Speicherzelle;

einer zweiten nichtflüchtigen Speicher (22) zum Speichern von die Benutzung oder Nichtbenutzung der redundanten Speicherzelle anzeigenden Informationen; und

ein mit dem ersten nichtflüchtigen Speicher (20) verbundenes Vergleichermittel (18) zum Vergleichen der Zugriffsadresse mit der im ersten nichtflüchtigen Speicher (20) gespeicherten Adresse der fehlerhaften Speicherzelle und zum Aktivieren des redundanten Dekodierers (16) und Deaktivieren des Dekodierers (14), wenn die Zugriffsadresse mit der Adresse der fehlerhaften Speicherzelle übereinstimmt;

und daß der Zwangsfreischaltkreis (31, 32) mit dem Vergleichsmittel (18) verbunden ist und so betreibbar ist, daß der Zugriff auf die fehlerhafte Speicherzelle wieder möglich ist und der durch den redundanten Dekodierer (16) ersetzte Dekodierer (14) aufgrund des Redundanz-Zwangsfreischaltesignals (S&sub3;) aktiviert wird, wodurch der Zugriff auf die fehlerhafte Speicherzelle wieder ermöglicht wird, so daß die fehlerhafte Speicherzelle zu Prüfzwecken ausgewählt und auf diese zugegriffen werden kann.

2. Halbleiterspeicherbaustein nach Anspruch 1, bei dem der Zwangsfreischaltkreis (31) mit einem Ausgang des zweiten nichtflüchtigen Speichers (22) verbunden ist, und bei dem ein Ausgang (S&sub4;) des Zwangsfreischaltkreises mit dem Vergleichermittel (18) verbunden ist.

3. Halbleiterspeicherbaustein nach Anspruch 1, bei dem der Zwangsfreischaltkreis (32) an den Ausgang des Vergleichermittels (18) angeschlossen ist, und bei dem der Ausgang des Zwangsfreischaltkreises mit dem Dekodierer (14) und dem redundanten Dekodierer (16) verbunden ist.

4. Halbleiterspeicherbaustein nach Anspruch 2, bei dem der Zwangsfreischaltkreis (31) durch einen Inverter und ein NOR-Glied gebildet ist, und bei dem der Ausgang (S&sub2;) des zweiten nichtflüchtigen Speichers (22) mit dem Eingang des Inverters, der Ausgang des Inverters mit einem Eingang des NOR-Glieds, das Redundanz-Zwangsfreischaltsignal (S&sub3;) mit dem anderen Eingang des NOR-Glieds und der Ausgang (S&sub4;) des NOR-Glieds mit dem Vergleichermittel (18) verbunden sind.

5. Halbleiterspeicherbaustein nach Anspruch 3, bei dem der Zwangsfreischaltkreis (32) durch einen Inverter und ein NOR-Glied gebildet ist und der Ausgang (S&sub1;) des Vergleichermittels (18) mit dem Eingang des Inverters, der Ausgang des Inverters mit einem Eingang des NOR-Glieds, das Redundanz-Zwangsfreischaltsignal (S&sub3;) mit dem anderen Eingang des NOR-Glieds und der Ausgang (S&sub6;) des NOR- Glieds mit dem Dekodierer (14) und dem redundanten Dekodierer (16) verbunden sind.

6. Halbleiterspeicherbaustein nach einem der vorhergehenden Ansprüche, bei dem das Redundanz-Zwangsfreischaltsignal (S&sub3;) durch Anlegen einer von einer normalen Spannung verschiedenen Spannung an einen Anschluß des Halbleiterspeicherbausteins erzeugt wird.