JP2002216493A - 救済修正回路および半導体記憶装置 - Google Patents
救済修正回路および半導体記憶装置Info
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- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
修正で救済可能な不良が見つかった場合でも、これを不
良品とすることなく、救済内容を修正し、より適切な救
済を実施することができる救済修正回路を得る。 【解決手段】 冗長セルを本番セルと置き換える救済修
正回路において、冗長セルの使用・不使用を切り換え、
選択するヒューズ3と、このヒューズ3の切換・選択の
内容を修正するLT修正回路10とを備え、LT修正回
路10はヒューズ3に並列に接続されたスイッチング素
子11と、このスイッチング素子11の動作を制御する
スイッチング素子12,13等を有する。
Description
内に設けられた救済回路の使用時における切換・選択内
容の修正を可能とする救済修正回路およびこの救済修正
回路を用いた半導体記憶装置に関するものである。
に進んできている。製造プロセスも微細かつ精密になっ
てきており、全く欠陥の無い製品を作るのは事実上困難
となっている。このため、救済回路として予め予備回路
を作り込み、欠陥部分を欠陥の無い予備回路で置換する
方法を実施している。予備回路への置換は、ヒューズ等
の切換回路を使用して実施している。また、回路内部の
電位を回路動作に最適な電位に設定するためのチューニ
ングも、ヒューズ等の切換回路を使用している。
の一例を示す構成図である。図において、1はそのゲー
ト端子にアドレス選択信号が供給されるスイッチング素
子、2はそのゲート端子にプリチャージ信号が供給され
るスイッチング素子であって、スイッチング素子1のソ
ース端子は接地され、そのドレイン端子はヒューズ3を
介してスイッチング素子2のソース端子に接続されると
共に、スイッチング素子4のゲート端子に接続される。
スイッチング素子2のドレイン端子は電源Vccに接続
され、スイッチング素子4のドレイン端子にはワードラ
イン(以下、WLという)選択信号が供給され、そのソ
ース端子は冗長WL(スペアWL)に接続されている。
信号が供給されるスイッチング素子、6はそのゲート端
子にプリチャージ信号が供給されるスイッチング素子で
あって、スイッチング素子5のソース端子は接地され、
そのドレイン端子はスイッチング素子6のソース端子に
接続されると共に、さらにインバータ7を介して、スイ
ッチング素子8のゲート端子に接続される。
Vccに接続され、スイッチング素子8のドレイン端子
にはワードライン(以下、WLという)選択信号が供給
され、そのソース端子はメインWLに接続されている。
また、9はスイッチング素子であって、そのゲート端子
はスイッチング素子4のゲート端子に接続され、そのド
レイン端子はスイッチング素子8のゲート端子に接続さ
れ、そのソース端子は接地されている。
択信号がスイッチング素子1と5に入力されると、メイ
ンセルのRead/Writeを実施するメインWLま
たはスペアセルのRead/Writeを実施するスペ
アWLのどちらかが選択されるようになっている。初期
状態で、回路はスイッチング素子2および6に入ったプ
リチャージ信号により、スイッチング素子2および6が
ONしてノードN1とN2がハイレベル”H”の状態に
なっている。
をブローせず、そのままにする。ここで、アドレス選択
信号が入力されると、スイッチング素子1と5がON
し、GNDに電流が引き抜かれ、ノードN1とN2はロ
ーレベル”L”となる。この状態では、スイッチング素
子4はOFFとなり、WL選択信号はスペアWLに入ら
ない。一方、この状態ではスイッチング素子9もOFF
なので、ノードN3はハイレベル”H”となり、スイッ
チング素子8がONするため、WL選択信号はメインW
Lに入り、対応するメインセルが選択される。
ズ3をブローする。ここで、アドレス選択信号を入力
し、スイッチング素子1と5がONすると、ノードN2
はローレベル”L”となるが、ヒューズ3のブローによ
りノードN1はハイレベル”H”のままとなる。ノード
N1がハイレベル”H”なので、スイッチング素子4が
ONし、WL選択信号はスペアWLに入り、対応するス
ペアセルが選択される。一方、ノードN1のハイレベル
“H”によりスイッチング素子9がONし、ノードN3
はローレベル”L”となる。よって、スイッチング素子
8はOFFとなり、WL選択信号はメインWLに入ら
ず、対応するメインセルは選択されない。
の救済回路では、ヒューズのブロー等により実施した回
路切換は、切換実施後に元の状態に戻すことは困難であ
り、このため、切替実施後のテストにて、ごく一部の救
済修正で救済可能な不良が見つかった場合でも、不良品
とせざるを得ないという問題点があった。
になされたものであり、切替実施後のテストにて、ごく
一部の救済修正で救済可能な不良が見つかった場合で
も、これを不良品とすることなく、救済内容を修正し、
より適切な救済を実施し、また、複数救済を一括して修
正することができる救済修正回路およびこの救済修正回
路を用いた半導体記憶装置を提供することを目的とす
る。
済修正回路は、冗長セルを本番セルと置き換える救済修
正回路において、上記冗長セルの使用・不使用を切り換
え、選択する切換手段と、該切換手段の切換・選択の内
容を修正する修正手段とを備えたものである。
求項1の発明において、上記切換手段は上記本番セルに
欠陥があるとき、該本番セルを上記冗長セルに切り換え
て使用するものである。
求項1または2の発明において、上記修正手段は上記切
換手段に並列に接続されたスイッチング素子と、該スイ
ッチング素子の動作を制御する制御手段とを有するもの
である。
求項3の発明において、上記制御手段はテストモード時
には上記スイッチング素子をONとし、テストモード時
でないときに上記スイッチング素子をOFFとするもの
である。
求項3または4の発明において、上記制御手段は上記冗
長セルの使用時上記スイッチング素子をONさせるヒュ
ーズを有するものである。
求項1〜5のいずれかの発明において、上記切換手段を
上記冗長セルに対して複数個設け、該切換手段の切換・
選択の内容を上記修正手段で一括して修正するものであ
る。
求項6の発明において、上記複数個の切換手段に対して
それぞれ上記修正手段を設けたものである。
求項1〜7のいずれかの発明において、上記切換手段は
ヒューズからなるものである。
記請求項1〜8のいずれかに記載の救済修正回路を用い
たものである。
を、半導体記憶装置に適用した場合を例にとり、図に基
づいて説明する。 実施の形態1.図1は、この発明の実施の形態1による
救済修正回路を示す回路構成図である。なお、図1にお
いて、図5と対応する部分には同一符号を付し、その詳
細説明は省略する。図において、10は修正手段として
のレーザトリミング(LTと略称する)修正回路であっ
て、スイッチング素子11〜13と、インバータ14
と、ヒューズ15とを有する。スイッチング素子11の
ドレイン端子とソース端子はヒューズ3の両端に接続さ
れ、そのゲート端子はノードN5およびスイッチング素
子13を介して電源VccとGRD間に接続されたヒュー
ズ15の電源側に接続される。
ート端子は共通接続されてテストモード信号が供給され
るノードN4に接続され、そのソース端子はノードN5
に接続される。また、ノード4はインバータ14を介し
てスイッチング素子13のゲート端子に接続される。な
お、LT修正回路10において、スイッチング素子11
以外のその他の構成要素は、スイッチング素子11の動
作を制御する制御手段を構成する。
修正回路10以外の動作は図5の場合と同様であるの
で、その説明を省略する。スイッチング素子11をON
することによりヒューズ3のブローを無効化し、LT実
施前と同じ状態にすることが可能である。スイッチング
素子11のON/OFFはノードN5の信号レベル”
H”、”L”で制御する。このノードN5の信号レベル
を制御するため、実質的にヒューズ15とノードN4を
配置している。ノードN4はテストモードで制御し、L
T修正回路10を使用しない場合は、ノードN4はロー
レベル”L”に設定される。
ズ3のブローを無効としたい場合、テストモードをセッ
トしてノードN4をハイレベル”H”とする。すると、
スイッチング素子12がON、スイッチング素子13が
OFFしてノードN5がハイレベル”H”となり、スイ
ッチング素子11がONするので、ヒューズ3のブロー
を無効化する。また、ヒューズ15を含む回路は、ノー
ドN4のハイレベル”H”をインバータ14で反転して
ローレベル”L”の信号をそのゲート端子に印加してス
イッチング素子13をOFFすることで、実質的に切り
離される。この状態でテストを実施し、ヒューズ3のブ
ローを無効とするか否かを判断する。
たい場合、LT修正回路10のヒューズ15をブローす
る。このとき、ノードN4はローレベル”L”にセット
されているため、ノードN5はハイレベル”H”とな
り、スイッチング素子11がONする。よって、ヒュー
ズ15のブローによりヒューズ3のブローを無効化でき
る。このLT修正回路10の使用により、メモリセルの
X方向の救済をY方向に変更したい場合など、より適切
な救済の実施が可能となる。
の使用時にブローされるヒューズを、そのブローを無効
としたい場合に用いられるLT修正回路を設けたので、
切替実施後のテストにて、ごく一部の救済修正で救済可
能な不良が見つかった場合でも、これを不良品とするこ
となく、救済内容を修正し、より適切な救済を実施する
ことができ、よって、製品の歩留向上に寄与することが
できる。
形態2による救済修正回路を示す回路構成図である。な
お、図1において、図2と対応する部分には同一符号を
付し、その詳細説明を省略する。図において、3Aは並
列関係に設けられた複数のヒューズ30〜33を有する
ヒューズボックスであって、これらのヒューズ30〜3
3の一端はノードN1に共通接続され、その他端はそれ
ぞれスイッチング素子100〜103のドレイン端子お
よびソース端子を介して接地される。
ト端子には図3に示すようなアドレス選択信号x0〜x
3が入力される。なお、本実施の形態では、スイッチン
グ素子4のゲート端子に接続されるノードN1側のライ
ンは複数のアドレス選択信号x0〜x3に対して1本と
され、スイッチング素子4の出力側は冗長セルに接続さ
れている。
正回路10Aのスイッチング素子11のドレイン端子と
ソース端子が並列接続され、スイッチング素子11のゲ
ート端子はノードN5、スイッチング素子13および抵
抗16を介して電源Vccに接続される。なお、LT修正
回路10Aの回路構成は、抵抗16が追加されている以
外は図1のLT修正回路10の回路構成と同様である。
スイッチング素子5に対応するスイッチング素子50が
設けられ、このスイッチング素子50のゲート端子には
アドレス選択信号x0が入力される。同様にして、アド
レス選択信号x1〜x3がそれぞれそのゲート端子に入
力されるスイッチング素子51〜53が設けられるが、
そのドレイン端子側のノードN2に相当するライン等は
省略されている。また、ノードN3にそのゲート端子が
接続されたスイッチング素子8の出力側は本番セル(メ
インセル)に接続される。その他の構成は、図1の場合
と同様である。
グ素子100〜103とスイッチング素子50〜53に
はそれぞれアドレス選択信号x0〜x3が入力される
が、このアドレス選択信号x0〜x3は、図3に示すよ
うに、2ビットのアドレス信号a0,a1で構成されて
おり、例えばアドレス信号a0,a1が“00”のとき
はスイッチング素子100とスイッチング素子50が選
択され、“10”のときはスイッチング素子101とス
イッチング素子51が選択され、“01”のときはスイ
ッチング素子102とスイッチング素子52が選択さ
れ、“11”のときはスイッチング素子103とスイッ
チング素子53が選択される。
用いてスイッチング素子100とスイッチング素子50
〜53に入力し、メインセルのRead/Writeを
実施するメインWLまたはスペアセルのRead/Wr
iteを実施するスペアWLのどちらかを選択するかの
動作は上述と同様である。
に同じであるが、本実施の形態ではスイッチング素子1
1がヒューズボックス3Aのヒューズ30〜33に並列
に接続されているので、上述のヒューズの無効化に関す
る動作は、ヒューズ30〜33に対してスイッチング素
子11のON/OFFで一括して実施される。
側の複数のヒューズを一括してON/OFFし、実質的
に複数救済を一括して修正するので、製品の歩留向上に
寄与できると共に、生産性の向上に寄与できる。
形態3による救済修正回路を示す回路構成図である。な
お、図4において、図1および図3と対応する部分には
同一符号を付し、その詳細説明を省略する。本実施の形
態は、複数のヒューズを一括でLT修正する場合に、ヒ
ューズボックスを複数配置し、初めに救済で使用したヒ
ューズボックス全体を無効化し、次のヒューズボックス
に所望のLTを実施するようにするものである。
ーズボックス3Aと同様の構成をなすヒューズボックス
であって、これらのヒューズボックス3A1〜3Anに
対してそれぞれ図2のLT修正回路10A同様のLT修
正回路10A1〜10Anが設けられる。そして、ヒュ
ーズボックス3A1〜3Anの一端はスイッチング素子
4のゲート端子に接続され、これらのヒューズボックス
3A1〜3Anに対して図2のスイッチング素子9同様
のスイッチング素子91〜9nが複数個設けられる。ス
イッチング素子91〜9nのソース端子は接地され、そ
のドレイン端子はノードN3に接続される。
1〜3Anの間に、実質的に図3のスイッチング素子1
00〜103および50〜51の部分を含むアドレスデ
コーダ11が設けられる。
長セルのスペアWL、本番セルのメインWLを選択する
ノードN1、N2はハイレベル”H”の初期状態となっ
ている。ここで、アドレスデコーダ11からアドレス選
択信号が入ると、LT修正回路を使用しないヒューズボ
ックスの救済情報が反映され、ノードN1がハイレベ
ル”H”、ノードN2はローレベル”L”となる。ノー
ドN1がハイレベル”H”なので、スイッチング素子4
がONしてスペアWLがONする。
イッチング素子9がONし、スイッチング素子8はOF
Fするため、メインWLはOFFとなる。このように、
本実施の形態では、LT修正回路を並列に配置すること
で、LTを実施し、かつ、LT修正回路を使用していな
いヒューズボックスのLT情報が反映され、さらに、製
品の歩留向上に寄与できると共に、生産性の向上に寄与
できる。
明を半導体記憶装置に適用した場合について説明した
が、これに限定されることなく、その他の半導体装置に
も同様に適用でき、同様の効果を奏する。
ば、冗長セルを本番セルと置き換える救済修正回路にお
いて、上記冗長セルの使用・不使用を切り換え、選択す
る切換手段と、該切換手段の切換・選択の内容を修正す
る修正手段とを備えたので、適切な救済の実施が可能
で、製品の歩留を向上できるという効果がある。
手段は上記本番セルに欠陥があるとき、該本番セルを上
記冗長セルに切り換えて使用するので、製品の歩留向上
に寄与できるという効果がある。
手段は上記切換手段に並列に接続されたスイッチング素
子と、該スイッチング素子の動作を制御する制御手段と
を有するので、救済内容を修正し、より適切な救済を実
施することができ、以て、製品の歩留向上に寄与できる
という効果がある。
手段はテストモード時には上記スイッチング素子をON
とし、テストモード時でないときに上記スイッチング素
子をOFFとするので、テストを実施して切換手段をブ
ローとするか否かを容易に判断することができるという
効果がある。
手段は上記冗長セルの使用時上記スイッチング素子をO
Nさせるヒューズを有するので、切換手段のブローを確
実に無効化できるという効果がある。
手段を上記冗長セルに対して複数個設け、該切換手段の
切換・選択の内容を上記修正手段で一括して修正するの
で、製品の歩留向上に寄与できると共に、生産性の向上
に寄与できるという効果がある。
個の切換手段に対してそれぞれ上記修正手段を設けたの
で、さらに、製品の歩留向上に寄与できると共に、生産
性の向上に寄与できるという効果がある。
手段はヒューズからなるので、冗長セルの使用・不使用
を確実に切り換えることができるという効果がある。
求項1〜8のいずれかに記載の救済修正回路を用いたの
で、品質がよく信頼性の高い半導体記憶装置が得られる
という効果がある。
ある。
ある。
ための図である。
ある。
2,13,50〜53,100〜103 スイッチング
素子、 3,15,30〜33 ヒューズ、3A,3
A1〜3An ヒューズボックス、 10,10A,
10A1〜10An LT修正回路、 11 アドレ
スデコーダ。
Claims (9)
- 【請求項1】 冗長セルを本番セルと置き換える救済修
正回路において、 上記冗長セルの使用・不使用を切り換え、選択する切換
手段と、 該切換手段の切換・選択の内容を修正する修正手段とを
備えたことを特徴とする救済修正回路。 - 【請求項2】 上記切換手段は上記本番セルに欠陥があ
るとき、該本番セルを上記冗長セルに切り換えて使用す
ることを特徴とする請求項1記載の救済修正回路。 - 【請求項3】 上記修正手段は上記切換手段に並列に接
続されたスイッチング素子と、該スイッチング素子の動
作を制御する制御手段とを有することを特徴とする請求
項1または2記載の救済修正回路。 - 【請求項4】 上記制御手段はテストモード時には上記
スイッチング素子をONとし、テストモード時でないと
きに上記スイッチング素子をOFFとすることを特徴と
する請求項3記載の救済修正回路。 - 【請求項5】 上記制御手段は上記冗長セルの使用時上
記スイッチング素子をONさせるヒューズを有すること
を特徴とする請求項3または4記載の救済修正回路。 - 【請求項6】 上記切換手段を上記冗長セルに対して複
数個設け、該切換手段の切換・選択の内容を上記修正手
段で一括して修正するようにしたことを特徴とする請求
項1〜5のいずれかに記載の救済修正回路。 - 【請求項7】 上記複数個の切換手段に対してそれぞれ
上記修正手段を設けたことを特徴とする請求項6記載の
救済修正回路。 - 【請求項8】 上記切換手段はヒューズからなることを
特徴とする請求項1〜7のいずれかに記載の救済修正回
路。 - 【請求項9】 上記請求項1〜8のいずれかに記載の救
済修正回路を用いたことを特徴とする半導体記憶装置。
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