JPH0831279B2

JPH0831279B2 - 冗長システム

Info

Publication number: JPH0831279B2
Application number: JP3315283A
Authority: JP
Inventors: ネイサン・ラファエル・ヒルテバイテル; デイル・エドワード・ポンティウス; スチーヴン・ウィリアム・トマショット
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-12-20
Filing date: 1991-11-05
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: US5430679A; JPH04274096A; EP0492099A2; EP0492099A3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体デバイス用の
冗長システムに関し、詳細には、収率を高めると同時
に、アクセスの遅延を減少させる、冗長アーキテクチュ
アに関するものである。

【０００２】

【従来の技術】１９７０年代初期から、メモリ・アレイ
中のセルの、故障のある行／列を、メモリ・セルの予備
の行／列で置換するために冗長構成が使用されていた。
このようなシステムでは、メモリは製造後、故障のある
行／列を検出するため、カプセル封じの前に試験を行
う。これらの故障のある行／列のアドレスは、レーザま
たは電気ヒューズ溶断法を用いて、多結晶シリコン・ヒ
ューズ中に設定される。各冗長アドレス・デコーダは、
それぞれ専用の１組のヒューズを有する。冗長デコーダ
は、入力される行／列アドレス信号を受け取り、これら
の信号をヒューズに記憶されたアドレスと比較する。一
致すれば、特定の冗長デコーダに関連する冗長行／列が
アクセスされ、メモリ行／列がディスエーブルになっ
て、データが冗長行／列から読み取られ、または冗長行
／列に書き込まれる。

【０００３】ヒューズのほかに、障害のある行／列のア
ドレスを記憶するために、他の不揮発性記憶手段も使用
されている。米国特許第３７５５７９１号明細書は、Ｍ
ＮＯＳトランジスタのような不揮発性デバイスからなる
ラッチの使用を開示している。フィッツジェラルド（Fi
tzgerald）他の論文、“Semiconductor Memory Redunda
ncy at the Module Level”、ＩＢＭテクニカル・ディ
スクロージャ・ブルテン、Ｖｏｌ．２３、Ｎｏ．８、１
９８１年１月、ｐ．３６０１〜３６０２には、ＦＡＭＯ
Ｓデバイスの使用が開示されている。上記の両参照文献
とも、不揮発性の記憶装置が強調されている。これは、
このようなセルが、メモリを実装して、顧客に販売した
後にプログラミングできるためである。換言すれば、チ
ップのカプセル封じを行った後に冗長データが更新でき
るので、冗長の構成は、故障したビットを現場で修正す
るように、モジュール・レベルでプログラミングするこ
とができる。

【０００４】開発された他の代替方法は、ラッチに入力
を与えるヒューズを使用するものである。クロック信号
の制御下でヒューズへの問合せが行われ、ヒューズから
のデータが静的ラッチの状態を設定するのに使用され
る。ラッチされたデータは、ヒューズに記憶された元の
冗長データを失うことなく、現場で更新することができ
る。このような装置の例は、米国特許第４５３２６０７
号明細書、米国特許第４６１４８８１号明細書、および
論文“Volatile Redundancy Fuse Selection andRead B
ack”、ＩＢＭテクニカル・ディスクロージャ・ブルテ
ン、Ｖｏｌ．３２、Ｎｏ．６Ｂ、１９８９年１１月、
ｐ．４５０〜４５１に記載されている。シン（Singh）
他の論文、“Fault-Tolerant Memory Chip Architectur
e for Yield Enhancement and Field Repair”、ＩＢＭ
テクニカル・ディスクロージャ・ブルテン、Ｖｏｌ．２
６、Ｎｏ．１、１９８３年６月、Ｐ３４２〜３４３に
は、冗長アドレスを、現場での障害の修復専用のシフト
・レジスタに記憶する方法が開示されている。

【０００５】一般に、メモリ・チップの行／列の数は、
世代ごとに２倍になっている。同じ障害回復能力を維持
しながら、冗長行／列の数を減少させる努力が当技術分
野で行なわれてきたが（たとえば、隣接するアレイ間で
の冗長素子の共用。論文“Efficient Use of Redundant
Bit Lines for Yield Optimization”、ＩＢＭテクニ
カル・ディスクロージャ・ブルテン、Ｖｏｌ．３１、Ｎ
ｏ．１２、１９８９年５月、ｐ．１０７〜１０８参
照）、実際には、メモリが記憶するデータ・ビットの数
の増加に正比例して、冗長ビットの数を増加させるのが
当業界の慣行であった。冗長システム全体の密度／複雑
性が増大すると、障害の可能性も増大する。

【０００６】たとえば、各冗長アドレス・デコーダには
それぞれ専用の１組のヒューズがあるので、このことは
各世代ごとにヒューズの数が２倍になることを意味す
る。ヒューズの数が増加すると、ヒューズの動作が全体
の収率を損なう程度も増大する。たとえば、レーザで切
れるヒューズを使用すると、ヒューズの数が増加するに
つれて、（レーザを照射する点と、溶断すべきヒューズ
との間の位置ずれのために）所与のヒューズが部分的に
切れて、冗長アドレス・デコーダに正しくないアドレス
が設定され、セルの誤った行／列にアクセスしてしまう
可能性も増大する。障害のあるメモリ・セルのためにす
でに収率が大幅に制限されているため、誤ったヒューズ
の溶断などのセル以外の収率を低下させる因子がある
と、工程全体の収率は極端にその影響を受けやすくな
る。

【０００７】

【発明が解決しようとする課題】この発明の目的は、ヒ
ューズの動作がメモリ・チップの収率全体に与える影響
を減少させることにある。

【０００８】この発明の他の目的は、メモリ・チップの
障害回復能力を損なうことなく、ヒューズの動作がメモ
リ・チップの収率全体に与える影響を減少させることに
ある。

【０００９】この発明の他の目的は、冗長動作に固有の
アクセスの遅延が最小の、効率の高い冗長アーキテクチ
ュアを提供することにある。

【００１０】

【課題を解決するための手段】複数行に配列された複数
の記憶セルを有する、本発明に従うメモリ・チップ用の
冗長システムは、複数行の冗長記憶セルと、上記複数行
の冗長記憶セルの１つの行を選択する情報を記憶する第
１群の不揮発性記憶素子と、上記複数行の記憶セルのう
ち障害のある行を示す情報を記憶する第２群の不揮発性
記憶素子とをそれぞれ有する複数組の不揮発性記憶素子
と、上記複数組の不揮発性記憶素子のうちの少なくとも
１つの組にアクセスすアクセス手段とを備え、該アクセ
ス手段が、上記複数行の冗長記憶セルのうちの１つの行
を選択するために、上記第１群の不揮発性記憶素子にア
クセスし、上記複数行の冗長記憶セルのうちの選択され
た１つの行を上記障害のある記憶セル行に関連づけする
ために、上記第２群の不揮発性記憶素子にアクセスし、
上記アクセス手段が、上記複数組の不揮発性記憶素子の
すべての組に順次アクセスする第１手段を含む。

【００１１】そして、上記第１手段が、シフト・レジス
タを備え、上記シフト・レジスタの各ステージは、イネ
ーブル・ビットがシフトされてきたときに、上記複数組
の不揮発性記憶素子の一つの組をアクセスするイネーブ
ル信号を発生する。

【００１２】そして、上記アクセス手段がさらに、上記
第１手段によってアクセスされた上記複数組の不揮発性
記憶素子のそれぞれの組からの情報を、バスを介して上
記複数行の冗長記憶セルに送る第２手段を含む。

【００１３】そして、上記複数組の不揮発性記憶素子の
うちの１つの組がアクセスされた時、上記第１群の不揮
発性記憶素子からの情報を第１のダウンロード・サイク
ルの間に伝送させ、そして、上記第２群の不揮発性記憶
素子からの情報を第２のダウンロード・サイクルの間に
伝送させるように、上記第２手段を制御する第３手段を
有する。

【００１４】そして、上記複数行の冗長記憶セルの行数
が、上記複数組の不揮発性記憶素子の組数より大きい。

【００１５】複数行に配列された複数の記憶セルを有す
る、本発明に従うメモリ・チップ用の冗長システムは、
複数行の冗長記憶セルと、上記複数行の冗長記憶セルの
１つの行を選択する第１情報を記憶する第１群のヒュー
ズと、上記複数行の記憶セルのうち障害のある行を示す
第２情報を記憶する第２群のヒューズとをそれぞれ有す
る複数組のヒューズと、該複数組のヒューズの各組を逐
次的にアクセスし、１つの組のヒューズのアクセスの間
に、上記第１群のヒューズ及び上記第２群のヒューズを
順番にアクセスするヒューズ・ダウン・ローダとを有す
る。

【００１６】そして、上記複数組のヒューズの各組は、
この組の上記第１群のヒューズが上記第１情報を記憶し
ているか否か、そして上記第２群のヒューズが上記第２
情報を記憶しているか否かを記憶する第１ヒューズを含
む。

【００１７】そして、上記複数組のヒューズの各組は、
この組が障害を有するか否かを示す第２ヒューズを含
む。

【００１８】そして、上記ヒューズ・ダウン・ローダが
アクセスしている１組のヒューズの上記第１ヒューズ若
しくは第２のヒューズのいずれかが、アクセスを中止す
べきであることを示す場合に、該１組のヒューズに対す
るアクセスを中止する手段が上記ヒューズ・ダウン・ロ
ーダに設けられている。

【００１９】そして、上記複数行の冗長記憶セルの行数
が、上記複数組のヒューズの組数より大きい。

【００２０】そして、上記複数組のヒューズが複数のグ
ループに分けられており、そして上記複数行の冗長記憶
セルが複数のグループに分けられており、上記第１群の
複数のヒューズは、上記複数グループの冗長記憶セルの
うちどのグループを選択するかを表す情報を記憶する第
１サブセットのヒューズと、上記選択されたグループ内
の上記複数の冗長記憶セルのうちの１つを選択する情報
を記憶する第２サブセットのヒューズとを含む。

【００２１】そして、上記ヒューズ・ダウン・ローダ
が、第１ヒューズ・ダウン・ロード・サイクルの間に上
記第１サブセットのヒューズにアクセスし、第２ヒュー
ズ・ダウン・ロード・サイクルの間に上記第２サブセッ
トのヒューズ及び上記第２群の複数のヒューズにアクセ
スする。

【００２２】そして、上記ヒューズ・ダウン・ローダと
上記複数行の冗長記憶セルとの間に接続されたデータ／
制御バスを備える。

【００２３】そして、上記複数組のヒューズのうちの１
組のヒューズのアクセスの間に、上記第１群の複数のヒ
ューズからの情報が上記のデータ／制御バスの制御部に
伝送され、上記第２群の複数のヒューズからの情報が上
記データ／制御バスのデータ制御部に伝送される。

【００２４】

【実施例】図１は、チップ１００用のヒューズ・ダウン
ロード・システムのブロック・ダイヤグラムである。以
下ではこの発明を、メモリ・システムにおける障害回復
のための使用に関して述べるが、チップ１００は、論理
的相互接続を予備の論理回路に再割当てすることができ
る論理チップでも良いことを理解されたい。

【００２５】チップ１００は、１６個の２５６Ｋメモリ
・アレイ（マクロ・メモリ０〜１５）を有し、各アレイ
がそれぞれ１組の冗長デコーダを有する。冗長デコーダ
は、各アレイ用のデコーダの「セット」の状況にあるも
のとして説明するが、実際には各アレイに冗長デコーダ
が１つしかなくてもよい。各冗長デコーダは、対応する
メモリ・アレイ内に配列されたメモリ・セルの冗長行／
列を駆動する。

【００２６】ヒューズ・バンク１０−１５は、チップの
一部にメモリ・アレイから離して設ける。各ヒューズ・
バンクは６４組のヒューズを含む。各組には１８本のヒ
ューズが含まれる。ヒューズ・ダウンローダ２０は、選
択した１組のヒューズからの情報を解読し、対応する制
御信号をデータ／制御線３０を介して冗長デコーダに送
る。任意の冗長デコーダに関する冗長アドレス情報を記
憶するために、任意のヒューズ・セットを使用すること
ができる。研究によれば、呼び出される冗長素子の比率
が高いと、チップの障害が多くなり過ぎて、冗長構成に
よって修復できなくなる見込みが高くなる。したがっ
て、この発明の使用により、ヒューズ・セットより多く
の冗長デコーダを使用することが可能になり、冗長シス
テムの面積オーバーヘッドが減少する。さらに、特定の
ヒューズ・セットに障害がある場合に、他のヒューズ・
セットで代用することができる。このように、この発明
によれば、メモリ・システム全体の障害許容性を損うこ
となく、誤った冗長操作による収率への悪影響を減少さ
せることができる。

【００２７】各ヒューズ・バンクの１８本のヒューズ
は、次のように割り振られる。

【００２８】ヒューズ０：イネーブル・ヒューズ・セッ
ト（この特定の１組のヒューズがプログラミングされて
いることを示す１本のヒューズ）ヒューズ１〜４：アレイ選択（メモリ・チップ中の最大
１６個のアレイのアドレスを指定するヒューズ）ヒューズ５〜７：冗長素子選択（各メモリ・アレイは４
本の冗長ワード線と、４本の冗長ビット線を有する。こ
れらのヒューズは、選択されたアレイ中でどの冗長素子
を対象とすべきかを指示する。）ヒューズ８〜１６：冗長アドレス（冗長素子を置換すべ
き、障害のある行または列の９ビットのアドレス）ヒューズ１７：ディスエーブル・ヒューズ・セット（こ
の特定の１組のヒューズが、障害のある情報を含み、無
視すべきであることを指示する１本のヒューズ）明らか
に、ヒューズの数およびヒューズに含まれる情報は、こ
の発明を実施するメモリ・チップの編成／アーキテクチ
ュアに応じて変えることができる。たとえば、より少数
のアレイを形成する場合は、冗長素子が存在するアレイ
を示すのに必要なヒューズの数は、より少なくてよい。
同様に、各アレイにより多数の冗長素子がある場合は、
冗長素子の選択のためにより多数のヒューズを必要とす
る。障害のある行／列のアドレスを記憶するためのヒュ
ーズの数は、明らかにメモリ・チップの密度／アドレス
・プロトコルに応じて変わる。

【００２９】図２を参照すると、ヒューズ・ダウンロー
ド・システム２０は、ダウンロード制御／タイミング装
置２０Ａ、シフト制御装置２０Ｂ、状態カウンタ２０
Ｃ、および制御信号／データ・エンコーダ２０Ｄから構
成されている。下記に詳述するように、シフト制御装置
２０Ｂは、チップに電力を投入したとき、ヒューズ・バ
ンク１０、１５中のヒューズ・セットにアクセスするの
に使用される。ダウンロード制御装置は、状態カウンタ
２０Ｃを循環させて、３種類のイネーブル信号ＳＴＡＴ
Ｅ１〜ＳＴＡＴＥ３を発生させる。第１のイネーブル信
号ＳＴＡＴＥ１が立ち上がると、エンコーダ２０Ｄは、
複数のメモリ・アレイのうちの１つのメモリ・アレイの
冗長システムを選択するためのアドレス信号を発生す
る。第２のイネーブル信号ＳＴＡＴＥ２が立ち上がる
と、エンコーダ２０Ｄは、選択されたメモリ・アレイ中
の冗長素子の１つを選択するためのアドレス信号を発生
し、障害のある行／列のアドレスを送信する。最後に、
第３のイネーブル信号ＳＴＡＴＥ３が立ち上がると、メ
モリ・アレイの選択が解除される。この後、次の１組の
ヒューズがアクセスされ、サイクルが繰り返される。

【００３０】ヒューズ・ダウンロード動作は、電力投入
検出回路２２からの信号によって開始する。すなわち、
チップが読み書き操作のためにアクセスされたとの指示
を受け取ると、ヒューズに記憶されている情報がダウン
ロードされる。この指示は、周知のいくつかの電力投入
検出回路のどれからのものでもよい。たとえば、チップ
による所与の数のイネーブル・パルスの受信、または制
御プロセッサからの適用可能な初期プログラム・ロード
（ＩＰＬ）の受信によって電力投入が指示される。電力
投入が検出されると、ＰＤ信号が立ち上がる。この信号
は、ダウンロード制御装置２０Ａの入力回路、およびシ
フト制御装置２０Ｂに供給される。ＰＤ信号の立上りに
応答して、制御装置は重なり合わないパルスＳＣ１、Ｓ
Ｃ２を発生し、それらのパルスがシフト・レジスタを作
動させる。

【００３１】図３は、ヒューズ・バンク選択システムの
ブロック・ダイヤグラムを示す。ヒューズ・セット１０
Ａ、１０Ｂが、図１のヒューズ・バンク１０内に設けら
れている。それらのヒューズは、１組のＮＦＥＴ転送デ
バイス１１Ａ、１１Ｂを介して、ヒューズ・バス１６に
接続されている。転送デバイスは、それぞれシフト・レ
ジスタ・ステージＳＲ１、ＳＲ２からの信号Ｓ１、Ｓ２
によって制御される。サイクルの開始時に、ラッチＬは
“１”ビットを記憶し、他のシフト・レジスタ・ステー
ジＳＲ１、ＳＲ２、・・・はすべて“０”を記憶してい
る。ＰＤが立ち上がってチップの動作開始を指示する
と、シフト制御装置２０Ｂは、ＳＣ１及びＳＣ２パルス
の組を順次に発生する。ＳＣ１パルスによりＮＦＥＴ転
送デバイスＰ１がオンになり、そしてＳＣ２パルスによ
りＮＦＥＴ転送デバイスＰ２がオンになる。第１組のＳ
Ｃ１及びＳＣ２パルスが発生されると、このＳＣ１パル
スにより転送デバイスＰ１がオンになり、ラッチＬ内
の”１”ビットが一時記憶レジスタＴＬ０に転送され
る。ラッチＬは、”１”ビットを表す高レベル信号を出
力を一回出力した後は、”０”ビットを表す低レベルに
留まる。次いで、ＳＣ２パルスにより転送デバイスＰ２
がオンになり、一時記憶レジスタＴＬ０内の”１”ビッ
トがシフト・レジスタ・ステージＳＲ１にシフトされ
る。これにより、シフト・レジスタ・ステージＳＲ１が
イネーブルされて、高信号Ｓ１を発生し、そしてこの高
信号Ｓ１が第１のヒューズ・セット１０Ａに関連する全
ての転送デバイス１１Ａ（この転送デバイスは、転送デ
バイスＰ１及びＰ２と同様に機能する）をオンにする。
次に、シフト制御装置２０Ｂが、第２組のＳＣ１及びＳ
Ｃ２パルスを発生すると、このＳＣ１パルスにより転送
デバイスＰ１がオンになり、これにより、現在シフト・
レジスタ・ステージＳＲ１内の”１”ビットが、次の一
時記憶レジスタＴＬ１に転送される。そして、ＳＣ２パ
ルスにより、この一時記憶レジスタＴＬ１の出力側の転
送デバイスＰ２がオンになり、これにより一時記憶レジ
スタＴＬ１内の”１”ビットが次のシフト・レジスタ・
ステージＳＲ２にシフトされる。これにより、シフト・
レジスタ・ステージＳＲ２がイネーブルされて、高信号
Ｓ２を発生し、そしてこの高信号Ｓ２が第２のヒューズ
・セット１０Ｂに関連する全ての転送デバイス１１Ｂを
オンにする。次に、第３組のＳＣ１及びＳＣ２パルスが
発生されると、上述のようにして、”１”ビットがシフ
ト・レジスタ・ステージＳＲ２から次のシフト・レジス
タ・ステージにシフトされる。このようにして、”１”
ビットがシフト・レジスタ・ステージを順次にシフトさ
れる。ヒューズ・バス１６は、幅１８ビットであり、ヒ
ューズ・セット１０Ａ中の各ヒューズは、転送デバイス
１１Ａがイネーブルされた時、ヒューズ・バス１６中の
関連する線に接続される。ヒューズ・バス線は、高レベ
ルにプリチャージされている。ヒューズが溶断されてい
ると、ヒューズ・バス１６中のこのヒューズに関連する
線は高レベルのままになる。ヒューズが溶断されていな
いと、転送デバイスがオンになった時に、大地への放電
経路が形成されて、このヒューズに関連する線が大地に
放電する。このように、シフト制御装置２０Ｂからの第
１組のＳＣ１及びＳＣ２パルスにより、ヒューズ・バン
ク１０のヒューズ・セット１０Ａに記憶された論理状態
が、バス１６にロードされる。上述のように、”１”ビ
ットがシフト・レジスタ・ステージＳＲ１、ＳＲ２・・
・に順次に転送される毎に、これに関連するヒューズ・
セットの論理状態がバス１６に順次にロードされる。

【００３２】図２を参照すると、ヒューズ・バス１６の
論理状態が、ヒューズ・バスに接続されたラッチＦＢＬ
によってラッチされる。ラッチは、残りのダウンロード
・サイクルの間、その論理状態を記憶する。（ヒューズ
・バス１６からのヒューズＦ０およびＦ１７の論理状態
を表す）ラッチされた信号ＦＬ０およびＦＬ１７が、ダ
ウンロード制御装置２０Ａの入力回路に送られる。（ヒ
ューズ・バス１６からのヒューズＦ１ないしＦ１６の論
理状態を表す）ラッチされた信号ＦＬ１−ＦＬ１６が、
データ・エンコーダ２０Ｄに送られる。

【００３３】次に、シフト制御装置２０Ｂは、ヒューズ
がダウンロードされ、ラッチＦＢＬにラッチされたこと
を指示する低信号ＳＨＩＦＴＮを発生する。ＳＨＩＦＴ
Ｎは、入力としてＳＣを受け取る遅延回路によって発生
される。遅延回路は、複数の直列に接続されたＣＭＯＳ
インバータからなり、インバータの数およびトランジス
タ・デバイスの大きさにより、ヒューズの選択とヒュー
ズ・バスのラッチＦＢＬが作動するのに要する時間を追
跡する遅延が生じる（図２）。ＳＨＩＦＴＮは、ダウン
ロード制御装置２０Ａに送られる。この静的遅延回路に
代わる方法は、ラッチＦＢＬの出力を監視することであ
る。ラッチに記憶された状態が変化すると、新しい１組
のヒューズがラッチされたことが分かる。

【００３４】図４は、ダウンロード制御装置２０Ａの入
力回路の詳細図である。サイクルの開始時には、信号Ｐ
Ｄは低レベルであり、従って反転ラッチＬ１は低レベル
である。チップの電力投入時にＰＤ信号が立ち上がる
と、Ｌ１はＶｄｄから遮断される。次に、ＳＨＩＦＴＮ
線が低レベルとなり、ヒューズの値がラッチされたこと
を示す。これにより、反転ラッチＬ０が高レベルとな
り、高信号がインバータＩ１３、Ｉ１４を介して、ＮＡ
ＮＤゲートＡ１に供給される。同時に、この回路は第１
のヒューズＦ０からのＦＬ０信号を監視して、アクセス
されたヒューズ・バンクがプログラミングされているか
どうかを調べる。プログラミングされていれば、ヒュー
ズは溶断されており、ＦＬ０は高レベルになる。ＦＬ０
が高レベルであれば、ＮＡＮＤゲートＡ０が低レベルと
なり、ＮＡＮＤゲートＡ１に高入力を供給する。この回
路はまた、ヒューズＦ１７からのＦＬ１７信号も監視す
る。アクセスされたヒューズ・セットに障害がある場
合、ヒューズＦ１７が溶断されている。Ｆ１７が溶断さ
れていないと、信号ＦＬ１７は低レベルであり、ＮＡＮ
ＤゲートＡ３が低レベルに設定されて、ＮＡＮＤゲート
Ａ１が、インバータＩ４から高信号を受け取るようにな
る。従って、ヒューズ・バルブがラッチされ、かつアク
セスされたヒューズ・セットが障害なくプログラミング
されている場合、ＮＡＮＤゲートＡ１が立ち上がり、そ
の結果ＳＴＡＲＴ信号がインバータＩ６を介して立ち上
る。ＳＴＡＲＴ信号は、ヒューズ・ダウンロードのシー
ケンスを継続すべきであることを指示する。

【００３５】ヒューズＦ０が溶断されていない場合、ア
クセスされたヒューズ・セットはプログラミングされて
いない。ヒューズＦ１７が溶断されていると、アクセス
されたヒューズ・セットは誤った情報を含んでいる。こ
の場合、次の１組のヒューズがアクセスされる。Ｆ０が
溶断されていない場合、ＦＬ０は低レベルである。これ
によりＮＡＮＤゲートＡ０が高レベルに保たれ、ＮＦＥ
ＴＴＮ３がオンになる。Ｉ１４からの信号も高レベル
であるため、ＮＦＥＴＴＮ２もオンになる。従って、
Ｉ７への入力が、ＴＮ２およびＴＮ３を介して接地さ
れ、ダウンロード・シーケンスが完了したことを示す信
号ＤＬＤＯＮＥが立ち上がる。Ｆ１７が溶断されている
と、ＦＬ１７は高レベルであり、ＮＡＮＤゲートＡ３は
オンのままとなる。その結果、ＮＡＮＤゲートＡ２は
“０”出力を発生し（ＳＨＩＦＴＮ信号が低レベルにな
った時、Ｉ１４の出力が高レベルとなったことを思い起
されたい）、それによって、次のヒューズ・セットにア
クセスするためにＳＣ信号をストローブするためにシフ
ト制御装置２０Ｂに送信される高信号ＮＥＸＴが発生す
る。

【００３６】図５を参照すると、ＳＴＡＲＴ信号をダウ
ンロード制御装置２０Ａの出力回路が受け取る。ＳＴＡ
ＲＴが低レベルである間、ＰＦＥＴＴＰ１００はオン
であり、反転ラッチＬ１０の出力を低レベルに設定す
る。ＳＴＡＲＴ信号が立ち上がると、デバイスＴＰ１０
０はオフとなる。同時に、ＳＴＡＲＴは遅延され、Ｉ５
０、Ｉ８０−Ｉ１００、Ｉ１２０を介して反転され、立
上り端検出回路Ｇに送られる。検出回路Ｇは、持続時間
が最小の低レベルに遷移するパルスを生成する。Ｉ１６
０はこれを反転し、ラッチ１０の出力を高レベルに設定
して、ＥＮＡＢＬＥ信号を立ち上がらせる。

【００３７】ＥＮＡＢＬＥ信号が高レベルに遷移する
と、状態カウンタ２０Ｃの動作がトリガされる。状態カ
ウンタ２０Ｃは、簡単な直列シフト・レジスタであり、
図２のレジスタＳＲ１、ＳＲ２およびパス・デバイスＰ
１−Ｐ３と同様な構成である。これが第１のＥＮＡＢＬ
Ｅ信号を受け取ると、状態カウンタのＳＴＡＴＥ１出力
が高レベルになる。ＳＴＡＴＥ１出力が立ち上がると、
データ・エンコーダ２０Ｄが動作を開始する。ＳＴＡＴ
Ｅ１のサイクルの間、ヒューズＦ１−Ｆ４がアクセスさ
れて、チップ上のどのアレイが、この特定のヒューズ・
セットによって記憶された、障害のあるメモリ行／列の
アドレスを受け取る冗長素子を有するかが調べられる。
ＦＣ１−ＦＣ４信号は、コード化され、制御バス線３０
Ｂとデータ・バス線３０Ａを介してすべてのアレイに送
られる。図６を参照すると、各アレイは、標準のＮＯＲ
マクロ選択デコーダ４０を含む。マクロ選択デコーダ
は、ヒューズからのコード化された信号に応じて１６の
うちの１つの復号を行ない、マクロ選択デコーダ４０の
１つが、イネーブル信号ＲＳを発生することにより、選
択されたアレイ中のすべての冗長デコーダ４２をイネー
ブルする。

【００３８】ＦＬ１〜ＦＬ４信号が制御バス線３０Ｂを
介してアレイに送られると同時に、ダウンロード制御装
置２０Ａの出力回路からのＥＮＡＢＬＥ信号がタイミン
グ・バス３０Ａを介してバス線の伝送遅延をシミュレー
トする回路に送られる。すなわち、ＥＮＡＢＬＥ信号
を、制御バス３０Ｂの、最悪の場合（すなわち、バス線
上での最初の信号発生から、ヒューズ・ダウンローダか
ら最も遠いアレイ中の最後の冗長デコーダが完全な論理
レベルを受け取るまで）の信号伝送の遅延をシミュレー
トする、一連のインバータ段が受け取る。ＥＮＡＢＬＥ
信号が伝送遅延シミュレータを介して出力に伝播される
と、ＲＥＴＵＲＮ信号が立ち下がって、アレイが選択さ
れたことを示す。図５を参照すると、ＲＥＴＵＲＮ信号
の立下りによって、Ａ１０が立ち上がり、立上り端検出
回路Ｇへの入力を条件付ける。また、ＲＥＴＵＲＮは、
Ｉ１１０を介して反転されて、Ａ２０を立ち下がらせ
る。これによってラッチＬＬ１０がＴＰ４０を介してセ
ットされ、ＥＮＡＢＬＥを立ち下がらせる。ＥＮＡＢＬ
Ｅの立下りによって、信号ＲＥＴＵＲＮが再び高レベル
に充電される（図示せず）。またＲＥＴＵＲＮの立下り
によって、ＳＴＡＴＥカウンタが増分されてＳＴＡＴＥ
２となる。

【００３９】ＳＴＡＴＥ２が高レベルになると、ヒュー
ズＦ５〜Ｆ７の論理状態が、制御バス線３０Ｂを介して
メモリ・アレイに送られる。図６を参照すると、ＳＴＡ
ＴＥ１サイクルの間に解読によって、１つの冗長要素選
択ブロック４２だけがイネーブルされている。ＦＬ５〜
ＦＬ７信号は、選択されたアレイ内のどの冗長デコーダ
がプログラミングされるかを指示する。マクロ選択デコ
ーダと同様に、デコーダ選択４２は、一連のＮＯＲデコ
ーダから構成されている。ＦＬ５〜ＦＬ７信号に応じ
て、これらのデコーダの１つがＲＳ（Ｘ）信号により選
択される。このＲＳ（Ｘ）信号は、前にＳＴＡＴＥ１サ
イクルで選択されたアレイ中の特定の冗長デコーダをイ
ネーブルする。これが起こるのと同時に、ダウンロード
制御装置２０Ａは、信号をタイミング・バス３０Ａを介
して、冗長素子選択動作に関連する最悪の場合の遅延を
シミュレートする回路に送る。ＳＴＡＴＥ１と同様に、
この回路はダウンロード制御装置中のＥＮＡＢＬＥ信号
をリセットする戻り信号を発生し（図５）、それによっ
て状態カウンタ２０Ｃが、ＳＴＡＴＥ２信号をディスエ
ーブルし、ＳＴＡＴＥ３信号をイネーブルする。

【００４０】図７は、冗長ワード線Ｘをイネーブルする
冗長使用許可信号ＲＥ（Ｘ）を発生する冗長デコーダを
示す図である。このデコーダは、複数のアドレス・ビッ
ト・ラッチ７０（０）〜７０（Ｍ）と主ラッチ７０（Ｍ
Ｌ）とから構成されている。ＳＴＡＴＥ２サイクルの
間、データ・エンコーダ２０Ｄは、データ／制御バス３
０のデータ・バス部３０Ｃを介して信号ＦＬ８〜ＦＬ１
６を送る。これらの信号はすべてのアレイに送られる
が、選択された冗長デコーダだけがＲＳ（Ｘ）信号によ
ってイネーブルされる。各アドレス・ビット・ラッチ
は、それぞれヒューズＦ８〜Ｆ１６からのヒューズ・デ
ータに対応するデータ・ビット０〜Ｍを受け取る（図７
では、わかりやすいように、それぞれデータ・ビット０
およびＭを受け取る、最初と最後のアドレス・ビット・
ラッチ７０（０）および７０（Ｍ）だけを示してあ
る）。

【００４１】各冗長デコーダは、デコーダをイネーブル
する主ラッチ７０（ＭＬ）を有する。主ラッチは、ＲＳ
（Ｘ）をイネーブル信号およびデータ信号として受け取
る。主ラッチ中で、ＲＳ（Ｘ）は反転され、伝送ゲート
ＴＧ（ＲＳ（Ｘ）に結合したゲートを有するＮＦＥＴ）
によって、２個の交差結合したＣＭＯＳインバータから
構成される反転ラッチＭＬ１に渡される。ここで、デー
タ・ビットは低レベルにラッチされ、接地されたＮＦＥ
ＴＴ１をオフにする。

【００４２】ヒューズ・アドレス・データＦＬ８〜ＦＬ
１６を冗長デコーダのアドレス・ビット・ラッチ部が受
け取ると、信号は上記のマスター・ラッチと同様にして
ラッチされ、入力されるヒューズ・データが、チップに
電力が投入されている残りの時間、アドレス・ビット・
ラッチのラッチＡＢＬ（Ｍ）〜ＡＢＣ（０）に記憶され
る。活動チップの動作の残りの間に、各アドレス・ビッ
ト・ラッチが、ラッチされたヒューズ・データと、入力
されたアドレス・データ（この場合は行アドレス・ビッ
ト）の比較を行う。たとえば、ヒューズＦ１５が溶断し
ていて、入力データ・ビットＭが高レベルであるとす
る。そうすると、ＮＦＥＴＴ４がオンになり、Ｔ５が
オフになる。入力行アドレスが、ヒューズが溶断したア
ドレスと同じであれば、行アドレス・ビット（Ｍ）Ｃは
低レベルになり、行アドレス・ビット（Ｍ）ＴはＨとな
る。ビット（Ｍ）ＣがＬになると、ＮＦＥＴＴ６はオ
フになる。Ｔ４とＴ６の両方がオフになると、マッチ線
からの接地経路がなくなり、線は高レベルのままとな
る。これと同じ動作が、他のすべてのラッチについて行
なわれる。このように、入力アドレス・ビットがすべ
て、ヒューズが溶断したアドレス・ビットと同じであれ
ば、マッチ線は高レベルのままとなる。したがって、信
号ＲＥ（Ｘ）は冗長ワード線Ｘを使用可能にする。

【００４３】図２を参照すると、ヒューズ・データＦＬ
８〜ＦＬ１６がアレイに送られるのと同時に、他の制御
信号がダウンローダ制御装置２０Ａからロード回路に送
られ、ロード回路は、最も遠いアレイまでの伝送経路
と、冗長デコーダのアドレス／主ラッチ中の交差結合し
たラッチの動作に固有の信号遅延の両方をシミュレート
する。ロード回路は、状態カウンタ２０Ｃを増分する復
帰信号を発生する。状態カウンタはこの時“ＲＴ３”を
発生し、ダウンローダ制御装置２０Ａの入力回路がこれ
を受け取る。図４に示すように、ＲＴ３信号は、ラッチ
Ｌ３を低レベルにリセットし、これがＮＡＮＤＡ３の
出力を高レベルに駆動して、（ＮＡＮＤＡ２およびイン
バータ１５を介して）信号ＮＥＸＴを立ち上げる。図２
に示すように、ＮＥＸＴ信号はシフト制御装置２０Ｂに
送られ、それによってシフト制御装置２０Ｂが、次の組
のヒューズにアクセスするためにＳＣ信号をストローブ
する。図４に戻って、ＲＴ３はＮＥＸＴを立ち上げると
同時に、ＮＡＮＤゲートＡ３がＮＡＮＤＡ１への入力
の１つを低レベルにするので、ＳＴＡＲＴ出力をも立ち
下げる。ＮＥＸＴの立上りにより、ラッチＬ１も遅延経
路Ｉ８〜Ｉ１２を介してリセットされる。図５に示すよ
うに、ＳＴＡＲＴが立ち下がると、ＥＮＡＢＬＥ出力は
低レベルとなり、それによって状態カウンタ２０Ｃから
の出力がすべてオフになる。この時、システムは直ちに
次の組のヒューズをダウンロードできる状態になってい
る。

【００４４】このプロセスを、イネーブル・ヒューズ・
セットがすべてアクセスされるまで続ける。図３を参照
すると、ヒューズ・バンク１５のヒューズ・セット１５
Ｚがアクセスされた後、次のＳＣパルスが立ち上ると、
パスされたビットが、最後のヒューズ・セットがダウン
ロードされたことを示す出力信号ＳＨＩＦＴ１２８を発
生する。図４に示すように、ＳＨＩＦＴ１２８の高信号
は、反転ラッチＬ２をフリップし、それによってＮＡＮ
ＤゲートＡ０の出力が立ち上がり、Ｉ７の入力をＮＦＥ
ＴＴＮ２、ＴＮ３を介して接地する。これによって高
信号ＤＬＤＯＮＥが発生し、それがメモリ中の内部論理
回路に送られて、ヒューズ・ダウンロード動作が全部完
了したことを指示し、メモリは直ちに読み書き動作を行
うことができる状態になる。

【００４５】このようにヒューズ・ダウンロード動作の
完了時には、冗長情報はチップ動作の前にすべて冗長デ
コーダにプログラミングされている。このシステムの使
用により、所与のヒューズ・バンクに障害があった場
合、他のヒューズ・バンクを使って冗長デコーダをプロ
グラミングすることができる。各冗長素子に１つのヒュ
ーズ・バンクを割り当てる従来技術の方法では、冗長素
子に関連するヒューズに障害が生じると、その冗長素子
が失われることになる。同様に、ヒューズのプログラミ
ングの前にセルの所与の冗長行／列に障害が生じた場合
は、これに関連するヒューズのバンクを使用して、別の
冗長行／列の冗長情報を表わすことができる。実際問題
として、これは特に製造工程が進歩し、欠陥が減少する
につれて、所与の数の冗長素子をサポートするのに必要
なヒューズ・バンクの数が少なくなることを意味する。
換言すれば、時間が経過するにつれて、使用するヒュー
ズ・バンクの数が減少することにより、チップは小型化
し、しかも十分に障害をカバーすることができるように
なる。

【００４６】さらに、この発明では、多重化冗長バスに
より、ヒューズ・ダウンロード動作に関連するシリコン
面積を少なくすることができる。冗長素子の数が増すに
つれて、冗長デコーダ中でプログラミングされるアドレ
ス・ビットの数も増大する。さらに、アレイと、それに
関連する冗長素子との数が増すにつれて、所与のヒュー
ズ・バンクを所与の冗長デコーダに割り当てるのに必要
な選択信号の数も増大する。多重化を行わなければ、冗
長バスの大きさは世代とともに大幅に増大し、シリコン
のオーバーヘッドが魅力のないものになる。明らかに、
バスをできるだけ小さくする必要がある場合は、多重化
の程度を高くすればよい。しかし、多重化を増大する
と、ヒューズ・ダウンロード動作の総サイクル時間が長
くなり、適用分野によってはこれも魅力のないものにな
る。この発明では、限られた多重化の導入により、最適
な妥協策が得られる。

【００４７】最後に、従来のシステムでは、メモリ動作
の各サイクルの間にヒューズから情報が得られる。この
発明では、活動状態のチップの動作の前に、冗長デコー
ダがロードされる。したがって、この発明によれば、活
動サイクル中の冗長システムによるアクセス遅延を減少
させることができる。

【００４８】

【発明の効果】以上述べたように、この発明によれば、
冗長動作に固有のアクセス遅延が最小の、効率の高い冗
長アーキテクチュアが得られ、メモリ・チップの障害回
復能力を低下させることなく、メモリ・チップの収率に
対するヒューズ動作の影響を減少させることができる。

【図面の簡単な説明】

【図１】この発明によるヒューズ・ダウンロード・シス
テムの実施例であるメモリ・チップのブロック・ダイヤ
グラムである。

【図２】この発明のヒューズ・ダウンロード・システム
のブロック・ダイヤグラムである。

【図３】この発明のヒューズ・バンク選択方式のブロッ
ク・ダイヤグラムである。

【図４】図３のヒューズ・ダウンロード・システムの、
ダウンロード制御装置２０Ａの入力回路の回路図であ
る。

【図５】図３のヒューズ・ダウンロード・システムの、
ダウンロード制御装置２０Ａの出力回路の回路図であ
る。

【図６】この発明の冗長デコーダ選択システムのブロッ
ク・ダイヤグラムである。

【図７】この発明の冗長アドレス・デコーダの回路図で
ある。

【符号の説明】

１０ヒューズ・バンク１５ヒューズ・バンク２０ヒューズ・ダウンローダ３０データ／制御線。１００チップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者デイル・エドワード・ポンティウスアメリカ合衆国05446、バーモント州コルチェスター、バーバラテラス４番地 (72)発明者スチーヴン・ウィリアム・トマショットアメリカ合衆国05465、バーモント州ジェリコ、ブラウンズ・トレース・ロード、アール・ディー１、ボックス 184ビー号 (56)参考文献特開昭62−107500（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】複数行に配列された複数の記憶セルを有す
るメモリ・チップ用の冗長システムにおいて、複数行の冗長記憶セルと、上記複数行の冗長記憶セルの１つの行を選択する情報を
記憶する第１群の不揮発性記憶素子と、上記複数行の記
憶セルのうち障害のある行を示す情報を記憶する第２群
の不揮発性記憶素子とをそれぞれ有する複数組の不揮発
性記憶素子と、上記複数組の不揮発性記憶素子のうちの少なくとも１つ
の組にアクセスするアクセス手段とを備え、該アクセス手段が、上記複数行の冗長記憶セルのうちの
１つの行を選択するために、上記第１群の不揮発性記憶
素子にアクセスし、上記複数行の冗長記憶セルのうちの
選択された１つの行を上記障害のある記憶セル行に関連
づけするために、上記第２群の不揮発性記憶素子にアク
セスし、上記アクセス手段が、上記複数組の不揮発性記憶素子の
すべての組に順次アクセスする第１手段を含むことを特
徴とする、上記冗長システム。
【請求項２】上記第１手段が、シフト・レジスタを備
え、上記シフト・レジスタの各ステージは、イネーブル
・ビットがシフトされてきたときに、上記複数組の不揮
発性記憶素子の一つの組をアクセスするイネーブル信号
を発生することを特徴とする請求項１記載の冗長システ
ム。
【請求項３】上記アクセス手段がさらに、上記第１手段
によってアクセスされた上記複数組の不揮発性記憶素子
のそれぞれの組からの情報を、バスを介して上記複数行
の冗長記憶セルに送る第２手段を含むことを特徴とす
る、請求項２記載の冗長システム。
【請求項４】上記複数組の不揮発性記憶素子のうちの１
つの組がアクセスされた時、上記第１群の不揮発性記憶
素子からの情報を第１のダウンロード・サイクルの間に
伝送させ、そして、上記第２群の不揮発性記憶素子から
の情報を第２のダウンロード・サイクルの間に伝送させ
るように、上記第２手段を制御する第３手段を有するこ
とを特徴とする請求項３記載の冗長システム。
【請求項５】上記複数行の冗長記憶セルの行数が、上記
複数組の不揮発性記憶素子の組数より大きいことを特徴
とする、請求項４記載の冗長システム。
【請求項６】複数行に配列された複数の記憶セルを有す
るメモリ・チップ用の冗長システムにおいて、複数行の冗長記憶セルと、上記複数行の冗長記憶セルの１つの行を選択する第１情
報を記憶する第１群のヒューズと、上記複数行の記憶セ
ルのうち障害のある行を示す第２情報を記憶する第２群
のヒューズとをそれぞれ有する複数組のヒューズと、該複数組のヒューズの各組を逐次的にアクセスし、１つ
の組のヒューズのアクセスの間に、上記第１群のヒュー
ズ及び上記第２群のヒューズを順番にアクセスするヒュ
ーズ・ダウン・ローダとを有する上記冗長システム。
【請求項７】上記複数組のヒューズの各組は、この組の
上記第１群のヒューズが上記第１情報を記憶しているか
否か、そして上記第２群のヒューズが上記第２情報を記
憶しているか否かを記憶する第１ヒューズを含むことを
特徴とする請求項６記載の冗長システム。
【請求項８】上記複数組のヒューズの各組は、この組が
障害を有するか否かを示す第２ヒューズを含むことを特
徴とする請求項７記載の冗長システム。
【請求項９】上記ヒューズ・ダウン・ローダがアクセス
している１組のヒューズの上記第１ヒューズ若しくは第
２のヒューズのいずれかが、アクセスを中止すべきであ
ることを示す場合に、該１組のヒューズに対するアクセ
スを中止する手段が上記ヒューズ・ダウン・ローダに設
けられていることを特徴とする請求項８記載の冗長シス
テム。
【請求項１０】上記複数行の冗長記憶セルの行数が、上
記複数組のヒューズの組数より大きいことを特徴とする
請求項９記載の冗長システム。
【請求項１１】上記複数組のヒューズが複数のグループ
に分けられており、そして上記複数行の冗長記憶セルが
複数のグループに分けられており、上記第１群の複数の
ヒューズは、上記複数グループの冗長記憶セルのうちど
のグループを選択するかを表す情報を記憶する第１サブ
セットのヒューズと、上記選択されたグループ内の上記
複数の冗長記憶セルのうちの１つを選択する情報を記憶
する第２サブセットのヒューズとを含むことを特徴とす
る、請求項６記載の冗長システム。
【請求項１２】上記ヒューズ・ダウン・ローダが、第１
ヒューズ・ダウン・ロード・サイクルの間に上記第１サ
ブセットのヒューズにアクセスし、第２ヒューズ・ダウ
ン・ロード・サイクルの間に上記第２サブセットのヒュ
ーズ及び上記第２群の複数のヒューズにアクセスするこ
とを特徴とする請求項１１記載の冗長システム。
【請求項１３】上記ヒューズ・ダウン・ローダと上記複
数行の冗長記憶セルとの間に接続されたデータ／制御バ
スを備えることを特徴とする請求項６記載の冗長システ
ム。
【請求項１４】上記複数組のヒューズのうちの１組のヒ
ューズのアクセスの間に、上記第１群の複数のヒューズ
からの情報が上記のデータ／制御バスの制御部に伝送さ
れ、上記第２群の複数のヒューズからの情報が上記デー
タ／制御バスのデータ制御部に伝送されることを特徴と
する請求項１３記載の冗長システム。