DE3587457T2

DE3587457T2 - Halbleiterspeichereinrichtung.

Info

Publication number: DE3587457T2
Application number: DE89121879T
Authority: DE
Inventors: Shigeru Atsumi; Nobuaki Ohtsuka; Shinji Saito; Sumio Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-11-29
Filing date: 1985-11-29
Publication date: 1993-12-09
Anticipated expiration: 2005-11-30
Also published as: EP0184148A3; EP0361546A2; EP0184148B1; EP0184148A2; EP0361546A3; DE3587457D1; US4694429A; DE3580454D1; EP0361546B1

Description

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, umfassend: eine Bit-Leitung; eine mit der besagten Bit-Leitung verbundene Speicherzelle; eine zwischen einen Energiequellenanschluß und die besagte Bit-Leitung geschaltete Klammerschaltungseinrichtung, um die Spannung der besagten Bit-Leitung auf einem vorbestimmten Wert zu klammern, wobei die besagte Klammerschaltungseinrichtung einen Belastungs-MOS- Transistor umfaßt, dessen Ausgangsstrompfad zwischen den besagten Energiequellenanschluß und die besagte Bit-Leitung geschaltet ist; eine Bypassschaltungseinrichtung, die zwischen die besagte Bit-Leitung und einen Vergleichspannungsanschluß geschaltet ist und so betrieben werden kann, daß sie das Fließen eines elektrischen Bypassstroms von der besagten Bit- Leitung durch sie hindurch zu dem besagten Vergleichsspannungsanschluß bewirkt, wobei die besagte Bypassschaltungseinrichtung einen ersten Bypass-MOS-Transistor umfaßt, dessen Ausgangsstrompfad zwischen die besagte Bit-Leitung und den besagten Vergleichsspannungsanschluß geschaltet ist; sowie eine Vorspannungsschaltungseinrichtung. Eine derartige Vorrichtung ist aus der GB-A-2 092 403 bekannt.
Die vorliegende Erfindung betrifft insbesondere Verbesserungen bei einer Ausleseschaltung in einer Permanentspeichervorrichtung.
Bei einer Halbleiterspeichervorrichtung werden in der Ausleseschaltung enthaltene Bit-Leitungen unvermeidlich von Streukapazität begleitet. Die Streukapazität behindert den Speichervorgang. Eine Maßnahme, die gegen dieses Problem unternommen worden ist, verwendet eine mit jeder Bit-Leitung verbundene Klammerschaltung. Die Klammerschaltung klammert ein Bit-Signal, um die in Verbindung mit der Bit-Leitung verteilte Streukapazität zu beschränken. Bei einem kurzen Speicherzyklus beschränkt diese Maßnahme das Problem der Streukapazität wirkungsvoll. Bei einem langen Speicherzyklus beschränkt sie jedoch die Streukapazität nicht wirkungsvoll. Wenn der Speicherarbeitszyklus lang ist, werden in den Transistoren in der Klammerschaltung schwache Inversionsströme erzeugt. Die schwachen Inversionsströme erhöhen eine maximale Amplitude des Bit-Signals. Die erhöhte maximale Amplitude des Bit-Signals verlängert eine Entladezeit der Bit-Leitung und verlängert deshalb eine Zugriffszeit der Speichervorrichtung.
Bezugnehmend auf Fig. 1 wird eine Halbleiterspeichervorrichtung aus dem Stand der Technik beschrieben. Die in Fig. 1 dargestellte Halbleiterspeichervorrichtung ist ein EPROM. Jede Speicherzelle der Speichervorrichtung ist ein MOS(Metalloxidhalbleiter) Transistor der Doppelsilizium-Anordnung mit einem erdfreien Gate. In Fig. 1 bezeichnet das Bezugszeichen 12 eine Wort-Leitung und das Bezugszeichen 13 bezeichnet eine Bit- Leitung. Ein Bit-Auswahltransistor 14 ist in die Bit-Leitung 13 eingefügt. Eine relativ große Kapazität ist über die Bit- Leitung verteilt. Die Kapazität verzögert ein Signal, das sich auf der Bit-Leitung 13 fortpflanzt. Um die Verzögerung des Signals zu minimieren, ist eine aus Transistoren 15 und 16 bestehende Klammerschaltung 19 vorgesehen, die die Amplitude des Signals auf der Bit-Leitung 13 auf einem kleinen begrenzten Wert klammert. Das amplitudenbegrenzte Signal wird an eine ohmsche Belastung 17 angelegt. Das über der Belastung 17 erscheinende Signal wird durch einen Nachstufenverstärker (nicht dargestellt) verstärkt.
Eine Verzögerungszeit des Signals auf der Bit-Leitung 13 wird durch CBIT · ΔV/ICELL ausgedrückt, wobei CBIT die Kapazität der Bit-Leitung 13, ΔV eine Amplitude eines Signals auf der Bit- Leitung 13 und ICELL ein durch den Transistor 11 fließender Zel- Ienstrom ist. Der Ausdruck zeigt, daß eine Verzögerungszeit des Signals auf der Bit-Leitung 13 proportional zur Signalamplitude auf der Bit-Leitung 13 ist. Die Amplitude des Bit-Leitungssignals wird auf etwa 0,2 V eingestellt.
Die Klammerschaltung 19 klammert eine maximale Signalspannung des Bit-Leitungssignals auf 1 V = VB-VTN, wobei festgelegt wird, daß die Ausgangsspannung VB einer Vorspannungsschaltung 18 2 V beträgt, das Potential VDD der Energiequelle 5 V beträgt und die Schwellenspannung VTN jedes Transistors 15 und 16 1 V beträgt.
Jedoch kann das maximale Potential auf der Bit-Leitung 13 nur dann auf 1 V beschränkt werden, wenn die Speichervorrichtung in einem gewöhnlichen kurzen Arbeitszyklus arbeitet. Bei einem langen Arbeitszyklus fließen schwache Inversionsströme durch die Transistoren 15 und 16 der Klammerschaltung, so daß das maximale Potential auf der Bit-Leitung 1 V übersteigt. Dadurch wird zum Beispiel die Signalamplitude ΔV auf etwa 0,5 V erhöht. Dementsprechend ist eine Entladezeit der Bit-Leitung länger als diejenige in dem Fall, in dem das maximale Potential 0,2 V beträgt. Deshalb ist eine Zugriffszeit auf den Speicher ebenfalls lang.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleiterspeichervorrichtung zu schaffen, die selbst bei einem langen Speichervorgang mit einer kurzen Zugriffszeit arbeiten kann, wobei die Schaltungsanordnung frei von dem schwachen Inversionsstrom ist.
Die Erfindung ist dadurch gekennzeichnet, daß die besagte Vorspannungsschaltungseinrichtung so angeordnet ist, daß sie den besagten ersten Bypass-MOS-Anreicherungstransistor vorspannt, und in Reihe zwischen dem besagten Energiequellenanschluß und dem besagten Vergleichspannungsanschluß geschaltete MOS-Transistoren umfaßt, wobei die besagten MOS-Transistoren einen ersten Verarmungs-MOS-Transistor des ersten Leitfähigkeitstyps, einen zweiten Anreicherungs-MOS-Transistor und einen dritten Anreicherungs-MOS-Transistor des jeweils ersten Leitfähigkeitstyps umfassen, die in dieser Reihenfolge zwischen der besagten Energiequellenspannung und der besagten Vergleichsspannung in Reihe geschaltet sind, wobei das Gate des dritten Anreicherungstransistors so geschaltet ist, daß es ein Chip- Freigabesignal empfängt, wobei die besagte Vorspannungsschaltungseinrichtung weiter einen weiteren MOS- Anreicherungstransistor eines zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp umfaßt, der zwischen den besagten Energiequellenanschluß und einen gemeinsamen Zusammenschaltknoten des Gates des ersten und zweiten Transistors und der Verbindungsstelle zwischen den Strompfaden des ersten und zweiten Transistors geschaltet ist, wobei das Gate des weiteren Transistors so geschaltet ist, daß es das besagte Chip-Freigabesignal empfängt, und wobei die besagte Verbindungsstelle zwischen dem ersten und zweiten Transistor mit dem Gate des besagten ersten Bypass-MOS-Transistors verbunden ist.
Weitere Ausführungsformen sind in den Unteransprüchen gekennzeichnet.
Diese Erfindung kann aus der nachfolgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen vollständiger verstanden werden, in welchen:
Fig. 1 die Signalausleseschaltung eines herkömmlichen EPROM (erasable and programmable read only memory) zeigt;
Fig. 2 die Signalausleseschaltung eines Beispiels einer Halbleiterspeichervorrichtung zeigt;
Fig. 3 die Signalausleseschaltung einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 4 eine Stromkennlinie einer Bypassschaltung für einen schwachen Inversionsstrom bei der in Fig. 3 dargestellten Halbleiterspeichervorrichtung zeigt;
Fig. 5 eine Querschnittsansicht eines bei der Halbleiterspeichervorrichtung aus Fig. 4 in die Bypassschaltung für einen schwachen Inversionsstrom eingebauten N-Kanal- Verarmungstransistors zeigt;
Fig. 6 einen Schaltungsplan einer anderen Bypassschaltung für einen schwachen Inversionsstrom ist, die der bei der Halbleiterspeichervorrichtung aus Fig. 3 verwendeten äquivalent ist; und
Fig. 7 ein Verhältnis zwischen einem Speicherarbeitszyklus und einer Zugriffszeit der in Fig. 2 dargestellten Halbleiterspeichervorrichtung sowie der in Fig. 1 dargestellten Halbleiterspeichervorrichtung aus dem Stand der Technik zeigt.
Um das oben erwähnte Problem zu lösen, muß nur der schwache Inversionsstrom beseitigt werden. Zu diesem Zweck ist es erforderlich, mit der Klammerschaltung eine Schaltung zum Entladen des schwachen Inversionsstroms zu koppeln.
Ein erstes Beispiel, das einen derartigen Gedanken verwirklicht, ist in Fig. 2 veranschaulicht. In Fig. 2 dient der Transistor 11 als eine EPROM-Zelle. Der Transistor 11 ist ein N-Kanal-MOS-Transistor einer Doppelschicht-Polysiliziumanordnung mit einem erdfreien Gate. Ein Transistor 14 dient als ein Bit-Leitungs-Auswahltransistor 14 und ist in Reihe in die Bit-Leitung 13 zwischengeschaltet. Eine Wort-Leitung 12 ist mit dem Gate des Transitors 11 verbunden. Der Drain des Zellentransistors 11 ist mit der Bit-Leitung 13 verbunden. Die Source des Transistors 11 ist mit einer Energiequelle mit einem niedrigen Potential VSS gekoppelt. Eine Klammerschaltung 21 ist mit der Bit-Leitung 13 verbunden. Eine ohmsche Belastung 22 ist ebenfalls mit der Bit-Leitung verbunden und legt ein Bit-Leitungs-Potential fest. Eine Bypassschaltung 23 für einen schwachen Inversionsstrom ist mit der Klammerschaltung 21 gekoppelt. Eine Vorspannungsschaltung 24 ist mit der Klammerschaltung 21 und der Bypassschaltung 23 gekoppelt, um die Transistoren dieser Schaltungen 21 und 23 vorzuspannen. Im Zellentransistor 11 gespeicherte Daten werden durch die Bit-Leitung 13 zu einem Verstärker (nicht dargestellt) übertragen. Die Bypassschaltung 23 für einen schwachen Inversionsstrom besteht aus einem N-Kanal-MOS- Transistor Q3. Die Klammerschaltung 21 besteht aus N-Kanal- MOS-Transistoren Q1 und Q2. Die Gates der Transistoren Q1 bis Q3 sind mit der Vorspannungsschaltung 24 verbunden. Die Vorspannungsschaltung 24 beaufschlagt die Gates der Transistoren Q1 bis Q3 mit einer Vorspannung 2VTH. VTH stellt eine Schwellenspannung jedes der Transistoren Q1 bis Q3 dar. Die Strompfade der Transistoren Q1 und Q3 sind zwischen der hohen und niedrigen Energiequelle VDD und VSS in Reihe geschaltet. Die Strompfade des Bit-Leitungs-Auswahltransistors 14 und des Transistors Q2 sind in Reihe in die Bit-Leitung 13 zwischengeschaltet. Der Transistor Q2 in der Klammerschaltung 21 dient als Transfer Gate. Der Transistor Q1 klammert die Bit-Leitungs-Spannung bei einer vorbestimmten Spannung. Die ohmsche Belastung 22 besteht aus einem einzigen P-Kanal- Transistor 22. Ein Ende des Strompfads des Transistors Q4 ist mit der Energiequelle VDD mit hohem Potential verbunden, während das andere Ende desselben mit der Bit-Leitung 13 verbunden ist. Eine auf der anderen Seite der Belastungsschaltung 22 erscheinende Bit-Leitungs-Spannung wird erfaßt und durch einen in der nachfolgenden Stufe vorgesehenen Verstärker (nicht dargestellt) verstärkt.
Der Vorspannungsstromkreis 24 ist aus einem P-Kanal-Transistor Q5 und N-Kanal-Transistoren Q6 bis Q8 zusammengesetzt. Die Strompfade der Transistoren Q5 und Q6 sind zwischen die Energiequellen VDD und VSS geschaltet. In ähnlicher Weise sind die Strompfade Q5, Q7 und Q8 in Reihe zwischen die Energiequellen VDD und VSS geschaltet. Die Source des Transistors Q5 und die Drains der Transistoren Q6 und Q7 sind zusammengeschaltet. Dieser Zusammenschaltpunkt stellt die 2VTH Vorspannung zur Verfügung. Der Drain und die Gates jedes der Transistoren Q7 und Q8 sind zusammengeschaltet. Das Gate des Transistors Q6 ist mit der Source des Transistors Q7 und dem Drain des Transistors Q8 verbunden.
Wie bereits ausgeführt, werden schwache Inversionsströme von den Transistoren Q1 und Q2 in der Klammerschaltung 21 erzeugt, wenn der Speicherarbeitszyklus lang ist. Die Inversionsströme erhöhen die maximale Spannung auf der Bit-Leitung 13 und erzeugen ein Problem langer Zugriffszeiten. Der Transistor Q3 schafft einen Pfad, um solche Inversionsströme umzuleiten. Dementsprechend muß die Breite und Länge des Kanals des Transistors Q3 so ausgewählt werden, daß der Inversionsstrom in die Energiequelle VSS fließen kann.
Falls der Transistor Q3 in geeigneter Weise vorgespannt ist, kann er die Inversionsströme ohne eine spezielle Gestaltung seiner Kanalgeometrie umleiten.
Fig. 3 zeigt eine Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform umfaßt eine Bypassschaltung 23 für einen schwachen Inversionsstrom einen Verarmungs-MOS- Transistor mit einem Konstantstrom-Merkmal. Wie dargestellt, ist eine Speicherzelle 11 ein N-Kanal-MOS-Transistor der Doppelschicht-Polysiliziumanordnung mit einem erdfreien Gate. Eine Wort-Leitung 12 ist mit dem erdfreien Gate und dem Steuer-Gate des Zellentransistors 11 verbunden. Der Drain des Transistors 11 ist mit einer Bit-Leitung 13 verbunden. Die Source des Transistors 11 ist mit der Energiequelle VSS gekoppelt. Der in die Bit-Leitung 13 zwischengeschaltete N- Kanal-MOS-Transistor 14 dient als Transfer Gate. N-Kanal- Transistoren 15 und 16 bilden eine Klammerschaltung 19. Eine Vorspannungsschaltung 18 spannt die Transistoren 15 und 16 der Klammerschaltung 19 vor. Eine ohmsche Belastungsschaltung 17 ist ebenfalls mit der Bit-Leitung 13 verbunden. Der als Transfer Gate dienende Transistor 16 ist näher am Datenausgangsanschluß DOUT angeordnet, als der ebenfalls als Transfer Gate dienende Transistor 14. Die Ausgangsvorspannung von der Vorspannungsschaltung 18 wird im allgemeinen bei 2 V eingestellt, wenn die Schwellenspannung jedes der Transistoren 15 und 16 1 V beträgt. Dementsprechend ist ein maximales Potential (VB-VTH) auf der Bit-Leitung 13 auf 1 V klammert. Die ohmsche Belastung ist näher am Ausgangsanschluß DOUT angeordnet, als das Transfer Gate 16.
Die Entladeschaltung 23 besteht aus einem P-Kanal-Anreicherungstransistor Q51, einem N-Kanal-Verarmungstransistor Q52 und N-Kanal-Anreicherungstransistoren Q53 bis Q56. Die Transistoren Q55 und Q56 sind in Reihe zwischen einen Knoten S1 der Bit-Leitung 13 und die Energiequelle VSS geschaltet. Der Knoten S1 ist ein Knoten zwischen den Transistoren 14 und 15. Der Transistor Q51 ist zwischen der Energiequelle VDD und dem Gate des Transistors Q55 angeordnet. Die Strompfade der Transistoren Q52 bis Q54 sind in Reihe und zwischen die Energiequellen VDD und VSS geschaltet. Die Gates der Transistoren Q52, Q53 und Q55 sind zusammengeschaltet und mit der Source des Transistors Q52 und dem Drain des Transistors Q53 verbunden. S2 bezeichnet einen Knoten zwischen den Strompfaden der Transistoren Q52 und Q53, S3 einen Knoten zwischen den Strompfaden der Transistoren Q55 und Q56, S4 einen Knoten zwischen den Transistoren Q53 und Q54. Ein Potential Vs2 am Knoten S2, das hohe Energiequellenpotential VDD und die Schwellenspannung VTHD des Transistors Q52 sind durch die folgende Beziehung miteinander verknüpft.
Es ist VDD + VTHD > Vs2.
Falls die obige Beziehung erfüllt ist, liefert der Transistor Q52 einen konstanten Strom.
Eine Veränderung des Drainstroms ID des Transistors Q52 in Bezug auf das Potential Vs2 an der Source des Transistors Q52 ist in Fig. 4 dargestellt. Wie man aus der Kurve aus Fig. 4 entnimmt, wird der Drainstrom ID in dem Bereich konstant gehalten, in welchem der obige Ausdruck erfüllt ist.
Ein Chip-Auswahl-Signal A wird an den Gates der Transistoren Q51 und Q54 angelegt. Das Chip-Auswahl-Signal A liegt in einem Chip-Auswahl-Modus bei einem VDD-Pegel, während es in einem Chip-Nichtauswahl-Modus bei einem VSS-Pegel liegt. Das Gate des Transistors Q56 ist mit der hohen VDD Energiequelle gekoppelt.
Ein Verhältnis der Kanalbreite zur Kanallänge des Transistors Q53 wird durch
W1/L1 · N gegeben,
wobei N > 1 ist, und W1 und L1 von der Kanalbreite und Kanallänge des Transistors Q55 sind.
Ein Verhältnis der Kanalbreite zur Kanallänge des Transistor Q54 wird durch
W2/L2 · N gegeben,
wobei N > 1 ist, und W2 und L2 die Kanalbreite und die Kanallänge des Transistors Q56 sind.
Weiter ist das Verhältnis zwischen Kanalbreite und Kanallänge des Transistor Q52 wesentlich kleiner, als dasjenige jedes Transistors Q55 und Q56.
In einem Chip-Auswahl-Mous ist der Transistor Q51 abgeschaltet, und der Transistor Q54 ist eingeschaltet und es gilt die folgende Beziehung
VDD + VTHD > Vs2.
Dementsprechend fließt ein konstanter Strom durch den Transistor Q52.
Da das Gate des Transistor Q56 mit der VDD verbunden ist, ist ihre gegenseitige Leitfähigkeit gm groß, falls das Verhältnis W2/L2 des Transistors Q56 ausreichend groß ist, und somit ist ihr ohmscher Anteil vernachlässigbar. In diesem Fall wird dementsprechend das Potential Vs2 am Knoten S2 durch einen Stromverstärkungsfaktor β des Transistors Q54 bestimmt. Der durch den Transistor Q52 fließende Strom I1 ist
I1 = β/2 · (Vs2 - VTHN)2,
wobei VTHN eine Schwellenspannung des Transistors Q54 ist. Die Steilheit jedes der Transistoren Q53 und Q54 ist viel größer als diejenige des Transistors Q52. Deshalb ist das Potential Vs2 geringfügig größer als die Schwellenspannung VTHN des Transistors Q54. Es gilt dann die folgende Beziehung
Vs2 < VTHN + 0,3 V
Das Potential Vs2 am Knoten S2 wird am Gate des Transistors Q55 angelegt. Das Verhältnis zwischen Kanalbreite und Kanallänge des Transistors Q53 beträgt das N-fache desjenigen des Transistors Q53. Das Verhältnis zwischen Kanalbreite und Kanallänge des Transistors Q54 beträgt das N-fache desjenigen des Transistors Q56. Die Gates der Transistoren Q53 und Q55 werden mit dem gleichen Potential beaufschlagt. In einem Chip- Auswahl-Modus werden die Gates der Transistoren Q54 und Q56 mit dem gleichen Potential (VDD) beaufschlagt. Weiter ist das Potential Vs3 am Knoten S3 niedrig. Vs3 < Vs2 und Vs3 < VTHN + 0,3 V.
Der Transistor Q55 arbeitet deshalb in einer ähnlichen Weise wie der Transistor Q55. Somit ist der Bypassstrom I2 des Transistors Q55
I2 = I1/N
Dieser Ausdruck zeigt, daß der Strom I2 unabhängig von der Vorspannung der Vorspannungsschaltung 18 und des Pegels von VDD konstant ist.
Falls I2 = 1 uA ist, so ist I1 = N uA.
In diesem Fall muß der Verarmungstransistor Q52 gebildet werden, der in der Lage ist, einen Strom von N uA zu liefern. Wie bereits beschrieben, muß der Transistor Q52 ein ausreichend kleines Verhältnis von Kanalbreite zu Kanallänge besitzen. Das heißt, er benötigt lediglich eine Geometrie mit großer Kanallänge und kleiner Kanalbreite. Falls die Kanalbreite klein ist, ist jedoch die Schwellenspannung VTHD des Transistors Q52 hoch. Um mit diesem Problem fertigzuwerden, werden, wie ihn Fig. 5 dargestellt, bei der Herstellung der Speichervorrichtung der Kanalbereich des Transistors Q52 und sein Umfangsbereich 62 (nichtschraffierte Bereiche) außerhalb des Ionenimplantationsbereichs gebildet, so daß diese Bereiche nicht mit Ionen implantiert sind. Bei einer derartigen Herstellung kann sich die Schwellenspannung VTMD nicht verändern. In Fig. 5 bezeichnet das Bezugszeichen 63 einen auf dem Substrat 61 gebildeten Gate-Isolierfilm und das Bezugszeichen 64 eine auf dem Isolierfilm 63 gebildete Gate- Elektrode.
Die Bypassschaltung 23 in der Ausführungsform aus Fig. 3 kann in gleichwertiger Weise durch die Schaltungsanordnung ersetzt werden, wie sie in Fig. 6 dargestellt ist. Die Schaltung 23 aus Fig. 6 besteht aus nur einem N-Kanal-Verarmungstransistor Q57 mit einer Konstantstromzufuhrart. Der Transistor Q57 ist zwischen die Bit-Leitung 13 und den Knoten S1 geschaltet. Das Gate des Transistors Q57 ist mit seiner Source verbunden. Der Bypassstrom, der fließen soll, ist sehr klein, z. B. 1 uA. Bei dieser Bypassschaltung muß die Kanallänge L des Trarisistors ausreichend lang sein.
Fig. 7 zeigt eine Beziehung des Speicherarbeitszyklus gegenüber der Zugriffszeit der in Fig. 2 gezeigten Speichervorrichtung und der in Fig. 1 gezeigten Speichervorrichtung aus dem Stand der Technik. In dem Schaubild zeigt eine als I bezeichnete Kurve die Beziehung bei der vorliegenden Erfindung, während eine Kurve II diejenige beim Stand der Technik zeigt. Wie dargestellt, ist die Zugriffszeit über den gesamten Bereich des Arbeitszyklus, wie gemessen, klein.
Wie man aus der vorhergehenden Beschreibung sieht, ist die Bypassschaltung vorgesehen, um den schwachen Inversionsstrom umzuleiten, der in den Transistoren der Klammerschaltung erzeugt wird, wenn der Speicherarbeitszyklus lang ist. Deshalb wird das beim Stand der Technik unvermeidliche Problem der Verlängerung der Zugriffszeit erfolgreich gelöst, und somit eine Hochgeschwindigkeitsfunktion des Speichervorgangs sichergestellt.

Claims

1. Halbleiterspeichervorrichtung umfassend:

eine Bit-Leitung (13);

eine mit der besagten Bit-Leitung verbundene Speicherzelle (11);

eine zwischen einen Energiequellenanschluß (VDD) und die besagte Bit-Leitung geschaltete Klammerschaltungseinrichtung (19), um die Spannung der besagten Bit-Leitung auf einem vorbestimmten Wert zu klammern, wobei die besagte Klammerschaltungseinrichtung einen Belastungs-MOS-Transistor (15) umfaßt, dessen Ausgangsstrompfad zwischen den besagten Energiequellenanschluß (VDD) und die besagte Bit-Leitung 13 geschaltet ist;

eine zwischen die besagte Bit-Leitung (13) und einen Vergleichspannungsanschluß (VSS) geschaltete Bypassschaltungseinrichtung (23), die so betrieben werden kann, daß sie das Fließen eines elektrischen Bypassstroms von der besagten Bit-Leitung (13) durch sie hindurch zu dem besagten Vergleichspannungsanschluß (VSS) bewirkt, wobei die besagte Bypassschaltungseinrichtung (23) einen ersten Bypass- MOS-Anreicherungstransistor (Q55) des ersten Leitfähigkeitstyps umfaßt, dessen Ausgangsstrompfad zwischen die besagte Bit-Leitung (13) und den besagten Vergleichspannungsanschluß geschaltet ist; und

eine Vorspannungsschaltungseinrichtung (Q51 bis Q54), dadurch gekennzeichnet, daß

die besagte Vorspannungsschaltungseinrichtung so angeordnet ist, daß sie den besagten ersten Bypass-MOS-Anreicherungstransistor (Q55) vorspannt und zwischen dem besagten Energiequellenanschluß (VDD) und dem besagten Vergleichsspannungsanschluß (VSS) in Reihe geschaltete MOS-Transistoren um-u faßt, wobei die besagten MOS-Transistoren einen ersten Verarmungs-MOS-Transistor (Q52) des ersten Leitfähigkeitstyps, einen zweiten Anreicherungs-MOS-Transistor (Q53) und einen dritten Anreicherungs-MOS-Transistor (Q54) des jeweils ersten Leitfähigkeitstyps umfassen, die in dieser Reihenfolge zwischen der besagten Energiequellenspannung (VDD) und der besagten Vergleichsspannung (VSS) in Reihe geschaltet sind, wobei das Gate des dritten Anreicherungstransistors (Q54) so geschaltet ist, daß es ein Chip-Freigabesignal (A) empfängt, wobei die besagte Vorspannungsschaltungseinrichtung weiter einen weiteren MOS-Anreicherungstransistor (Q51) eines zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp umfaßt, der zwischen den besagten Energiequellenanschluß (VDD) und einen gemeinsamen Zusammenschaltknoten des Gates des ersten und zweiten Transistors (Q52, Q53) und der Verbindungsstelle (S2) zwischen den Strompfaden des ersten und zweiten Transistors geschaltet ist, wobei das Gate des weiteren Transistors (Q51) so geschaltet ist, daß es das besagte Chip-Freigabesignal (A) empfängt, und wobei die besagte Verbindungsstelle (52) zwischen dem ersten und zweiten Transistor (Q52, Q53) mit dem Gate des ersten Bypass-MOS-Transistors (Q55) verbunden ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die besagte Vorspannungsschaltungseinrichtung eine erste und zweite Vorspannungsschaltung (18, Q51-Q54) umfaßt, um eine entsprechende erste und zweite Vorspannung zu erzeugen, wobei das Gate des besagten Belastungs-MOS-Transistors (15) mit der besagten ersten Vorspannungsschaltung (18) verbunden und mit der besagten Vorspannung der besagten ersten Vorspannungsschaltung beaufschlagt ist, und das Gate des besagten Bypass-MQS- Transistors (Q55) mit der besagten zweiten Vorspannungsschaltung (Q51-Q54) verbunden und mit der besagten zweiten Vorspannung der besagten zweiten Vorspannungsschaltung beaufschlagt ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die besagte zweite Vorspannungsschaltung (Q51-Q54) eine Stromspiegelschaltung umfaßt, und die besagte zweite Vorspannung der besagten zweiten Vorspannungsschaltung einem durch die besagte Stromspiegelschaltung fließenden elektrischen Strom entspricht.

4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die besagte Vorspannungsschaltungseinrichtung (Q51-Q54) weiter einen in Reihe mit dem besagten ersten Bypass-MOS-Transistor geschalteten zweiten Bypass-MOS- Transistor (Q16, Q56) umfaßt, wobei das Gate des zweiten Bypass-MOS-Transistors beim Gebrauch der Speichervorrichtung an eine vorbestimmte Spannung angeschlossen ist.