DE2646653B2 - Leseverstaerker fuer statische speichereinrichtung - Google Patents

Description

Die Lrfindung bezieht sich auf einen Leseverstärker, wie er im Oberbegriff des Patentanspruches I angegeben ist und der sich in einer bzw. für eine statische Speichereinrichtung verwenden läßt.

Die Erfindung befaßt sich mit einem Leseverstärker für eine MOS-Speichereinrichtung auf einem Silicium chip. Spezieller gesehen, befaßt sich die Erfindung mi' einem Leseverstärker, der zum Auslesen komplementä > rer Signale geeignet ist, wie sie bei einer statischer Speicherzelle einer Anordnung derartiger Speicherzellen in einer Halbleitereinrichtung auftreten.

Beim Auslesen einer statischen Speicherschaltung wird bei gleichzeitige!· Auswahl einer Adressenleitunj; ίο und einer Bit-Spalte eine differentiale Spannung oder eine Spannungsdifferenz auf den Bitleitungen dei ausgewählten Spalte erzeugt, die als Lesesigna festgestellt werden muß. Dieses Lesesignal wire verstärkt und ergibt ein geeignetes Ausgangssignal Sofern dies nicht zwingend erforderlich ist, ist ei zumindest erwünscht, daß derartige Leseverstärker eir Minimum an Fläche des Halbleiterchip beanspruchen mit einem Minimum an Leistungsverbrauch arbeiter und dennoch hohe Arbeits- bzw. Lesegeschwindigkeii haben. Ein spezielles Erfordernis, das an einen solchen Leseverstärker gestellt wird, ist, daß er in hohem Maße für Spannungsschwankungen empfindlich ist, die in den Bitleitungen auftreten. Andererseits soll er aber unempfindlich gegen Störungen und/oder Übersprechen zwischen bzw. mit Bitleitungen anderer Spalten sein, damit es möglich ist, genaues und zuverlässiges Auslesen der gespeicherten Information durchzuführen Bei einzelnen bekannten Leseverstärkern wird die Spaltenauswahl durch Hinzufügung eines Auswahltransistors vorgenommen, der in Reihe mit einem Paar Leseverstärkertransistoren geschaltet ist. Ein jeder derselben ist bei diesem Stand der Technik mit einer Ausgangs-Bus-Leitung verbunden. Der Toranschlufi eines jeden Transistors des letztgenannten Paares isi ■15 direkt mit (je) einer der Bitleitungen verbunden. Ein Nachteil der Verbindung der Bitleitungen mit den Toranschlüssen der Transistoren dieser Anordnung ist daß sich ein relativ kleiner Impedanzunterschied zwischen den Ausgangs-Bus-Leitungen und Massepo tential ergibt. Damit wird beim Stand der Technik der Pegd des Ausgangssignals des Leseverstärkers verringert. Ein anderer Nachteil der bekannten Anordnung ist daß bei einem in Reihe mit den Transistoren dei Leseverstärkers geschalteten Auswahltransistor die Impedanz, die zwischen den Ausgangs-Bus-I.eitunger und Masse vorhanden ist, durch die Impedanz dei Auswahltransistors verringert ist. Dies macht die Verwendung von größeren Pull-up-Impedanzen für die Ausgangs-Bus-Leitungen erforderlich, womit wiederum die Lesegeschwindigkeit des Speichers verringert wird. Es ist die Aufgabe der vorliegenden Erfindung, einen für einen Speicher geeigneten Leseverstärker zu finden mit dem die voranstehend beschriebenen Nachteile des Standes der Technik behoben sind.

Diese Aufgabe wird mit einem wie im Patentanspruch 1 angegebenen Leseverstärker gelöst und weitere Ausgestaltungen und Weiterbildungen der Erfindung gehen aus den Unteransprüchen hervor.

Bei einem statischen Halbleiterspeicher ist es üblich f> <) doppelte Bitleitungen zu verwenden, die eine jeweilige Bitspaltc bilden. Weiter werden einzelne Adressenleitungen als Reihen verwendet. Die Speicherzellen befinden sich an den Überkreuzungen bzw. Schnittpunkten einer jeden Reihe mit einer jeden Spalte und f>5 bilden eine entsprechende (Matrix-)Anordnung. Bei entsprechend adressierter Ansteuerung einer jeden Speicherzelle wird eine Spannungsänderung in den zueinander komplementären Bitleitungen der entspre-

chendcn Spalte erzeugt. Diese Spannungsänderung muli ermittelt werden und auf die Ausgangs-Bus-Leitungen gegeben werden. Entsprechend der vorliegenden Erfindung wird diese Funktion mil Hilfe eines (erfindungsgemäßen) Leseverstärkers erreicht, der (jeweils) mit den komplementären Bitleitungen einer jeden Spalte verbunden ist. Dieser erfindungsgemäße Leseverstärker hat ein Umsetzungsschaltungsteil, das die normalerweise hohen bzw. großen Signale der bit- und bTt-Lcitungen auf kleineren Pegel umsetzt und diese Pegel den Toranschlüssen von Transistoren zuführt, die mit der Ausgangs-Bus-Leitung und der Ausgangs-Bus-Leitung verbunden sind. Der erwähnte Schaitungstcil des Leseverstärkers hat im wesentlichen ein Paar Schaltungsteile, von denen ein jeder zwei MOS-Feldeffekttransistoren hat, die in Reihe geschaltet sind. Eine jede Bitleitung ist mit dem Toranschluß eines Transistors eines jeden der Schaltungstcile verbunden. Die zwei Schaltungsteile sind miteinander und mit einem Spalten-Auswahleingang an ihrem einen Ende verbunden. Dieser Eingang liefert eine positive Spannung (bei N-Kanal-Technik), wenn die Spalte ausgewählt ist. Der Eingang gliedert Massepotential, wenn keine Auswahl vorliegt. Der Umsetzungs-Schaltungsteil erzeugt ein Ausgangssignal auf einem Gleichspannungspcgel, der : nahe dem Schwellenwert der signalempfindlichen Einrichtung (des Leseverstärkers) ist. Durch Umsetzung der hohen Gleichvorspannung, die au[den komplementären Bitleitungen (bit-Leitung und bit-Leitung) auftritt, auf das Maß der Schwellenspannung der Signaleinrichtungen, können die geringen differentiellcn Signale, die auf den Bitleitungen auftreten, große Änderungen der Impedanz, der Signaleinrichtungen bewirken. Bei einem wie erfindungsgemäßen Leseverstärker haben die Ausgangs-Bus-Leitungen gegen Masse nur eine einzige Impedanzeinrichtung. Dies ist im Gegensatz zu der kombinierten oder zusammengesetzten Impedanz einer Reihenschaltung von Transistoren, wie sie bei Schaltungen nach dem Stand der Technik verwendet wird. Mit der Erfindung ist für eine der Ausgangs-Bus-Leitungen geringe Impedanz gegen Masse erreicht. Auf der anderen der Ausgangs-Bus-Leitungen bewirkt die um den Schwellenwert des Signaltransistors herum erfolgende Änderung des umgesetzten Signals eine hohe Impedanz ge^cn Masse, weil das umgesetzte Signal kleiner als der Schwellenwert (des Transistors) ist.

Mit wenigen Worten zusammengefaßt betrifft die Erfindung einen Leseverstärker, der für einen MOS-Halbleiterspeichcr in Siliciumtechnik geeignet ist. Dieser Speicher hat eine Anordnung vor« Speicherzellen. Mit dem Leseverstärker werden die Signale ausgelesen, die aus den Speicherzellen kommen, die zwischen zueinander komplementären Bitleitungen liegen. Der erfindungsgemäße Leseverstärker hat ein zur Umsetzung vorgesehenes Schaltungsteil, mit dem die normalerweise hohen Pegel der bit-Leitung und der bit-Leitung auf niedrigen Spannungspegel umgesetzt werden, der an den Steuer-Toranschlürsen der Ausgangs-Signalcinrichtungen liegt, die mit den Ausgangs-Bus-Leitungen verbunden sind. Eine jede Ausgangs-Bus-Leitung hat nur eine einzige Impedanzeinrichtung gegen Masse, vergleichsweise zur üblicherweise vorgesehenen Reihenschaltung von Steuerelementen. Dies bewirkt, daß für die eine der Ausgangs-Bus-Leitungen geringe impedanz gegen Masse vorliegt, während eine Signaländerung um den Schwellenwert herum zu einer relativ hohen Impedanz gegen Masse der anderen Ausgangs-Bus-Leitung führt. Mit einem wie erfindungs-

20

-in

4)

^r>o gemäßen Leseverstärker wird eine hohe Lesegeschwindigkeit erreicht.

Mit der Erfindung ist ein vergleichsweise zum Stand der "Technik wesentlich verbesserter Leseverstärker geschaffen, der für einen statischen Halbleiterspeicher geeignet ist. Dieser erfindungsgemäße Leseverstärker hat hohe Arbeitsgeschwindigkeit vergleichsweise zu bekannten Leseverstärkern. Ein weiterer Vorteil eines erfindungsgemäßen Leseverstärkers ist, daß er einerseits besonders hohe Empfindlichkeit hat und andererseits relativ unempfindlich gegen Störungen und Übersprechen ist, was zusammen mit nicht ausgewählten Leseverstärkern während des Auslesens beim Stand der Technik eintreten kann. Ein wie erfindungsgemäßer Leseverstärker hat außerdem den Vorteil, daß er für einen Halbleiterspeicher geeignet ist, der mit relativ geringer Leistung seiner Spannungsversorgung arbeitet.

Aus der nachfolgenden, anhand der Figuren gegebenen, mehr ins einzelne gehenden Beschreibung einer bevorzugten Ausführungsform der Erfindung wird diese näher erläutert.

F i g. 1 zeigt ein kombiniertes Schallkreis- und Blocksehaltbild, mit dem schematisch ein Anteil eines üblichen statischen Halbleitcrspeichers wiedergegeben wird;

F i g. 2 zeigt ein Schaltbild einer wie üblichen statischen Speicherzelle;

Fig. 3 zeigt ein Schaltbild eines Leseverstärkers

bekannter Art; und

F i g. 4 zeigt ein Schaltbild, aus dem ins einzelne gehend die Schaltung eines Leseverstärkers gemäß einer Ausführungsform des Prinzips der Erfindung zu erkennen ist.

Bei der ins einzelne gehenden Beschreibung eines bevorzugten Ausführungsbeispiels der Erfindung wird zunächst auf die F i g. 1 Bezug genommen. Diese zeigt einen Anteil eines wie üblichen Random- bzw. Direktzugriffsspeichers 10, d. h. einen solchen mit wahlfreiem Zugriff. Dieser Speicher eignet sich für die Realisierung in bzw. auf einem einzigen Chip eines Halbleiters bzw. einem einzigen Halbleiter-Speicherchip. Die Schaltung dieses Speichers hat eine Anzahl von Adressenleitungen 12, die im einzelnen als Zeile 1, Zeile 2 bis Zeile η bezeichnet sind. Deise Adressenleitungen 12 werden von einer Anzahl von Bitspalten (Spalte 1, Spalte 2 bis Spalte m) überkreuzt. Es sei darauf hingewiesen, daß die Schaltung nach F i g. 1 lediglich repräsentativ ist und jegliche Anzahl von Zeilen oder Spalten in einem Speicher verwendet werden können, nämlich abhängig von der gewünschten Größe und Kapazität desselben. Eine jede Bitspalte hat ein Paar Bitleitungen 14 und 14;i, nämlich eine bit-Leitung 14 und eine bit-Leiiung 14.7. Eine solche Ausführung wird als Anordnung mit komplementären Bitleitungen bezeichnet. Zwischen diesen einander komplementären Bitleitungen 14 und 14;; und einer Rcihen-Adrcssenleitung einer jeden Überkreuzung von Spalte und Zeile ist eine statische Speicherzelle 16 (siehe auch Fig. 1) angeschlossen. Diese Speicherzelle 16 kann irgendeine passende Ausführung der Schaltung haben und hat vorzugsweise eine oder mehrere MOSFET-Einrichtun-

gen.

Eine für einen Random-Speicher übliche Speicherzel-Ie, die mich hei der vorliegenden Erfindung vci wendet werden kann, ist eine b-Transistor-Spcicherzelle, wie sie in Fig. 2 dargestellt ist. Wie dort zu sehen, hat diese Speicherzelle ein Paar kreuzweise gekoppelte Transi-

stören 18 und 20, die als Speicherelement wirksam sind. Der Quellenanschluß des Transistors 18 liegt an Masse und ist in Reihe mit einem l.astelemeiit 22 geschaltet. Der Quellenanschluß des Transistors 20 liegt ebenfalls an Masse und in Reihe mit einem gleichen Laslelement 24. Die Senken- und Toranschlüsse beider Lastelemente sind mit dem /ur Zuführung der Versorgungsspannung vorgesehenen Anschluß des Halbleiierchip verbunden. Der Toranschluß des kreuzweise gekoppelten Transistors 20 ist mit dem Senkenanschluß eines Auswahltransistors 26 verbunden, dessen Quellenanschluß mit einer Billeitung 14 verbunden ist. In gleicher Weise ist der Toranschluß des Transistors 18 mit dem Senkenanschluß des Auswahltransistors 28 verbunden, dessen Quellenanschluß mit der Bitleitung (bit-Leitung) 14;) verbunden ist, nämlich mit der dazu komplementären Bitlcitung. Die Toranschlüsse der Transistoren 26 und 28 sind mit einer Wortauswahl- oder Zeilen-Adressenlcitung 12 verbunden.

Die spaltenweise angeordneten komplementären Bitleitungen 14 und 14a sind alle an einem Ende über einzelne Pull-up-Schaltungselemente 29 (siehe auch Fig. t) parallel miteinander mit der Quelle V für die Versorgungsspannung des Halbleiterchips verbunden. Es ist dies eine positive Spannung, wenn N-Kanal-Technik vorgesehen ist. Mit ihrem jeweils anderen Ende ist eine jede Spalten-Bitleilung mit einem Leseverstärker 30 verbunden, der den logischen Zustand einer ausgewählten Speicherzelle der speziellen Spalte bestimmt. Die Auswahl wiederum erfolgt durch ein Eingangssignal, das von einer Spaltcn-Auswahlschaltung 32 kommt. Die Ausgänge des Leseverstärkers einer jeden bit-Spalte sind mit Ausgangs-Bus- und Ausgangs-Bus-Leitungen 34 und 34a verbunden, die die (Aus-)Lesesignale des Halbleiterchips liefern.

Wie dies in der F i g. 3 gezeigt ist, hat ein hierzu in einem statischen Speicher zu verwendender Leseverstärker 29 ein Paar Signaltransistorcn 31 und 33, deren Toranschlüsse direkt mit der bil-Leitung und der bit-Leitung einer Spalte verbunden sind. Der Senkenanschluß des einen Signaltransistors 31 ist mit einer Ausgangs-Bus-Leitung verbunden. Der Senkenanschluü ctes anderen Signaltransistors 33 ist mit der Ausgangs-Bus-Leitung verbunden. Die Quellenanschlüsse dieser beiden Transistoren sind beide mit einem Spalten-Auswahltransistor 35 verbunden, dessen Quellenanschluß an Masse liegt und dessen Toranschluß mit dem Spalten-Auswahleingang verbunden ist. Bei dieser Anordnung des Standes der Technik sind die Transistoren 31 und 33 mit relativ hohem Spannungspcgel der Billeitungen belastet, der sich aus dem Ausgangssignal der Speicherzelle und der überlagerten Gleichstrom-Vorspannung der Bitleitungen zusammensetzt. Auf diese Weise ist die in den Transistoren 31 und 33 durch das Ausgiingssigüai der Speicherzelle erzeugte Impedanzändcrung relativ klein. Da sie beide darüber hinaus in Reihe mit dem Transistor 35 sind (siehe F i g. 3) sind höhere Pull-up-!mpcdanzen (von Vorwiderständen) für die Ausgangs-Bus-Leitungen erforderlich, was sich nachteilig auf die Arbeitsgeschwindigkeit auswirkt.

[■s sei nunmehr auf Fig. 4 Bezug genommen. Bei einem jeden der erfindungsgemäßen Leseverstärker 30 sind die voranstellend erwähnten Probleme überwunden und ein solcher Verstärker hat einen Umsct/ungsanteil, der aus zwei Schaltkreisen oder Sehaltungstcilen 36 und 38 besteht. Der erste Schaltungstcil hat einen ersten MOS-Fcldcffekttransistor (MOSFET) 40, der in Reihe mit einem MOS-Feldcffckttransistor als Lastelcment 42 geschaltet ist. Der zweite Schaltungstcil hat ein gleiches Paar in Reihe miteinander verbundener MOS-Feldeffekttransistoren 44 und 46, von denen letzterer das Lastclement ist. Diese zwei Schaltungslcile

ο sind an einem linde miteinander und mit der Spalien-Auswahlsehaltung 32 der speziellen bzw. betreffenden Bitspalte verbunden, die wiederum bei Aktivierung die Zuführung der Versorgungsspannung bewirkt. Mit den anderen F.nden sind die Schaltungsteile

κι am Anschluß 48 mit Masse oder mit dem Substratpoteiitial verbunden. Die Toranschlüsse der beiden MOS-Fcldeffekttransistoren 40 und 46 sind in ihrem jeweiligen Schaltungsteilen mit der bit-Leitung 14 der Bitspalte verbunden. Die Toranschlüsse der anderen MOS-FeIdeffekttransistorcn 44 und 42 sind mit der bit-Leitung 14,7 verbunden. Dementsprechend gelangt ein sowohl auf der bit-Leitung als auch auf der bit-Leitung liegendes Signal an einen MOS-Fcldeffckttransistor in beiden Sehaltungstcilen.

Eine Leitung 50, die zwischen den MOS-Feldcffekttransistoren 40 und 42 angeschlossen ist, geht an den Toranschluß einer Signaleinrichtung 52, die durch einen anderen MOS-Feldeffckttransistor gebildet ist, dessen Senkenanschluß mit der Ausgangs-Bus-Leitung 34 und

2"i dessen Quellenanschluß mit Masse oder mit dem Substratpotential verbunden ist. Eine andere Leitung 54, die zwischen den MOS-Feldeffekttransistoren 44 und 46 des anderen Schaltungstcils 38 angeschlossen ist, geht an den Gate-Anschluß der anderen Signaleinrichtung.

ic nämlich an einen MOS-Feldeffekttransistor 56. Der Senkenanschluß dieses Transistors 56 ist mit der Ausgangs-Bus-Leitung 34a und sein Quellenanschluß mit Masse verbunden. Die Ausgangs-Bus-Lcitung 34 und die Ausgangs-Bus-Leitung 34a sind beide mit der

i~> Versorungsspannungsquelle des Halbleitcrchip über jeweils ein Lastclcmcnt 58 und 60 verbunden.

Wenn im Betrieb eine Wortauswahl-Zeilc 12 adressiert bzw. angesteuert wird und eine Bitspalte 14 14a in einem Auslescprozcß ausgewählt wird, wird die

⁴<) spezielle Speicherzelle 16 der Überkleidung dci gewählten Zeile und der gewählten Spalte aktiviert. Die Information dieses Speichcrclements wird direkt auf die Bitlcitungen 14 und 14a übertragen bzw. transferiert Dies liefert eine Änderung des Spannungspegels auf der

^ komplementären bit- und Εϊΐ-Leitungen der ausgewähl ten Spalte, und zwar abhängig vom Spcicherzustanc bzw. vom eingespeicherten Signal der ausgewählter Speicherzelle. Wenn z. B. eine »1« aus der Speicherzelle ausgelesen wird, tritt z. B. ein bit-Pegel von 5 Voll aul

'">» Der bit-Pegel kann 3 Volt betragen. Wenn aus de Speicherzelle eine »0« ausgelesen wird, sind di( Spannungen auf den bit- und bit-Lcitungen mitcinandc vertauscht. Die komplementären Signale der Speicher zelle (?.. B. 5 Volt auf der bit-Leitung 14 und 3 Volt au

■">■> der bit-Leitung \4a) gehen an die Umsetzschaltungei oder Umsetzer 36 und 38 des Leseverstärkers 30 diese Spalte. Es werden somit alle MOS-Fcldeffekttransisto ren 40, 42, 44 und 46 aktiviert, da eine relativ holn Spannung von der Spaltcn-Auswahlleitung an dii beiden Schaltungstcilc geliefert wird. Das Lastelcmcn und sein mit ihm in Reihe liegender MOS-Feldeffekt transistor eines jeden Schaltungstcils sind so ausge wählt, daß sie ein passendes Impedanzverhältnis dcrar haben, daß das Ausgangssignal eines jeden Schaltungs teils entsprechend einem zuvor gewählten Vcrhältni herabgesetzt ist. Dementsprechend wird ein geringere Ausgangssignalpegcl (z. B. 2,6 Volt) an der Leitung 5 erzeugt. Dieser Pegel geht an den Toranschluß de

Signaleinrichtung bzw. des Signalelements 56. An der Leitung 50 wird ein geringerer Ausgangssignalpegel (z. B. 0,8 Volt) erzeugt, der an den Toranschluß der anderen Signaleinrichtung 52 geht. Wenn man annimmt, daß die Schwellenspannung (Vr) bei beiden Signaleinrichtungen 1 Volt beträgt, ist ersichtlich, daß die Einrichtung 56 aktiviert werden wird und dementsprechend die mit ihre verbundene Ausgangs-Bus-Leitung 34a auf Masse ziehen wird. Da die an die andere Signaleinrichtung 52 gelangende Spannung kleiner als der Schwellenwert ist, wird diese Einrichtung 52 nicht aktiviert werden und dementsprechend wird die Ausgangs-Bus-Leitung 34 auf dem Spannungspegel der Vcrsorgungsspannungsquelle sein, und zwar wegen des Lastelements 60.

Aus den vorangehenden Erläuterungen ist ersichtlich, daß der von der Speicherzelle 30 kommende Span-

nungspegel relativ hoch bleiben kann, wodurch die Stabilität vergrößert wird und wodurch eine wesentliche Sicherheit gegen Übersprechen und/oder Einkoppeln aus anderen Speicherzellen gegeben ist. Andererseits ermöglichen es die relativ niedrigen Spannungspegel, die an die Signaleinrichtungen gehen und die nahe dem Schwellenwert dieser Elemente liegen, daß diese sehr wirkungsvoll arbeiten. Anstelle einer Reihenschaltung aus einer Anzahl von Schaltungselementen (wie bekannt) hat die Ausgangs-Bus-Leitung nach Masse hin nur die Impedanz einer einzigen Einrichtung. Die Veränderung des Signalpegels um den Schwellenwert der Signaleinrichtungen herum, führt auf den beiden Bus-Leitungen zu einem hohen Impedanzunterschied nach Masse hin. Dies ergibt, daß der Speicher mit relativ hohen Signalpegeln von seinen Leseverstärkern her und mit großer Geschwindigkeit arbeitet.

Hierzu 2 Blatt Zeichnungen

709 547,

Claims (4)

Patentansprüche:

1. Leseverstärker in einer MOS-Feldeffekttransislor-(MOSFET-)Speichereinrichtunt^T '''* eine An-Ordnung von Speicherzellen mit Adre- citungen, mit Bit-Spalten aus komplementären Anleitungen und Spalten-Auswahlschaltungen hat, wobei auf den Bitleitungen über Vorwiderstände Gleich-Vorspannung liegt, und wobei jeweils ein Leseverstärker zwischen den komplementären Biileitungen einer Bit-Spalte einerseits und komplementären Ausgangs-Bus-Leitungen andererseits liegt, die über LMStwiderstände mit einer Versorgungsspannung verbunden sind, dadurch gekenn zeichnet, daß jeder Leseverstärker (30) nur einen MOS-FeIdeffekt-Signaltransistor (52, 56) zwischen jeweils einer Ausgangs-Bus-Leitung (34, 34n) und dem Gegenpol der Versorgungsspannung (+ V) hat und daß ein Spannungs-Umsetzungsschaltteil (36, 38) vorgesehen ist, der mit den komplementären Bitleitungen (14, \4n) einer Bit-Spalte und mit den Toranschlüssen der Signaltransistoren (52, 56) verbunden ist, um auf diesen Bitleitungen (14, 14aj vorhandene relativ hohe, eine konstante Gleich-Vorspannung enthaltende Spannungspegel auf einen Spannungspegel zu bringen, der angenähert demjenigen der Schwellenspannung der Signaltransistoren (52,56) ist.

2. Leseverstärker nach Anspruch 1, gekennzeichnet dadurch, daß der Spannungs-Umsetzungsschaltteil ein Paar zueinander pnrallellicgende Schaltungsteile (36, 38) hat, die zwischen einer Spalten-Auswahlschaltung (32) und einem Spannungspol (48, Masse) liegen, wobei ein jeder dieser Schaltungsteile (36, 38) eine Reihenschaltung aus einem ersten (40, 44) und einem zweiten (42, Λ6) MOS-Feldeffekttransistor hat, dadurch, daß die Toranschlüsse des ersten Transistors (40) des einen Schaltungsteils (36) und des zweiten Transistors (46) des anderen Schaltungsteils (38) miteinander und mit der einen Bitleilung (14) und daß die Toranschlüsse des ersten Transistors (44) des anderen Schaltungsteils (38) und des zweiten Transistors (42) des einen Schalttingsteils (36) miteinander und mit der komplementären Bitleitung (\4:i) verbunden sind und dadurch, daß der Toranschluß des einen Signaltransistors (52) mit dem zwischen den Feldeffekttransistoren (40, 42) des einen Schaltungsteils (36) liegenden Schaltungspunkt und der Toranschluß des anderen Signaltransistors (56) mit dem zwischen den Feldeffekttransistoren (44, 46) des anderen Schaltungsteils (38) liegenden Schaltungspunkt verbunden sind.

3. Leseverstärker nach Anspruch 1 oder 2, gekennzeichnet dadurch, daß der jeweils eine Signaltransistor (52,56) unmittelbar zwischen Masse und der jeweiligen Bus-Leitung (34,34,-i^liegen.

4. Anwendung eines Leseverstärkers nach einem der Ansprüche 1 bis 3 in einer Speichereinrichtung mit statischen Speicherzellen.