JP2875321B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2875321B2 JP2875321B2 JP2018254A JP1825490A JP2875321B2 JP 2875321 B2 JP2875321 B2 JP 2875321B2 JP 2018254 A JP2018254 A JP 2018254A JP 1825490 A JP1825490 A JP 1825490A JP 2875321 B2 JP2875321 B2 JP 2875321B2
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高集積化され分割動作が行なわれるダイナ
ミック・ランダム・アクセス・メモリ（以下、DRAMとい
う）等において、外部入力アドレス変化時に発生する電
源ノズルを減少する半導体記憶装置に関するものであ
る。
ミック・ランダム・アクセス・メモリ（以下、DRAMとい
う）等において、外部入力アドレス変化時に発生する電
源ノズルを減少する半導体記憶装置に関するものであ
る。
（従来の技術） 従来、このような分野の技術としては、例えば第２図
のようなものがあった。以下、その構成を図を用いて説
明する。
のようなものがあった。以下、その構成を図を用いて説
明する。
第２図は、従来の半導体記憶装置の一構成例を示す要
部のブロック図である。なお、この第２図では、説明を
簡単にするために、多数のアドレスのうちの２つのアド
レス系のみが図示されている。
部のブロック図である。なお、この第２図では、説明を
簡単にするために、多数のアドレスのうちの２つのアド
レス系のみが図示されている。
この半導体記憶装置は、２分割された第１と第２のメ
モリセルブロック群10−1,10−２と、第１のメモリセル
ブロック群10−１のアドレス入力側に接続された複数の
プリデコーダ入力信号AB1L,AB2Lからなる第１のプリデ
コーダ入力信号群12−１と、第２のメモリセルブロック
群10−２のアドレス入力側に接続された複数のプリデコ
ーダ入力信号AB1R,AB2Rからなる第２のプリデコーダ入
力信号群12−２と、その第1,第２のプリデコーダ入力信
号群12−1,12−２に接続されたプリデコーダ入力信号発
生回路20と、そのプリデコーダ入力信号発生回路20に複
数のアドレスバスAB1,AB2を介して接続された複数のア
ドレスバッファ30−1,30−２とを、備えている。
モリセルブロック群10−1,10−２と、第１のメモリセル
ブロック群10−１のアドレス入力側に接続された複数の
プリデコーダ入力信号AB1L,AB2Lからなる第１のプリデ
コーダ入力信号群12−１と、第２のメモリセルブロック
群10−２のアドレス入力側に接続された複数のプリデコ
ーダ入力信号AB1R,AB2Rからなる第２のプリデコーダ入
力信号群12−２と、その第1,第２のプリデコーダ入力信
号群12−1,12−２に接続されたプリデコーダ入力信号発
生回路20と、そのプリデコーダ入力信号発生回路20に複
数のアドレスバスAB1,AB2を介して接続された複数のア
ドレスバッファ30−1,30−２とを、備えている。
第1,第２のメモリセルブロック群10−1,10−２は、そ
れぞれ複数のメモリセルブロック11で構成されている。
各メモリセルブロック11は、デコーダ及びセンスアンプ
等を有するメモリセルアレイ11aと、プリデコーダ入力
信号AB1L,AB2L,AB1R,AB2Rをそれぞれプリデコードする
プリデコーダ11bとを、備えている。
れぞれ複数のメモリセルブロック11で構成されている。
各メモリセルブロック11は、デコーダ及びセンスアンプ
等を有するメモリセルアレイ11aと、プリデコーダ入力
信号AB1L,AB2L,AB1R,AB2Rをそれぞれプリデコードする
プリデコーダ11bとを、備えている。
プリデコーダ入力信号発生回路20は、ブロック選択信
号φl,φｒにより第１または第２のプリデコーダ入力信
号群12−1,12−２のいずれか一方を選択してそれを活性
化する回路であり、ブロック選択信号φl,φｒとアドレ
スバスAB1,AB2とを入力とする複数のゲート回路21,22で
構成され、そのゲート回路21,22の出力側がプリデコー
ダ入力信号群12−1,12−２に接続されている。ゲート回
路21は、２入力のナンドゲート（以下、NANDゲートとい
う）21a及びインバータ21bで構成され、同じくゲート回
路22も、２入力NANDゲート22a及びインバータ22bで構成
されている。
号φl,φｒにより第１または第２のプリデコーダ入力信
号群12−1,12−２のいずれか一方を選択してそれを活性
化する回路であり、ブロック選択信号φl,φｒとアドレ
スバスAB1,AB2とを入力とする複数のゲート回路21,22で
構成され、そのゲート回路21,22の出力側がプリデコー
ダ入力信号群12−1,12−２に接続されている。ゲート回
路21は、２入力のナンドゲート（以下、NANDゲートとい
う）21a及びインバータ21bで構成され、同じくゲート回
路22も、２入力NANDゲート22a及びインバータ22bで構成
されている。
複数のアドレスバッファ30−1,30−２は、複数の外部
入力アドレスA1,A2を入力してそれをアドレスバスAB1,A
B2を介してプリデコーダ入力信号発生回路20へ与える機
能を有している。
入力アドレスA1,A2を入力してそれをアドレスバスAB1,A
B2を介してプリデコーダ入力信号発生回路20へ与える機
能を有している。
なお、第２図中のC1L,C2L,C1R,C2Rは、プリデコーダ
入力信号AB1L,AB2L,AB1R,AB2Rをそれぞれ伝送するアド
レスバスの配線負荷である。
入力信号AB1L,AB2L,AB1R,AB2Rをそれぞれ伝送するアド
レスバスの配線負荷である。
第３図は第２図の配線負荷部分の要部を示す回路図で
ある。
ある。
この図では、プリデコーダ入力信号AB1L,AB1R側の配
線負荷C1L,C1Rと、インバータ21b,22bのみが示されてい
る。インバータ21bはＰチャネル型MOSトランジスタ（以
下、PMOSという）21b−１とＮチャネル型MOSトランジス
タ（以下、NMOSという）21b−２との相補形MOSトランジ
スタ（以下、CMOSという）で構成されている。同様に、
インバータ22bも、PMOS22b−１及びNMOS22b−２からな
るCMOSで構成されている。
線負荷C1L,C1Rと、インバータ21b,22bのみが示されてい
る。インバータ21bはＰチャネル型MOSトランジスタ（以
下、PMOSという）21b−１とＮチャネル型MOSトランジス
タ（以下、NMOSという）21b−２との相補形MOSトランジ
スタ（以下、CMOSという）で構成されている。同様に、
インバータ22bも、PMOS22b−１及びNMOS22b−２からな
るCMOSで構成されている。
第４図は第２図の動作を示すタイミングチャートであ
り、この図を参照しつつ第２図及び第３図の動作を説明
する。
り、この図を参照しつつ第２図及び第３図の動作を説明
する。
外部からの装置活性化信号によって本半導体記憶装置
が活性化状態になったときの、外部入力アドレスA1,A2
に対する本装置の動作を以下説明する。
が活性化状態になったときの、外部入力アドレスA1,A2
に対する本装置の動作を以下説明する。
例えば、第1,第２のメモリセルブロック群10−1,10−
２のいずれか一方を選択するためのブロック選択信号φ
l,φｒが、選択的に“L"レベルから“H"レベルになった
とする。
２のいずれか一方を選択するためのブロック選択信号φ
l,φｒが、選択的に“L"レベルから“H"レベルになった
とする。
ブロック選択信号φｌが“L"レベルの時は、第１のメ
モリセルブロック群10−１が、図示しない非選択／選択
手段を介して非選択状態にセットされると共に、第１の
プリデコーダ入力信号群12−１が、外部入力アドレスA
1,A2の情報に無関係に、ゲート回路21を介して“L"レベ
ルにクランプされる。一方、ブロック選択信号φｒは
“H"レベルであるから、第２のメモリセルブロック群10
−２は図示しない非選択／選択手段を介して選択状態に
セットされると共に、第２のプリデコーダ入力信号群12
−２は、外部入力アドレスA1,A2の情報に基づいてゲー
ト回路22を介して“H"レベルまたは“L"レベルの２値論
理をとる。
モリセルブロック群10−１が、図示しない非選択／選択
手段を介して非選択状態にセットされると共に、第１の
プリデコーダ入力信号群12−１が、外部入力アドレスA
1,A2の情報に無関係に、ゲート回路21を介して“L"レベ
ルにクランプされる。一方、ブロック選択信号φｒは
“H"レベルであるから、第２のメモリセルブロック群10
−２は図示しない非選択／選択手段を介して選択状態に
セットされると共に、第２のプリデコーダ入力信号群12
−２は、外部入力アドレスA1,A2の情報に基づいてゲー
ト回路22を介して“H"レベルまたは“L"レベルの２値論
理をとる。
次に、外部入力アドレスA1,A2が“L"レベルと“H"レ
ベルに変化する時の動作を説明する。
ベルに変化する時の動作を説明する。
先ず、外部入力アドレスA1が“L"レベル、外部入力ア
ドレスA2が“H"レベルの時は、その情報がアドレスバッ
ファ30−1,30−２に取込まれて時間的に少し遅れてアド
レスバスAB1,AB2上に表われ、そのアドレスバスAB1,AB2
上のアドレスが各ゲート回路22を介して送られるため、
時間的に少し遅れてプリデコーダ入力信号AB1Rが“L"レ
ベル、AB2Rが“H"レベルとなる。そのため、プリデコー
ダ入力信号AB1R側の配線負荷C1Rは第３図のNMOS22b−２
を介して“L"レベルに放電され、プリデコーダ入力信号
AB2R側の配線負荷C2Rは電源VccからPMOS（22b−１）を
通して“H"レベルに充電される。
ドレスA2が“H"レベルの時は、その情報がアドレスバッ
ファ30−1,30−２に取込まれて時間的に少し遅れてアド
レスバスAB1,AB2上に表われ、そのアドレスバスAB1,AB2
上のアドレスが各ゲート回路22を介して送られるため、
時間的に少し遅れてプリデコーダ入力信号AB1Rが“L"レ
ベル、AB2Rが“H"レベルとなる。そのため、プリデコー
ダ入力信号AB1R側の配線負荷C1Rは第３図のNMOS22b−２
を介して“L"レベルに放電され、プリデコーダ入力信号
AB2R側の配線負荷C2Rは電源VccからPMOS（22b−１）を
通して“H"レベルに充電される。
次いで、外部入力アドレスA1が“L"レベルから“H"レ
ベル、外部入力アドレスA2が“H"レベルから“L"レベル
に変化すると、プリデコーダ入力信号AB1Rが“L"レベル
から“H"レベル、AB2Rが“H"レベルから“L"レベルに変
化する。これにより、配線負荷C1Rは電源VccからPMOS22
b−１を通して“H"レベルに充電され、配線負荷C2RはNM
OS（22b−２）を通して電源Vss（＝０）側の“L"レベル
に放電される。
ベル、外部入力アドレスA2が“H"レベルから“L"レベル
に変化すると、プリデコーダ入力信号AB1Rが“L"レベル
から“H"レベル、AB2Rが“H"レベルから“L"レベルに変
化する。これにより、配線負荷C1Rは電源VccからPMOS22
b−１を通して“H"レベルに充電され、配線負荷C2RはNM
OS（22b−２）を通して電源Vss（＝０）側の“L"レベル
に放電される。
以上のように、選択状態にあるプリデコーダ入力信号
群12−２は、外部入力アドレスA1,A2の情報に基づいて
２値論理をとる。この２値論理は、プリデコーダ11bで
プリレコードされた後、メモリセルアレイ11a中のデコ
ーダでレコードされて外部入力アドレスA1,A2に対応す
るメモリが選択される。そして、この選択されたメモリ
セルに対して、図示しない書込み／読出し回路によって
データのアクセスが行なわれる。
群12−２は、外部入力アドレスA1,A2の情報に基づいて
２値論理をとる。この２値論理は、プリデコーダ11bで
プリレコードされた後、メモリセルアレイ11a中のデコ
ーダでレコードされて外部入力アドレスA1,A2に対応す
るメモリが選択される。そして、この選択されたメモリ
セルに対して、図示しない書込み／読出し回路によって
データのアクセスが行なわれる。
（発明が解決しようとする課題） しかしながら、上記構成の半導体記憶装置では、次の
ような課題があった。
ような課題があった。
従来の半導体記憶装置では、外部入力アドレスA1,A2
が“H"レベルから“L"レベル、または“L"レベルから
“H"レベルに一斉に変化すると、選択状態にある第２の
プリデコーダ入力信号群12−２の電圧変化によって生じ
る電源Vcc,Vssノイズの差が大きくなるという問題があ
った。
が“H"レベルから“L"レベル、または“L"レベルから
“H"レベルに一斉に変化すると、選択状態にある第２の
プリデコーダ入力信号群12−２の電圧変化によって生じ
る電源Vcc,Vssノイズの差が大きくなるという問題があ
った。
即ち、外部入力アドレスA1,A2が一斉に“H"レベルか
ら“L"レベルに変化したとき（ケース１）、配線負荷C1
R,C2Rの充電電荷がインバータ22bを介して一斉に電源Vs
sに放電される。このとき、非選択状態にある第１のプ
リデコーダ入力信号群12−１は、“L"レベルにクランプ
されているので、配線負荷C1L,C2Lは電源Vssのデカップ
リング（decompling,減結合）キャパシタとして作用
し、その作用によって前記放電による電源Vssノイズが
緩和される。一方、外部入力アドレスA1,A2が一斉に
“L"レベルから“H"レベルに変化したとき（ケース
２）、配線負荷C1R,C2Rはインバータ22bを介して一斉に
電源Vccから充電されるため、その充電電流による電源V
ccのノイズが生じる。このとき、非選択状態にある第１
のプリデコーダ入力信号群12−１は、ケース１と同様
に、“L"レベルにクランプされているので、配線負荷C1
L,C2Lは電源Vccのデカップリングキャパシタとしては作
用しない。そのため、ケース１に比べてケース２のとき
の電源Vccノイズが大きくなってしまう。
ら“L"レベルに変化したとき（ケース１）、配線負荷C1
R,C2Rの充電電荷がインバータ22bを介して一斉に電源Vs
sに放電される。このとき、非選択状態にある第１のプ
リデコーダ入力信号群12−１は、“L"レベルにクランプ
されているので、配線負荷C1L,C2Lは電源Vssのデカップ
リング（decompling,減結合）キャパシタとして作用
し、その作用によって前記放電による電源Vssノイズが
緩和される。一方、外部入力アドレスA1,A2が一斉に
“L"レベルから“H"レベルに変化したとき（ケース
２）、配線負荷C1R,C2Rはインバータ22bを介して一斉に
電源Vccから充電されるため、その充電電流による電源V
ccのノイズが生じる。このとき、非選択状態にある第１
のプリデコーダ入力信号群12−１は、ケース１と同様
に、“L"レベルにクランプされているので、配線負荷C1
L,C2Lは電源Vccのデカップリングキャパシタとしては作
用しない。そのため、ケース１に比べてケース２のとき
の電源Vccノイズが大きくなってしまう。
半導体記憶装置はメモリ容量の増大に伴って高集積化
され、それによって配線長が長くなる等の理由により、
プリデコーダ入力信号群の配線負荷が増大する傾向にあ
る。その上、この配線負荷に供給される電源Vcc,Vssは
図示しない読出し回路及び書込み回路等にも供給される
ので、前記のように電源ノイズが大きくなると、他の回
路動作が安定に動作しなくなったり、応答速度が遅くな
ったりする等の問題を生じる。
され、それによって配線長が長くなる等の理由により、
プリデコーダ入力信号群の配線負荷が増大する傾向にあ
る。その上、この配線負荷に供給される電源Vcc,Vssは
図示しない読出し回路及び書込み回路等にも供給される
ので、前記のように電源ノイズが大きくなると、他の回
路動作が安定に動作しなくなったり、応答速度が遅くな
ったりする等の問題を生じる。
本発明は前記従来技術が持っていた課題として、高集
積化に伴って電源ノイズが大きくなるという点について
解決した半導体記憶装置を提供するものである。
積化に伴って電源ノイズが大きくなるという点について
解決した半導体記憶装置を提供するものである。
（課題を解決するための手段） 本発明は前記課題を解決するために、プリデコーダ入
力信号群を入力とするプリデコーダを有する複数のメモ
リセルブロックがそれぞれ設けられた分割動作可能な複
数のメモリセルブロック群と、前記メモリセルブロック
群を分割動作させるためのブロック選択信号に基づき、
前記各メモリセルブロック群にそれぞれ入力される各プ
リデコーダ入力信号群を選択的に活性化し、該選択され
たプリデコーダ入力信号群を外部アドレスの情報に従っ
て“H"レベルまたは“L"レベルに設定するプリデコーダ
入力信号発生回路とを、備えた半導体記憶装置におい
て、前記ブロック選択信号に基づき、前記プリデコーダ
入力信号発生回路による非選択のプリデコーダ入力信号
群に対してそのほぼ半数を“H"レベルに、残る半数を
“L"レベルにクランプするクランプ手段を、設けたもの
である。
力信号群を入力とするプリデコーダを有する複数のメモ
リセルブロックがそれぞれ設けられた分割動作可能な複
数のメモリセルブロック群と、前記メモリセルブロック
群を分割動作させるためのブロック選択信号に基づき、
前記各メモリセルブロック群にそれぞれ入力される各プ
リデコーダ入力信号群を選択的に活性化し、該選択され
たプリデコーダ入力信号群を外部アドレスの情報に従っ
て“H"レベルまたは“L"レベルに設定するプリデコーダ
入力信号発生回路とを、備えた半導体記憶装置におい
て、前記ブロック選択信号に基づき、前記プリデコーダ
入力信号発生回路による非選択のプリデコーダ入力信号
群に対してそのほぼ半数を“H"レベルに、残る半数を
“L"レベルにクランプするクランプ手段を、設けたもの
である。
（作 用） 本発明によれば、以上のように半導体記憶装置を構成
したので、プリデコーダ入力信号発生回路は、ブロック
選択信号に基づき各メモリセルブロック群にそれぞれ入
力される各プリデコーダ入力信号群を選択し、それを活
性化して外部アドレスの情報に従ってその選択されたプ
リデコーダ入力信号群を“H"レベルまたは“L"レベルに
設定する。すると、選択されたメモリセルブロック群中
のプリデコーダは、プリデコーダ入力信号群の“H"また
は“L"レベルの２値論理をプリデコードしてメモリセル
を選択させる。この際、クランプ手段は、非選択状態の
プリデコーダ入力信号群に対してそのほぼ半数を“H"レ
ベルに、残る半数を“L"レベルにクランプするように働
く。これにより、非選択状態のプリデコーダ入力信号群
側に存在する配線負荷は、電源変動を抑制するデカップ
リングキャパシタとして動作し、電源ノイズを低減す
る。従って、前記課題を解決できるのである。
したので、プリデコーダ入力信号発生回路は、ブロック
選択信号に基づき各メモリセルブロック群にそれぞれ入
力される各プリデコーダ入力信号群を選択し、それを活
性化して外部アドレスの情報に従ってその選択されたプ
リデコーダ入力信号群を“H"レベルまたは“L"レベルに
設定する。すると、選択されたメモリセルブロック群中
のプリデコーダは、プリデコーダ入力信号群の“H"また
は“L"レベルの２値論理をプリデコードしてメモリセル
を選択させる。この際、クランプ手段は、非選択状態の
プリデコーダ入力信号群に対してそのほぼ半数を“H"レ
ベルに、残る半数を“L"レベルにクランプするように働
く。これにより、非選択状態のプリデコーダ入力信号群
側に存在する配線負荷は、電源変動を抑制するデカップ
リングキャパシタとして動作し、電源ノイズを低減す
る。従って、前記課題を解決できるのである。
（実施例） 第１図は、本発明の実施例を示す半導体記憶装置の要
部の構成ブロック図であり、従来の第２図中の要素と同
一の要素には同一の符号が付されている。なお、この第
１図では、従来と同様に、複数ビットのアドレスのう
ち、説明を簡単にするために省略して２つのアドレス系
のみが示されている。
部の構成ブロック図であり、従来の第２図中の要素と同
一の要素には同一の符号が付されている。なお、この第
１図では、従来と同様に、複数ビットのアドレスのう
ち、説明を簡単にするために省略して２つのアドレス系
のみが示されている。
この半導体記憶装置が従来の第２図のものと異なる点
は、プリデコーダ入力信号発生回路40に、クランプ手段
を設ける等して他の回路構成にした点であり、その他の
点は従来の第２図と同一である。
は、プリデコーダ入力信号発生回路40に、クランプ手段
を設ける等して他の回路構成にした点であり、その他の
点は従来の第２図と同一である。
プリデコーダ入力信号発生回路40は、ブロック選択信
号φl,φｒによってオン／オフ制御されるトランスミッ
ションゲート41−1,41−2,42−1,42−２と、クランプ手
段であるレベルクランプトランジスタ43−1,43−2,44−
1,44−２と、２段のインバータからなる信号増幅用のリ
ピータ45−1,45−2,46−1,46−２と、反転信号生成用の
インバータ47−1,47−２とで構成されている。
号φl,φｒによってオン／オフ制御されるトランスミッ
ションゲート41−1,41−2,42−1,42−２と、クランプ手
段であるレベルクランプトランジスタ43−1,43−2,44−
1,44−２と、２段のインバータからなる信号増幅用のリ
ピータ45−1,45−2,46−1,46−２と、反転信号生成用の
インバータ47−1,47−２とで構成されている。
トランスミッションゲート41−1,41−2,42−1,42−２
の各ソースには、アドレスバスAB1,AB2がそれぞれ接続
され、さらに各ドレインには、レベルクランプトランジ
スタ43−1,43−2,44−1,44−２が接続されると共に、リ
ピータ45−1,45−2,46−1,46−２を介して第1,第２のプ
リデコーダ入力信号群12−1,12−２がそれぞれ接続され
ている。ここで、リピータ45−１は２個の縦続接続され
たインバータ45a,45bで構成され、同じくリピータ46−
１は２個の縦続接続されたインバータ46a,46bで構成さ
れている。
の各ソースには、アドレスバスAB1,AB2がそれぞれ接続
され、さらに各ドレインには、レベルクランプトランジ
スタ43−1,43−2,44−1,44−２が接続されると共に、リ
ピータ45−1,45−2,46−1,46−２を介して第1,第２のプ
リデコーダ入力信号群12−1,12−２がそれぞれ接続され
ている。ここで、リピータ45−１は２個の縦続接続され
たインバータ45a,45bで構成され、同じくリピータ46−
１は２個の縦続接続されたインバータ46a,46bで構成さ
れている。
第５図は、第１図のプリデコーダ入力信号AB1L側の配
線負荷C1L及びプリデコーダ入力信号AB1R側の配線負荷C
1R付近の要部回路図である。
線負荷C1L及びプリデコーダ入力信号AB1R側の配線負荷C
1R付近の要部回路図である。
この図において、インバータ45bはPMOS45b−１及びNM
OS45b−２からなるCMOSで構成され、同じくインバータ4
6bはPMOS46b−１及びNMOS46b−２からなるCMOSで構成さ
れている。
OS45b−２からなるCMOSで構成され、同じくインバータ4
6bはPMOS46b−１及びNMOS46b−２からなるCMOSで構成さ
れている。
第６図は第１図の動作を示すタイミングチャートであ
り、この図を参照しつつ第１図及び第５図の動作を説明
する。
り、この図を参照しつつ第１図及び第５図の動作を説明
する。
ここでは、ブロック選択信号φｌが“L"レベル、φｒ
が“H"レベルの時を例にとって動作説明を行なう。
が“H"レベルの時を例にとって動作説明を行なう。
先ず、ブロック選択信号φｌが“L"レベルの時は、図
示しない非選択／選択手段を介して第１のメモリセルブ
ロック群10−１が非選択状態にセットされると共に、第
１のプリデコーダ入力信号群12−１は、外部入力アドレ
スA1,A2の情報に無関係に“H"レベルと“L"レベルにク
ランプされる。即ち、トランスミッションゲート41−1,
41−２は、ブロック選択信号φｌが“L"レベルの時にオ
フ状態であるので、プリデコーダ入力信号AB1Lがレベル
クランプトランジスタ43−１によりリピータ45−１を介
して“H"レベルにクランプされ、プリデコーダ入力信号
AB2Lはレベルクランプトランジスタ43−２によりリピー
タ45−２を介して“L"レベルにクランプされる。
示しない非選択／選択手段を介して第１のメモリセルブ
ロック群10−１が非選択状態にセットされると共に、第
１のプリデコーダ入力信号群12−１は、外部入力アドレ
スA1,A2の情報に無関係に“H"レベルと“L"レベルにク
ランプされる。即ち、トランスミッションゲート41−1,
41−２は、ブロック選択信号φｌが“L"レベルの時にオ
フ状態であるので、プリデコーダ入力信号AB1Lがレベル
クランプトランジスタ43−１によりリピータ45−１を介
して“H"レベルにクランプされ、プリデコーダ入力信号
AB2Lはレベルクランプトランジスタ43−２によりリピー
タ45−２を介して“L"レベルにクランプされる。
一方、ブロック選択信号φｒは“H"レベルであるか
ら、第２のメモリセルブロック群10−２は、図示しない
非選択／選択手段を介して選択状態にセットされると共
に、第２のプリデコーダ入力信号群12−２は、外部入力
アドレスA1,A2の情報に基づいて“H"レベルと“L"レベ
ルの２値論理をとる。即ち、トランスミッションゲート
42−1,42−２は、ブロック選択信号φｒが“H"レベルの
時はオン状態、レベルクランプトランジスタ44−1,44−
２はオフ状態であるので、外部入力アドレスA1,A2の２
値論理はアドレスバッファ30−1,30−２、アドレスバス
AB1,AB2、トランスミッションゲート42−1,42−２、及
びリピータ46−1,46−２を介して所定時間遅れてプリデ
コーダ入力信号AB1R,AB2Rとして伝達される。
ら、第２のメモリセルブロック群10−２は、図示しない
非選択／選択手段を介して選択状態にセットされると共
に、第２のプリデコーダ入力信号群12−２は、外部入力
アドレスA1,A2の情報に基づいて“H"レベルと“L"レベ
ルの２値論理をとる。即ち、トランスミッションゲート
42−1,42−２は、ブロック選択信号φｒが“H"レベルの
時はオン状態、レベルクランプトランジスタ44−1,44−
２はオフ状態であるので、外部入力アドレスA1,A2の２
値論理はアドレスバッファ30−1,30−２、アドレスバス
AB1,AB2、トランスミッションゲート42−1,42−２、及
びリピータ46−1,46−２を介して所定時間遅れてプリデ
コーダ入力信号AB1R,AB2Rとして伝達される。
次に、外部入力アドレスA1,A2が“L"レベルから一斉
に“H"レベルに変化するときの動作を説明する。
に“H"レベルに変化するときの動作を説明する。
先ず、外部入力アドレスA1,A2が“L"レベルの時は、
アドレスバッファ30−1,30−２を介して所定時間遅れて
アドレスバスAB1,AB2も“L"レベルとなり、さらに少し
遅れてプリデコーダ入力信号AB1R,AB2Rが共に“L"レベ
ルになる。そのため、プリデコーダ入力信号AB1R,AB2R
側の配線負荷C1R,C2Rは、リピータ46−1,46−２におけ
るインバータ中のNMOS（46b−２）を介して電源Vssレベ
ルに放電される。
アドレスバッファ30−1,30−２を介して所定時間遅れて
アドレスバスAB1,AB2も“L"レベルとなり、さらに少し
遅れてプリデコーダ入力信号AB1R,AB2Rが共に“L"レベ
ルになる。そのため、プリデコーダ入力信号AB1R,AB2R
側の配線負荷C1R,C2Rは、リピータ46−1,46−２におけ
るインバータ中のNMOS（46b−２）を介して電源Vssレベ
ルに放電される。
外部入力アドレスA1,A2が“L"レベルから“H"レベル
に変化すると、一定時間遅れてアドレスバスAB1,AB2も
“H"レベルに変化し、さらに所定時間遅れてプリデコー
ダ入力信号AB1R,AB2Rも共に“L"レベルから“H"レベル
に変化する。これにより、配線負荷C1R,C2Rは、リピー
タ46−1,46−２におけるインバータ中のPMOS（46b−
１）を介して電源Vcc側の“H"レベルに充電される。こ
のときの充電電源は、電源Vccが供給源なので、その電
源Vccのノイズを発生させることになる。しかし、非選
択状態にあるプリデコーダ入力信号AB1L側の配線負荷C1
Lがインバータ45b中のPMOS45b−１を介して電源Vcc側の
“H"レベルに充電されているので、この配線負荷C1Lが
前記電源Vccのデカップリングキャパシタとして作用
し、前記充電電流による電源Vccノイズを緩和するよう
に働く。
に変化すると、一定時間遅れてアドレスバスAB1,AB2も
“H"レベルに変化し、さらに所定時間遅れてプリデコー
ダ入力信号AB1R,AB2Rも共に“L"レベルから“H"レベル
に変化する。これにより、配線負荷C1R,C2Rは、リピー
タ46−1,46−２におけるインバータ中のPMOS（46b−
１）を介して電源Vcc側の“H"レベルに充電される。こ
のときの充電電源は、電源Vccが供給源なので、その電
源Vccのノイズを発生させることになる。しかし、非選
択状態にあるプリデコーダ入力信号AB1L側の配線負荷C1
Lがインバータ45b中のPMOS45b−１を介して電源Vcc側の
“H"レベルに充電されているので、この配線負荷C1Lが
前記電源Vccのデカップリングキャパシタとして作用
し、前記充電電流による電源Vccノイズを緩和するよう
に働く。
次に、外部入力アドレスA1,A2が“H"レベルから“L"
レベルに変化するときは、プリデコーダ入力信号AB1R,A
B2Rが“H"レベルから“L"レベルに変化し、配線負荷C1
R,C2Rが電源Vss側の“L"レベルに放電される。このとき
の放電電流は、電源Vssが放電先なので、その電源Vssの
ノイズを発生させることになる。しかし、非選択状態に
あるプリデコーダ入力信号AB2L側の配線負荷C2Lがリピ
ータ45−２中のインバータを介して電源Vss側の“L"レ
ベルに放電されているので、この配線負荷C2Lが前記電
源Vssのデカップリングキャパシタとして作用し、前記
放電電流による電源Vssノイズを緩和するように働く。
レベルに変化するときは、プリデコーダ入力信号AB1R,A
B2Rが“H"レベルから“L"レベルに変化し、配線負荷C1
R,C2Rが電源Vss側の“L"レベルに放電される。このとき
の放電電流は、電源Vssが放電先なので、その電源Vssの
ノイズを発生させることになる。しかし、非選択状態に
あるプリデコーダ入力信号AB2L側の配線負荷C2Lがリピ
ータ45−２中のインバータを介して電源Vss側の“L"レ
ベルに放電されているので、この配線負荷C2Lが前記電
源Vssのデカップリングキャパシタとして作用し、前記
放電電流による電源Vssノイズを緩和するように働く。
本実施例では、レベルクランプトランジスタ43−1,43
−２により、非選択状態にある第１のプリデコーダ入力
信号群12−１のうちの半数（AB1L）をDC的に“H"レベ
ル、残る半数（AB2L）をCD的に“L"レベルにクランプす
るので、第１のプリデコーダ入力信号群12−１の各配線
負荷C1L,C2Lが電源Vcc,Vssのデカップリングキャパシタ
として作用する。そのため、選択状態にある第２のプリ
デコーダ入力信号群12−２側の各配線負荷C1R,C2Rの充
放電電流による電源Vcc,Vssノイズを小さくすることが
できる。そのため、半導体記憶装置全体としてのパフォ
ーマンス（安定動作、応答速度等）を向上できる。
−２により、非選択状態にある第１のプリデコーダ入力
信号群12−１のうちの半数（AB1L）をDC的に“H"レベ
ル、残る半数（AB2L）をCD的に“L"レベルにクランプす
るので、第１のプリデコーダ入力信号群12−１の各配線
負荷C1L,C2Lが電源Vcc,Vssのデカップリングキャパシタ
として作用する。そのため、選択状態にある第２のプリ
デコーダ入力信号群12−２側の各配線負荷C1R,C2Rの充
放電電流による電源Vcc,Vssノイズを小さくすることが
できる。そのため、半導体記憶装置全体としてのパフォ
ーマンス（安定動作、応答速度等）を向上できる。
第７図は、本発明の他の実施例を示すもので、プリデ
コーダ入力信号発生回路40Aの回路図である。
コーダ入力信号発生回路40Aの回路図である。
この実施例では、２段の２入力NANDゲート48a,48bか
らなるゲート回路48−1,48−2,48−3,48−４を用いてプ
リデコーダ入力信号発生回路40Aを構成することによ
り、第１図のプリデコーダ入力信号発生回路40と同様の
機能を持たせている。
らなるゲート回路48−1,48−2,48−3,48−４を用いてプ
リデコーダ入力信号発生回路40Aを構成することによ
り、第１図のプリデコーダ入力信号発生回路40と同様の
機能を持たせている。
即ち、例えばゲート回路48−１において、ブロック選
択信号φｌが“L"レベルのとき、NANDゲート48a,48bが
共にオフ状態となってアドレスバスAB1,AB2の信号とは
無関係にプリデコーダ入力信号AB1Lが“H"レベルにクラ
ンプされる。一方、ブロック選択信号φｌが“H"レベル
の時、NANDゲート48a,48bがオン状態となってアドレス
バスAB1,AB2の信号が所定時間遅れてそのままプリデコ
ーダ入力信号AB1Lの形で伝達される。ここで、NANDゲー
ト48a及び48bは、信号選択機能を有すると共にクランプ
機能も有しており、これにより、回路構成のより簡単化
が図れる。
択信号φｌが“L"レベルのとき、NANDゲート48a,48bが
共にオフ状態となってアドレスバスAB1,AB2の信号とは
無関係にプリデコーダ入力信号AB1Lが“H"レベルにクラ
ンプされる。一方、ブロック選択信号φｌが“H"レベル
の時、NANDゲート48a,48bがオン状態となってアドレス
バスAB1,AB2の信号が所定時間遅れてそのままプリデコ
ーダ入力信号AB1Lの形で伝達される。ここで、NANDゲー
ト48a及び48bは、信号選択機能を有すると共にクランプ
機能も有しており、これにより、回路構成のより簡単化
が図れる。
なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。
形が可能である。その変形例としては、例えば次のよう
なものがある。
（ａ） 上記実施例では、例えばブロック選択信号φｌ
が“L"レベルの時は第１のメモリセルブロック群10−１
が図示しない非選択／選択手段を介して非選択状態にセ
ットされるようになっているが、この非選択状態にセッ
トする構成は、ブロック選択信号φｌに基づきメモリセ
ルブロック11と図示しない入出力データバスとの間のス
イッチ回路をオフ状態にする等、種々の方法が採用でき
る。ここで、非選択／選択手段によって第１のメモリセ
ルブロック群10−１を非選択状態にセットするのは、消
費電力の低減や、あるいはノイズの低減、さらには安定
動作の向上等の点において望ましいからである。
が“L"レベルの時は第１のメモリセルブロック群10−１
が図示しない非選択／選択手段を介して非選択状態にセ
ットされるようになっているが、この非選択状態にセッ
トする構成は、ブロック選択信号φｌに基づきメモリセ
ルブロック11と図示しない入出力データバスとの間のス
イッチ回路をオフ状態にする等、種々の方法が採用でき
る。ここで、非選択／選択手段によって第１のメモリセ
ルブロック群10−１を非選択状態にセットするのは、消
費電力の低減や、あるいはノイズの低減、さらには安定
動作の向上等の点において望ましいからである。
なお、第１図では第１と第２のメモリセルブロック群
10−１と10−２を分割動作させる構成になっているが、
このメモリセルブロック群10−1,10−２を他の数（2n）
に増やし、それに対応してブロック選択信号φl,φｒの
数も増加する構成にすることも可能である。さらに、外
部入力アドレスA1,A2は第１図では２個示されている
が、これは通常は複数の任意の数だけ備え、それに応じ
てプリデコーダ入力信号AB1L,AB2L,AB1R,AB2Rの数及び
メモリセルブロック11の数も２個よりも多くの数が設け
られることになる。
10−１と10−２を分割動作させる構成になっているが、
このメモリセルブロック群10−1,10−２を他の数（2n）
に増やし、それに対応してブロック選択信号φl,φｒの
数も増加する構成にすることも可能である。さらに、外
部入力アドレスA1,A2は第１図では２個示されている
が、これは通常は複数の任意の数だけ備え、それに応じ
てプリデコーダ入力信号AB1L,AB2L,AB1R,AB2Rの数及び
メモリセルブロック11の数も２個よりも多くの数が設け
られることになる。
（ｂ） 上記実施例において、プリデコーダ入力信号群
12−1,12−２が奇数本（2n＋１本）のときは、ほぼ半数
にあたるｎ本またはｎ＋１本をDC的に“H"レベル、残る
ｎ本またはｎ＋１本をDC的に“L"レベルにクランプすれ
ば、上記実施例とほぼ同様の利点が得られる。
12−1,12−２が奇数本（2n＋１本）のときは、ほぼ半数
にあたるｎ本またはｎ＋１本をDC的に“H"レベル、残る
ｎ本またはｎ＋１本をDC的に“L"レベルにクランプすれ
ば、上記実施例とほぼ同様の利点が得られる。
（ｃ） 第１図及び第７図のプリデコーダ入力信号発生
回路40,40Aは、図示以外の回路で構成したり、さらにそ
の中に設けられるクランプ手段を他のゲート回路やスイ
ッチ等で構成する等の変形も可能である。
回路40,40Aは、図示以外の回路で構成したり、さらにそ
の中に設けられるクランプ手段を他のゲート回路やスイ
ッチ等で構成する等の変形も可能である。
（ｄ） 第１図のリピータ45−1,45−2,46−1,46−２
は、大きな負荷を駆動するための手段であるが、これを
単に１段のインバータや、あるいはバッファ等の他の回
路で構成してもよい。
は、大きな負荷を駆動するための手段であるが、これを
単に１段のインバータや、あるいはバッファ等の他の回
路で構成してもよい。
（発明の効果） 以上詳細に説明したように、本発明によれば、クラン
プ手段を用いて、非選択状態のプリデコーダ入力信号群
のレベルを、その信号群中の半数をDC的に“H"レベル、
残る半数をDC的に“L"レベルにクランプする構成にした
ので、非選択状態のプリデコーダ入力信号群側の配線負
荷が電源に対するデカップリングキャパシタとして作用
する。この作用により、選択状態にあるプリデコーダ入
力信号群側の各配線負荷の充放電電流による電源ノイズ
を小さくすることが可能となる。従って、半導体記憶装
置全体としての安定動作や応答速度等のパフォーマンス
を著しく向上させることができる。
プ手段を用いて、非選択状態のプリデコーダ入力信号群
のレベルを、その信号群中の半数をDC的に“H"レベル、
残る半数をDC的に“L"レベルにクランプする構成にした
ので、非選択状態のプリデコーダ入力信号群側の配線負
荷が電源に対するデカップリングキャパシタとして作用
する。この作用により、選択状態にあるプリデコーダ入
力信号群側の各配線負荷の充放電電流による電源ノイズ
を小さくすることが可能となる。従って、半導体記憶装
置全体としての安定動作や応答速度等のパフォーマンス
を著しく向上させることができる。
第１図は本発明の実施例を示す半導体記憶装置の要部の
構成ブロック図、第２図は従来の半導体記憶装置の要部
の構成ブロック図、第３図は第２図の要部の回路図、第
４図は第２図のタイミングチャート、第５図は第１図の
要部の回路図、第６図は第１図のタイミングチャート、
第７図は本発明の他の実施例を示すプリデコーダ入力信
号発生回路の回路図である。 10−1,10−２……第1,第２のメモリセルブロック群、11
……メモリセルブロック、11a……メモリセルアレイ、1
1b……プリデコーダ、12−1,12−２……第1,第２のプリ
デコーダ入力信号群、30−1,30−２……アドレスバッフ
ァ、40,40A……プリデコーダ入力信号発生回路、41−1,
41−2,42−1,42−２……トランスミッションゲート、43
−1,43−2,44−1,44−２……レベルクランプトランジス
タ、48−1,48−2,48−3,48−４……ゲート回路、C1L,C2
L,C1R,C2R……配線負荷、φl,φｒ……ブロック選択信
号。
構成ブロック図、第２図は従来の半導体記憶装置の要部
の構成ブロック図、第３図は第２図の要部の回路図、第
４図は第２図のタイミングチャート、第５図は第１図の
要部の回路図、第６図は第１図のタイミングチャート、
第７図は本発明の他の実施例を示すプリデコーダ入力信
号発生回路の回路図である。 10−1,10−２……第1,第２のメモリセルブロック群、11
……メモリセルブロック、11a……メモリセルアレイ、1
1b……プリデコーダ、12−1,12−２……第1,第２のプリ
デコーダ入力信号群、30−1,30−２……アドレスバッフ
ァ、40,40A……プリデコーダ入力信号発生回路、41−1,
41−2,42−1,42−２……トランスミッションゲート、43
−1,43−2,44−1,44−２……レベルクランプトランジス
タ、48−1,48−2,48−3,48−４……ゲート回路、C1L,C2
L,C1R,C2R……配線負荷、φl,φｒ……ブロック選択信
号。
Claims (1)
- 【請求項１】プリデコーダ入力信号群を入力とするプリ
デコーダを有する複数のメモリセルブロックがそれぞれ
設けられた分割動作可能な複数のメモリセルブロック群
と、 前記メモリセルブロック群を分割動作させるためのブロ
ック選択信号に基づき、前記各メモリセルブロック群に
それぞれ入力される各プリデコーダ入力信号群を選択的
に活性化し、該選択されたプリデコーダ入力信号群を外
部アドレスの情報に従って“H"レベルまたは“L"レベル
に設定するプリデコーダ入力信号発生回路とを、備えた
半導体記憶装置において、 前記ブロック選択信号に基づき、前記プリデコーダ入力
信号発生回路による非選択のプリデコーダ入力信号群に
対してそのほぼ半数を“H"レベルに、残る半数を“L"レ
ベルにクランプするクランプ手段を、 設けたことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018254A JP2875321B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
| KR1019910000615A KR910014945A (ko) | 1990-01-29 | 1991-01-16 | 반도체기억장치 |
| EP91101165A EP0440176B1 (en) | 1990-01-29 | 1991-01-29 | Semiconductor memory device |
| DE69125734T DE69125734T2 (de) | 1990-01-29 | 1991-01-29 | Halbleiterspeicheranordnung |
| US07/647,589 US5237536A (en) | 1990-01-29 | 1991-01-29 | Semiconductor memory device having split operation and capable of reducing power supply noise |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018254A JP2875321B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222183A JPH03222183A (ja) | 1991-10-01 |
| JP2875321B2 true JP2875321B2 (ja) | 1999-03-31 |
Family
ID=11966545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018254A Expired - Fee Related JP2875321B2 (ja) | 1990-01-29 | 1990-01-29 | 半導体記憶装置 |
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| Country | Link |
|---|---|
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| EP (1) | EP0440176B1 (ja) |
| JP (1) | JP2875321B2 (ja) |
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| US5287527A (en) * | 1992-12-28 | 1994-02-15 | International Business Machines Corporation | Logical signal output drivers for integrated circuit interconnection |
| KR0120592B1 (ko) * | 1994-09-09 | 1997-10-20 | 김주용 | 신호 변환 장치를 갖고 있는 어드레스 입력버퍼 |
| US5513135A (en) * | 1994-12-02 | 1996-04-30 | International Business Machines Corporation | Synchronous memory packaged in single/dual in-line memory module and method of fabrication |
| US5699315A (en) * | 1995-03-24 | 1997-12-16 | Texas Instruments Incorporated | Data processing with energy-efficient, multi-divided module memory architectures |
| DE19833068A1 (de) * | 1998-07-22 | 1999-11-04 | Siemens Ag | Endstufe für einen Decoder |
| KR100464411B1 (ko) * | 2002-04-19 | 2005-01-03 | 삼성전자주식회사 | 분할된 디커플링 커패시터를 이용한 전원선 잡음 제거회로 및 이를 구비하는 반도체 장치 |
| US20040003210A1 (en) * | 2002-06-27 | 2004-01-01 | International Business Machines Corporation | Method, system, and computer program product to generate test instruction streams while guaranteeing loop termination |
| KR100548565B1 (ko) * | 2003-07-14 | 2006-02-02 | 주식회사 하이닉스반도체 | 어드레스 신호 및 컨트롤 신호용 리피터를 갖춘 메모리 장치 |
| US7272991B2 (en) * | 2004-02-09 | 2007-09-25 | The Gillette Company | Shaving razors, and blade subassemblies therefor and methods of manufacture |
| KR20080029573A (ko) * | 2006-09-29 | 2008-04-03 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP5750829B2 (ja) * | 2010-03-19 | 2015-07-22 | 富士通セミコンダクター株式会社 | 半導体装置の試験方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPS60231996A (ja) * | 1984-04-28 | 1985-11-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS60234295A (ja) * | 1984-05-04 | 1985-11-20 | Fujitsu Ltd | 半導体記憶装置 |
| US4694429A (en) * | 1984-11-29 | 1987-09-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPS63200391A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | スタテイツク型半導体メモリ |
| US4935901A (en) * | 1987-02-23 | 1990-06-19 | Hitachi, Ltd. | Semiconductor memory with divided bit load and data bus lines |
| JPS6437797A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Eprom device |
-
1990
- 1990-01-29 JP JP2018254A patent/JP2875321B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-16 KR KR1019910000615A patent/KR910014945A/ko not_active Application Discontinuation
- 1991-01-29 DE DE69125734T patent/DE69125734T2/de not_active Expired - Fee Related
- 1991-01-29 US US07/647,589 patent/US5237536A/en not_active Expired - Lifetime
- 1991-01-29 EP EP91101165A patent/EP0440176B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| DE69125734T2 (de) | 1997-12-18 |
| DE69125734D1 (de) | 1997-05-28 |
| EP0440176A2 (en) | 1991-08-07 |
| JPH03222183A (ja) | 1991-10-01 |
| EP0440176A3 (en) | 1994-09-21 |
| US5237536A (en) | 1993-08-17 |
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