DE3716803A1 - Leseverstaerker fuer halbleiterspeicher - Google Patents
Leseverstaerker fuer halbleiterspeicherInfo
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Description
Die Erfindung bezieht sich auf eine Einrichtung zur Abtastung
einer elektrischen Ladung auf einer Informationsleitung
einer Speicherzelle gemäß den Oberbegriffen der nebengeordneten
Patentansprüche 1 und 3. Die Informationsleitung
wird nachfolgend auch als Bitleitung bezeichnet.
Die Einrichtung enthält CMOS Transistoren (komplementäre
Metalloxid-Halbleitertransistoren) und dient zum Auslesen
eines Informationssignals, das in den Speicherzellen einer
Speichereinrichtung gespeichert ist. Die Erfindung bezieht
sich insbesonder auf eine Lese- bzw. Abtasteinrichtung,
die in der Lage ist, divergierende Schwellenspannungen Vth
der CMOS Transistoren zu kompensieren, so daß es möglich
ist, das in den Speicherzellen gespeicherte Informationssignal
exakt auslesen zu können.
In jeder Speicherzelle ist das Informationssignal in einem
Kondensator gespeichert und wird unter Durchführung eines
Halte- bzw. Latch-Betriebs der bereits oben beschriebenen
Einrichtung zur Abtastung einer elektrischen Ladung ausgelesen,
die im nachfolgenden als Leseverstärker bezeichnet
wird.
Weisen die Transistoren des Leseverstärkers, die ein Paar
von P- (P-Kanal)-MOS Transistoren oder ein Paar von N- (N-
Kanal)-MOS Transistoren bilden, gegenseitig die gleichen
Abmessungen und gleichen Betriebseigenschaften auf, so ist
der Leseverstärker in der Lage, einen sehr empfindlichen
Lesebetrieb zum Auslesen bzw. Abtasten der elektrischen Ladung
durchzuführen, die auf einer entsprechenden und mit
der Speicherzelle verbundenen Bitleitung erscheint, auch
wenn die Änderung des elektrischen Potentials Δ Vs auf der
Bitleitung aufgrund der vorhandenen und in der Speicherzelle
gespeicherten Ladung auf der Bitleitung sehr klein ist.
Die Schaltungselemente in einer Speicherzelle werden jedoch
mehr und mehr miniaturisiert, was dazu führt, daß die individuellen
Eigenschaften der Paare von PMOS und NMOS Transistoren
mehr und mehr voneinander abweichen. Darüber hinaus
wird die Kapazität einer jeden Speicherzelle der
Speichereinrichtung entsprechend kleiner. Die Anforderungen
an den Leseverstärker erhöhen sich damit, um auch in diesem
Fall den Anstieg des elektrischen Potentials auf der Bitleitung
exakt detektieren zu können. Die für Speichereinrichtungen
verwendeten Leseverstärker müssen daher mit
kleiner werdenden Abmessungen der Speicherzellen eine immer
bessere Empfindlichkeiten aufweisen.
Divergieren ferner die Schwellenspannungen V th der jeweiligen
Transistoren, die die Paare von NMOS und PMOS Transistoren
bilden, so kann eine eingangsseitige reduzierte Offset-
Spannung V os bzw. Gegenspannung des Leseverstärkers
kritische Werte annehmen, und zwar in Abhängigkeit der Differenz
Δ V th zwischen den Schwellenspannungen der Transistoren,
die die Transistorpaare bilden. Die Verwendung eines
derartigen Leseverstärkers führt zu einem fehlerhaften Lesebetrieb,
und zwar je nach Größenverhältnis zwischen der
eingangsseitigen reduzierten Offset-Spannung V os und der
Differenz Δ Vs der Schwellenspannungen.
Der Erfindung liegt die Aufgabe zugrunde, einen Leseverstärker
mit hoher Leseempfindlichkeit zu schaffen, die
nicht durch unterschiedliche Schwellenspannungen der die
Transistorpaare bildenden MOS Transistoren beeinträchtigt
wird.
Lösungen der gestellten Aufgabe sind in den kennzeichnenden
Teilen der nebengeordneten Patentansprüche 1 und 3 angegeben.
Vorteilhafte Ausgestaltungen der Erfindung sind den
jeweils nachgeordneten Unteransprüchen zu entnehmen.
Eine Einrichtung zur Abtastung einer elektrischen Ladung
auf einer Bitleitung einer Speicherzelle ist gekennzeichnet
durch
- a) ein Paar von P-Kanal MOS Transistoren, deren Sourceanschlüsse miteinander verbunden sind,
- b) ein Paar von N-Kanal MOS Transistoren, deren Sourceanschlüsse miteinander verbunden sind,
- c) ersten sowie zwischen der Bitleitung und einem Gateanschluß von wenigstens einem der PMOS und NMOS Transistoren liegenden Mitteln zur Speicherung einer Spannung während einer Vorladeperiode der Speicherzelle in Übereinstimmung mit einer Schwellenspannung des Transistors, mit dem die ersten Mittel verbunden sind, und
- d) zweiten sowie zwischen der Bitleitung und einem Drainanschluß von wenigstens einem der PMOS und NMOS Transistoren liegenden Mitteln, mit denen während der Vorladeperiode die Speicherung der mit der Schwellspannung des entsprechenden Transistors übereinstimmenden Spannung innerhalb der ersten Mittel durchführbar ist, wobei die zweiten Mittel derart ansteuerbar sind, daß während der Verriegelungsintervalle (Latch-Intervalle) der beiden Paare von PMOS und NMOS Transistoren die Abweichungen hinsichtlich der Schwellenspannungen der jeweiligen Paare von PMOS und NMOS Transistoren kompensiert sind.
Die ersten Mittel enthalten vorzugsweise Kondensatoren.
Gemäß einer zweiten Lösung ist die Einrichtung zur Abtastung
einer elektrischen Ladung auf einer Bitleitung einer
Speicherzelle gekennzeichnet durch
- a) ein Paar von ersten MOS Transistoren, deren Sourceanschlüsse miteinander verbunden sind,
- b) ein Paar von zweiten MOS Transistoren, deren Sourceanschlüsse miteinander verbunden sind,
- c) wenigstens ein Paar von Kondensatoren, von denen jeder zwischen einem Gateanschluß von wenigstens einem der ersten und zweiten MOS Transistoren und der Bitleitung liegt,
- d) wenigstens ein Paar von ersten Schaltelementen, von denen jedes zwischen einem Drainanschluß von wenigstens einem der ersten und zweiten MOS Transistoren und dem Gateanschluß des entsprechenden Transistors liegt, wobei die ersten Schaltelemente während der Vorladeperiode eingeschaltet und während eines Lese- bzw. Abtastbetriebs ausgeschaltet werden, und
- e) wenigstens ein Paar von zweiten Schaltelementen, von denen jedes zwischen der Bitleitung und einem Drainanschluß von wenigstens einem der ersten und zweiten MOS Transistoren liegt, während der Vorladeperiode ausgeschaltet wird, so daß eine Spannung in Übereinstimmung mit einer Schwellenspannung desjenigen Transistors, mit dem das zweite Schaltelement verbunden ist, an den Kondensator angelegt wird, mit dem der Gateanschluß des entsprechenden Transistors verbunden ist, und während des Lese- bzw. Abtastbetriebs eingeschaltet wird, so daß das Gatepotential des entsprechenden Transistors das elektrische Potential auf der Bileitung annimmt und Abweichungen hinsichtlich der Schwellenspannungen der jeweiligen ersten und zweiten Transistoren kompensiert sind.
Die Zeichnung stellt neben dem Stand der Technik Ausführungsbeispiele
der Erfindung dar. Es zeigen:
Fig. 1 ein Schaltungsdiagramm eines herkömmlichen Leseverstärkers
bzw. einer herkömmlichen Einrichtung
zur Abtastung einer elektrischen Ladung auf einer
Bitleitung, die mit einer Speicherzelle einer
Speichereinrichtung verbunden ist,
Fig. 2 ein Signaldiagramm zur Erläuterung der Wirkungsweise
des Leseverstärkers nach Fig. 1,
Fig. 3 ein Schaltungsdiagramm eines ersten Ausführungsbeispiels
des Leseverstärkers nach der Erfindung,
Fig. 4 ein Signaldiagramm zur Erläuterung der Wirkungsweise
des Leseverstärkers nach Fig. 3,
FIg. 5 ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels
des Leseverstärkers nach der Erfindung,
Fig. 6 ein Signaldiagramm zur Erläuterung der Wirkungsweise
des Leseverstärkers nach Fig. 5,
Fig. 7 ein Schaltungsdiagramm eines dritten Ausführungsbeispiels
des Leseverstärkers nach der Erfindung,
und
Fig. 8 ein Signaldiagramm zur Erläuterung der Wirkungsweise
des Leseverstärkers nach Fig. 7.
Im folgenden wird die Erfindung anhand der Figuren näher
beschrieben. Bevor jedoch auf die einzelnen Ausführungsbeispiele
eingegangen wird, soll zunächst der herkömmliche Leseverstärker
anhand der Fig. 1 und 2 näher diskutiert werden.
Die Fig. 1 und 2 zeigen den elektrischen Aufbau und ein Signaldiagramm
des herkömmlichen Leseverstärkers.
Wie anhand der Fig. 1 zu erkennen ist, führt der herkömmliche
bzw. kürzlich vorgeschlagene Leseverstärker einen Haltebetrieb
zwischen einer ersten Bitleitung BL 1 und einer
zweiten Bitleitung BL 2 aus (Latch-Betrieb). Beide Bitleitungen
BL 1 und BL 2 sind über einen nicht dargestellten Zugriffstransistor,
der sich in jeder Speicherzelle der Speichereinrichtung
befindet, mit einem Kondensator verbunden,
in dem ein Informationssignal (Bit "1" oder Bit "0") gespeichert
ist.
Der Leseverstärker enthält einen PMOS Transistor PM 1, dessen
Drainanschluß mit der ersten Bitleitung BL 1 verbunden
ist, einen NMOS Transistor NM 1, dessen Drainanschluß mit
der ersten Bitleitung BL 1 verbunden ist, einen weiteren
PMOS Transistor PM 2, dessen Drainanschluß mit der zweiten
Bitleitung BL 2 verbunden ist, und einen weiteren NMOS Transistor
NM 2, dessen Drainanschluß mit der zweiten Bitleitung
BL 2 verbunden ist. Die erste Bitleitung BL 1 ist ferner mit
den Gateanschlüssen des PMOS Transistors PM 2 und des NMOS
Transistors NM 2 verbunden. Dagegen ist die zweite Bitleitung
BL 2 mit den Gateanschlüssen des PMOS Transistors PM 1
und des NMOS Transistors NM 1 verbunden. Die Sourceanschlüsse
der PMOS Transistoren PM 1 und PM 2 empfangen eine gemeinsame
Steuerspannung d SP , während die Sourceanschlüsse
beider NMOS Transistoren NM 1 und NM 2 eine gemeinsame Steuerspannung
d SN empfangen.
Wie in den Fig. 1 und 2 dargestellt ist, erhält der Leseverstärker
mit dem beschriebenen Aufbau zuerst die Spannungen
Vcc/2 als Steuerspannungen ϕ SP und ϕ SN an den Sourceanschlüssen
der Transistoren PM 1, PM 2, NM 1 und NM 2. Eine
Spannung mit einem Pegel Vcc/2 wird ebenfalls an die erste
Bitleitung BL 1 und die zweite Bitleitung BL 2 geliefert.
Wird als nächstes in Abhängigkeit eines über eine Wortleitung
in der Speichereinrichtung gelieferten Auswahlsignals
ein vorbestimmter Zugriffstransistor in der entsprechenden
Speicherzelle der Speichereinrichtung leitend, so nimmt die
Spannung auf der ersten Bitleitung BL 1 den Wert Vcc/2 + Δ
Vs
an, und zwar aufgrund einer vorhandenen elektrischen Ladung,
die im Kondensator der entsprechenden Speicherzelle
der ersten Bitleitung BL 1 gespeichert ist. Auf diese Weise
wird also das elektrische Potential der ersten Bitleitung
BL 1 um den Wert Δ Vs erhöht.
Werden zu dieser Zeit die Steuerspannung ϕ SP auf den Wert
Vcc (Vorspannung) und die Steuerspannung ϕ SN auf den Wert
Null geändert (Nullspannung), so nehmen die Einschaltwiderstände
des PMOS Transistors PM 1 und des NMOS Transistors
NM 2 kleine Werte an. Im Gegensatz dazu nehmen die Einschaltwiderstände
des PMOS Transistors PM 2 und des NMOS
Transistors NM 1 große Werte an. Das bedeutet, daß ein Halte-
bzw. Latch-Betrieb für das Informationssignal mit Hilfe
der beiden Paare von CMOS Transistoren PM 1 und NM 1 bzw. PM 2
der NM 2 durchgeführt wird.
Die Fig. 3 zeigt den schaltungstechnischen Aufbau eines Leseverstärkers
nach der Erfindung gemäß einemersten Ausführungsbeispiel,
während die Fig. 4 ein Signaldiagramm zur
Erläuterung seiner Wirkungsweise ist. Der Leseverstärker
nach dem ersten Ausführungsbeispiel enthält zwei PMOS Transistoren,
dessen Sourceanschlüsse gemeinsam miteinander
verbunden sind, und zwei NMOS Transistoren, dessen Sourceanschlüsse
ebenfalls gemeinsam miteinander verbunden sind.
Das PMOS Transistorpaar enthält zwei PMOS Transistoren PM 1
und PM 2. Dagegen enthält das NMOS Transistorpaar zwei NMOS
Transistoren NM 1 und NM 2.
An die Sourceanschlüsse beider PMOS Transistoren PM 1 und
PM 2 wird ein Steuersignal ϕ SP gelegt, dessen Spannungspegel
sich von dem Wert Vcc/2 auf den Wert Vcc ändert, und zwar
mit einer zeitlichen Differenz von einem anderen Steuersignal
ϕ SN , das noch beschrieben wird. Die erste Bitleitung
BL 1 ist mit einem Drainanschluß des PMOS Transistors PM 1
und weiter mit einem Gateanschluß des PMOS Transistors PM 2
verbunden. Zusätzlich ist der Drainanschluß des PMOS Transistors
PM 2 mit der zweiten Bitleitung BL 2 verbunden. Die
zweite Bitleitung BL 2 ist weiter mit einem Gateanschluß des
PMOS Transistors PM 1 verbunden.
Die Transistorpaare haben gegenseitig verschiedene Schwellenspannungen
V th . Die Steuerspannung d SN wird an die
Sourceanschlüsse der NMOS Transistoren NM 1 und NM 2 geliefert.
Der Drainanschluß des NMOS Transistors NM 1 ist mit einem
Ende eines ersten Schaltelements S 11 und mit einem Ende eines
zweiten Schaltelements S 12 verbunden. Das andere Ende
des ersten Schaltelements S 11 ist mit einem Gateanschluß
des NMOS Transistors NM 1 verbunden. Das erste und das zweite
Schaltelement S 11 und S 11 werden jeweils durch andere
Steuersignale ϕ 1 und ϕ 2 gesteuert.
Der Drainanschluß des NMOS Transistors NM 2 ist mit einem
Ende eines dritten Schaltelements S 21 und mit einem Ende
eines vierten Schaltelements S 22 verbunden. Das andere Ende
des dritten Schaltelements S 21 ist mit einem Gateanschluß
des NMOS Transistors NM 2 verbunden.
Zusätzlich ist das andere Ende des vierten Schaltelements
S 22 mit der zweiten Bitleitung BL 2 verbunden. Auch das
dritte und vierte Schaltelement S 21, S 22 werden mit Hilfe
der Steuersignale ϕ 1 und ϕ 2 in der gleichen Weise wie das
erste und zweite Schaltelement S 11 und S 12 gesteuert.
Das andere Ende des zweiten Schaltelements S 12 ist mit der
ersten Bitleitung BL 1 verbunden.
Ferner ist der Gateanschluß des NMOS Transistors NM 1 über
einen Kondensator C 1 mit der zweiten Bitleitung BL 2 und
über den Kondensator C 1 mit dem Gateanschluß des PMOS
Transistors PM 1 verbunden. Dagegen ist der Gateanschluß des
NMOS Transistors NM 2 über einen Kondensator C 2 mit der ersten
Bitleitung BL 1 und über diesen Kondensator C 2 mit dem
Gateanschluß des PMOS Transistors PM 2 verbunden.
Im einzelnen ist der Gateanschluß des einen NMOS Transistors
NM 1 mit dem anderen Ende des ersten Schaltelements
S 11 und mit einem Ende des Kondensators C 1 verbunden. Die
zweite Bitleitung BL 2 ist mit dem anderen Ende des Kondensators
C 1 verbunden. Der Gateanschluß des NMOS Transistors
NM 2 ist mit dem anderen Ende des dritten Schaltelements S 21
und mit einem Ende des anderen Kondensators C 2 verbunden.
Die erste Bitleitung BL 1 ist mit dem anderen Ende des Kondensators
C 2 verbunden. Diese beiden Kondensatoren C 1 und
C 2 erlauben eine Kompensation der Divergenz Δ V th der
Schwellenspannungen des Transistorpaares, also eine Kompensation
der Differenz in den Schwellenspannungen der jeweiligen
MOS Transistoren. Die Schwellenspannung ist üblicherweise
definiert als Minimumgatespannung, bei der ein Drainstrom
zwischen dem Drainanschluß und dem Sourceanschluß des
MOS Transistors fließt.
Als nächstes wird der Betrieb des Leseverstärkers gemäß dem
ersten Ausführungsbeispiel anhand der Fig. 4 näher beschrieben.
Wird zunächst der logische Pegel des Steuersignals ϕ 1 auf
einen Wert "L" (niedriger Pegel) gelegt, so werden das erste
und das dritte Schaltelement S 11 und S 21 jeweils ausgeschaltet.
Nimmt das Steuersignal ϕ 2 den logischen Pegel "H"
(hohen Pegel) ein, so werden das zweite und das vierte
Schaltelement S 12 und S 22 eingeschaltet.
Wird dann der Pegel des Steuersignals ϕ 1 vom Wert "L" auf
den Wert "H" geändert, so werden das erste und dritte
Schaltelement S 11 und S 21 jeweils eingeschaltet. Wird dagegen
der Pegel des Steuersignals ϕ 2 vom Wert "H" auf den
Wert "L" geändert, so werden das zweite und vierte Schaltelement
S 12 und S 22 ausgeschaltet.
Wenn jedes Schaltelement im Leseverstärker gemäß dem ersten
Ausführungsbeispiel umgeschaltet ist, so stellen die NMOS
Transistoren NM 1 und NM 2 jeweils Diodenstrukturen dar und
sind in einen Schaltungszustand überführt, in dem jeder
NMOS Transistor NM 1, NM 2 mit jeder Bitleitung BL 1, BL 2 über
den entsprechenden Kondensator C 1 und C 2 verbunden ist.
Während einer Vorladeperiode vor dem Lesebetrieb des Leseverstärkers
wird als nächstes der Pegel des Steuersignals
ϕ SN durch eine Potentialdifferenz V DC geändert, und zwar
von einem Pegel Vcc/2 auf einen Pegel zur Voraufladung der
beiden Kondensatoren C 1 und C 2 (im nachfolgenden als V DC -
Pegel bezeichnet). Das hat zur Folge, daß Spannungen entsprechend
den jeweiligen Schwellenspannungen V th der MOS
Transistoren NM 1 und NM 2 über den jeweiligen Kondensatoren
C 1 und C 2 abfallen.
Im einzelnen wird während der Vorladeperiode jede der Bitleitungen
BL 1 und BL 2 auf dem Pegel Vcc/2 gehalten. Wenn
der Pegel des Steuersignals d SN vom Pegel Vcc/2 auf den
V DC -Pegel geändert wird, um die jeweiligen Kondensatoren
voraufzuladen, so nehmen die Gatepotentiale der jeweiligen
NMOS Transistoren NM 1 und NM 2 die Pegel V DC + V th1 bzw. V DC
+ V th2 an. V th1 ist dabei die Schwellenspannung des NMOS
Transistors NM 1, während V th2 die Schwellenspannung des
NMOS Transistors NM 2 ist. Daher liegen am Kondensator C 1
eine Spannung Vcc/2 - (V DC + V th1) und am Kondensator C 2
die Spannung Vcc/2 - (V DC + V th2) an.
Als nächstes wird der Pegel des Steuersignals ϕ SN vom Pegel
V DC auf den Pegel Vcc/2 geändert. Die Potentialdifferenzen
über den jeweiligen Kondensatoren C 1 und C 2 bleiben dabei
aufrechterhalten.
Wie die Fig. 4 zeigt, werden bei Änderung des Pegels des
Steuersignals ϕ 1 vom Wert "H" (EIN) auf den Wert "L" (AUS)
das erste und das dritte Schaltelement S 11 und S 21 ausgeschaltet.
Zusätzlich werden mit der Änderung des Pegels des
Steuersignals ϕ 2 vom Wert "L" (AUS) auf den Wert "H" (EIN)
das zweite und das vierte Schaltelement S 12 und S 22 eingeschaltet.
Die Schaltoperationen der ersten, zweiten, dritten
und vierten Schaltelemente bewirken, daß die Verbindung
zwischen den Gateanschlüssen und Drainanschlüssen der NMOS
Transistoren NM 1 und NM 2 unterbrochen werden. Die NMOS
Transistoren NM 1 und NM 2 werden daher aus dem Diodenzustand
in einen Zustand überführt, der dem normalen Zustand des
Transistorpaars entspricht. Zusätzlich ist der Schaltungsaufbau
des Leseverstärkers nach dem ersten Ausführungsbeispiel
so ausgelegt, daß gegenüber dem herkömmlichen Leseverstärker
nach Fig. 1 die entsprechenden Kondensatoren C 1
und C 2 jeweils zwischen den Gateanschlüssen der NMOS Transistoren
und den Bitleitung BL 1, BL 2 liegen.
Nach Beendigung der Vorladeperiode wird der Zugriffstransistor
in Antwort auf ein Steuersignal auf der Wortauswahlleitung
eingeschaltet. Zu diesem Zeitpunkt erscheint eine
in einem Kondensator der entsprechend ausgewählten Speicherzelle
gespeicherte elektrische Ladung z. B. auf der
Bitleitung BL 1, die mit dem Leseverstärker verbunden ist.
Weist beispielsweise das in dem Kondensator der ausgewählten
Speicherzelle gespeicherte Informationssignal den Wert
"0" auf (logischer Pegel), so nimmt das elektrische Potential
auf der ersten Bitleitung BL 1 den Wert Vcc/2 - Δ Vs an.
Es sei darauf hingewiesen, daß das elektrische Potential
auf der zweiten Bitleitung BL 2 zu diesem Zeitpunkt mit dem
Wert Vcc/2 aufrechterhalten wird. Nimmt dagegen das oben
beschriebene Informationssignal den logischen Pegel "1" an,
so wird nachfolgend das elektrische Potential auf der Bitleitung
BL 1 auf den Wert Vcc/2 + Δ Vs angehoben.
Nimmt also das elektrische Potential auf der ersten Bitleitung
BL 1 den Wert Vcc/2 - Δ Vs an, so wird die Spannung über
den Kondensator C 2 mit dem Wert Vcc/2 -
(V DC + V th2) aufrechterhalten.
Das Gatepotential des NMOS Transistors MN 2
nimmt daher den Wert Vcc/2 - Δ VS - (Vcc/2 - (V DC + V th-2))
an, also den Wert V DC + V th2 - Δ Vs, auf der anderen Seite
verbleibt das elektrische Potential auf der zweiten Bitleitung
BL 2 auf dem Wert Vcc/2, so daß das Gatepotential des
NMOS Transistors NM 1 über den Kondenstor C 1 den Wert Vcc/2
- (Vcc/2 - (V DC + V th1)) annimmt, also den Wert V DC + V th1.
Durch die oben beschriebene Ansteuerung wird erreicht, daß
die jeweiligen Schwellenspannungen V th1 und V th2 der Gatepotentiale
der NMOS Transistoren NM 1 und NM 2 höher sind als
ihre erforderlichen bzw. idealen Werte. Die jeweiligen
Gatepotentiale der NMOS Transistoren NM 1 und NM 2 sind daher
mit Bezug auf ihre Sourceanschlüsse vollständig durch die
Schwellenspannungen V th1, V th2 innerhalb der entsprechenden
NMOS Transistoren NM 1, NM 2 kompensiert. Der Leseverstärker
gemäß dem ersten Ausführungsbeispiel nach der Erfindung
weist somit eine sehr hohe Empfindlichkeit zum Lesen bzw.
Abtasten einer elektrischen Ladung auf, die auf jeder der
Bitleitungen erscheint.
Nachdem die im Kondensator der ausgewählten Speicherzelle
gespeicherte elektrische Ladung über die erste oder zweite
Bitleitung BL 1 oder BL 2 zum Leseverstärker geliefert worden
ist, beginnt der Leseverstärker gemäß diesem Ausführungsbeispiel
mit seinem Lese- bzw. Abtastbetrieb.
Bei dem in Fig. 1 gezeigten herkömmlichen Leseverstärker
wird der Lesebetrieb nicht nur bezüglich des NMOS Transistorpaars,
sondern auch bezüglich des PMOS Transistorpaars
durchgeführt. Entsprechend der Fig. 2 werden daher beide
Steuersignale ϕ SN und d SP gleichzeitig geändert, und zwar
das Steuersignal ϕ SN vom Pegel Vcc/2 auf den Nullpegel und
das Steuersignal d SP vom Pegel Vcc/2 auf den Pegel Vcc. Bei
dem Leseverstärker gemäß dem ersten Ausführungsbeispiel
nach der Erfindung werden durch die Schaltoperationen der
ersten, zweiten, dritten und vierten Schaltelemente S 11,
S 21, S 12 und S 22 Spannungen erzeugt, deren Pegel verändert
werden, und zwar in Abhängigkeit der jeweiligen Schwellenspannungen,
die über die Kondensatoren C 1 und C 2 angelegt
werden. Die Kondensatoren C 1 und C 2 dienen zur Kompensation
der Divergenz in den entsprechenden Schwellenspannungen
V th1 und V th2 der NMOS Transistoren NM 1 und NM 2, die das
NMOS Transistorpaar bilden, so daß die eingangsseitigen reduzierten
Offset- bzw. Gegenspannungen V OS beider MOS Transistoren
gelöscht werden können. Zunächst wird daher nur
das NMOS Transistorpaar verriegelt bzw. im Halte- oder
Latch-Betrieb betrieben. Anschließend werden die beiden
PMOS Transistoren PM 1 und PM 2, die das PMOS Transistorpaar
bilden, im Haltebetrieb betrieben bzw. verriegelt, und zwar
unter Verwendung identifizierter Daten (elektrisches Potential)
nach dem Haltebetrieb des NMOS Transistorpaars. Der
Haltebetrieb des PMOS Transistorpaars kann somit ohne speziellen
schaltungstechnischen Aufbau zur Kompensation der
Divergenz der Schwellenspannungen der PMOS Transistoren PM 1
und PM 2 gesichert werden.
Da während der oben beschriebenen Vorladeperiode entsprechend
Fig. 4 die Spannungen zur Kompensation der Schwellenspannungen
V th1 und V th2 der jeweiligen NMOS Transistoren
NM 1 und NM 2 in den Kondensatoren C 1 und C 2 gespeichert
sind, nehmen das Gatepotential des NMOS Transistors NM 2 den
Wert V DC + V th2 - Δ Vs und das Gatepotential des NMOS Transistors
NM 1 den Wert V DC + V th1 an, wobei das Potential auf
der ersten Bitleitung BL 1 um den Wert -Δ Vs geändert worden
ist.
Wird der Lesebetrieb des Leseverstärkers aufgenommen, so
ändert sich der Pegel des Steuersignals ϕ SN vom Wert Vcc/2
auf den Nullpegel. Überschreiten die Spannungen zwischen
den Gateanschlüssen und den Sourceanschlüssen der jeweiligen
NMOS Transistoren NM 1 und NM 2 die jeweils entsprechenden
Schwellenspannungen V th1 und V th2, so wird einer der
beiden NMOS Transistoren als erstes eingeschaltet. Da die
Differenz zwischen den Gate- und Sourcepotentialen nur den
Wert -Δ Vs annimmt und die Divergenz zwischen den Schwellenspannungen
V th1 und V th2 vollständig kompensiert ist,
wird nur einer der NMOS Transistoren (NM 1) als erstes eingeschaltet,
dessen Gatepotential um den Wert Δ Vs höher ist
als das Gatepotential des anderen NMOS Transistors. Der
Halte- bzw. Verriegelungsbetrieb für das Informationssignal
des NMOS Transistorpaars wird somit aufgenommen.
Nach Beginn des oben beschriebenen Halte- bzw. Verriegelungsbetriebs
wird das Steuersignal ϕ SP vom Pegel Vcc/2 auf
den Pegel Vcc geändert, und zwar mit einer konstanten Zeitdifferenz
Δ t bezüglich des Steuersignals ϕ SN , wie die Fig.
4 zeigt. Zu diesem Zeitpunkt beginnen daher die PMOS Transistoren
PM 1 und PM 2 den Halte- bzw. Verriegelungsbetrieb,
wobei die Transistoren PM 1 und PM 2 das PMOS Transistorpaar
bilden. Das Potential jeder Bitleitung BL 1 und BL 2 nimmt
somit einen idenfifizierten Potentialpegel ein, und zwar
aufgrund des Haltebetriebs des NMOS Transistorpaars. Das
PMOS Transistorpaar kann daher einen genauen Halte- bzw.
Latch-Betrieb durchführen, um den identifizierten Potentialpegel
zu lesen bzw. zu detektieren, und zwar ohne spezielle
Schaltungselemente für die Kompensation der Abweichung
der Schwellenspannung.
Es sei darauf hingewiesen, daß die konstante Zeitdifferenz
tt eine zeitliche Länge aufweisen kann, bezüglich der das
Potential am NMOS Transistorpaar auf einen Wert verstärkt
werden kann, der größer ist als die Divergenz bzw. Abweichung
Δ V th des PMOS Transistorpaars, wenn das elektrische
Potential mit Hilfe des Haltebetriebs des NMOS Transistorpaars
identifiziert ist. Ist mit anderen Worten die zeitliche
Differenz Δ t in der oben beschriebenen Weise festgesetzt
worden, so läßt sich ein sehr genauer Verriegelungsbetrieb
ohne spezielle Kompensation des Werts Δ V th bezüglich
des PMOS Transistorpaars durchführen.
Da die Spannung in Übereinstimmung mit der Abweichung bzw.
Divergenz Δ V th bei jeder Schwellenspannung der NMOS Transistoren
des NMOS Transistorpaars im entsprechenden Kondensator
C 1 und C 2 des Leseverstärkers gemäß dem ersten Ausführungsbeispiel
der Erfindung gespeichert werden kann, läßt
sich ein Latch- bzw. Verriegelungsbetrieb durchführen, bei
dem die Divergenz Δ V th vollständig kompensiert ist.
Aufgrund der hohen Empfindlichkeit des Leseverstärkers gemäß
dem ersten Ausführungsbeispiel der Erfindung läßt sich
ein fehlerfreier Latch- bzw. Verriegelungsbetrieb auch dann
durchführen, wenn die Kapazität jeder Speicherzelle der
Speichereinrichtung vermindert wird. Der Leseverstärker gemäß
der Erfindung kommt daher vorteilhaft bei hochintegrierten
Speichereinrichtungen zum Einsatz.
Da mit Hilfe des Leseverstärkers nach dem ersten Ausführungsbeispiel
die Divergenz bzw. Abweichung Δ V th kompensiert
werden kann, läßt sich zusätzlich die Ausbeute bei
der Herstellung von Speichereinrichtungen verbessern. Darüber
hinaus läßt sich die eingangsseitige reduzierte Offset-
bzw. Gegenspannung V OS vollständig und genau elminieren,
auch wenn sich aufgrund von Alterungseffekten bei den
NMOS und PMOS Transistorpaaren die Schwellenspannung ändert.
Der Leseverstärker nach der Erfindung weist somit
auch eine hohe Betriebszuverlässigkeit auf.
Gemäß dem zuvor beschriebenen ersten Ausführungsbeispiel
wurden Kondensatoren und Schaltelemente zur Kompensation
der Abweichung bzw. Divergenz hinsichtlich der Schwellenspannungen
der NMOS Transistoren verwendet. Beim zweiten
Ausführungsbeispiel nach der Erfindung werden diese Kondensatoren
und Schaltelemente dagegen zur Kompensation der Abweichung
bzw. Divergenz hinsichtlich der Schwellenspannungen
der beiden PMOS Transistoren eingesetzt.
Die Fig. 5 zeigt den Schaltungsaufbau des Leseverstärkers
nach dem zweiten Ausführungsbeispiel, während die Fig. 6
ein Signaldiagramm zur Erläuterung seiner Wirkungsweise
darstellt.
Wie die Fig. 5 zeigt, sind Kondensatoren C 1 und C 2 sowie
erste, zweite, dritte und vierte Schaltelemente S 11, S 21,
S 12 und S 22 mit dem PMOS Transistorpaar verbunden.
Der Leseverstärker gemäß dem zweiten bevorzugten Ausführungsbeispiel
enthält zwei PMOS Transistoren, dessen
Sourceanschlüsse gemeinsam miteinander verbunden sind, sowie
zwei NMOS Transistoren, dessen Sourceanschlüsse ebenfalls
gemeinsam miteinander verbunden sind. Das PMOS Transistorpaar
wird durch die beiden PMOS Transistoren PM 1 und
PM 2 gebildet. Dageben wird das NMOS Transistorpaar durch
die beiden NMOS Transistoren NM 1 und NM 2 gebildet.
Beim Leseverstärker nach dem zweiten Ausführungsbeispiel
wird das Steuersignal ϕ SN , dessen Pegel sich auf den Nullpegel
ändert, mit einer konstanten zeitlichen Differenz Δ t
gegenüber dem Steuersignal ϕ SP , das später noch genauer beschrieben
wird, an die Sourceanschlüsse der NMOS Transistoren
NM 1 und NM 2 gelegt. Das Steuersignal ϕ SN ist also gegenüber
dem Steuersignal ϕ SP verzögert, im Gegensatz zum
Ausführungsbeispiel nach Fig. 4. Der Drainanschluß des NMOS
Transistors NM 1 ist mit der ersten Bitleitung BL 1 verbunden.
Dagegen ist der Drainanschluß des NMOS Transistors NM 2
mit der zweiten Bitleitung BL 2 verbunden. Der Gateanschluß
des NMOS Transistors NM 1 ist mit der zweiten Bitleitung BL 2
verbunden.
Die Steuerspannung ϕ SP wird an die Sourceanschlüsse der
beiden PMOS Transistoren PM 1 und PM 2 des PMOS Transistorpaars
gelegt, wobei die Abweichung bzw. Divergenz Δ V th bezüglich
dieser beiden PMOS Transistoren kompensiert ist.
Ein Ende des ersten Schaltelements S 11 und ein Ende des
zweiten Schaltelements S 12 sind mit dem Drainanschluß des
PMOS Transistors PM 1 verbunden. Das andere Ende des ersten
Schaltelements S 11 ist mit dem Gateanschluß des PMOS Transistors
PM 1 verbunden. Dagegen steht das andere Ende des
zweiten Schaltelements S 12 in elektrischem Kontakt mit der
ersten Bitleitung BL 1. Das erste und das zweite Schaltelement
S 11 und S 12 werden jeweils mit Hilfe der Steuersignale
ϕ 1 und ϕ 2 angesteuert. Darüber hinaus sind ein Ende des
dritten Schaltelements S 21 und ein Ende des vierten Schaltelements
S 22 mit dem Drainanschluß des PMOS Transistors PM 2
verbunden. Das andere Ende des vierten Schaltelements S 22
steht in elektrischem Kontakt mit der zweiten Bitleitung
BL 2. Das dritte und vierte Schaltelement S 21 und S 22 werden
in gleicher Weise wie das erste und zweite Schaltelement
S 11 und S 12 mit Hilfe der Steuersignale ϕ 1 und ϕ 2 angesteuert.
Jeder Gateanschluß der PMOS Transistoren PM 1 und
PM 2, die das PMOS Transistorpaar des Leseverstärkers nach
dem zweiten Ausführungsbeispiel der Erfindung bilden, ist
mit einem entsprechenden Kondensator C 1 bzw. C 2 verbunden.
Genauer gesagt ist der Gateanschluß des PMOS Transistors
PM 1 mit dem anderen Ende des ersten Schaltelements S 11 und
mit einem Ende des Kondensators C 1 verbunden. Das andere
Ende des Kondensators C 1 ist mit der zweiten Bitleitung BL 2
verbunden. Ferner ist der Gateanschluß des PMOS Transistors
PM 2 mit dem anderen Ende des dritten Schaltelements S 21 und
mit einem Ende des Kondensators C 2 verbunden. Das andere
Ende des Kondensators ist mit der ersten Bitleitung BL 1
verbunden. Die Kondensatoren C 1 und C 2 dienen zur Kompensation
der Divergenz bzw. Abweichung Δ V th zwischen den
Schwellenspannungen der PMOS Transistoren des PMOS Transistorpaars.
Der Leserverstärker nach dem zweiten Ausführungsbeispiel der
Erfindung wird aus dem normalen Leseverstärker-Schaltungszustand
in einen Schaltungszustand überführt, bei dem Transistoren,
mit denen die jeweiligen Kondensatoren über Dioden
verbunden sind, elektrisch in Reihe miteinander liegen,
wenn die Pegel der Steuersignale ϕ 1 und ϕ 2 während der Vorladeperiode
umgeschaltet werden, wie in Fig. 6 dargestellt,
und zwar in der gleichen Weise wie der Leseverstärker gemäß
dem ersten Ausführungsbeispiel.
Der Pegel des Steuersignals ϕ SP ist um eine vorbestimmte
Spannung für eine konstante Periode im Fall des zweiten
Ausführungsbeispiels erhöht, so daß die Spannungen in Übereinstimmung
mit den jeweiligen Schwellenspannungen V th1 und
V th2 der PMOS Transistoren PM 1 und PM 2 über den jeweiligen
Kondensatoren C 1 und C 2 aufrechterhalten bleiben.
In gleicher Weise wie beim ersten Ausführungsbeispiel wird
das im Kondensator der entsprechenden Speicherzelle gespeichert
Informationssignal zu der ersten oder zweiten Bitleitung
BL 1 bzw. BL 2 übertragen. Danach wird das Steuersignal
ϕ SO vom Pegel Vcc/2 auf den Pegel Vcc gebracht, so daß
der Latch- bzw. Haltebetrieb durch die PMOS Transistoren
PM 1 und PM 2 gestartet wird.
Da zu dieser Zeit die Divergenz bzw. Abweichung V th innerhalb
der PMOS Transistoren PM 1 und PM 2 mit Hilfe der Kondensatoren
C 1 und C 2 kompensiert ist, kann die auf der ersten
oder zweiten Bitleitung BL 1 und BL 2 erscheinende
elektrische Ladung genau ausgelesen bzw. detektiert werden.
Ferner wird die Halte- bzw. Verriegelungsoperation der NMOS
Transistoren NM 1 und NM 2 mit Hilfe des Steuersignals ϕ SN nach
Ablauf der konstanten Zeitdifferenz Δ t in der gleichen
Weise wie beim ersten Ausführungsbeispiel durchgeführt. Da
im vorliegenden Fall die Halte- bzw. Verriegelungsoperation
der NMOS Transistoren auf der Grundlage derjenigen Daten
durchgeführt wird, die während der Halte- bzw. Verriegelungsoperation
der beiden PMOS Transistoren identifiziert
worden sind, kann der Lesebetrieb der NMOS Transistoren sicher
ausgeführt werden bzw. gesichert werden, und zwar ohne
Verbindungen der NMOS Transistoren NM 1 und NM 2 mit den jeweiligen
Kondensatoren C 1 und C 2 zur Kompensation der Abweichung
bzw. Divergenz der Schwellenspannungen.
Beim Leseverstärker nach dem zweiten Ausführungsbeispiel
werden die der Divergenz Δ V th der Schwellenspannungen der
PMOS Transistoren PM 1 und PM 2 entsprechenden Spannungen in
den jeweiligen Kondensatoren C 1 und C 2 gespeichert. Daher
läßt sich ein Halte- bzw. Verriegelungsbetrieb durchführen,
bei dem die Abweichung bzw. Divergenz von Δ V th vollständig
kompensiert ist. Auch der Leseverstärker gemäß dem zweiten
Ausführungsbeispiel läßt sich vorteilhaft in hochintegrierten
Speicherschaltungen verwenden. Ansonsten weist der Leseverstärker
nach dem zweiten Ausführungsbeispiel die gleichen
Vorteile wie derjenige nach dem ersten Ausführungsbeispiel
auf und wirkt in der gleichen Weise.
Der Leseverstärker nach dem dritten Ausführungsbeispiel der
Erfindung enthält zwei PMOS Transistoren und zwei NMOS
Transistoren. Mit diesen Transistoren sind ein erstes
Schaltelement, ein zweites Schaltelement, ein drittes
Schaltelement und ein viertes Schaltelement verbunden, um
Abweichungen bzw. Divergenzen der Schwellenspannungen in
den jeweiligen PMOS und NMOS Transistorpaaren zu kompensieren.
Die Fig. 7 zeigt ein Schaltungsdiagramm des Leseverstärkers
nach dem dritten Ausführungsbeispiel, während die Fig. 8
ein Signaldiagramm zur Erläuterung seiner Wirkungsweise
ist.
Entsprechend der Fig. 7 sind die Sourceanschlüsse der PMOS
Transistoren PM 1 und PM 2 miteinander verbunden, die das
PMOS Transistorpaar bilden. Ferner sind die Sourceanschlüsse
der NMOS Transistoren NM 1 und NM 2 miteinander verbunden,
die das NMOS Transistorpaar bilden. Jeder Sourceanschluß
dieser MOS Transistoren empfängt die Steuersignale ϕ SP und
ϕ SN . Die Gateanschlüsse des PMOS Transistors PM 1 und des
NMOS Transistors NM 1 sind jeweils mit der zweiten Bitleitung
BL 2 über Kondensatoren C P1 und C N1 verbunden. Ferner
sind die Gateanschlüsse des PMOS Transistors PM 2 und des
NMOS Transistors NM 2 jeweils mit der ersten Bitleitung BL 1
über Kondensatoren C P2 und C N2 verbunden. Die Gateanschlüssse
der jeweiligen PMOS und NMOS Transistoren PM 1, PM 2, NM 1
und NM 2 sind andererseits mit den Drainanschlüssen ihrer
Transistoren über ihnen zugeordnete erste und dritte
Schaltelemente SP 11, SP 21, SN 11 und SN 21 verbunden. Jeder
Drainanschluß der MOS Transistoren PM 1 und NM 1 ist ferner
mit mit der ersten Bitleitung BL 1 über entsprechende zweite
Schaltelemente SP 12 und SN 12 verbunden, die mit Hilfe des
Steuersignals ϕ 2 angesteuert werden können. Die Drainanschlüsse
der MOS Transistoren PM 2 und NM 2 sind über die
Schaltelemente SP 22 und SN 22 mit der zweiten Bitleitung BL 2
verbindbar. Auch die Schaltelemente SP 22 und SN 22 werden
mit Hilfe des Steuersignals ϕ 2 angesteuert.
Beim Leseverstärker nach dem dritten Ausführungsbeispiel
der Erfindung mit dem unter Fig. 7 beschriebenen Aufbau
werden Spannungen in Übereinstimmung mit den Schwellenspannungen
der jeweiligen Transistoren zur Kompensation der Abweichung
bzw. Divergenz hinsichtlich der Spannung V th an
die Kondensatoren C P1, C N1, C P2 und C N2 mit Hilfe der Steuersignale
ϕ SP und ϕ SN während der Vorladeperiode und vor
dem Lese- bzw. Abtastbetrieb des Leseverstärkers angelegt,
wie die Fig. 8 zeigt. Die oben beschriebenen Spannungen
werden in den entsprechenden Kondensatoren C P1, C N1, C P2
und C N2 gespeichert und gehalten. Anschließend wird das
Steuersignal ϕ SP auf den Pegel Vcc gebracht, während das
Steuersignal ϕ SN auf den Nullpegel gebracht wird, so daß
die Abweichung bzw. Divergenz in den Schwellenspannungen
kompensiert wird. Auf diese Weise kann der Leseverstärker
nach dem dritten Ausführungsbeispiel das Informationssignal
auf der ersten oder zweiten Bitleitung genau lesen bzw. abtasten.
Eine konstante Zeitdifferenz Δ t zwischen den beiden
Signalen ϕ SP und ϕ SN braucht bei diesem Ausführungsbeispiel
nicht eingehalten zu werden und ist nicht erforderlich.
Im ersten, zweiten und dritten Ausführungsbeispiel können
die ersten, zweiten, dritten und vierten Schaltelemente
PMOS und NMOS Transistoren enthalten. Die Steuersignale ϕ 1,
ϕ 2, d SP und ϕ SN lassen sich darüber hinaus mit einer Speichersteuereinrichtung
erzeugen, die innerhalb der Speichereinrichtung
vorhanden ist.
Die Erfindung ist auf Leseverstärker anwendbar, die durch
Paare von CMOS Transistoren innerhalb der Speichereinrichtung
gebildet sind. Der Leseverstärker nach der Erfindung
gewährleistet einen sicheren Lese- bzw. Abtastbetrieb, und
zwar ohne verminderte Empfindlichkeit beim Lesen bzw. Abtasten
einer elektrischen Ladung auf der Bitleitung, auch
wenn eine Divergenz bzw. Abweichung in den Schwellenspannungen
der jeweiligen Transistoren vorhanden ist. Selbst
bei einer Miniaturisierung der zum Aufbau einer Speichereinrichtung
verwendeten Schaltelemente kann der Auslese-
bzw. Abtastvorgang mit hoher Empfindlichkeit durchgeführt
werden, um eine elektrische Ladung zu detektieren, die auf
einer Informationsbitleitung erscheint. Da der Leseverstärker
nach der Erfindung einen genauen Lesebetrieb gewährleistet,
auch wenn im Zuge der Miniaturisierung einer IC Speichereinrichtung
die Kapazität des Kondensators in einer jeden
Speicherzelle erheblich vermindert wird, läßt sich in
der Praxis die Integrationsdichte der Speichereinrichtung
weiter erhöhen. Der Leseverstärker nach der Erfindung ist
in der Lage, die Abweichungen in den Schwellenspannungen
der MOS Transistoren vollständig zu kompensieren, so daß
die Ausbeute bei der Herstellung der Speichereinrichtungen
ebenfalls weiter erhöht werden kann. Der genaue Lesebetrieb
läßt sich darüber hinaus über eine sehr lange Zeit aufrechterhalten
und ist unabhängig von Alterungseffekten innerhalb
des Leseverstärkers.
Die ansteigenden bzw. abfallenden Flanken der Steuersignale
ϕ SP und ϕ SN in den Fig. 4 und 6 sind bei Durchführung des
Lese- bzw. Abtastbetriebs um die zeitliche Differenz Δ t gegeneinander
versetzt. Gemäß Fig. 4 fällt zunächst das Steuersignal
d SN auf den Wert Null ab, während nach der Zeitspanne
Δ t das Steuersignal ϕ SP auf den Wert Vcc ansteigt.
Ensprechend Fig. 6 liegen umgekehrte Verhältnisse vor.
Nach Fig. 8 ändern sich beide Signale ϕ SP und ϕ SN gleichzeitig.
Die jeweils mit einer Bitleitung über die Schaltelemente
verbindbaren MOS Transistoren liegen über dem mit
ihrem Gateanschluß verbundenen Kondensator an der jeweils
anderen Bitleitung an.
Claims (7)
1. Einrichtung zur Abtastung einer elektrischen Ladung
auf einer Informationsleitung (Bitleitung) (BL 1, BL 2) einer
Speicherzelle, gekennzeichnet durch
- a) ein Paar von P-Kanal MOS Transistoren (PM 1, PM 2), deren Sourceanschlüsse (S) miteinander verbunden sind,
- b) ein Paar von N-Kanal MOS Transistoren (NM 1, NM 2), deren Sourceanschlüsse (S) miteinander verbunden sind,
- c) ersten sowie zwischen der Bitleitung (BL 1, BL 2) und einem Gateanschluß (G) von wenigstens einem der PMOS und NMOS Transistoren (PM 1, PM 2, NM 1, NM 2) liegenden Mitteln (C 1, C 2) zur Speicherung einer Spannung während einer Vorladeperiode der Speicherzelle in Übereinstimmung mit einer Schwellenspannung (V th ) des Transistors, mit dem die ersten Mittel (C 1, C 2) verbunden sind, und
- d) zweiten sowie zwischen der Bitleitung (BL 1, BL 2) und einem Drainanschluß (D) von wenigstens einem der PMOS und NMOS Transistoren (PM 1, PM 2, NM 1, NM 2) liegenden Mitteln (S 11, S 12, S 21, S 22), mit denen während der Vorladeperiode die Speicherung der mit der Schwellenspannung (V th ) des entsprechenden Transistors übereinstimmenden Spannung innerhalb der ersten Mittel (C 1, C 2) durchführbar ist, wobei die zweiten Mittel (S 11, S 12, S 21, S 22) derart ansteuerbar sind, daß während der Verriegelungsintervalle der beiden Paare von PMOS und NMOS Transistoren (PM 1, PM 2, NM 1, NM 2) die Abweichungen hinsichtlich der Schwellenspannungen der jeweiligen Paare von PMOS und NMOS Transistoren (MP 1, PM 2, NM 1, NM 2) kompensiert werden.
2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet,
daß die ersten Mittel einen Kondensator (C 1, C 2) enthalten.
3. Einrichtung zur Abtastung einer elektrischen Ladung
auf einer Informationsleitung (Bitleitung) (BL 1, BL 2) einer
Speicherzelle, gekennzeichnet durch
- a) ein Paar von ersten MOS Transistoren, deren Sourceanschlüsse (S) miteinander verbunden sind,
- b) ein Paar von zweiten MOS Transistoren, deren Sourceanschlüsse (S) miteinander verbunden sind,
- c) wenigstens ein Paar von Kondensatoren (C 1, C 2), von denen jeder zwischen einem Gateanschluß (G) von wenigstens einem der ersten und zweiten MOS Transistoren und der Bitleitung (BL 1, BL 2) liegt,
- d) wenigstens ein Paar von ersten Schaltelementen (S 11, S 21), von denen jedes zwischen einem Drainanschluß (D) von wenigstens einem der ersten und zweiten MOS Transistoren und dem Gateanschluß (G) des entsprechenden Transistors liegt, wobei die ersten Schaltelemente (S 11, S 21) während der Vorladeperiode eingeschaltet und während eines Lese- bzw. Abtastbetriebs ausgeschaltet werden, und
- e) wenigstens ein Paar von zweiten Schaltelementen (S 12, S 22), von denen jedes zwischen der Bitleitung (BL 1, BL 2) und einem Drainanschluß (D) von wenigstens einem der ersten und zweiten MOS Transistoren liegt, während der Vorladeperiode ausgeschaltet wird, so daß eine Spannung in Übereinstimmung mit einer Schwellenspannung desjenigen Transistors, mit dem das zweite Schaltelement (S 12, S 22) verbunden ist, an den Kondensator (C 1, C 2) angelegt wird, mit dem der Gateanschluß (G) des entsprechenden Transistors verbunden ist, und während des Lese- bzw. Abtastbetriebs eingeschaltet wird, so daß das Gatepotential des entsprechenden Transistors das elektrische Potential auf der Bitleitung (BL 1, BL 2) annimmt und Abweichungen hinsichtlich der Schwellenspannungen der jeweiligen ersten und zweiten Transistoren kompensiert sind.
4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet,
daß
- - zu den ersten MOS Transistoren N-Kanal MOS Transistoren (NM1, NM2) gehören,
- - zu den zweiten MOS Transistoren P-Kanal MOS Transistoren (PM1, PM2) gehören,
- - jeder Kondensator (C1, C2) jeweils zwischen einem Gateanschluß (G) von einem der N-Kanal MOS Transistoren (NM1, NM 2) und der Bitleitung (BL 1, BL 2) liegt,
- - jedes der ersten Schaltelemente (S 11, S 21) jeweils zwischen zwischen dem Drainanschluß (D) von einem der N-Kanal MOS Transistoren (NM 1, NM 2) und seinem Gateanschluß (G) liegt,
- - jedes der zweiten Schaltelemente (S 12, S 22) jeweils zwischen der Bitleitung (BL 1, BL 2) und dem Drainanschluß (D) von einem der N-Kanal MOS Transistoren (NM 1, NM 2) liegt,
- - die Sourceanschlüsse (S) der P-Kanal MOS Transistoren (PM 1, PM 2) eine erste Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung (BL 1, BL 2) während der der Vorladeperiode ist sowie während des Lese- bzw. Abtastbetriebs eine zweite Spannung empfangen, die zweimal höher als die auf der Bitleitung (BL 1, BL 2) ist, und
- - die Sourceanschlüsse (S) der N-Kanal MOS Transistoren
(NM 1, NM 2) eine dritte Spannung zum Voraufladen des Kodensatorpaars
(C 1, C 2) empfangen, so daß die Schwellenspannungen
der jeweiligen MOS Transistoren (NM 1, NM 2) an
den Kondensatoren (C 1, C 2) anliegen,
anschließend die während der Vorladeperiode vorhandene erste Spannung und danach eine Nullspannung mit einer festen Zeitdifferenz (Δ t) gegenüber der zweiten und an die Sourceanschlüsse (S) der PMOS Transistoren (PM 1, PM 2) angelegten Spannung während des Lese- bzw. Abtastbetriebs empfangen.
5. Einrichtung nach Anspruch 3, dadurch gekennzeichnet,
daß
- - zu den ersten MOS Transistoren P-Kanal MOS Transistoren (PM 1, PM 2) gehören,
- - zu den zweiten MOS Transistoren N-Kanal MOS Transistoren (NM 1, NM 2) gehören,
- - jeder Kondensator (C 1, C 2) jeweils zwischen einem Gateanschluß (G) von einem der P-Kanal MOS Transistoren (PM 1, PM 2) und der Bitleitung (BL 1, BL 2) liegt,
- - jedes der ersten Schaltelemente (S 11, S 21) jeweils zwischen dem Drainanschluß (D) von einem der P-Kanal MOS Transistoren (PM 1, PM 2) und seinem Gateanschluß (G) liegt,
- - jedes der zweiten Schaltelemente (S 12, S 22) jeweils zwischen der Bitleitung (BL 1, BL 2) und dem Drainanschluß (D) von einem der P-Kanal MOS Transistoren (PM 1, PM 2) liegt,
- - die Sourceanschlüsse (S) der P-Kanal MOS Transistoren (PM 1, PM 2) eine erste Spannung zum Voraufladen des Kondensatorpaares (C 1, C 2) empfangen, so daß die Schwellenspannungen der jeweiligen PMOS Transistoren (PM 1, PM 2) an den Kondensatoren (C1, C2) anliegen, anschließend eine zweite Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung (BL 1, BL 2) während der Vorladeperiode ist sowie während des Lese- bzw. Abtastbetriebs eine zweite Spannung empfangen, die zweimal größer als die auf der Bitleitung (BL 1, BL 2) ist, und
- - die Sourceanschlüsse (S) der N-Kanal MOS Transistoren (NM 1, NM 2) die zweite Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung (BL 1, BL 2) während der Vorladeperiode ist sowie anschließend eine Nullspannung mit einer festen Zeitdifferenz (Δ t) gegenüber der zweiten und an die Sourceanschlüsse (S) der PMOS Transistoren (PM 1, PM 2) angelegten Spannung während des Lese- bzw. Abtastbetriebs empfangen.
6. Einrichtung nach Anspruch 3, dadurch gekennzeichnet,
daß
- - zu den ersten MOS Transistoren P-Kanal MOS Transistoren (PM 1, PM 2) gehören,
- - zu den zweiten MOS Transistoren N-Kanal MOS Transistoren (NM 1, NM 2) gehören,
- - die Kondensatoren (CP 1, CP 2, CN 1, CN 2) jeweils zwischen den Gateanschlüssen (G) der P-Kanal MOS Transistoren (PM 1, PM 2) und der Bitleitung (BL 1, Bl 2) sowie zwischen den Gateanschlüssen (G) der N-Kanal MOS Transistoren (NM 1, NM 2) und der Bitleitung (BL 1, BL 2) liegen,
- - die ersten Schaltelemente (SP 11, SP 21, SN 11, SN 21) jeweils zwischen einem Drainanschluß (D) eines P-Kanal MOS Transistors (PM 1, PM 2) und seinem Gateanschluß (G) sowie zwischen einem Drainanschluß (D) eines N-Kanal MOS Transistors (NM 1, NM 2) und seinem Gateanschluß (G) liegen,
- - die zweiten Schaltelemente (SP 12, SP 22, SN 12, SN 22) jeweils mit der Bitleitung (BL 1, BL 2) und einem Drainanschluß (D) der MOS Transistoren (PM 1, PM 2, NM 1, NM 2) verbunden sind,
- - die Sourceanschlüsse (S) der P-Kanal MOS Transistoren (PM 1, PM 2) eine erste Spannung zum Voraufladen des ihnen zugeordneten Kondensatorpaars (CP 1, CP 2) empfangen, so daß die Schwellenspannungen der jeweiligen P-Kanal MOS Transistoren (PM 1, PM 2) an diesen Kondensatoren (CP 1, CP 2) anliegen, anschließend eine zweite Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung während der Vorladeperiode ist sowie während des Lese- bzw. Abtastbetriebs eine dritte Spannung empfangen, die zweimal höher als die zweite Spannung ist, und
- - die Sourceanschlüsse (S) der N-Kanal MOS Transistoren (NM 1, NM 2) eine vierte Spannung zum Voraufladen des ihnen zugeordneten Kondensatorenpaares (CN 1, CN 2) empfangen, so daß die Schwellenspannungen der jeweiligen N-Kanal MOS Transistoren (NM 1, NM 2) an diesen Kondensatoren (CN 1, CN 2) anliegen, anschließend die zweite Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung während der Vorladeperiode ist sowie während des Lese- bzw. Abtastbetriebs eine Nullspannung empfangen.
7. Einrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß die feste Zeitdifferenz (Δ t) einer Zeitspanne entspricht,
nach der elektrische Potentiale am NMOS Transistorpaar
verstärkt sind.
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Publications (1)
Publication Number | Publication Date |
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---|---|---|---|
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Families Citing this family (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02142214A (ja) * | 1988-11-24 | 1990-05-31 | Nippon Motoroola Kk | オフセット電圧を補償したラッチングコンパレータ |
US5020028A (en) * | 1989-08-07 | 1991-05-28 | Standard Microsystems Corporation | Four transistor static RAM cell |
JPH03116488A (ja) * | 1989-09-29 | 1991-05-17 | Fujitsu Ltd | 半導体記憶装置 |
JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
US5032744A (en) * | 1989-10-31 | 1991-07-16 | Vlsi Technology, Inc. | High speed comparator with offset cancellation |
US5017815A (en) * | 1989-12-20 | 1991-05-21 | At&T Bell Laboratories | Sense amplifier with selective pull up |
JPH04186593A (ja) * | 1990-11-21 | 1992-07-03 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5212409A (en) * | 1991-04-09 | 1993-05-18 | Tektronix, Inc. | Analog-to-digital converter latch circuit |
KR950003347B1 (ko) * | 1991-09-24 | 1995-04-10 | 가부시키가이샤 도시바 | 불휘발성 반도체 기억장치 |
KR950010567B1 (ko) * | 1992-10-30 | 1995-09-19 | 삼성전자주식회사 | 반도체장치의 출력단회로 |
US5452246A (en) * | 1993-06-02 | 1995-09-19 | Fujitsu Limited | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size |
JP3085073B2 (ja) * | 1994-01-24 | 2000-09-04 | 富士通株式会社 | スタティックram |
JP2937027B2 (ja) * | 1994-09-07 | 1999-08-23 | 日本電気株式会社 | コンパレータ |
DE19621769C1 (de) * | 1996-05-30 | 1997-06-19 | Siemens Ag | Leseverstärker für Halbleiterspeicherzellen mit einer Einrichtung zur Kompensation von Schwellenspannungsunterschieden bei den Leseverstärkertransistoren |
JP4043060B2 (ja) * | 1996-06-14 | 2008-02-06 | 富士通株式会社 | トランジスタのしきい値補正回路及び半導体記憶装置並びにしきい値補正方法 |
GB9620762D0 (en) * | 1996-10-04 | 1996-11-20 | Philips Electronics Nv | Charge measurement circuit |
KR100264075B1 (ko) * | 1997-06-20 | 2000-08-16 | 김영환 | 전하 증폭 비트 라인 센스 앰프 |
US6388494B1 (en) * | 2000-08-23 | 2002-05-14 | National Semiconductor Corporation | Offset trim using hot-electron induced VT-shifts |
NO20004237L (no) * | 2000-08-24 | 2002-02-25 | Thin Film Electronics Asa | Integrert deteksjonsforsterker |
US6768348B2 (en) | 2001-11-30 | 2004-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Sense amplifier and electronic apparatus using the same |
US6801463B2 (en) * | 2002-10-17 | 2004-10-05 | Intel Corporation | Method and apparatus for leakage compensation with full Vcc pre-charge |
ATE339089T1 (de) * | 2003-08-04 | 2006-10-15 | Black & Decker Inc | Griffanordnung für ein kraftwerkzeug |
US6933869B1 (en) * | 2004-03-17 | 2005-08-23 | Altera Corporation | Integrated circuits with temperature-change and threshold-voltage drift compensation |
JP4744325B2 (ja) * | 2006-03-02 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 信号増幅器 |
JP4908471B2 (ja) * | 2008-08-25 | 2012-04-04 | 株式会社東芝 | 半導体記憶装置、及びそれを用いたトリミング方法 |
US8072244B1 (en) * | 2010-08-31 | 2011-12-06 | National Tsing Hua University | Current sensing amplifier and method thereof |
US8570095B1 (en) * | 2012-05-11 | 2013-10-29 | Semiconductor Components Industries, Llc | Offset-compensated active load and method |
TWI501558B (zh) * | 2012-11-13 | 2015-09-21 | Ind Tech Res Inst | 栓鎖裝置及其應用 |
KR102234600B1 (ko) | 2014-07-09 | 2021-04-02 | 삼성전자주식회사 | 트랜지스터들 간의 미스매치를 보상할 수 있는 비트라인 센스 증폭기 및 이를 포함하는 반도체 메모리 장치 |
KR102562312B1 (ko) | 2016-08-24 | 2023-08-01 | 삼성전자주식회사 | 비트라인 센스 앰프 |
CN112542185B (zh) * | 2019-09-20 | 2024-05-14 | 长鑫存储技术有限公司 | 灵敏放大器及其控制方法、存储器读写电路以及存储器 |
US11289151B2 (en) * | 2019-11-08 | 2022-03-29 | Micron Technology, Inc. | Cross-coupled transistor threshold voltage mismatch compensation and related devices, systems, and methods |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5712486A (en) * | 1980-06-26 | 1982-01-22 | Mitsubishi Electric Corp | Semiconductor storage device |
US4355377A (en) * | 1980-06-30 | 1982-10-19 | Inmos Corporation | Asynchronously equillibrated and pre-charged static ram |
US4408303A (en) * | 1981-12-28 | 1983-10-04 | Mostek Corporation | Directly-coupled and capacitively coupled nonvolatile static RAM cell |
US4494221A (en) * | 1982-03-03 | 1985-01-15 | Inmos Corporation | Bit line precharging and equilibrating circuit |
EP0098417A3 (de) * | 1982-06-15 | 1986-12-30 | Kabushiki Kaisha Toshiba | Halbleiterspeicheranordnung |
US4547685A (en) * | 1983-10-21 | 1985-10-15 | Advanced Micro Devices, Inc. | Sense amplifier circuit for semiconductor memories |
JPS59132491A (ja) * | 1983-10-21 | 1984-07-30 | Hitachi Ltd | センスアンプ |
JPS61208698A (ja) * | 1985-03-12 | 1986-09-17 | Matsushita Electronics Corp | 半導体記憶装置 |
JPS61237290A (ja) * | 1985-04-12 | 1986-10-22 | Sony Corp | ビツト線駆動回路 |
JPS62252597A (ja) * | 1986-04-24 | 1987-11-04 | Sony Corp | センスアンプ |
-
1986
- 1986-05-22 JP JP61116116A patent/JPS62273694A/ja active Pending
-
1987
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GB2190808A (en) | 1987-11-25 |
GB8708490D0 (en) | 1987-05-13 |
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