DE3716803A1

DE3716803A1 - Leseverstaerker fuer halbleiterspeicher

Info

Publication number: DE3716803A1
Application number: DE19873716803
Authority: DE
Inventors: Mitsuo Soneda
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-05-22
Filing date: 1987-05-19
Publication date: 1987-12-10
Also published as: GB2190808B; US4858195A; KR950012021B1; JPS62273694A; KR870011616A; GB2190808A; GB8708490D0

Description

Die Erfindung bezieht sich auf eine Einrichtung zur Abtastung einer elektrischen Ladung auf einer Informationsleitung einer Speicherzelle gemäß den Oberbegriffen der nebengeordneten Patentansprüche 1 und 3. Die Informationsleitung wird nachfolgend auch als Bitleitung bezeichnet.

Die Einrichtung enthält CMOS Transistoren (komplementäre Metalloxid-Halbleitertransistoren) und dient zum Auslesen eines Informationssignals, das in den Speicherzellen einer Speichereinrichtung gespeichert ist. Die Erfindung bezieht sich insbesonder auf eine Lese- bzw. Abtasteinrichtung, die in der Lage ist, divergierende Schwellenspannungen Vth der CMOS Transistoren zu kompensieren, so daß es möglich ist, das in den Speicherzellen gespeicherte Informationssignal exakt auslesen zu können.

In jeder Speicherzelle ist das Informationssignal in einem Kondensator gespeichert und wird unter Durchführung eines Halte- bzw. Latch-Betriebs der bereits oben beschriebenen Einrichtung zur Abtastung einer elektrischen Ladung ausgelesen, die im nachfolgenden als Leseverstärker bezeichnet wird.

Weisen die Transistoren des Leseverstärkers, die ein Paar von P- (P-Kanal)-MOS Transistoren oder ein Paar von N- (N- Kanal)-MOS Transistoren bilden, gegenseitig die gleichen Abmessungen und gleichen Betriebseigenschaften auf, so ist der Leseverstärker in der Lage, einen sehr empfindlichen Lesebetrieb zum Auslesen bzw. Abtasten der elektrischen Ladung durchzuführen, die auf einer entsprechenden und mit der Speicherzelle verbundenen Bitleitung erscheint, auch wenn die Änderung des elektrischen Potentials Δ Vs auf der Bitleitung aufgrund der vorhandenen und in der Speicherzelle gespeicherten Ladung auf der Bitleitung sehr klein ist.

Die Schaltungselemente in einer Speicherzelle werden jedoch mehr und mehr miniaturisiert, was dazu führt, daß die individuellen Eigenschaften der Paare von PMOS und NMOS Transistoren mehr und mehr voneinander abweichen. Darüber hinaus wird die Kapazität einer jeden Speicherzelle der Speichereinrichtung entsprechend kleiner. Die Anforderungen an den Leseverstärker erhöhen sich damit, um auch in diesem Fall den Anstieg des elektrischen Potentials auf der Bitleitung exakt detektieren zu können. Die für Speichereinrichtungen verwendeten Leseverstärker müssen daher mit kleiner werdenden Abmessungen der Speicherzellen eine immer bessere Empfindlichkeiten aufweisen.

Divergieren ferner die Schwellenspannungen V _th der jeweiligen Transistoren, die die Paare von NMOS und PMOS Transistoren bilden, so kann eine eingangsseitige reduzierte Offset- Spannung V _os bzw. Gegenspannung des Leseverstärkers kritische Werte annehmen, und zwar in Abhängigkeit der Differenz Δ V _th zwischen den Schwellenspannungen der Transistoren, die die Transistorpaare bilden. Die Verwendung eines derartigen Leseverstärkers führt zu einem fehlerhaften Lesebetrieb, und zwar je nach Größenverhältnis zwischen der eingangsseitigen reduzierten Offset-Spannung V _os und der Differenz Δ Vs der Schwellenspannungen.

Der Erfindung liegt die Aufgabe zugrunde, einen Leseverstärker mit hoher Leseempfindlichkeit zu schaffen, die nicht durch unterschiedliche Schwellenspannungen der die Transistorpaare bildenden MOS Transistoren beeinträchtigt wird.

Lösungen der gestellten Aufgabe sind in den kennzeichnenden Teilen der nebengeordneten Patentansprüche 1 und 3 angegeben. Vorteilhafte Ausgestaltungen der Erfindung sind den jeweils nachgeordneten Unteransprüchen zu entnehmen.

Eine Einrichtung zur Abtastung einer elektrischen Ladung auf einer Bitleitung einer Speicherzelle ist gekennzeichnet durch

a) ein Paar von P-Kanal MOS Transistoren, deren Sourceanschlüsse miteinander verbunden sind,
b) ein Paar von N-Kanal MOS Transistoren, deren Sourceanschlüsse miteinander verbunden sind,
c) ersten sowie zwischen der Bitleitung und einem Gateanschluß von wenigstens einem der PMOS und NMOS Transistoren liegenden Mitteln zur Speicherung einer Spannung während einer Vorladeperiode der Speicherzelle in Übereinstimmung mit einer Schwellenspannung des Transistors, mit dem die ersten Mittel verbunden sind, und
d) zweiten sowie zwischen der Bitleitung und einem Drainanschluß von wenigstens einem der PMOS und NMOS Transistoren liegenden Mitteln, mit denen während der Vorladeperiode die Speicherung der mit der Schwellspannung des entsprechenden Transistors übereinstimmenden Spannung innerhalb der ersten Mittel durchführbar ist, wobei die zweiten Mittel derart ansteuerbar sind, daß während der Verriegelungsintervalle (Latch-Intervalle) der beiden Paare von PMOS und NMOS Transistoren die Abweichungen hinsichtlich der Schwellenspannungen der jeweiligen Paare von PMOS und NMOS Transistoren kompensiert sind.

Die ersten Mittel enthalten vorzugsweise Kondensatoren.

Gemäß einer zweiten Lösung ist die Einrichtung zur Abtastung einer elektrischen Ladung auf einer Bitleitung einer Speicherzelle gekennzeichnet durch

a) ein Paar von ersten MOS Transistoren, deren Sourceanschlüsse miteinander verbunden sind,
b) ein Paar von zweiten MOS Transistoren, deren Sourceanschlüsse miteinander verbunden sind,
c) wenigstens ein Paar von Kondensatoren, von denen jeder zwischen einem Gateanschluß von wenigstens einem der ersten und zweiten MOS Transistoren und der Bitleitung liegt,
d) wenigstens ein Paar von ersten Schaltelementen, von denen jedes zwischen einem Drainanschluß von wenigstens einem der ersten und zweiten MOS Transistoren und dem Gateanschluß des entsprechenden Transistors liegt, wobei die ersten Schaltelemente während der Vorladeperiode eingeschaltet und während eines Lese- bzw. Abtastbetriebs ausgeschaltet werden, und
e) wenigstens ein Paar von zweiten Schaltelementen, von denen jedes zwischen der Bitleitung und einem Drainanschluß von wenigstens einem der ersten und zweiten MOS Transistoren liegt, während der Vorladeperiode ausgeschaltet wird, so daß eine Spannung in Übereinstimmung mit einer Schwellenspannung desjenigen Transistors, mit dem das zweite Schaltelement verbunden ist, an den Kondensator angelegt wird, mit dem der Gateanschluß des entsprechenden Transistors verbunden ist, und während des Lese- bzw. Abtastbetriebs eingeschaltet wird, so daß das Gatepotential des entsprechenden Transistors das elektrische Potential auf der Bileitung annimmt und Abweichungen hinsichtlich der Schwellenspannungen der jeweiligen ersten und zweiten Transistoren kompensiert sind.

Die Zeichnung stellt neben dem Stand der Technik Ausführungsbeispiele der Erfindung dar. Es zeigen:

Fig. 1 ein Schaltungsdiagramm eines herkömmlichen Leseverstärkers bzw. einer herkömmlichen Einrichtung zur Abtastung einer elektrischen Ladung auf einer Bitleitung, die mit einer Speicherzelle einer Speichereinrichtung verbunden ist,

Fig. 2 ein Signaldiagramm zur Erläuterung der Wirkungsweise des Leseverstärkers nach Fig. 1,

Fig. 3 ein Schaltungsdiagramm eines ersten Ausführungsbeispiels des Leseverstärkers nach der Erfindung,

Fig. 4 ein Signaldiagramm zur Erläuterung der Wirkungsweise des Leseverstärkers nach Fig. 3,

FIg. 5 ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels des Leseverstärkers nach der Erfindung,

Fig. 6 ein Signaldiagramm zur Erläuterung der Wirkungsweise des Leseverstärkers nach Fig. 5,

Fig. 7 ein Schaltungsdiagramm eines dritten Ausführungsbeispiels des Leseverstärkers nach der Erfindung, und

Fig. 8 ein Signaldiagramm zur Erläuterung der Wirkungsweise des Leseverstärkers nach Fig. 7.

Im folgenden wird die Erfindung anhand der Figuren näher beschrieben. Bevor jedoch auf die einzelnen Ausführungsbeispiele eingegangen wird, soll zunächst der herkömmliche Leseverstärker anhand der Fig. 1 und 2 näher diskutiert werden.

Die Fig. 1 und 2 zeigen den elektrischen Aufbau und ein Signaldiagramm des herkömmlichen Leseverstärkers.

Wie anhand der Fig. 1 zu erkennen ist, führt der herkömmliche bzw. kürzlich vorgeschlagene Leseverstärker einen Haltebetrieb zwischen einer ersten Bitleitung BL 1 und einer zweiten Bitleitung BL 2 aus (Latch-Betrieb). Beide Bitleitungen BL 1 und BL 2 sind über einen nicht dargestellten Zugriffstransistor, der sich in jeder Speicherzelle der Speichereinrichtung befindet, mit einem Kondensator verbunden, in dem ein Informationssignal (Bit "1" oder Bit "0") gespeichert ist.

Der Leseverstärker enthält einen PMOS Transistor PM ₁, dessen Drainanschluß mit der ersten Bitleitung BL 1 verbunden ist, einen NMOS Transistor NM ₁, dessen Drainanschluß mit der ersten Bitleitung BL 1 verbunden ist, einen weiteren PMOS Transistor PM ₂, dessen Drainanschluß mit der zweiten Bitleitung BL 2 verbunden ist, und einen weiteren NMOS Transistor NM ₂, dessen Drainanschluß mit der zweiten Bitleitung BL 2 verbunden ist. Die erste Bitleitung BL 1 ist ferner mit den Gateanschlüssen des PMOS Transistors PM ₂ und des NMOS Transistors NM ₂ verbunden. Dagegen ist die zweite Bitleitung BL 2 mit den Gateanschlüssen des PMOS Transistors PM ₁ und des NMOS Transistors NM ₁ verbunden. Die Sourceanschlüsse der PMOS Transistoren PM ₁ und PM ₂ empfangen eine gemeinsame Steuerspannung d _SP, während die Sourceanschlüsse beider NMOS Transistoren NM ₁ und NM ₂ eine gemeinsame Steuerspannung d _SN empfangen.

Wie in den Fig. 1 und 2 dargestellt ist, erhält der Leseverstärker mit dem beschriebenen Aufbau zuerst die Spannungen Vcc/2 als Steuerspannungen ϕ _SP und ϕ _SN an den Sourceanschlüssen der Transistoren PM ₁, PM ₂, NM ₁ und NM ₂. Eine Spannung mit einem Pegel Vcc/2 wird ebenfalls an die erste Bitleitung BL 1 und die zweite Bitleitung BL 2 geliefert. Wird als nächstes in Abhängigkeit eines über eine Wortleitung in der Speichereinrichtung gelieferten Auswahlsignals ein vorbestimmter Zugriffstransistor in der entsprechenden Speicherzelle der Speichereinrichtung leitend, so nimmt die Spannung auf der ersten Bitleitung BL 1 den Wert Vcc/2 + Δ Vs an, und zwar aufgrund einer vorhandenen elektrischen Ladung, die im Kondensator der entsprechenden Speicherzelle der ersten Bitleitung BL 1 gespeichert ist. Auf diese Weise wird also das elektrische Potential der ersten Bitleitung BL 1 um den Wert Δ Vs erhöht.

Werden zu dieser Zeit die Steuerspannung ϕ _SP auf den Wert Vcc (Vorspannung) und die Steuerspannung ϕ _SN auf den Wert Null geändert (Nullspannung), so nehmen die Einschaltwiderstände des PMOS Transistors PM ₁ und des NMOS Transistors NM ₂ kleine Werte an. Im Gegensatz dazu nehmen die Einschaltwiderstände des PMOS Transistors PM ₂ und des NMOS Transistors NM ₁ große Werte an. Das bedeutet, daß ein Halte- bzw. Latch-Betrieb für das Informationssignal mit Hilfe der beiden Paare von CMOS Transistoren PM ₁ und NM ₁ bzw. PM ₂ der NM ₂ durchgeführt wird.

Erstes Ausführungsbeispiel

Die Fig. 3 zeigt den schaltungstechnischen Aufbau eines Leseverstärkers nach der Erfindung gemäß einemersten Ausführungsbeispiel, während die Fig. 4 ein Signaldiagramm zur Erläuterung seiner Wirkungsweise ist. Der Leseverstärker nach dem ersten Ausführungsbeispiel enthält zwei PMOS Transistoren, dessen Sourceanschlüsse gemeinsam miteinander verbunden sind, und zwei NMOS Transistoren, dessen Sourceanschlüsse ebenfalls gemeinsam miteinander verbunden sind. Das PMOS Transistorpaar enthält zwei PMOS Transistoren PM ₁ und PM ₂. Dagegen enthält das NMOS Transistorpaar zwei NMOS Transistoren NM ₁ und NM ₂.

An die Sourceanschlüsse beider PMOS Transistoren PM ₁ und PM ₂ wird ein Steuersignal ϕ _SP gelegt, dessen Spannungspegel sich von dem Wert Vcc/2 auf den Wert Vcc ändert, und zwar mit einer zeitlichen Differenz von einem anderen Steuersignal ϕ _SN, das noch beschrieben wird. Die erste Bitleitung BL 1 ist mit einem Drainanschluß des PMOS Transistors PM ₁ und weiter mit einem Gateanschluß des PMOS Transistors PM ₂ verbunden. Zusätzlich ist der Drainanschluß des PMOS Transistors PM ₂ mit der zweiten Bitleitung BL 2 verbunden. Die zweite Bitleitung BL 2 ist weiter mit einem Gateanschluß des PMOS Transistors PM ₁ verbunden.

Die Transistorpaare haben gegenseitig verschiedene Schwellenspannungen V _th. Die Steuerspannung d _SN wird an die Sourceanschlüsse der NMOS Transistoren NM ₁ und NM ₂ geliefert.

Der Drainanschluß des NMOS Transistors NM ₁ ist mit einem Ende eines ersten Schaltelements S ₁₁ und mit einem Ende eines zweiten Schaltelements S ₁₂ verbunden. Das andere Ende des ersten Schaltelements S ₁₁ ist mit einem Gateanschluß des NMOS Transistors NM ₁ verbunden. Das erste und das zweite Schaltelement S ₁₁ und S ₁₁ werden jeweils durch andere Steuersignale ϕ ₁ und ϕ ₂ gesteuert.

Der Drainanschluß des NMOS Transistors NM ₂ ist mit einem Ende eines dritten Schaltelements S ₂₁ und mit einem Ende eines vierten Schaltelements S ₂₂ verbunden. Das andere Ende des dritten Schaltelements S ₂₁ ist mit einem Gateanschluß des NMOS Transistors NM ₂ verbunden.

Zusätzlich ist das andere Ende des vierten Schaltelements S ₂₂ mit der zweiten Bitleitung BL 2 verbunden. Auch das dritte und vierte Schaltelement S ₂₁, S ₂₂ werden mit Hilfe der Steuersignale ϕ ₁ und ϕ ₂ in der gleichen Weise wie das erste und zweite Schaltelement S ₁₁ und S ₁₂ gesteuert.

Das andere Ende des zweiten Schaltelements S ₁₂ ist mit der ersten Bitleitung BL 1 verbunden.

Ferner ist der Gateanschluß des NMOS Transistors NM ₁ über einen Kondensator C ₁ mit der zweiten Bitleitung BL 2 und über den Kondensator C ₁ mit dem Gateanschluß des PMOS Transistors PM ₁ verbunden. Dagegen ist der Gateanschluß des NMOS Transistors NM ₂ über einen Kondensator C ₂ mit der ersten Bitleitung BL 1 und über diesen Kondensator C ₂ mit dem Gateanschluß des PMOS Transistors PM ₂ verbunden.

Im einzelnen ist der Gateanschluß des einen NMOS Transistors NM ₁ mit dem anderen Ende des ersten Schaltelements S ₁₁ und mit einem Ende des Kondensators C ₁ verbunden. Die zweite Bitleitung BL 2 ist mit dem anderen Ende des Kondensators C ₁ verbunden. Der Gateanschluß des NMOS Transistors NM ₂ ist mit dem anderen Ende des dritten Schaltelements S ₂₁ und mit einem Ende des anderen Kondensators C ₂ verbunden. Die erste Bitleitung BL 1 ist mit dem anderen Ende des Kondensators C ₂ verbunden. Diese beiden Kondensatoren C ₁ und C ₂ erlauben eine Kompensation der Divergenz Δ V _th der Schwellenspannungen des Transistorpaares, also eine Kompensation der Differenz in den Schwellenspannungen der jeweiligen MOS Transistoren. Die Schwellenspannung ist üblicherweise definiert als Minimumgatespannung, bei der ein Drainstrom zwischen dem Drainanschluß und dem Sourceanschluß des MOS Transistors fließt.

Als nächstes wird der Betrieb des Leseverstärkers gemäß dem ersten Ausführungsbeispiel anhand der Fig. 4 näher beschrieben.

Wird zunächst der logische Pegel des Steuersignals ϕ ₁ auf einen Wert "L" (niedriger Pegel) gelegt, so werden das erste und das dritte Schaltelement S ₁₁ und S ₂₁ jeweils ausgeschaltet. Nimmt das Steuersignal ϕ ₂ den logischen Pegel "H" (hohen Pegel) ein, so werden das zweite und das vierte Schaltelement S ₁₂ und S ₂₂ eingeschaltet.

Wird dann der Pegel des Steuersignals ϕ ₁ vom Wert "L" auf den Wert "H" geändert, so werden das erste und dritte Schaltelement S ₁₁ und S ₂₁ jeweils eingeschaltet. Wird dagegen der Pegel des Steuersignals ϕ ₂ vom Wert "H" auf den Wert "L" geändert, so werden das zweite und vierte Schaltelement S ₁₂ und S ₂₂ ausgeschaltet.

Wenn jedes Schaltelement im Leseverstärker gemäß dem ersten Ausführungsbeispiel umgeschaltet ist, so stellen die NMOS Transistoren NM ₁ und NM ₂ jeweils Diodenstrukturen dar und sind in einen Schaltungszustand überführt, in dem jeder NMOS Transistor NM ₁, NM ₂ mit jeder Bitleitung BL 1, BL 2 über den entsprechenden Kondensator C ₁ und C ₂ verbunden ist.

Während einer Vorladeperiode vor dem Lesebetrieb des Leseverstärkers wird als nächstes der Pegel des Steuersignals ϕ _SN durch eine Potentialdifferenz V _DC geändert, und zwar von einem Pegel Vcc/2 auf einen Pegel zur Voraufladung der beiden Kondensatoren C ₁ und C ₂ (im nachfolgenden als V _DC- Pegel bezeichnet). Das hat zur Folge, daß Spannungen entsprechend den jeweiligen Schwellenspannungen V _th der MOS Transistoren NM ₁ und NM ₂ über den jeweiligen Kondensatoren C ₁ und C ₂ abfallen.

Im einzelnen wird während der Vorladeperiode jede der Bitleitungen BL 1 und BL 2 auf dem Pegel Vcc/2 gehalten. Wenn der Pegel des Steuersignals d _SN vom Pegel Vcc/2 auf den V _DC-Pegel geändert wird, um die jeweiligen Kondensatoren voraufzuladen, so nehmen die Gatepotentiale der jeweiligen NMOS Transistoren NM ₁ und NM ₂ die Pegel V _DC + V _th1 bzw. V _DC + V _th2 an. V _th1 ist dabei die Schwellenspannung des NMOS Transistors NM ₁, während V _th2 die Schwellenspannung des NMOS Transistors NM ₂ ist. Daher liegen am Kondensator C ₁ eine Spannung Vcc/2 - (V _DC + V _th1) und am Kondensator C ₂ die Spannung Vcc/2 - (V _DC + V _th2) an.

Als nächstes wird der Pegel des Steuersignals ϕ _SN vom Pegel V _DC auf den Pegel Vcc/2 geändert. Die Potentialdifferenzen über den jeweiligen Kondensatoren C ₁ und C ₂ bleiben dabei aufrechterhalten.

Wie die Fig. 4 zeigt, werden bei Änderung des Pegels des Steuersignals ϕ ₁ vom Wert "H" (EIN) auf den Wert "L" (AUS) das erste und das dritte Schaltelement S ₁₁ und S ₂₁ ausgeschaltet. Zusätzlich werden mit der Änderung des Pegels des Steuersignals ϕ ₂ vom Wert "L" (AUS) auf den Wert "H" (EIN) das zweite und das vierte Schaltelement S ₁₂ und S ₂₂ eingeschaltet. Die Schaltoperationen der ersten, zweiten, dritten und vierten Schaltelemente bewirken, daß die Verbindung zwischen den Gateanschlüssen und Drainanschlüssen der NMOS Transistoren NM ₁ und NM ₂ unterbrochen werden. Die NMOS Transistoren NM ₁ und NM ₂ werden daher aus dem Diodenzustand in einen Zustand überführt, der dem normalen Zustand des Transistorpaars entspricht. Zusätzlich ist der Schaltungsaufbau des Leseverstärkers nach dem ersten Ausführungsbeispiel so ausgelegt, daß gegenüber dem herkömmlichen Leseverstärker nach Fig. 1 die entsprechenden Kondensatoren C ₁ und C ₂ jeweils zwischen den Gateanschlüssen der NMOS Transistoren und den Bitleitung BL 1, BL 2 liegen.

Nach Beendigung der Vorladeperiode wird der Zugriffstransistor in Antwort auf ein Steuersignal auf der Wortauswahlleitung eingeschaltet. Zu diesem Zeitpunkt erscheint eine in einem Kondensator der entsprechend ausgewählten Speicherzelle gespeicherte elektrische Ladung z. B. auf der Bitleitung BL 1, die mit dem Leseverstärker verbunden ist.

Weist beispielsweise das in dem Kondensator der ausgewählten Speicherzelle gespeicherte Informationssignal den Wert "0" auf (logischer Pegel), so nimmt das elektrische Potential auf der ersten Bitleitung BL 1 den Wert Vcc/2 - Δ Vs an. Es sei darauf hingewiesen, daß das elektrische Potential auf der zweiten Bitleitung BL 2 zu diesem Zeitpunkt mit dem Wert Vcc/2 aufrechterhalten wird. Nimmt dagegen das oben beschriebene Informationssignal den logischen Pegel "1" an, so wird nachfolgend das elektrische Potential auf der Bitleitung BL 1 auf den Wert Vcc/2 + Δ Vs angehoben.

Nimmt also das elektrische Potential auf der ersten Bitleitung BL 1 den Wert Vcc/2 - Δ Vs an, so wird die Spannung über den Kondensator C ₂ mit dem Wert Vcc/2 - (V _DC + V _th2) aufrechterhalten. Das Gatepotential des NMOS Transistors MN ₂ nimmt daher den Wert Vcc/2 - Δ VS - (Vcc/2 - (V _DC + V _th-2)) an, also den Wert V _DC + V _th2 - Δ Vs, auf der anderen Seite verbleibt das elektrische Potential auf der zweiten Bitleitung BL 2 auf dem Wert Vcc/2, so daß das Gatepotential des NMOS Transistors NM ₁ über den Kondenstor C ₁ den Wert Vcc/2 - (Vcc/2 - (V _DC + V _th1)) annimmt, also den Wert V _DC + V _th1.

Durch die oben beschriebene Ansteuerung wird erreicht, daß die jeweiligen Schwellenspannungen V _th1 und V _th2 der Gatepotentiale der NMOS Transistoren NM ₁ und NM ₂ höher sind als ihre erforderlichen bzw. idealen Werte. Die jeweiligen Gatepotentiale der NMOS Transistoren NM ₁ und NM ₂ sind daher mit Bezug auf ihre Sourceanschlüsse vollständig durch die Schwellenspannungen V _th1, V _th2 innerhalb der entsprechenden NMOS Transistoren NM ₁, NM ₂ kompensiert. Der Leseverstärker gemäß dem ersten Ausführungsbeispiel nach der Erfindung weist somit eine sehr hohe Empfindlichkeit zum Lesen bzw. Abtasten einer elektrischen Ladung auf, die auf jeder der Bitleitungen erscheint.

Nachdem die im Kondensator der ausgewählten Speicherzelle gespeicherte elektrische Ladung über die erste oder zweite Bitleitung BL 1 oder BL 2 zum Leseverstärker geliefert worden ist, beginnt der Leseverstärker gemäß diesem Ausführungsbeispiel mit seinem Lese- bzw. Abtastbetrieb.

Bei dem in Fig. 1 gezeigten herkömmlichen Leseverstärker wird der Lesebetrieb nicht nur bezüglich des NMOS Transistorpaars, sondern auch bezüglich des PMOS Transistorpaars durchgeführt. Entsprechend der Fig. 2 werden daher beide Steuersignale ϕ _SN und d _SP gleichzeitig geändert, und zwar das Steuersignal ϕ _SN vom Pegel Vcc/2 auf den Nullpegel und das Steuersignal d _SP vom Pegel Vcc/2 auf den Pegel Vcc. Bei dem Leseverstärker gemäß dem ersten Ausführungsbeispiel nach der Erfindung werden durch die Schaltoperationen der ersten, zweiten, dritten und vierten Schaltelemente S ₁₁, S ₂₁, S ₁₂ und S ₂₂ Spannungen erzeugt, deren Pegel verändert werden, und zwar in Abhängigkeit der jeweiligen Schwellenspannungen, die über die Kondensatoren C ₁ und C ₂ angelegt werden. Die Kondensatoren C ₁ und C ₂ dienen zur Kompensation der Divergenz in den entsprechenden Schwellenspannungen V _th1 und V _th2 der NMOS Transistoren NM ₁ und NM ₂, die das NMOS Transistorpaar bilden, so daß die eingangsseitigen reduzierten Offset- bzw. Gegenspannungen V _OS beider MOS Transistoren gelöscht werden können. Zunächst wird daher nur das NMOS Transistorpaar verriegelt bzw. im Halte- oder Latch-Betrieb betrieben. Anschließend werden die beiden PMOS Transistoren PM ₁ und PM ₂, die das PMOS Transistorpaar bilden, im Haltebetrieb betrieben bzw. verriegelt, und zwar unter Verwendung identifizierter Daten (elektrisches Potential) nach dem Haltebetrieb des NMOS Transistorpaars. Der Haltebetrieb des PMOS Transistorpaars kann somit ohne speziellen schaltungstechnischen Aufbau zur Kompensation der Divergenz der Schwellenspannungen der PMOS Transistoren PM ₁ und PM ₂ gesichert werden.

Da während der oben beschriebenen Vorladeperiode entsprechend Fig. 4 die Spannungen zur Kompensation der Schwellenspannungen V _th1 und V _th2 der jeweiligen NMOS Transistoren NM ₁ und NM ₂ in den Kondensatoren C ₁ und C ₂ gespeichert sind, nehmen das Gatepotential des NMOS Transistors NM ₂ den Wert V _DC + V _th2 - Δ Vs und das Gatepotential des NMOS Transistors NM ₁ den Wert V _DC + V _th1 an, wobei das Potential auf der ersten Bitleitung BL 1 um den Wert -Δ Vs geändert worden ist.

Wird der Lesebetrieb des Leseverstärkers aufgenommen, so ändert sich der Pegel des Steuersignals ϕ _SN vom Wert Vcc/2 auf den Nullpegel. Überschreiten die Spannungen zwischen den Gateanschlüssen und den Sourceanschlüssen der jeweiligen NMOS Transistoren NM ₁ und NM ₂ die jeweils entsprechenden Schwellenspannungen V _th1 und V _th2, so wird einer der beiden NMOS Transistoren als erstes eingeschaltet. Da die Differenz zwischen den Gate- und Sourcepotentialen nur den Wert -Δ Vs annimmt und die Divergenz zwischen den Schwellenspannungen V _th1 und V _th2 vollständig kompensiert ist, wird nur einer der NMOS Transistoren (NM ₁) als erstes eingeschaltet, dessen Gatepotential um den Wert Δ Vs höher ist als das Gatepotential des anderen NMOS Transistors. Der Halte- bzw. Verriegelungsbetrieb für das Informationssignal des NMOS Transistorpaars wird somit aufgenommen.

Nach Beginn des oben beschriebenen Halte- bzw. Verriegelungsbetriebs wird das Steuersignal ϕ _SP vom Pegel Vcc/2 auf den Pegel Vcc geändert, und zwar mit einer konstanten Zeitdifferenz Δ t bezüglich des Steuersignals ϕ _SN, wie die Fig. 4 zeigt. Zu diesem Zeitpunkt beginnen daher die PMOS Transistoren PM ₁ und PM ₂ den Halte- bzw. Verriegelungsbetrieb, wobei die Transistoren PM ₁ und PM ₂ das PMOS Transistorpaar bilden. Das Potential jeder Bitleitung BL 1 und BL 2 nimmt somit einen idenfifizierten Potentialpegel ein, und zwar aufgrund des Haltebetriebs des NMOS Transistorpaars. Das PMOS Transistorpaar kann daher einen genauen Halte- bzw. Latch-Betrieb durchführen, um den identifizierten Potentialpegel zu lesen bzw. zu detektieren, und zwar ohne spezielle Schaltungselemente für die Kompensation der Abweichung der Schwellenspannung.

Es sei darauf hingewiesen, daß die konstante Zeitdifferenz tt eine zeitliche Länge aufweisen kann, bezüglich der das Potential am NMOS Transistorpaar auf einen Wert verstärkt werden kann, der größer ist als die Divergenz bzw. Abweichung Δ V _th des PMOS Transistorpaars, wenn das elektrische Potential mit Hilfe des Haltebetriebs des NMOS Transistorpaars identifiziert ist. Ist mit anderen Worten die zeitliche Differenz Δ t in der oben beschriebenen Weise festgesetzt worden, so läßt sich ein sehr genauer Verriegelungsbetrieb ohne spezielle Kompensation des Werts Δ V _th bezüglich des PMOS Transistorpaars durchführen.

Da die Spannung in Übereinstimmung mit der Abweichung bzw. Divergenz Δ V _th bei jeder Schwellenspannung der NMOS Transistoren des NMOS Transistorpaars im entsprechenden Kondensator C ₁ und C ₂ des Leseverstärkers gemäß dem ersten Ausführungsbeispiel der Erfindung gespeichert werden kann, läßt sich ein Latch- bzw. Verriegelungsbetrieb durchführen, bei dem die Divergenz Δ V _th vollständig kompensiert ist.

Aufgrund der hohen Empfindlichkeit des Leseverstärkers gemäß dem ersten Ausführungsbeispiel der Erfindung läßt sich ein fehlerfreier Latch- bzw. Verriegelungsbetrieb auch dann durchführen, wenn die Kapazität jeder Speicherzelle der Speichereinrichtung vermindert wird. Der Leseverstärker gemäß der Erfindung kommt daher vorteilhaft bei hochintegrierten Speichereinrichtungen zum Einsatz.

Da mit Hilfe des Leseverstärkers nach dem ersten Ausführungsbeispiel die Divergenz bzw. Abweichung Δ V _th kompensiert werden kann, läßt sich zusätzlich die Ausbeute bei der Herstellung von Speichereinrichtungen verbessern. Darüber hinaus läßt sich die eingangsseitige reduzierte Offset- bzw. Gegenspannung V _OS vollständig und genau elminieren, auch wenn sich aufgrund von Alterungseffekten bei den NMOS und PMOS Transistorpaaren die Schwellenspannung ändert.

Der Leseverstärker nach der Erfindung weist somit auch eine hohe Betriebszuverlässigkeit auf.

Zweites Ausführungsbeispiel

Gemäß dem zuvor beschriebenen ersten Ausführungsbeispiel wurden Kondensatoren und Schaltelemente zur Kompensation der Abweichung bzw. Divergenz hinsichtlich der Schwellenspannungen der NMOS Transistoren verwendet. Beim zweiten Ausführungsbeispiel nach der Erfindung werden diese Kondensatoren und Schaltelemente dagegen zur Kompensation der Abweichung bzw. Divergenz hinsichtlich der Schwellenspannungen der beiden PMOS Transistoren eingesetzt.

Die Fig. 5 zeigt den Schaltungsaufbau des Leseverstärkers nach dem zweiten Ausführungsbeispiel, während die Fig. 6 ein Signaldiagramm zur Erläuterung seiner Wirkungsweise darstellt.

Wie die Fig. 5 zeigt, sind Kondensatoren C ₁ und C ₂ sowie erste, zweite, dritte und vierte Schaltelemente S ₁₁, S ₂₁, S ₁₂ und S ₂₂ mit dem PMOS Transistorpaar verbunden.

Der Leseverstärker gemäß dem zweiten bevorzugten Ausführungsbeispiel enthält zwei PMOS Transistoren, dessen Sourceanschlüsse gemeinsam miteinander verbunden sind, sowie zwei NMOS Transistoren, dessen Sourceanschlüsse ebenfalls gemeinsam miteinander verbunden sind. Das PMOS Transistorpaar wird durch die beiden PMOS Transistoren PM ₁ und PM ₂ gebildet. Dageben wird das NMOS Transistorpaar durch die beiden NMOS Transistoren NM ₁ und NM ₂ gebildet.

Beim Leseverstärker nach dem zweiten Ausführungsbeispiel wird das Steuersignal ϕ _SN, dessen Pegel sich auf den Nullpegel ändert, mit einer konstanten zeitlichen Differenz Δ t gegenüber dem Steuersignal ϕ _SP, das später noch genauer beschrieben wird, an die Sourceanschlüsse der NMOS Transistoren NM ₁ und NM ₂ gelegt. Das Steuersignal ϕ _SN ist also gegenüber dem Steuersignal ϕ _SP verzögert, im Gegensatz zum Ausführungsbeispiel nach Fig. 4. Der Drainanschluß des NMOS Transistors NM ₁ ist mit der ersten Bitleitung BL 1 verbunden. Dagegen ist der Drainanschluß des NMOS Transistors NM ₂ mit der zweiten Bitleitung BL 2 verbunden. Der Gateanschluß des NMOS Transistors NM ₁ ist mit der zweiten Bitleitung BL 2 verbunden.

Die Steuerspannung ϕ _SP wird an die Sourceanschlüsse der beiden PMOS Transistoren PM ₁ und PM ₂ des PMOS Transistorpaars gelegt, wobei die Abweichung bzw. Divergenz Δ V _th bezüglich dieser beiden PMOS Transistoren kompensiert ist.

Ein Ende des ersten Schaltelements S ₁₁ und ein Ende des zweiten Schaltelements S ₁₂ sind mit dem Drainanschluß des PMOS Transistors PM ₁ verbunden. Das andere Ende des ersten Schaltelements S ₁₁ ist mit dem Gateanschluß des PMOS Transistors PM ₁ verbunden. Dagegen steht das andere Ende des zweiten Schaltelements S ₁₂ in elektrischem Kontakt mit der ersten Bitleitung BL 1. Das erste und das zweite Schaltelement S ₁₁ und S ₁₂ werden jeweils mit Hilfe der Steuersignale ϕ ₁ und ϕ ₂ angesteuert. Darüber hinaus sind ein Ende des dritten Schaltelements S ₂₁ und ein Ende des vierten Schaltelements S ₂₂ mit dem Drainanschluß des PMOS Transistors PM ₂ verbunden. Das andere Ende des vierten Schaltelements S ₂₂ steht in elektrischem Kontakt mit der zweiten Bitleitung BL 2. Das dritte und vierte Schaltelement S ₂₁ und S ₂₂ werden in gleicher Weise wie das erste und zweite Schaltelement S ₁₁ und S ₁₂ mit Hilfe der Steuersignale ϕ ₁ und ϕ ₂ angesteuert. Jeder Gateanschluß der PMOS Transistoren PM ₁ und PM ₂, die das PMOS Transistorpaar des Leseverstärkers nach dem zweiten Ausführungsbeispiel der Erfindung bilden, ist mit einem entsprechenden Kondensator C ₁ bzw. C ₂ verbunden. Genauer gesagt ist der Gateanschluß des PMOS Transistors PM ₁ mit dem anderen Ende des ersten Schaltelements S ₁₁ und mit einem Ende des Kondensators C ₁ verbunden. Das andere Ende des Kondensators C ₁ ist mit der zweiten Bitleitung BL 2 verbunden. Ferner ist der Gateanschluß des PMOS Transistors PM ₂ mit dem anderen Ende des dritten Schaltelements S ₂₁ und mit einem Ende des Kondensators C ₂ verbunden. Das andere Ende des Kondensators ist mit der ersten Bitleitung BL 1 verbunden. Die Kondensatoren C ₁ und C ₂ dienen zur Kompensation der Divergenz bzw. Abweichung Δ V _th zwischen den Schwellenspannungen der PMOS Transistoren des PMOS Transistorpaars.

Der Leserverstärker nach dem zweiten Ausführungsbeispiel der Erfindung wird aus dem normalen Leseverstärker-Schaltungszustand in einen Schaltungszustand überführt, bei dem Transistoren, mit denen die jeweiligen Kondensatoren über Dioden verbunden sind, elektrisch in Reihe miteinander liegen, wenn die Pegel der Steuersignale ϕ ₁ und ϕ ₂ während der Vorladeperiode umgeschaltet werden, wie in Fig. 6 dargestellt, und zwar in der gleichen Weise wie der Leseverstärker gemäß dem ersten Ausführungsbeispiel.

Der Pegel des Steuersignals ϕ _SP ist um eine vorbestimmte Spannung für eine konstante Periode im Fall des zweiten Ausführungsbeispiels erhöht, so daß die Spannungen in Übereinstimmung mit den jeweiligen Schwellenspannungen V _th1 und V _th2 der PMOS Transistoren PM ₁ und PM ₂ über den jeweiligen Kondensatoren C ₁ und C ₂ aufrechterhalten bleiben.

In gleicher Weise wie beim ersten Ausführungsbeispiel wird das im Kondensator der entsprechenden Speicherzelle gespeichert Informationssignal zu der ersten oder zweiten Bitleitung BL 1 bzw. BL 2 übertragen. Danach wird das Steuersignal ϕ _SO vom Pegel Vcc/2 auf den Pegel Vcc gebracht, so daß der Latch- bzw. Haltebetrieb durch die PMOS Transistoren PM ₁ und PM ₂ gestartet wird.

Da zu dieser Zeit die Divergenz bzw. Abweichung V _th innerhalb der PMOS Transistoren PM ₁ und PM ₂ mit Hilfe der Kondensatoren C ₁ und C ₂ kompensiert ist, kann die auf der ersten oder zweiten Bitleitung BL 1 und BL 2 erscheinende elektrische Ladung genau ausgelesen bzw. detektiert werden. Ferner wird die Halte- bzw. Verriegelungsoperation der NMOS Transistoren NM ₁ und NM ₂ mit Hilfe des Steuersignals ϕ _SN nach Ablauf der konstanten Zeitdifferenz Δ t in der gleichen Weise wie beim ersten Ausführungsbeispiel durchgeführt. Da im vorliegenden Fall die Halte- bzw. Verriegelungsoperation der NMOS Transistoren auf der Grundlage derjenigen Daten durchgeführt wird, die während der Halte- bzw. Verriegelungsoperation der beiden PMOS Transistoren identifiziert worden sind, kann der Lesebetrieb der NMOS Transistoren sicher ausgeführt werden bzw. gesichert werden, und zwar ohne Verbindungen der NMOS Transistoren NM ₁ und NM ₂ mit den jeweiligen Kondensatoren C ₁ und C ₂ zur Kompensation der Abweichung bzw. Divergenz der Schwellenspannungen.

Beim Leseverstärker nach dem zweiten Ausführungsbeispiel werden die der Divergenz Δ V _th der Schwellenspannungen der PMOS Transistoren PM ₁ und PM ₂ entsprechenden Spannungen in den jeweiligen Kondensatoren C ₁ und C ₂ gespeichert. Daher läßt sich ein Halte- bzw. Verriegelungsbetrieb durchführen, bei dem die Abweichung bzw. Divergenz von Δ V _th vollständig kompensiert ist. Auch der Leseverstärker gemäß dem zweiten Ausführungsbeispiel läßt sich vorteilhaft in hochintegrierten Speicherschaltungen verwenden. Ansonsten weist der Leseverstärker nach dem zweiten Ausführungsbeispiel die gleichen Vorteile wie derjenige nach dem ersten Ausführungsbeispiel auf und wirkt in der gleichen Weise.

Drittes Ausführungsbeispiel

Der Leseverstärker nach dem dritten Ausführungsbeispiel der Erfindung enthält zwei PMOS Transistoren und zwei NMOS Transistoren. Mit diesen Transistoren sind ein erstes Schaltelement, ein zweites Schaltelement, ein drittes Schaltelement und ein viertes Schaltelement verbunden, um Abweichungen bzw. Divergenzen der Schwellenspannungen in den jeweiligen PMOS und NMOS Transistorpaaren zu kompensieren.

Die Fig. 7 zeigt ein Schaltungsdiagramm des Leseverstärkers nach dem dritten Ausführungsbeispiel, während die Fig. 8 ein Signaldiagramm zur Erläuterung seiner Wirkungsweise ist.

Entsprechend der Fig. 7 sind die Sourceanschlüsse der PMOS Transistoren PM ₁ und PM ₂ miteinander verbunden, die das PMOS Transistorpaar bilden. Ferner sind die Sourceanschlüsse der NMOS Transistoren NM ₁ und NM ₂ miteinander verbunden, die das NMOS Transistorpaar bilden. Jeder Sourceanschluß dieser MOS Transistoren empfängt die Steuersignale ϕ _SP und ϕ _SN. Die Gateanschlüsse des PMOS Transistors PM ₁ und des NMOS Transistors NM ₁ sind jeweils mit der zweiten Bitleitung BL 2 über Kondensatoren C _P1 und C _N1 verbunden. Ferner sind die Gateanschlüsse des PMOS Transistors PM ₂ und des NMOS Transistors NM ₂ jeweils mit der ersten Bitleitung BL 1 über Kondensatoren C _P2 und C _N2 verbunden. Die Gateanschlüssse der jeweiligen PMOS und NMOS Transistoren PM ₁, PM ₂, NM ₁ und NM ₂ sind andererseits mit den Drainanschlüssen ihrer Transistoren über ihnen zugeordnete erste und dritte Schaltelemente SP ₁₁, SP ₂₁, SN ₁₁ und SN ₂₁ verbunden. Jeder Drainanschluß der MOS Transistoren PM ₁ und NM ₁ ist ferner mit mit der ersten Bitleitung BL 1 über entsprechende zweite Schaltelemente SP ₁₂ und SN ₁₂ verbunden, die mit Hilfe des Steuersignals ϕ ₂ angesteuert werden können. Die Drainanschlüsse der MOS Transistoren PM ₂ und NM ₂ sind über die Schaltelemente SP ₂₂ und SN ₂₂ mit der zweiten Bitleitung BL 2 verbindbar. Auch die Schaltelemente SP ₂₂ und SN ₂₂ werden mit Hilfe des Steuersignals ϕ ₂ angesteuert.

Beim Leseverstärker nach dem dritten Ausführungsbeispiel der Erfindung mit dem unter Fig. 7 beschriebenen Aufbau werden Spannungen in Übereinstimmung mit den Schwellenspannungen der jeweiligen Transistoren zur Kompensation der Abweichung bzw. Divergenz hinsichtlich der Spannung V _th an die Kondensatoren C _P1, C _N1, C _P2 und C _N2 mit Hilfe der Steuersignale ϕ _SP und ϕ _SN während der Vorladeperiode und vor dem Lese- bzw. Abtastbetrieb des Leseverstärkers angelegt, wie die Fig. 8 zeigt. Die oben beschriebenen Spannungen werden in den entsprechenden Kondensatoren C _P1, C _N1, C _P2 und C _N2 gespeichert und gehalten. Anschließend wird das Steuersignal ϕ _SP auf den Pegel Vcc gebracht, während das Steuersignal ϕ _SN auf den Nullpegel gebracht wird, so daß die Abweichung bzw. Divergenz in den Schwellenspannungen kompensiert wird. Auf diese Weise kann der Leseverstärker nach dem dritten Ausführungsbeispiel das Informationssignal auf der ersten oder zweiten Bitleitung genau lesen bzw. abtasten. Eine konstante Zeitdifferenz Δ t zwischen den beiden Signalen ϕ _SP und ϕ _SN braucht bei diesem Ausführungsbeispiel nicht eingehalten zu werden und ist nicht erforderlich.

Im ersten, zweiten und dritten Ausführungsbeispiel können die ersten, zweiten, dritten und vierten Schaltelemente PMOS und NMOS Transistoren enthalten. Die Steuersignale ϕ ₁, ϕ ₂, d _SP und ϕ _SN lassen sich darüber hinaus mit einer Speichersteuereinrichtung erzeugen, die innerhalb der Speichereinrichtung vorhanden ist.

Die Erfindung ist auf Leseverstärker anwendbar, die durch Paare von CMOS Transistoren innerhalb der Speichereinrichtung gebildet sind. Der Leseverstärker nach der Erfindung gewährleistet einen sicheren Lese- bzw. Abtastbetrieb, und zwar ohne verminderte Empfindlichkeit beim Lesen bzw. Abtasten einer elektrischen Ladung auf der Bitleitung, auch wenn eine Divergenz bzw. Abweichung in den Schwellenspannungen der jeweiligen Transistoren vorhanden ist. Selbst bei einer Miniaturisierung der zum Aufbau einer Speichereinrichtung verwendeten Schaltelemente kann der Auslese- bzw. Abtastvorgang mit hoher Empfindlichkeit durchgeführt werden, um eine elektrische Ladung zu detektieren, die auf einer Informationsbitleitung erscheint. Da der Leseverstärker nach der Erfindung einen genauen Lesebetrieb gewährleistet, auch wenn im Zuge der Miniaturisierung einer IC Speichereinrichtung die Kapazität des Kondensators in einer jeden Speicherzelle erheblich vermindert wird, läßt sich in der Praxis die Integrationsdichte der Speichereinrichtung weiter erhöhen. Der Leseverstärker nach der Erfindung ist in der Lage, die Abweichungen in den Schwellenspannungen der MOS Transistoren vollständig zu kompensieren, so daß die Ausbeute bei der Herstellung der Speichereinrichtungen ebenfalls weiter erhöht werden kann. Der genaue Lesebetrieb läßt sich darüber hinaus über eine sehr lange Zeit aufrechterhalten und ist unabhängig von Alterungseffekten innerhalb des Leseverstärkers.

Die ansteigenden bzw. abfallenden Flanken der Steuersignale ϕ _SP und ϕ _SN in den Fig. 4 und 6 sind bei Durchführung des Lese- bzw. Abtastbetriebs um die zeitliche Differenz Δ t gegeneinander versetzt. Gemäß Fig. 4 fällt zunächst das Steuersignal d _SN auf den Wert Null ab, während nach der Zeitspanne Δ t das Steuersignal ϕ _SP auf den Wert Vcc ansteigt. Ensprechend Fig. 6 liegen umgekehrte Verhältnisse vor. Nach Fig. 8 ändern sich beide Signale ϕ _SP und ϕ _SN gleichzeitig. Die jeweils mit einer Bitleitung über die Schaltelemente verbindbaren MOS Transistoren liegen über dem mit ihrem Gateanschluß verbundenen Kondensator an der jeweils anderen Bitleitung an.

Claims

1. Einrichtung zur Abtastung einer elektrischen Ladung auf einer Informationsleitung (Bitleitung) (BL 1, BL 2) einer Speicherzelle, gekennzeichnet durch

a) ein Paar von P-Kanal MOS Transistoren (PM ₁, PM ₂), deren Sourceanschlüsse (S) miteinander verbunden sind,
b) ein Paar von N-Kanal MOS Transistoren (NM ₁, NM ₂), deren Sourceanschlüsse (S) miteinander verbunden sind,
c) ersten sowie zwischen der Bitleitung (BL 1, BL 2) und einem Gateanschluß (G) von wenigstens einem der PMOS und NMOS Transistoren (PM ₁, PM ₂, NM ₁, NM ₂) liegenden Mitteln (C ₁, C ₂) zur Speicherung einer Spannung während einer Vorladeperiode der Speicherzelle in Übereinstimmung mit einer Schwellenspannung (V _th) des Transistors, mit dem die ersten Mittel (C ₁, C ₂) verbunden sind, und
d) zweiten sowie zwischen der Bitleitung (BL 1, BL 2) und einem Drainanschluß (D) von wenigstens einem der PMOS und NMOS Transistoren (PM ₁, PM ₂, NM ₁, NM ₂) liegenden Mitteln (S ₁₁, S ₁₂, S ₂₁, S ₂₂), mit denen während der Vorladeperiode die Speicherung der mit der Schwellenspannung (V _th) des entsprechenden Transistors übereinstimmenden Spannung innerhalb der ersten Mittel (C ₁, C ₂) durchführbar ist, wobei die zweiten Mittel (S ₁₁, S ₁₂, S ₂₁, S ₂₂) derart ansteuerbar sind, daß während der Verriegelungsintervalle der beiden Paare von PMOS und NMOS Transistoren (PM ₁, PM ₂, NM ₁, NM ₂) die Abweichungen hinsichtlich der Schwellenspannungen der jeweiligen Paare von PMOS und NMOS Transistoren (MP ₁, PM ₂, NM ₁, NM ₂) kompensiert werden.

2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Mittel einen Kondensator (C ₁, C ₂) enthalten.

3. Einrichtung zur Abtastung einer elektrischen Ladung auf einer Informationsleitung (Bitleitung) (BL 1, BL 2) einer Speicherzelle, gekennzeichnet durch

a) ein Paar von ersten MOS Transistoren, deren Sourceanschlüsse (S) miteinander verbunden sind,
b) ein Paar von zweiten MOS Transistoren, deren Sourceanschlüsse (S) miteinander verbunden sind,
c) wenigstens ein Paar von Kondensatoren (C ₁, C ₂), von denen jeder zwischen einem Gateanschluß (G) von wenigstens einem der ersten und zweiten MOS Transistoren und der Bitleitung (BL 1, BL 2) liegt,
d) wenigstens ein Paar von ersten Schaltelementen (S ₁₁, S ₂₁), von denen jedes zwischen einem Drainanschluß (D) von wenigstens einem der ersten und zweiten MOS Transistoren und dem Gateanschluß (G) des entsprechenden Transistors liegt, wobei die ersten Schaltelemente (S ₁₁, S ₂₁) während der Vorladeperiode eingeschaltet und während eines Lese- bzw. Abtastbetriebs ausgeschaltet werden, und
e) wenigstens ein Paar von zweiten Schaltelementen (S ₁₂, S ₂₂), von denen jedes zwischen der Bitleitung (BL 1, BL 2) und einem Drainanschluß (D) von wenigstens einem der ersten und zweiten MOS Transistoren liegt, während der Vorladeperiode ausgeschaltet wird, so daß eine Spannung in Übereinstimmung mit einer Schwellenspannung desjenigen Transistors, mit dem das zweite Schaltelement (S ₁₂, S ₂₂) verbunden ist, an den Kondensator (C ₁, C ₂) angelegt wird, mit dem der Gateanschluß (G) des entsprechenden Transistors verbunden ist, und während des Lese- bzw. Abtastbetriebs eingeschaltet wird, so daß das Gatepotential des entsprechenden Transistors das elektrische Potential auf der Bitleitung (BL 1, BL 2) annimmt und Abweichungen hinsichtlich der Schwellenspannungen der jeweiligen ersten und zweiten Transistoren kompensiert sind.

4. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß

- zu den ersten MOS Transistoren N-Kanal MOS Transistoren (NM₁, NM₂) gehören,
- zu den zweiten MOS Transistoren P-Kanal MOS Transistoren (PM₁, PM₂) gehören,
- jeder Kondensator (C₁, C₂) jeweils zwischen einem Gateanschluß (G) von einem der N-Kanal MOS Transistoren (NM₁, NM ₂) und der Bitleitung (BL ₁, BL ₂) liegt,
- jedes der ersten Schaltelemente (S ₁₁, S ₂₁) jeweils zwischen zwischen dem Drainanschluß (D) von einem der N-Kanal MOS Transistoren (NM ₁, NM ₂) und seinem Gateanschluß (G) liegt,
- jedes der zweiten Schaltelemente (S ₁₂, S ₂₂) jeweils zwischen der Bitleitung (BL 1, BL 2) und dem Drainanschluß (D) von einem der N-Kanal MOS Transistoren (NM ₁, NM ₂) liegt,
- die Sourceanschlüsse (S) der P-Kanal MOS Transistoren (PM ₁, PM ₂) eine erste Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung (BL 1, BL 2) während der der Vorladeperiode ist sowie während des Lese- bzw. Abtastbetriebs eine zweite Spannung empfangen, die zweimal höher als die auf der Bitleitung (BL 1, BL 2) ist, und
- die Sourceanschlüsse (S) der N-Kanal MOS Transistoren (NM ₁, NM ₂) eine dritte Spannung zum Voraufladen des Kodensatorpaars (C 1, C 2) empfangen, so daß die Schwellenspannungen der jeweiligen MOS Transistoren (NM 1, NM 2) an den Kondensatoren (C ₁, C ₂) anliegen,
anschließend die während der Vorladeperiode vorhandene erste Spannung und danach eine Nullspannung mit einer festen Zeitdifferenz (Δ t) gegenüber der zweiten und an die Sourceanschlüsse (S) der PMOS Transistoren (PM ₁, PM ₂) angelegten Spannung während des Lese- bzw. Abtastbetriebs empfangen.

5. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß

- zu den ersten MOS Transistoren P-Kanal MOS Transistoren (PM ₁, PM ₂) gehören,
- zu den zweiten MOS Transistoren N-Kanal MOS Transistoren (NM ₁, NM ₂) gehören,
- jeder Kondensator (C ₁, C ₂) jeweils zwischen einem Gateanschluß (G) von einem der P-Kanal MOS Transistoren (PM ₁, PM ₂) und der Bitleitung (BL 1, BL 2) liegt,
- jedes der ersten Schaltelemente (S ₁₁, S ₂₁) jeweils zwischen dem Drainanschluß (D) von einem der P-Kanal MOS Transistoren (PM ₁, PM ₂) und seinem Gateanschluß (G) liegt,
- jedes der zweiten Schaltelemente (S ₁₂, S ₂₂) jeweils zwischen der Bitleitung (BL 1, BL 2) und dem Drainanschluß (D) von einem der P-Kanal MOS Transistoren (PM ₁, PM ₂) liegt,
- die Sourceanschlüsse (S) der P-Kanal MOS Transistoren (PM ₁, PM ₂) eine erste Spannung zum Voraufladen des Kondensatorpaares (C ₁, C ₂) empfangen, so daß die Schwellenspannungen der jeweiligen PMOS Transistoren (PM ₁, PM ₂) an den Kondensatoren (C₁, C₂) anliegen, anschließend eine zweite Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung (BL 1, BL 2) während der Vorladeperiode ist sowie während des Lese- bzw. Abtastbetriebs eine zweite Spannung empfangen, die zweimal größer als die auf der Bitleitung (BL 1, BL 2) ist, und
- die Sourceanschlüsse (S) der N-Kanal MOS Transistoren (NM ₁, NM ₂) die zweite Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung (BL 1, BL 2) während der Vorladeperiode ist sowie anschließend eine Nullspannung mit einer festen Zeitdifferenz (Δ t) gegenüber der zweiten und an die Sourceanschlüsse (S) der PMOS Transistoren (PM ₁, PM ₂) angelegten Spannung während des Lese- bzw. Abtastbetriebs empfangen.

6. Einrichtung nach Anspruch 3, dadurch gekennzeichnet, daß

- zu den ersten MOS Transistoren P-Kanal MOS Transistoren (PM ₁, PM ₂) gehören,
- zu den zweiten MOS Transistoren N-Kanal MOS Transistoren (NM ₁, NM ₂) gehören,
- die Kondensatoren (CP ₁, CP ₂, CN ₁, CN ₂) jeweils zwischen den Gateanschlüssen (G) der P-Kanal MOS Transistoren (PM ₁, PM ₂) und der Bitleitung (BL ₁, Bl ₂) sowie zwischen den Gateanschlüssen (G) der N-Kanal MOS Transistoren (NM ₁, NM ₂) und der Bitleitung (BL ₁, BL ₂) liegen,
- die ersten Schaltelemente (SP ₁₁, SP ₂₁, SN ₁₁, SN ₂₁) jeweils zwischen einem Drainanschluß (D) eines P-Kanal MOS Transistors (PM ₁, PM ₂) und seinem Gateanschluß (G) sowie zwischen einem Drainanschluß (D) eines N-Kanal MOS Transistors (NM ₁, NM ₂) und seinem Gateanschluß (G) liegen,
- die zweiten Schaltelemente (SP ₁₂, SP ₂₂, SN ₁₂, SN ₂₂) jeweils mit der Bitleitung (BL 1, BL 2) und einem Drainanschluß (D) der MOS Transistoren (PM ₁, PM ₂, NM ₁, NM ₂) verbunden sind,
- die Sourceanschlüsse (S) der P-Kanal MOS Transistoren (PM ₁, PM ₂) eine erste Spannung zum Voraufladen des ihnen zugeordneten Kondensatorpaars (CP ₁, CP ₂) empfangen, so daß die Schwellenspannungen der jeweiligen P-Kanal MOS Transistoren (PM ₁, PM ₂) an diesen Kondensatoren (CP ₁, CP ₂) anliegen, anschließend eine zweite Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung während der Vorladeperiode ist sowie während des Lese- bzw. Abtastbetriebs eine dritte Spannung empfangen, die zweimal höher als die zweite Spannung ist, und
- die Sourceanschlüsse (S) der N-Kanal MOS Transistoren (NM ₁, NM ₂) eine vierte Spannung zum Voraufladen des ihnen zugeordneten Kondensatorenpaares (CN ₁, CN ₂) empfangen, so daß die Schwellenspannungen der jeweiligen N-Kanal MOS Transistoren (NM ₁, NM ₂) an diesen Kondensatoren (CN ₁, CN ₂) anliegen, anschließend die zweite Spannung empfangen, die gleich groß wie diejenige auf der Bitleitung während der Vorladeperiode ist sowie während des Lese- bzw. Abtastbetriebs eine Nullspannung empfangen.

7. Einrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die feste Zeitdifferenz (Δ t) einer Zeitspanne entspricht, nach der elektrische Potentiale am NMOS Transistorpaar verstärkt sind.