DE3586736T2

DE3586736T2 - Halbleiterspeicher.

Info

Publication number: DE3586736T2
Application number: DE8585112754T
Authority: DE
Inventors: Masahiro Iwamura; Kozaburo Kurita; Hideo Maejima; Ikuro Masuda; Tetsuo Nakano; Masahiro Ueno
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-10-11
Filing date: 1985-10-08
Publication date: 1993-02-18
Anticipated expiration: 2005-10-09
Also published as: DE3586736D1; US4727517A; EP0179351B1; EP0179351A3; EP0179351A2

Description

Hintergrund der Erfindung

In einem ROM (Read Only Memory = Nurlesespeicher) sind Schalteinrichtungen, wie MOS-Transistoren, an Schnittstellen von Zeilen- und Spaltenleitungen vorhanden, um Werte "1" oder "0" zu speichern. Mit zunehmender Integrationsdichte solcher ROMs nehmen die Impedanzen innerhalb der Schaltung wie auch parasitäre Kapazitäten zu. Demgemäß ist es schwierig, eine höhere Geschwindigkeit zusammen mit geringerem Leistungsumsatz zu erzielen.
Eine Hochgeschwindigkeits-Auslesetechnik für ein solches ROM ist z. B. in der am 18. Oktober 1983 erschienen Veröffentlichung 46797/83 zu einer ungeprüften japanischen Patentanmeldung offenbart. Gemäß der dort beschriebenen Technik ist ein MOS-Transistor zum Vorladen einer Spalten(X)-Leitung zwischen der Spaltenleitung und der Spannungsversorgung vorhanden. Nach einer Änderung des Adreßsignals wird ein Vorladesignal konstanter Dauer an das Gate eines solchen MOS-Transistors gegeben, um die Spaltenleitung mit hoher Geschwindigkeit vorzuladen. Zum Treiben einer Zeilenleitung wird diese nur durch einen MOS-Transistor vom Verarmungstyp hochgezogen, der eine hohe Impedanz aufweist und sich immer im leitenden Zustand befindet. Demgemäß wird der Betrieb des MOS-Transistors mit einer Speicherzelle zum Entladen der elektronischen Ladung nicht gestört.
Die höchste Spannung auf der Spaltenleitung beim vorstehend beschriebenen Stand der Technik ist das Potential auf der Spalten(Y)-Leitung, wenn Zeilen(X)-Leitungen, die keine Speicherzellen bilden, dauernd ausgewählt sind. Diese Spannung entspricht nahezu der Versorgungsspannung. Die niedrigste Spannung auf einer solchen Spalten(Y)-Leitung ist ausreichend niedrig, daß sie durch eine Leseschaltung festgestellt wird. Da sowohl das Vorladen wie auch das Entladen zeitlich überwacht werden, muß die Größe der Spannung einen ausreichenden Spielraum haben; in der Regel überschreitet sie die Hälfte der Versorgungsspannung. Die Spannungsamplitude auf der Y-Leitung ist nahezu halb so groß wie die Versorgungsspannung.
Ein bipolarer ROM mit einer Spaltenleitungs-Vorladeschaltung ist in EP-A-0 102 485 beschrieben, von der der erste Teil von Anspruch 1 ausgeht. Jedoch sind die Vorladungsspannung und die Schwellenspannung des Leseverstärkers des beschriebenen Speichers unabhängig voneinander durch Herstelltoleranzen beeinflußt. Dieser Speicher ist daher schwierig herzustellen.
MOS-Nurlesespeicher mit Vorladeschaltungen sind ferner in US-4 404 660, US-4 208 730 und US-4 318 014 beschrieben, wobei das letztgenannte Dokument einen Speicher beschreibt, bei dem lediglich die angewählte Spaltenleidung vorgeladen wird. MOS-Speicher sind jedoch langsamer als bipolare Speicher.

Zusammenfassung der Erfindung

Der Erfindung liegt daher die Aufgabe zugrunde, einen Nurlesespeicher mit hoher Betriebsgeschwindigkeit und niedrigem Leistungsumsatz anzugeben, der besonders zuverlässig und einfach herstellbar ist.
Diese Aufgabe wird durch die in Anspruch 1 angegebene Erfindung gelöst.

Kurze Beschreibung der Zeichnungen

Fig. 1 zeigt ein Schaltbild eines Ausführungsbeispiel der Erfindung.
Fig. 2 zeigt den Aufbau einer Spaltenleitungsspannung-Festlegeschaltung, wie sie in Fig. 1 enthalten ist.
Fig. 3 zeigt ein Zeitablaufdiagramm für die in Fig. 1 dargestellte Schaltung.
Fig. 4 und 5 zeigen andere Ausführungsbeispiele der Spaltenleitungsspannung-Festlegeschaltung.
Fig. 6, 7 und 8 zeigen Ausführungsbeispiele eines Leseverstärkers.
Fig. 9, 10, 11 und 12 zeigen Speicheraufbauschaltungen und Zeitablaufsdiagramme anderer Ausführungsbeispiele.
Fig. 13 zeigt ein Ausführungsbeispiel eines Teils des in Fig. 11 dargestellten Speichers.
Fig. 14 und 15 zeigen ein Speicheraufbauschaltbild bzw. ein Zeitablaufsdiagramm für ein anderes Ausführungsbeispiel.
Fig. 16, 17 und 18 zeigen Vergleichsbeispiele für einen Leseverstärker und eine Spaltenleitungsspannung-Festlegeschaltung.
Fig. 19 zeigt ein Beispiel für einen Speicher mit Leseverstärkern und Spaltenleitungsspannung-Festlegeschaltungen, wie sie in den Fig. 16, 17 und 18 dargestellt sind.
Fig. 20 zeigt ein Schaltbild zum Veranschaulichen eines anderen Ausführungsbeispiels der Erfindung.
Fig. 21 zeigt Signalformen, wie sie an verschiedenen Punkten in Fig. 20 auftreten.
Fig. 22 bis 24 zeigen Schaltungen zum Veranschaulichen anderer Ausführungsbeispiele.

Beschreibung der bevorzugten Ausführungsbeispiele

Ein Ausführungsbeispiel der Erfindung wird nun unter Bezugnahme auf die Fig. 1 bis 5 beschrieben. Fig. 1 zeigt den Schaltungsaufbau eines Halbleiterspeichers, bei dem es sich um ein Ausführungsbeispiel der Erfindung handelt. Ein X-Dekodierer 1 weist UND-Glieder G&sub1; zum Erzeugen von X-Leitungsauswahlsignalen auf Grundlage eines Adreßsignals ADR und eines Taktsignals Φ auf. Ein X-Treiber 2 weist m npn-Bipolartransistoren Q&sub1; zum Treiben von Spaltenleitungen X&sub1; bis Xm mit niedriger Impedanz auf. Die Basis, der Kollektor und der Emitter des npn-Transistors Q&sub1; sind mit einem Ausgang des UND-Gliedes G&sub1;, dem Spannungsversorgungspotential Vcc bzw. jeweils einer der Spaltenleitungen X&sub1; bis Xm verbunden. Eine Speicherzellenmatrix 3 mit m Spalten und n Zeilen weist speicherzellenbildende NMOS-Transistoren M, Zeilenleitungen X&sub1; bis Xm, Spaltenleitungen Y&sub1; bis Yn sowie Widerstände R&sub1; mit hohen Widerstandswerten auf, um elektronische Streuladungen zu entladen, die in den Spaltenleitungen Y&sub1; bis Yn gespeichert sind. Das Gate, der Drain und die Source einer jeden Speicherzelle M sind mit einer der Zeilenleitungen X&sub1; bis Xm, einer der Spaltenleitungen Y&sub1; bis Yn bzw. Massepotential verbunden. In einer X-Leitungsentladeschaltung 4 werden elektronische Ladungen, die in den parasitären Kapazitäten der Zeilenleitungen X&sub1; bis Xm gespeichert sind, schnell über m MOS-Transistdren M&sub1; entladen. Eine Vorladeschaltung 5 weist eine Spaltenleitungsspannung-Festlegeschaltung 10 zum Festlegen der Spaltenleitungsfestlegespannung Vy auf, bei der es sich um die Betriebsspannung der Spaltenleitungen Y&sub1; bis Yn handelt. Die Vorladeschaltung 5 weist weiterhin n npn-Bipolartransistoren Q&sub2; auf, die mit den Spaltenleitungen Y&sub1; bis Yn in Form von Emitterfolgern verbunden sind. Abhängig vom Ausgangssignal der Spaltenleitungsspannung-Festlegeschaltung 10 laden die npn-Bipolartransistoren Q&sub2; die parasitären Kapazitäten der Spaltenleitungen Y&sub1; bis Yn schnell auf die Spaltenleitungsfestlegespannung Vy auf. In einem Y-Selektor 6 wählt ein Y-Leitungssignal von einem Y-Dekodierer 11 mehrere Leitungen aus einer Gruppe von Spaltenleitungen Y&sub1; bis Yn durch Schalten der MOS-Transistoren M&sub2; aus. Ein Leseverstärker 7 weist einen npn-Bipolartransistor Q&sub3; auf, dessen Emitter mit Masse verbunden ist, Widerstände R&sub2;, Dioden D&sub1; und D&sub2; sowie einen Leseverstärker B&sub1;. Ein Leseverstärker 7 ist mit mehreren Spaltenleitungen über MOS-Transistoren M&sub2; verbunden.
Fig. 2 zeigt ein Ausführungsbeispiel der in Fig. 1 enthaltenen Spaltenleitungsspannung-Festlegeschaltung 10. Gemäß Fig. 2 liefern ein p-Typ MOS-Transistor Mp1 und ein n-Typ MOS- Transistor Mn1 Basisströme an alle npn-Transistoren Q&sub2;, die ihrerseits die Ladeströme an die Spaltenleitungen liefern. Darüber hinaus bilden die MOS-Transistoren Mp1 und Mn1 eine invertierende Torschaltung. Die Schaltung 10 wird durch das Taktsignal Φ gesteuert. Wenn Φ seinen Pegel L einnimmt, fließt ein Vorbelastungsstrom id&sub1; durch den PMOS-Transistor Mp1 und die Dioden D&sub3; und D&sub4;. Dann wird die Basis jedes npn- Transistors Q&sub2; auf etwa 2VBE vorgespannt, was das Doppelte der Basis-Emitter-Spannung ist. Inzwischen wird die parasitäre Kapazität Cyp1 der Spaltenleitung Y&sub1; bis Yn durch die Emitterströme iy0 bis iyn-1 der npn-Transistoren Q&sub2;, die Emitterfolger bilden, bis auf eine Spannung von 1 VBE geladen, die um 1 VBE niedriger ist als die Basisspannung eines npn-Transistors Q&sub2;. Die Spannung 1 VBE wird die Betriebsspannung der Spaltenleitungen Y&sub1; bis Yn. Das heißt, daß die Vorladungsschaltung 5 eine Spannungsversorgung mit niedriger Ausgangsimpedanz bildet und daß die Spaltenleitungsspannung-Festlegeschaltung 10 die Spannung für die Spannungsversorgung auf VBE festlegt.
Der Leseverstärker 7 von Fig. 1 ist ein Verstärker in Emitterschaltung. Ein vorbelastender Strom wird der Basis jedes npn-Transistors Q&sub3; über einen Widerstand R&sub2; und eine Diode D&sub1; zugeführt. Die Basis-Emitter-Spannung VBE des Bipolartransistors Q&sub3; kann dann wie folgt ausgedrückt werden:
wobei k die Boltzmannkonstante, T die absolute Temperatur, IE der Emitterstrom, IES der umgekehrte Sättigungsstrom und kT/q = VT etwa 26 mV bei Raumtemperatur ist. Unter der Annahme, daß der Stromverstärkungsfaktor β ist, kann der Kollektorstrom IC mit dem Basisstrom IB wie folgt verknüpft werden:
IE ≈ IC = βIB. ......(2)
Die Steilheit gm betreffend die Basis-Emitter-Spannung VBE und den Kollektorstrom IC kann wie folgt wiedergegeben werden:
Gleichung (1) kann wie folgt urngeschrieben werden:
Gemäß der vorstehenden Beschreibung nimmt die Basis-Emitter- Spannung VBE des Bipolartransistors im allgemeinen einen Wert von 0,6 bis 0,8 V an und zeigt gute Gleichförmigkeit bei einer LSI (Large Scale Integrated Circuit = hochintegrierte Schaltung). Z. B. beträgt die Änderung in der Basis- Emitter-Spannung VBE, die einer Änderung von 1 mA im Kollektorstrom iC entspricht, 25 mV. Das heißt, daß die Basis- Emitter-Spannung VBE eine gute Konstantspannungscharakteristik zeigt. Anders gesagt entspricht, unter der Annahme, daß der Stromverstärkungsfaktor β 100 ist, die oben angegebene Änderung im Kollektorstrom iC und diejenige in der Basis- Emitter-Spannung VBE einer Änderung von 10 uA im Basisstrom IB.
Dementsprechend erzeugt der an die Basis des npn-Transistors Q&sub3; im Leseverstärker 7 angelegte vorbelastende Strom iB eine Basis-Emitter-Spannung VBE, die den Kollektorstrom iC fließen läßt. Wenn der vorstehend genannte vorbelastete Strom ib so gewählt ist, daß er den npn-Transistor Q&sub3; einschaltet, geht der Ausgangsdatenwert Dout auf seinen Pegel "L". Wenn dann der X-Selektor und der Y-Selektor so aktiviert werden, daß sie einen Speicherzellentransistor M einschalten, der mit dem Leseverstärker 7 verbunden ist, wird ein Teil des vorstehend genannten vorbelastenden Basisstroms ib in den MOS-Transistor M der Speicherzelle abgezweigt. Wenn der Basisstrom des npn-Transistors Q&sub3; im Leseverstärker 7 dann z. B. auf 10 uA verringert ist, ändert sich der Kollektorstrom um 1 mA, wie dies aus der vorstehenden Beschreibung ersichtlich ist. Infolgedessen ändert sich das Ausgangssignal Dout des Leseverstärkers auf den Pegel "H". Zu diesem Zeitpunkt ist die Änderung in der Basis-Emitter-Spannung VBE 25 mV, und die Schwellenspannung Vst des Leseverstärkers 7 kann mit 1 VBE angegeben werden.
Der Betrieb der in den Fig. 1 und 2 dargestellten Speicherschaltung wird nun unter Bezugnahme auf Fig. 3 beschrieben. Wenn das Adreßsignal ADR der Speicherschaltung synchron mit dem Takt Φ zugeführt wird, wird die Spaltenleitungsspannung- Festlegeschaltung 10 angesteuert. Das heißt, daß der PMOS- Transistor Mp1, wie er in Fig. 2 dargestellt ist, einschaltet. Die Basisspannung, die auf 2 VBE eingestellt wurde, wird der Basis des npn-Transistors Q&sub3; in der Vorladungsschaltung 5 zugeführt. Infolgedessen wird die parasitäre Kapazität Cyp der Y-Leitung auf die Spaltenleitungsfestlegespannung Vy = VBE aufgeladen. Das Potential der Spaltenleitung steigt an, wie dies in Fig. 3(e) dargestellt ist. Gleichzeitig wird das Ausgangssignal vom Y-Dekodierer ausgegeben, wie es in Fig. 3(f) dargestellt ist. Die MOS-Transistoren M&sub2; für den Y-Selektor werden mit einer Rate von jeweils einem pro Gruppe eingeschaltet, um die Spaltenleitungen Y&sub1; bis Yn direkt mit dem Leseverstärker 7 zu verbinden. Wie vorstehend beschrieben, sind sowohl die Spaltenleitungsfestlegespannung Vy und die Schwellenspannung Vt jeweils 1 VBE. Aufgrund der Unterschiede zwischen diesen zwei Schaltungen z. B. in bezug auf die vorbelastenden Ströme kann jedoch eine kleine Differenz zwischen diesen zwei Spannungswerten die Folge sein. Wenn der MOS-Transistor M&sub2; für den Y-Selektor einschaltet, fließt der Ladestrom oder der Entladestrom zwischen den parasitären Kapazitäten Cpy und dem Widerstand R&sub2; des Leseverstärkers 7 oder der Basis des npn- Transistors Q&sub3;, wodurch die Differenzspannung eliminiert wird. Durch das Signal Φ, das während der Periode "L" des Taktes Φ auftritt, wird ein X-Leitungstreibersignal WL, bei dem es sich um das UND-verknüpfte Signal vom X-Dekodiererausgang und von Φ handelt, ausgegeben, wie dies in Fig. 3(c) dargestellt ist. Dadurch werden nur die Zeilenleitungen X&sub1; bis Xm auf den Pegel "H" gesteuert. Wenn hierbei ein Speichertransistor M zwischen der angesteuerten Zeilenleitung und der ausgewählten Spaltenleitung vorhanden ist, wird die elektronische Ladung der Spaltenleitung über den MOS-Transistor entladen, um das Potential BL der Spaltenleitung abzusenken, wie dies in Fig. 3(e) dargestellt ist. Wenn dies festgestellt wurde, d. h. wenn das Potential der Spaltenleitung die Y-Leitungsfestlegespannung Vy abzüglich 25 mV beim vorstehend beschriebenen Beispiel erreicht hat, gibt der Leseverstärker 7 ein Ausgangssignal D&sub0; vom Pegel "H" aus, wie dies in Fig. 3(g) dargestellt ist. Die Entladeschaltung 4 ist dazu vorhanden, daß sie während der Periode des Taktes Φ die elektronische Ladung entlädt, die in der parasitären Kapazität Cpx der Zeilenleitung gespeichert wird, wenn die Zeilenleitung angesteuert wird. Die MOS-Transistoren M&sub1;, die mit allen Zeilenleitungen X&sub1; bis Xm verbunden sind, werden angesteuert, wie dies in Fig. 3(d) dargestellt ist, um das Potential der Zeilenleitungen X&sub1; bis Xm auf den Pegel "L" rückzuführen.
Aus der vorstehenden Beschreibung ist es ersichtlich, daß bei diesem Ausführungsbeispiel die parasitäre Kapazität Cpy der Spaltenleitungen Y&sub1; bis Yn stabil und schnell auf einen niederen Spannungswert von Vc = 1 VBE (0,6 bis 0,8 V) durch die Vorladungsschaltung einschließlich der Spaltenleitungsspannung-Festlegeschaltung 10 geladen wird. Unter der Annahme, daß die gesamte parasitäre Kapazität der Spaltenleitung den Wert Cpyt = 2 nF hat, die Ladespannung Vc1 = 0,7 V ist und die Betriebsfrequenz 10 MHz ist, ist die Verlustleistung bei diesem Ausführungsbeispiel 70 mW, was angemessen niedrig ist im Vergleich zum Stand der Technik.
Die Spaltenleitungsfestlegespannung Vy wird auf nahezu Übereinstimmung mit der Schwellenspannung Vst des Leseverstärkers 7 festgelegt. Wenn der MOS-Transistor M für eine Speicherzelle damit beginnt, die elektronische Ladung der parasitären Kapazität Cpy der Spaltenleitung zu entladen, kann demgemäß eine kleine Änderung im Potential der Spaltenleitungen schnell festgestellt werden, um das Ausgangssignal zu liefern. Unter der Annahme, daß die parasitäre Kapazität den Wert Cpy = 4 pF hat und der Drainstrom des MOS-Transistors M 100 uA beim vorstehenden Ausführungsbeispiel ist, dauert es nur 1 nsec, um auf den Spaltenleitungen Y&sub1; bis Yn eine Potentialänderung von 25 mV zu erzeugen, wie sie für den Betrieb des Leseverstärkers 7 erforderlich ist, was zu sehr schnellem Auslesen führt.
Auch die Vorladungszeit kann verringert werden. Unter der Annahme, daß der Vorladungsstrom 500 uA bei den vorstehend beschriebenen Bedingungen ist, kann das Vorladen in etwa 5,6 nsec abgeschlossen werden.
Fig. 4 zeigt ein anderes Ausführungsbeispiel der in Fig. 1 enthaltenen Spaltenleitungsspannung-Festlegeschaltung. Bezugszeichen in Fig. 4, die mit solchen in Fig. 2 übereinstimmen, bezeichnen gleiche Komponenten. In Fig. 4 bezeichnet Q&sub4; einen npn-Bipolartransistor und D&sub5; eine Diode. Das Potential an einem Punkt A, der mit der Basis des npn-Bipolartransistors Q&sub2; verbunden ist, ist als Basis-Emitter-Spannung VBEq4 des npn-Transistors Q&sub4; verbunden, durch den ein Kollektorstrom iybq fließt; der Spannungsabfall an der Diode D&sub5;, durch die ein Strom iybb fließt, ist VFd5 in Vorwärtsrichtung. Das Potential am Punkt A beträgt etwa 2 VBE, in derselben Weise wie bei Fig. 2. Der Basisstrom iyb0 des Emitterfolgertransistors Q&sub2; in der Vorladungsschaltung 5 wird abhängig von der Größe der Last, der Änderungsgeschwindigkeit des Potentials der Spalten leitungen Y&sub1; bis Yn und dergleichen verändert. Dementsprechend muß der Strom iMp1, der durch den PMOS-Transistor Mp1 fließt, ein ausreichendes Spiel in bezug auf seinen Maximalwert aufweisen. Die Differenz Mp1 und iyb0 wird als Strom id1 verzweigt, der im Fall von Fig. 2 durch die Dioden D&sub3; und D&sub4; und im Fall von Fig. 4 als Kollektorstrom iybq des npn-Transistors fließt. Eine Änderung im Nebenstrom beeinflußt den durch Gleichung (1) definierten Wert VBE oder den Spannungsabfall VF in Vorwärtsrichtung und den Spannungsabfall, der durch die parasitären Widerstände der Dioden D&sub3; und D&sub4; oder des npn-Transistors Q&sub4; verursacht ist. Im Ausführungsbeispiel von Fig. 4 fließt der Nebenstrom iybg nur durch den npn-Transistor Q&sub4; und wird auf den halben Wert desjenigen verringert, den er bei Fig. 2 aufweist. Demgemäß ist die Änderung bei der Spaltenleitungsfestlegespannung Vy klein im Vergleich zum Fall von Fig. 2.
Fig. 5 zeigt ein weiteres Ausführungsbeispiel der Spaltenleitungsspannung-Festlegeschaltung 10. Bezugszeichen in Fig. 5, die mit solchen in den Fig. 2 und 4 übereinstimmen, bezeichnen entsprechende Komponenten.
Die Schaltung von Fig. 5 weist npn-Transistoren Q&sub5; und Q&sub6;, Dioden D&sub6; und D&sub7; und einen Widerstand R&sub4; auf. Bei diesem Ausführungsbeispiel wird der den npn-Transistoren Q&sub2; in der Vorladungsschaltung 5 zugeführte Basisstrom von einem npn- Transistor Q&sub5; geliefert, der einen Emitterfolger bildet. Demgemäß wird der Basisstrom des npn-Transistors Q&sub5;, wie er über den PMOS-Transistor Mp1 zugeführt wird, gleich iyb0/β, was einen sehr kleinen Wert darstellt.
Während der durch den MOS-Transistor Mp1 fließende Strom iMp1 direkt den Basisanschlüssen aller npn-Transistoren im Ausführungsbeispiel der Fig. 2 und 4 zugeführt wird, wird der Basisstrom iyb0 des npn-Transistors Q&sub2; im Ausführungsbeispiel von Fig. 5 vom npn-Transistor Q&sub5; zugeführt. Bei den Ausführungsbeispielen der Fig. 2 und 4 müssen die PMOS-Transistoren MP1 dementsprechend niedrige Impedanz aufweisen. Angenommen, daß die Impedanz ZP1 ist, kann der durch die MOS-Transistoren MP1 fließende Strom iMP1 wie folgt dargestellt werden:
Mit Ausnahme des Stromes iyb0, der der Basisstrom für den npn-Transistor Q&sub2; wird, wird der Strom iMP1 durch die Dioden D&sub3; und D&sub4; in Fig. 2 oder durch den npn-Transistor Q&sub4; in Fig. 4 verzweigt. Wenn der Ladevorgang der Spaltenleitungen Y&sub1; bis Yn abgeschlossen ist, wird der Strom iyb0 Null, und der gesamte Strom iMP1 wird abgezweigt. Indessen wird beim Ausführungsbeispiel von Fig. 5 der Basisstrom iyb0 des npn- Transistors Q&sub2; vom npn-Transistor Q&sub5; zugeführt. Wenn das Aufladen der parasitären Kapazitäten der Spaltenleitungen Y&sub1; bis Yn abgeschlossen ist, steigt das Emitterpotential des npn-Transistors Q&sub5; an, und der npn-Transistor Q&sub5; schaltet ab. Der npn-Transistor Q&sub5; führt demgemäß Impedanzwandlung und Schaltfunktion aus. Dementsprechend arbeiten die Dioden D&sub6; und D&sub7; und der npn-Transistor Q&sub6; in der Vorspannungsschaltung zum Festlegen des Basispotentials des npn-Transistors Q&sub5; mit hoher Impedanz. Da die Änderung im Betriebsstrom klein ist, können der npn-Transistor Q&sub5; und die Spaltenleitungsfestlegespannung Vy sehr stabil festgelegt werden.
Die Source des NMOS-Transistors Mn1 ist mit der Basis des npn-Transistors Q&sub5; verbunden. Wenn ein Steuersignal Cy auf seinen Pegel "H" umschaltet, um den NMOS-Transistor Mn1 einzuschalten, wird demgemäß die Basis des npn-Transistors Q&sub5; mit dem Emitter desselben kurzgeschlossen, um den NMOS-Transistor Mn1 schnell abzuschalten. Darüber hinaus kommt das Emitterpotential des npn-Transistors Q&sub5; (d. h. das Basispotential des npn-Transistors Q&sub5;) mit dem Basispotential des npn-Transistors Q&sub5; zur Übereinstimmung. Wenn der Wert des Widerstandes R&sub4; geeignet gewählt ist, nimmt der durch die Dioden D&sub6; und D&sub7; fließende Strom ab, um das Basispotential des npn-Transistors Q&sub5; abzusenken, wenn der PMOS-Transistor Mp1 abschaltet. Auf diese Weise ist es möglich, die Basisspannung des npn-Transistors Q&sub5; so weit zu verringern, wie eine Spannung, die beinahe mit der Differenz im Basispotential des npn-Transistors Q&sub5;, bezogen auf zwei Zustände, übereinstimmt, wobei beim einen die Basis des npn-Transistors Q&sub5; mit ihrem Emitter kurzgeschlossen ist, um die Spannung zwischen diesen zu Null zu machen, und wenn andererseits die Basisspannung des Transistors Q&sub5; abgesenkt ist, wie oben angegeben. Wenn die Spaltenleitungen Y&sub1; und Yn wieder geladen werden, ist es kaum erforderlich, die am Knoten A befindlichen parasitären Kapazitäten zu laden. Daher wird es möglich, die Vorladungsschaltung 5 mit hoher Geschwindigkeit zu aktivieren und die Vorladungszeit deutlich zu erniedrigen.
Wenn die Source des NMOS-Transistors Mn1 in Fig. 5 mit einem Anschlußpunkg A' zwischen den Dioden D&sub6; und D&sub7; verbunden ist, wird es möglich, die Änderung im Potential am Punkt A weiter zu verringern, wenn der NMOS-Transistor Mn1 einschaltet.
Darüber hinaus ist es, selbst in den Fig. 2 und 4, möglich, zu verhindern, daß das Potential am Knoten A auf Massepotential abgesenkt wird, und zwar dadurch, daß die Source des NMOS-Transistors Mn1 mit der Anode der Diode D&sub4; oder der Basis des npn-Transistors Q&sub4; verbunden wird.
Fig. 6 zeigt ein anderes Ausführungsbeispiel des in Fig. 1 enthaltenen Leseverstärkers 7. Bezugszeichen in Fig. 6, die mit solchen in Fig. 1 übereinstimmen, bezeichnen entsprechende Komponenten. In Fig. 6 wirkt eine Schottkydiode SBD als Klemmdiode zum Verhindern der Sättigung des npn-Transistors Q&sub3; in gleicher Weise, wie dies die Dioden D&sub1; und D&sub2; bei dem in Fig. 1 dargestellten Leseverstärker 7 tun. Während beim Leseverstärker 7 von Fig. 1 ein Teil des Stromes, der durch den Widerstand R&sub2; fließt, immer zur Kollektorseite des npn-Transistors Q&sub3; über die Diode D&sub2; abgezweigt wird, wird bei diesem Ausführungsbeispiel der Strom, der durch den Widerstand R&sub2; fließt, in der Regel der Basis des npn-Transistors Q&sub3; zugeführt. Dementsprechend wird der Wirkungsgrad der Anwendung verbessert, was zu verringertem Stromverbrauch führt.
Fig. 7 zeigt ein anderes Ausführungsbeispiel des in Fig. 1 dargestellten Leseverstärkers 7. Bezugszeichen in Fig. 7, die mit solchen in Fig. 1 übereinstimmen, bezeichnen entsprechende Komponenten. In Fig. 7 ist die Spaltenleitung Yi mit einem gemeinsamen Anodenanschlußknoten B zwischen den Dioden D&sub1; und D&sub2; verbunden. Infolgedessen wird die Schwellenspannung Vst des Leseverstärkers 7 näherungsweise 2 VBE (1,2 bis 1,6 V). Dementsprechend muß auch die Spaltenleitungsfestlegespannung Vy der Spaltenleitungsspannung-Festlegeschaltung 10 ebenfalls etwa 2 VBE sein, in Übereinstimmung mit der Schwellenspannung Vst. Dies kann leicht durch Hinzufügen einer Diode in Reihe mit den Dioden D&sub3; und D&sub4; von Fig. 2, mit der Diode D&sub5; von Fig. 4 oder z. B. der Diode D&sub7; von Fig. 5 erzielt werden. Wenn bei diesem Ausführungsbeispiel ein Unterschied zwischen der Spaltenleitungsfestlegespannung Vy und dem Potential am Knoten B besteht, können die Dioden D&sub1; und D&sub2; verhindern, daß der npn-Transistor Q&sub3; des Leseverstärkers durch einen Strom gesättigt wird, der von der parasitären Kapazität Cpy der Spaltenleitung in die Basis des Transistors Q&sub3; fließt.
Fig. 8 zeigt ein weiteres Ausführungsbeispiel des in Fig. 1 dargestellten Leseverstärkers 7. Bezugszeichen in Fig. 8, die mit solchen in Fig. 1 übereinstimmen, bezeichnen entsprechende Komponenten. Im Leseverstärker von Fig. 8A sind ein npn-Transistor Q&sub7;, NMOS-Transistoren Mn2 und Mn3, PMOS- Transistoren Mp2, Mp3 und Mp4, Widerstände R&sub5; und R&sub6; sowie Dioden D&sub8;, D&sub9; und D&sub1;&sub0; vorhanden.
Fig. 8B ist ein Zeitablaufsdiagramm für den Betrieb der in Fig. 8A dargestellten Schaltung. Das Gate des NMOS-Transistors Mn2 und das Gate des PMOS-Transistors Mp2 werden durch ein Leseverstärker-Steuersignal SEN gesteuert. Während der Periode des Taktes Φ, während der Leseverstärker 7 nicht arbeitet, geht das Steuersignal SEN auf den Pegel "H", wie durch (d) von Fig. 8B veranschaulicht. Daher schaltet der NMOS-Transistor Mn2 ein, und der PMOS-Transistor Mp2 schaltet ab. Wenn der PMOS-Transistor Mp2 abschaltet, wird der Lastwiderstand des npn-Transistors Q&sub3; im wesentlichen unendlich groß ∞. Daher ist der Kollektorstrom abgeschaltet, was zu verringerter Verlustleistung führt. Da der NMOS-Transistor Mn2 abschaltet, wird Sättigung des npn-Transistors Q&sub3; verhindert. Der PMOS-Transistor Mp4 ist vorhanden, um den Basisstrom für den npn-Transistor Q&sub3; zu liefern. Der Basisstrom des npn-Transistors Q&sub3; muß so festgelegt sein, daß er ausreichend durchschaltet, wenn der Speichertransistor M in der Spaltenleitung Yi fehlt. Der Basisstrom des npn-Transistors Q&sub3; darf aber nicht so groß sein, daß er sich selbst in Sättigung bringt. Darüber hinaus muß der Basisstrom des npn- Transistors Q&sub3; klein genug dafür sein, daß er seine Kollektorspannung ausreichend anhebt, um sich in den AUS-Zustand oder nahezu in den AUS-Zustand zu bringen, wenn der Speichertransistor M in der Spaltenleitung Yi vorhanden ist, und er ausgewählt ist, um einen Teil des Basisstroms des npn- Transistors Q&sub3; dorthin abzuzweigen. Das heißt, daß der Basisstrom des npn-Transistors Q&sub3; und sein Lastwiderstand in enger Beziehung zum EIN-Widerstand des Speichertransistors M bestimmt sein müssen.
Diese Aufgabe wird durch die in Fig. 8A dargestellte Schaltung gelöst. Zunächst weisen die Lastschaltung und die Basisvorbelastungsschaltung des npn-Transistors Q&sub3; die PMOS- Transistoren Mp2 und Mp4 als Aufbauelemente auf, um die zwei Schaltungen aneinander anzupassen. Daher wird die Schaltung von Fig. 8A kaum durch Ungleichförmigkeiten beim Herstellprozeß beeinträchtigt. Darüber hinaus ist der PMOS-Transistor Mp4 der Basisvorbelastungsschaltung so ausgebildet, daß er als Konstantstromquelle wirkt, deren Strom durch den Leitwert des Kanals des Speichertransistors M festgelegt ist, der eine Speicherzelle bildet. Eine Gatevorbelastungsschaltung 12 ist zu diesem Zweck vorhanden. In der Schaltung 12 ist der NMOS-Transistor Mn3 so ausgebildet, daß er dieselbe Größe wie der Speichertransistor M aufweist, der eine Speicherzelle bildet. Der NMOS-Transistor Mn3 wird mit einer Gatespannung angesteuert, die auf nahezu den Wert der Zeilen (X)-Leitungsspannung der Speichermatrix gesetzt ist, wobei die Drainspannung nahezu auf die Zeilen(Y)-Leitungsspannung gesetzt ist. Der Basisvorbelastungsstrom ist als Produkt aus einer Proportionalitätskonstanten K und dem Drainstrom des NMOS-Transistors Mn3 bestimmt, der wie vorstehend beschrieben angesteuert wird. Die Proportionalitätskonstante K wird durch eine Stromspiegelschaltung festgelegt, die PMOS-Transistoren Mp3 und Mp4 aufweist. Beim Ausführungsbeispiel von Fig. 1 wird das Gate des eine Speicherzelle bildenden Speichertransistors M durch die Emitterfolgerschaltung angesteuert, und die Zeilenleitungsspannung Vx kann durch Vx = Vcc - VBE wiedergegeben werden. Die Drainspannung Vy ist die Spaltenleitungsfestlegespannung Vy, woraus folgt, daß Vy = VBE gilt. In der Schaltung von Fig. 12 erzeugt eine einen Widerstand R&sub6;, Dioden D&sub9; und D&sub1;&sub0; und einen npn-Transistor Q&sub7; aufweisende Schaltung die Zeilenleitungsspannung Vx, während eine Schaltung mit einer Diode D&sub8; und einem Widerstand R&sub5; die Spaltenleitungsspannung Vy liefert. Die PMOS-Transistoren Mp3 und Mp4 sind so ausgebildet, daß sie in bezug auf ihre Kanalbreiten ein Verhältnis von nahezu 2:1 aufweisen, und der Stromverstärkungsfaktor k wird zu etwa 0,5 gewählt. Bei diesem Ausführungsbeispiel kann optimaler Designfreiheitsgrad in bezug auf Prozeßungleichförmigkeit gewählt werden. Auf diese Weise ist es möglich, einen Halbleiterspeicher mit hoher Ausbeute herzustellen, ohne daß dies zu Lasten von Geschwindigkeit und Verlustleistung geht.
Fig. 9 zeigt ein anderes Ausführungsbeispiel eines erfindungsgemäßen Halbleiterspeichers. Bezugzeichen in Fig. 9, die mit solchen in Fig. 1 übereinstimmen, bezeichnen entsprechende Komponenten. Das Ausführungsbeispiel von Fig. 9 weist folgendes auf: UND-Glieder GH0 bis GHm zum Dekodieren der oberen Adressen, UND-Glieder GL0 bis GLm zum Dekodieren der anderen Adressen, UND-Glieder G&sub0;&sub0; bis Gmm zum Auswählen einer Zeilenleitung auf Grundlage des Dekodierergebnisses für die obere und die untere Adresse, Zeilenleitungen X&sub0;&sub0; bis Xmm, Latch-Schaltungen L&sub0; bis Lm sowie UND-Glieder GM0 bis GMm. Beim Ausführungsbeispiel von Fig. 1 werden alle MOS-Transistoren M&sub1; der Entladeschaltung 4 in jedem Auslesezyklus angesteuert. Wenn die Anzahl von Zeilenleitungen groß ist, ist die Verlustleistung nicht vernachlässigbar. Darüber hinaus wird die Last am Gate G&sub2; groß, und demgemäß verringert sich auch die Betriebsgeschwindigkeit. Dieser Nachteil wird durch das Ausführungsbeispiel von Fig. 9 gelindert, zu dem ein Zeitablaufdiagramm in Fig. 10 dargestellt ist.
Der Grundbetrieb des Ausführungsbeispiels von Fig. 9 wird nun beschrieben. Von den dekodierenden UND-Gliedern GL0 bis GLm für die untere Adresse wird ein Blocksignal XBi (Fig. 10(c)) zum Bezeichnen eines Blocks von Zeilenleitungen erzeugt. Das Blocksignal XBi wird in einer Latch-Schaltung Li zwischengespeichert, um in ein Blockentladungssignal BDLi umgewandelt zu werden (Fig. 10(e)). Durch ein Entlade-MOS- Steuersignal BDi (Fig. 10 (h)), das auf das Blockentladesignal BDLi (Fig. 10 (e)) hin erzeugt wird, werden Entlade- MOS-Transistoren M&sub1;, die zum Block mit der angesteuerten Zeilenleitung gehören, in der ersten Hälfte des nächsten Auslesezyklus angesteuert. Daher wird die Anzahl von Entlade-MOS-Transistoren M&sub1;, die angesteuert werden, klein, was zu geringerer Verlustleistung und höherer Geschwindigkeit führt.
Fig. 11 zeigt ein anderes Ausführungsbeispiel der Erfindung. Bezugszeichen in Fig. 11, die mit solchen in den Fig. 1 und 9 übereinstimmen, bezeichnen entsprechende Komponenten. Das Ausführungsbeispiel von Fig. 11 unterscheidet sich von demjenigen von Fig. 9 dahingehend, daß das Taktsignal den Eingängen der UND-Glieder G&sub0;&sub0; bis Gmm in der Endstufe des Dekodierers nicht zugeführt wird, und daß das Ausgangssignal vom Y-Dekodierer 11 die Spaltenleitungsspannung-Festlegeschaltung 10 in der Voraufladungsschaltung 5 so steuert, daß sie nur eine ausgewählte Spaltenleitung vorauflädt. Fig. 12 zeigt das zeitliche Betriebsablaufdiagramm der in Fig. 11 dargestellten Schaltung. Da das Ausgangssignal vom X-Dekodierer ausgegeben wird, ohne daß es einer UND-Verknüpfung mit dem Takt Φ unterzogen wird, erscheinen das Blocksignal XBi (Fig. 12(c)) und das X-Leitungsansteuersignal WLi (Fig. 12 (g)) während der Dauer des Taktes Φ. Dementsprechend wird die Zeilenleitung früher angesteuert, und daher wird das Ausgangssignal Dout des Leseverstärkers 7 früher erzeugt, was zu höherer Lesegeschwindigkeit im Betrieb führt. Darüber hinaus wird das Voraufladen der Spaltenleitungen Y&sub0; bis Yn nur für die durch den Y-Dekodierer ausgewählte Spaltenleitung vorgenommen. Unter der Annahme, daß der Y-Dekodierer z. B. die Dekodierung mit einem Verhältnis von 1/8 ausführt, ist die zum Aufladen und Entladen der parasitären Kapazität der Spaltenleitung erforderliche Leistung weiter auf 1/8 verringert. Etwa 70 mW beim Ausführungsbeispiel gemäß Fig. 1 werden auf etwa 9 mW bei demjenigen von Fig. 12 verringert.
Fig. 13 zeigt Ausführungsbeispiele für den Y-Dekodierer 11 und die Spaltenleitungsspannung-Festlegeschaltung 10, wie sie im Ausführungsbeispiel von Fig. 11 dargestellt sind. Bezugszeichen in Fig. 13, die mit solchen in den Fig. 1 und 4 übereinstimmen, beziehen sich auf entsprechende Komponenten. Die Spaltenleitungsspannung-Festlegeschaltung 10 in Fig. 13 weist nahezu denselben Aufbau auf wie diejenige von Fig. 5. Der Unterschied besteht darin, daß die Source des NMOS-Transistors Mn1 mit der Basis des npn-Transistors Q&sub4; verbunden ist, daß ein NMOS-Transistor Mn4, dessen Gate durch den Takt Φ gesteuert wird, parallel zum NMOS-Transistor Mn1 liegt und daß das Gate des NMOS-Transistors Mn1 und das Gate des PMOS- Transistors Mp1 vom Ausgangssignal des Y-Dekodierers 11 gesteuert werden und daß die Source des PMOS-Transistors Mp1 von einem Takttreiber 13 angesteuert wird. Eine Y-Treiberschaltung 14 weist einen npn-Transistor Q&sub9;, einen PMOS-Transistor Mp6 sowie NMOS-Transistoren Mn7 und Mn8 auf.
Fig. 14 zeigt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung. Bezugszeichen in Fig. 14, die mit solchen in Fig. 1 übereinstimmen, bezeichnen entsprechende Komponenten. Das Ausführungsbeispiel von Fig. 14 unterscheidet sich von dem von Fig. 1 dahingehend, daß das Taktsignal nicht dem Eingang eines NAND-Glieds G&sub1;' zugeführt wird, daß die Basis des npn-Transistors Q&sub1; vom Ausgangssignal des X-Dekodierers über einen Inverter G&sub4; angesteuert wird und daß der MOS- Transistor M&sub1; zum Entladen der X-Leitung direkt vom Ausgangssignal des X-Dekodierers angesteuert wird und daß nur eine von dem Y-Dekodierer ausgewählte Spaltenleitung in derselben Weise voraufgeladen wird wie beim Ausführungsbeispiel von Fig. 11. Das Betriebsablaufdiagramm für dieses Ausführungsbeispiel ist in Fig. 15 dargestellt. Wie in den Fig. 15(e) und (f) dargestellt, werden die Zeilenleitungsspannungen WLx und WLi so erzeugt, daß ihre ansteigenden und fallenden Flanken mit dem Dekodiererausgangssignal Xx des vorigen Zyklus (Fig. 15(d)) bzw. dem Dekodiererausgangssignal Xi des aktuellen Zyklus (Fig. 15(c)) übereinstimmen. Nur die Ausgangsspannung der Voraufladeschaltung 5, wie in den Fig. 15(g) und (h) dargestellt, wird vom Takt Φ gesteuert. Da einzelne Zeilenleitungen unabhängig vom Ausgangssignal des Dekodierers aktiviert werden und auch das Voraufladen vom Ausgangssignal des Y-Dekodierers gesteuert wird, kann Betrieb mit hoher Geschwindigkeit und niedriger Leistungsumsetzung realisiert werden.
Fig. 16 zeigt Vergleichsbeispiele für den Leseverstärker 7 und die Spaltenleitungsspannung-Festlegeschaltung 10. Bezugszeichen in Fig. 16, die mit solchen von Fig. 1 übereinstimmen, bezeichnen entsprechende Komponenten. In der Schaltung von Fig. 16 sind Dioden D&sub1;&sub0; bis D&sub1;&sub6;, ein npn-Transistor Q&sub1;&sub0; und Widerstände R&sub1;&sub0; und R&sub1;&sub1; vorhanden. Der npn-Transistor Q&sub1;&sub0; im Leseverstärker 7 liegt in Basisschaltung vor, und die Dioden D&sub1;&sub3; bis D&sub1;&sub6; bilden eine Vorspannungsschaltung zum Festlegen des Basispotentials. Die Vorspannung ist durch Vcc-4VF≈Vcc-4VBE gegeben. Die Spaltenleitungsfestlegespannung Vy ist um die Basis-Emitter-Spannung VBE des npn-Transistors Q&sub1;&sub0; weiter erniedrigt. Unter der Annahme, daß Vcc 5 V in einer Gleichung Vy=Vcc-5VBE ist, folgt daß Vy ≈ 1 bis 2 V ist. Solange, bis die parasitäre Kapazität Cpy der Spaltenleitung in der vorliegenden Schaltung auf diese Spaltenleitungsfestlegespannung Vy aufgeladen ist, wird der Ladestrom hauptsächlich vom Emitter des npn-Transistors Q&sub1;&sub0; geliefert. Wenn die Aufladung abgeschlossen ist, wird der Emitterstrom Null und schaltet demgemäß Dout auf den Pegel "H". Wenn Xi dann so gesteuert wird, daß der Speichertransistor M eingeschaltet wird, fließen Ströme von den parasitären Kapazitäten Cpy und vom Emitter des npn-Transistors Q&sub1;&sub0; in den MOS-Transistor M. Im Ergebnis wird ein Spannungsabfall am Widerstand R&sub1;&sub0; hervorgerufen, was Dout auf den Pegel "L" schaltet. Das heißt, daß die Spaltenleitungsfestlegespannung Vy auch beim vorliegenden Ausführungsbeispiel mit der Schwellenspannung Vst des Leseverstärkers 7 übereinstimmt. Auf diese Weise nimmt die Spaltenleitungsfestlegespannung Vy nahezu denselben Wert wie die Schwellenspannung Vst des Leseverstärkers 7 an. Weiterhin existiert, wenn das Aufladen der parasitären Kapazität Cpy der Spaltenleitung abgeschlossen ist, kein Gleichstrompfad, bis der Speichertransistor M einschaltet; vielmehr ist der Gleichstrom absolut Null. Daher ist es möglich, einen Halbleiterspeicher zu realisieren, der weniger Leistung umwandelt als die oben beschriebenen Leseverstärker. Die Dioden D&sub1;&sub0; bis D&sub1;&sub2; sind Klemmdioden, um zu verhindern, daß der npn-Transistor Q&sub1;&sub0; in Sättigung geht, wenn die parasitäre Kapazität Cpy geladen wird.
Fig. 17 zeigt ein anderes Vergleichsbeispiel. Bezugszeichen in Fig. 17, die mit solchen in den Fig. 1 und 16 übereinstimmen, betreffen entsprechende Komponenten. In Fig. 7 ist die Basis des npn-Transistors Q&sub1;&sub0; auf nahezu dieselbe Weise wie beim Ausführungsbeispiel von Fig. 4 auf 2 VBE vorgespannt. Demgemäß wird die Spaltenleitungsfestlegespannung Vy durch Vy=VBE wiedergegeben. Dies ist beinahe dasselbe Potential wie das Potential in den Fig. 2, 4 und 5.
Fig. 18 zeigt den Aufbau des Leseverstärkers 7 und der Spaltenleitungsspannung-Festlegeschaltung 10 gemäß einem weiteren Vergleichsbeispiel. Der Leseverstärker 7 weist denselben Aufbau auf wie beim Beispiel von Fig. 17. Die Spaltenleitungsspannung-Festlegeschaltung 10 weist einen ähnlichen Aufbau auf wie beim Ausführungsbeispiel von Fig. 5. Im Beispiel von Fig. 18 wird der Basisstrom vom npn-Transistor Q&sub1;&sub0; von einem npn-Transistor Q&sub1;&sub3; geliefert. Nur der Basisstrom vom npn-Transistor Q&sub1;&sub3; und der Kollektorstrom und der Basisstrom vom npn-Transistor Q&sub1;&sub2; werden von einem Widerstand R&sub1;&sub3; geliefert. Auf diese Weise wird es möglich, eine kleine Ausgangsimpedanz in einer Schaltung mit relativ großer Impedanz zu realisieren. Darüber hinaus wird der Strom durch den Widerstand R&sub1;&sub3;, der die Quelle für den durch Dioden D&sub1;&sub8; und D&sub1;&sub9; fließenden Strom ist, die zum Einstellen der Vorspannung erforderlich sind, nicht stark durch die Last der Schaltung 10 beeinflußt. Dadurch wird eine stabile Ausgangsspannung erhalten.
Bei einem beliebigen der Beispiele der Fig. 16, 17 und 18 können mehrere Leseverstärker 7 an eine Spaltenleitungsspannung-Festlegeschaltung 10 angeschlossen sein.
Fig. 19 zeigt ein Beispiel eines Halbleiterspeichers, bei dem die Schaltungen der Fig. 16, 17 und 18 angewendet sind. Bezugszeichen in Fig. 19, die mit solchen von Fig. 14 übereinstimmen, bezeichnen entsprechende Komponenten. Bei diesem Beispiel wird kein Teil der Schaltung vom Takt Φ gesteuert. Dadurch kann ein völlig statischer ROM erzielt werden, was zu weiter erhöhter Geschwindigkeit und erniedrigter Verlustleistung führt.
Dieser Leseverstärker 7 bildet einen Teil der Spaltenleitungsspannung-Festlegeschaltung 10. Der Ladestrom für die parasitäre Kapazität der Spaltenleitung wird durch den Lastwiderstand R&sub1;&sub0; begrenzt. Darüber hinaus hängt dieser Strom vom Leitwert des Kanals des MOS-Transistors M der Speicherzelle ab. Demgemäß kann dieser Strom nicht auf freie Weise groß eingestellt werden. Wenn die Ladezeit der oben genannten parasitären Kapazität lang wird, kann demgemäß die erfindungsgemäße Spaltenleitungsspannung-Festlegeschaltung 10, wie sie in den Fig. 2, 4 und 5 dargestellt ist, eingesetzt werden, um die Voraufladungsfähigkeit zu verbessern. Dies führt jedoch zu einer dynamischen Schaltung.
Fig. 20 zeigt den Schaltungsaufbau eines Halbleiterspeichers, der ein anderes Ausführungsbeispiel der Erfindung ist. Fig. 21 zeigt das zeitliche Betriebablaufdiagramm der in Fig. 20 dargestellten Schaltung. Das Ausführungsbeispiel von Fig. 20 zeigt den Fall eines Nurlesespeichers (im folgenden mit ROM gekürzt). Ein Bezugszeichen 3 bezeichnet eine Speicherzellenmatrix, in der MOS-Transistoren, die Speicherzellen bilden, in Matrixform angeordnet sind. Zeilenleitungen und Spaltenleitungen sind mit WL bzw. DLij (i=1 bis n, j=1 bis m) bezeichnet. Ein Bezugszeichen 2 bezeichnet einen X-Dekodierer. Eine Voraufladungsschaltung 5 ist vorhanden, um die parasitäre Kapazität der Spaltenleitung DLij aufzuladen. Q&sub2; bezeichnet einen Bipolartransistor, dessen Emitter (Bezugselektrode) mit der Spaltenleitung Dij in einem Knoten 113 verbunden ist und dessen Kollektor mit einer ersten Spannungsquelle verbunden ist. Das Bezugszeichen 11 bezeichnet einen Y-Dekodierer. Das Bezugszeichen 6 bezeichnet eine Y-Selektorschaltung. MOS-Transistoren Mij (i=1 bis n, j=1 bis m) sind vorhanden, um jeweils eine aus jeder Gruppe von Spaltenleitungen DL1j, DL2j, ... ... DLnj (j=1 bis m) auszuwählen, die zum selben Bit gehören, und sie mit einem gemeinsamen Knoten 112 jeder Gruppe zu verbinden. Ein Leseverstärker 70 weist einen zweiten Bipolartransistor Q&sub3; auf, dessen Emitter (Bezugselektrode) mit einem gemeinsamen Knoten 112 für jedes Bit der oben beschriebenen Spaltenleitung DLij verbunden ist und deren Kollektor mit einem Widerstand R&sub1; verbunden ist. Ein Pufferverstärker A&sub1; wandelt die Kollektorspannung des zweiten Bipolartransistors Q&sub3; in die gewünschte logische Ausgangsspannung, die geformt wurde. Der Widerstand R&sub1;, der Bipolartransistor Q&sub3; und der Pufferverstärker A&sub1; bilden jeweils einen von mehreren Leseverstärkern 7&sub1; bis 7n zum Verstärken der Spannung, die am gemeinsamen Knoten 112 der Spaltenleitung Dij auftritt. Eine Spaltenleitungsspannung-Festlegeschaltung 10 liefert die Basis(Steuerelektroden)-Spannung des ersten Bipolartransistors Q&sub2;, der Bestandteil der Voraufladungsschaltung 5 ist. Die Spaltenleitungsspannung-Festlegeschaltung 10 besteht aus einem Widerstand R&sub2;, Dioden D&sub1; und D&sub2;, einem p-Kanal-MOS-Transistor M&sub1; und einem n-Kanal-MOS-Transistor M&sub2;. Eine Leseverstärker- Vorspannungsschaltung 90 gibt die Basis(Steuerelektroden)- Spannung für einen zweiten Bipolartransistor Q&sub3; aus, der Bestandteil des Leseverstärkers ist. Die Leseverstärker-Vorspannungsschaltung 90 besteht aus einem Widerstand R&sub3;, Dioden D&sub3; und D&sub4;, einem p-Kanal-MOS-Transistor M&sub3; und einem n- Kanal-MOS-Transistor M&sub4;.
Der Betrieb der Schaltung von Fig. 20 wird nun unter Bezugnahme auf das Datenablaufdiagramm von Fig. 21 beschrieben. Fig. 21(b) zeigt den Signalverlauf des Ausgangssignals des Y-Dekodierers 11. Unter den MOS-Transistoren Mij (i=1 bis n, j=1 bis m), die die Y-Selektorschaltung 6 bilden, wird der Transistor Mij0 (i=1 bis n) angesteuert. Unter den Spaltenleitungen DLij werden die Leitungen DLij0 (i=1 bis n) wahlweise mit den jeweiligen Leseverstärkern 7i (i=1 bis n) verbunden.
Fig. 21(c) zeigt den Signalverlauf eines Steuersignals C&sub1; von der Spaltenleitungsspannung-Festlegeschaltung 10. Das Steuersignal C&sub1; schaltet in einem Voraufladungsabschnitt I auf den Pegel "L". Infolgedessen schaltet der PMOS-Transistor M&sub1; ein und der NMOS-Transistor M&sub2; aus. Daher wird die Ausgangsspannung Vbp der Spaltenleitungsspannung-Festlegeschaltung 10 an die Basis des Bipolartransistors Q&sub2; in der Voraufladungsschaltung 5 gelegt. Da der Drain des PMOS-Transistors M&sub1; durch die Dioden D&sub1; und D&sub2; auf die zweite Versorgungsspannung geglättet ist, kann die Ausgangsspannung Vbp durch Vbp=2VF repräsentiert werden, wobei VF der Spannungsabfall an der Diode in Vorwärtsrichtung ist. Der Spannungsabfall VF an der Diode in Vorwärtsrichtung entspricht im wesentlichen der Basis-Emitter-Spannung VBE des Bipolartransistors. Demgemäß kann die Ausgangsspannung der Spaltenleitungsspannung-Festlegeschaltung 10 als Vbp=2VF ≈ 2VBE repräsentiert werden. Daher kann die Voraufladungsspannung Vp der Spaltenleitung (Spannung am Knoten 113) als Vp ≈ VBE repräsentiert werden.
Fig. 21(e) zeigt den Signalverlauf der Spaltenleitungsspannung. Wie vorstehend beschrieben, wird die parasitäre Kapazität der Spaltenleitung durch den Emitterstrom des Bipolartransistors Q&sub2; so geladen, daß sie zu VF=VBE festgelegt wird. In einem Abschnitt II, bei dem es sich um den Entladungsabschnitt handelt, schaltet das Steuersignal C&sub1; auf den Pegel "H" um. Demgemäß schaltet der PMOS-Transistor M&sub1; der Spaltenleitungsspannung-Festlegeschaltung 10 ab, und der NMOS-Transistor M&sub2; schaltet ein. Im Ergebnis wird die Diode D&sub1; durch den NMOS-Transistor M&sub2; kurzgeschlossen. Die Ausgangsspannung der Schaltung 10 wird dadurch Vbp=VF, was den ersten Bipolartransistor Q&sub2; der Voraufladungsschaltung 5 abschaltet. Der Widerstand R&sub2; arbeitet so, daß er einen Vorbelastungsstrom an die Diode D&sub2; über den NMOS-Transistor M&sub2; liefert und die Ausgangsspannung Vbp der Spaltenleitungsspannung-Festlegeschaltung 10 während des Entladungsabschnitts II auf VF klemmt.
Wie in Fig. 21(d) dargestellt, ändert sich ein Steuersignal C&sub2; von der Leseverstärker-Vorspannungsschaltung 90 während des Entladeabschnitts II auf den Pegel "L". Da bei diesem Ausführungsbeispiel die Leseverstärker-Vorspannungsschaltung 90 ähnlich ausgebildet ist wie die vorstehend beschriebene Spaltenleitungsspannung-Festlegeschaltung 10, ist der Betrieb dieser Schaltung 90 während des Voraufladungsabschnitts I ähnlich zu dem der Spaltenleitungsspannung-Festlegeschaltung 10. Daher ist die Ausgangsspannung Vba der Leseverstärker-Vorspannungsschaltung 90 so vorgespannt, daß sie der Beziehung Vba=2VF ≈ 2VBE genügt. Die Spannung VF des Emitters des Bipolartransistors Q&sub3;, der den Eingangsanschluß des Leseverstärkers 7i (i=1 bis n) bildet, ist so festgelegt, daß sie der Bedingung VF=VBE genügt.
In diesem Zustand wird das Ausgangssignal X vom X-Dekodierer 2, wie in Fig. 21(a) dargestellt, an eine der Zeilenleitungen WL gegeben. Wenn ein MOS-Transistor M&sub0; an der Überkreuzung der Zeilenleitung WL und der Spaltenleitung DLij0 vorhanden ist, wird daher die in der parasitären Kapazität der Spaltenleitung DLij0 gespeicherte elektrische Ladung über den MOS-Transistor M&sub0; entladen, und das Potential VD der Spaltenleitung wird erniedrigt. Die Voraufladespannung Vp der Spaltenleitung DLij0, wie sie von der Spaltenleitungsspannung-Festlegeschaltung 10 während des Voraufladungsabschnitts I festgelegt wurde, entspricht nahezu der Eingangsspannung VF des Leseverstärkers während des Entladungsabschnitts II. Demgemäß wird die Abnahme der Spaltenleitungsspannung VD direkt die Änderung in der Eingangsspannung des Leseverstärkers. Wie in Fig. 2(f) dargestellt, wird daher die Ausgangsspannung des Leseverstärkers nach einer extrem kurzen Verzögerung eingeschwungen.
Die in Fig. 21(d) eingezeichnete gestrichelte Linie entspricht einem Zustand, gemäß dem das Steuersignal C&sub2; der Leseverstärker-Vorspannungsschaltung 90 auf den Pegel "L" fixiert ist.
Wie vorstehend beschrieben, stimmt die Basis-Emitter-Spannung VBE des ersten Bipolartransistors Q&sub2; in der Voraufladungsschaltung 5 mit der Basis-Emitter-Spannung VBE des zweiten Bipolartransistors Q&sub3; in der Leseschaltung 70 überein. Wenn das Steuersignal C&sub2; während des Voraufladungsabschnitts I den Pegel "L" aufweist, entspricht daher der Kollektorstrom des zweiten Bipolartransistors Q&sub3; in der Leseschaltung 70 dem Kollektorstrom des ersten Bipolartransistors Q&sub2; in der Voraufladungsschaltung 5. Im allgemeinen ist dieser Strom deutlich größer als der Auslesestrom, wie er durch den oben beschriebenen MOS-Transistor M&sub0; der Speicherzelle fließt. Demgemäß kann der zweite Bipolartransistor Q&sub3; der Leseschaltung 70 aufgrund des Spannungsabfalls am Widerstand R&sub1; gesättigt werden und den Betrieb behindern. Um dies zu vermeiden, wird das Steuersignal C&sub2; während des Voraufladungsabschnitts I auf den Pegel "H" geschaltet. Da die Ausgangsspannung Vba der Leseverstärker-Vorspannungsschaltung 90 dann der Bedingung Vba < Vbp genügt, ist der zweite Bipolartransistor Q&sub3; abgeschaltet. Bei diesem Ausführungsbeispiel ist jedoch ein MOS-Transistor Mij (i=1 bis n, j=1 bis m) der Y-Selektorschaltung 6 zwischen die Spaltenleitung DLij, an die der Emitter des ersten Bipolartransistors Q&sub2; in der Voraufladungsschaltung 5 angeschlossen ist, und den gemeinsamen Knoten 112 geschaltet, an den der Emitter des zweiten Bipolartransistors Q&sub3; in der Leseschaltung 70 angeschlossen ist. Daher ist es möglich, den Strom, der durch den zweiten Bipolartransistor Q&sub3; in der Leseschaltung 70 zur Seite der Spaltenleitung Dij0 fließt, zu begrenzen. Daher kann Sättigung des zweiten Bipolartransistors Q&sub3; durch geeignetes Einstellen des Leitwerts des Kanals des MOS-Transistors Mij und des Widerstandswertes des Widerstands R&sub2; verhindert werden. In diesem Fall ist es möglich, das Steuersignal auf den Pegel "L" zu klemmen, wie dies durch die gestrichelte Linie in Fig. 21(d) dargestellt ist. In diesem Fall weisen die MOS-Transistoren M&sub3; und M&sub4; der Leseverstärker-Vorspannungsschaltung 90 nicht die Funktion eines Steuertors auf. Durch geeignetes Wählen des Widerstandswertes des Widerstandes R&sub3; ist es daher möglich, die MOS-Transistoren M&sub3; und M&sub4; wegzulassen.
Fig. 22 zeigt ein weiteres Ausführungsbeispiel der Erfindung. Bei diesem Halbleiterspeicher sind die Speichermatrix 1 und der Dekodierer 2 weggelassen, und es gilt die Beziehung m=4. Bezugszeichen in Fig. 22, die mit solchen in Fig. 20 übereinstimmen, bezeichnen entsprechende Komponenten.
Das Ausführungsbeispiel von Fig. 22 ist so beschaffen, daß vier Spalten Leitungsspannung-Festlegeschaltungen 10 entsprechend der Anzahl von Ausgangssignalen vom Y-Dekodierer 11 vorhanden sind. Steuersignale C&sub1;&sub1; bis C&sub1;&sub4; für die Spaltenleitungsspannung-Festlegeschaltungen werden durch Ausgangssignale des Y-Dekodierers 11 gesteuert. Das Ausgangssignal jeder Spaltenleitungsspannung-Festlegeschaltung 10 gibt eine Vorspannung an die Basis des ersten Bipolartransistors Q&sub2; zum Voraufladen der Datenleitung DLij0, die durch den Y-Dekodierer 11 ausgewählt wurde.
Gemäß diesem Ausführungsbeispiel wird nur eine aus m (m=4 in Fig. 22) Spaltenleitungen, die zum selben Bit gehören, wahlweise voraufgeladen. Dementsprechend kann die Verlustleistung, die beim Laden und Entladen der parasitären Kapazität in der Speichermatrix auftritt, auf 1/m verringert werden. Im Fall eines Speichers mit größerer Kapazität bedeutet ein Verringern des Ausgangsstromes der Spaltenleitungsspannung- Festlegeschaltung 10 um 1/m eine Verringerung von 1/m pro Schaltung beim Aufladen der elektrischen Ladungen der Speichermatrix. Auf diese Weise kann die Zeit zum Voraufladen verringert werden, und der maximale Emitterstrom des ersten Bipolartransistors Q&sub2; in der Voraufladungsschaltung 5 kann auf praktisch vernünftige Werte beschränkt werden, was zu erhöhter Zuverlässigkeit führt.
Fig. 23 zeigt ein anderes Ausführungsbeispiel der Spaltenleitungsspannung-Festlegeschaltung 10 und der in den Fig. 20 und 22 dargestellten Leseverstärker-Vorspannungsschaltung 90. Bezugszeichen in Fig. 23, die mit solchen in den Fig. 20 und 22 übereinstimmen, bezeichnen entsprechende Komponenten.
In Fig. 23 führt eine Bezugsspannungsschaltung 101 eine gemeinsame Bezugsspannung VR sowohl der Spaltenleitungsspannung-Festlegeschaltung 10 wie auch der Leseverstärker-Vorspannungsschaltung 90 auf. Die Bezugsspannungsschaltung 101 weist einen Widerstand R&sub1;&sub0; und Dioden D&sub1;&sub0; bis D&sub1;&sub3; auf. In der Spaltenleitungsspannung-Festlegeschaltung 10 und der Leseverstärker-Vorspannungsschaltung 90 sind Widerstände R&sub1;&sub1; bis R&sub1;&sub4;, ein PMOS-Transistor M&sub1;&sub0;, NMOS-Transistoren M&sub1;&sub1; bis M&sub1;&sub4;, Bipolartransistoren Q&sub1;&sub0; bis Q&sub1;&sub3; und ein Inverter G&sub1;&sub0; vorhanden.
Der Betrieb beim Aufbau von Fig. 23 wird nun beschrieben. Ein Vorbelastungsstrom für die in Reihe geschalteten Dioden D&sub1;&sub0; bis D&sub1;&sub3; wird vom Widerstand R&sub1;&sub0; zugeführt, der an die erste Spannungsversorgung Vcc angeschlossen ist und der eine Vorspannungsschaltung bildet. Der dadurch erzeugte Spannungsabfall 4VF=VR in Vorwärtsrichtung wird als gemeinsame Bezugsspannung für die Spaltenleitungsspannung-Festlegeschaltung 10 und die Leseverstärker-Vorspannungsschaltung 90 verwendet. In der Leseverstärker-Vorspannungsschaltung 90 ist die Basis des Bipolartransistors Q&sub1;&sub2; mit dem Ausgang der Bezugsspannungsschaltung 101 verbunden, und der Emitter des Bipolartransistors Q&sub1;&sub2; ist mit der Basis des Bipolartransistors Q&sub1;&sub3; verbunden. Der Emitter des Bipolartransistors Q&sub1;&sub3; wird als Ausgangsanschluß der Leseverstärker-Vorspannungsschaltung 90 verwendet. Widerstände R&sub1;&sub3; und R&sub1;&sub4; sind Vorspannungswiderstände zum Beibehalten der Basis-Emitter-Spannung VBE beider Bipolartransistoren Q&sub1;&sub2; und Q&sub1;&sub3; auf einem höheren Wert als einem festen Wert, wenn Lasten der Widerstände R&sub1;&sub3; und R&sub1;&sub4; nur klein sind oder fehlen.
Bei der vorstehend beschriebenen Kaskadenverbindung der bipolaren Transistoren Q&sub1;&sub2; und Q&sub1;&sub3; wird es möglich, einen ausreichend großen Stromverstärkungsfaktor zu erzielen und die Änderung der Ausgangsspannung Vba in bezug auf eine Laständerung (eine Änderung im Emitterstrom des Bipolartransistors Q&sub1;&sub3;) auf einem angemessen kleinen Wert zu halten. Wenn angenommen wird, daß der Spannungsabfall VF in Vorwärtsrichtung an den Dioden D&sub1;&sub0; bis D&sub1;&sub3; in derselben Weise wie bei Fig. 20 durch VF ≈ VBE repräsentiert werden kann, kann die Ausgangsspannung Vba durch Vba=4VBE-2VBE=2VBE ausgedrückt werden, was der Ausgangsspannung in Fig. 20 entspricht.
Die Spaltenleitungsspannung-Festlegeschaltung 10 wird dadurch erhalten, daß eine Schalterschaltung zum Unterbrechen des Ausgangssignals an die oben angegebene Leseverstärker- Vorspannungsschaltung 90 hinzugefügt wird. Das heißt, daß ein PMOS-Transistor M&sub1;&sub0; und ein NMOS-Transistor M&sub1;&sub1; in Parallelschaltung in die Basisschaltung des Bipolartransistors Q&sub1;&sub0; eingefügt werden, um den Basisstrom dieses Bipolartransistors Q&sub1;&sub0; zu schalten. NMOS-Transistoren M&sub1;&sub2; und M&sub1;&sub3; sind vorhanden, um die Basisspeicherladung der Bipolartransistoren Q&sub1;&sub0; und Q&sub1;&sub1; mit hoher Geschwindigkeit abzuleiten, wenn der Basisstrom ausgeschaltet wird. Dadurch wird der Emitterstrom des Bipolartransistors Q&sub1;&sub1;, bei dem es sich um den Ausgangsstrom der Spaltenleitungsspannung-Festlegeschaltung 10 handelt, mit hoher Geschwindigkeit abgeschaltet.
Der verbleibende Grundaufbau der Schaltung 10 ist ähnlich zu demjenigen der Leseverstärker-Vorspannungsschaltung 90. In der Spaltenleitungsspannung-Festlegeschaltung 10 sind Schalt-MOS-Transistoren M&sub1;&sub0; und M&sub1;&sub1; in Reihe zwischen die Basis des Bipolartransistors Q&sub1;&sub0; und die Bezugsspannungsschaltung 101 gelegt. Daher wirkt ein hoher Stromverstärkungsfaktor, wie oben beschrieben, in besonders wirkungsvoller Weise dahingehend, den Spannungsabfall an den MOS- Transistoren M&sub1;&sub0; und M&sub1;&sub1; zu erniedrigen und die Ausgangsspannung zu stabilisieren.
Da bei diesem Ausführungsbeispiel die Bezugsspannungsschaltung 101 zum Festlegen der Ausgangsspannung der Spaltenleitungsspannung-Festlegeschaltung 10 und derjenigen der Leseverstärker-Vorspannungsschaltung 90 gemeinsam für beide Schaltungen verwendet wird, ist es möglich, ausgezeichnete Übereinstimmung zwischen den Ausgangsspannungen Vbp und Vba dieser beiden Schaltungen beizubehalten. Darüber hinaus werden ausreichend große Stromverstärkungsfaktoren in diesen zwei Schaltungen sichergestellt. Selbst wenn mehrere Spaltenleitungsspannung-Festlegeschaltungen 10 vorhanden sind, wie im Ausführungsbeispiel von Fig. 22, ist es daher möglich, stabile, gut angepaßte Ausgangsspannungswerte durch das Verwenden der gemeinsamen Bezugsspannung zu erhalten. Selbstverständlich können auch mehrere Leseverstärker-Vorspannungsschaltungen 90 an eine Bezugsspannungsschaltung 101 angeschlossen werden, falls dies erforderlich ist.
Bei den vorstehend beschriebenen jeweiligen Ausführungsbeispielen der Erfindung wird die parasitäre Kapazität der Spaltenleitung über den ersten Bipolartransistor voraufgeladen, dessen Emitter mit der Spaltenleitung verbunden ist. Da zum Voraufladen ein Bipolartransistor verwendet ist, dessen Ansteuerbarkeit (kleinerer EIN-Widerstand) etwa 10 Mal größer ist als die eines MOS-Transistors ist es möglich, die Zeit zum Aufladen extrem kurz zu halten.
Da der Emitter der Leseschaltung zum Auslesen von Daten aus dem Speicher direkt oder indirekt mit der Spaltenleitung verbunden ist und die Basis des Leseverstärkers mit der Leseverstärker-Vorspannungsschaltung verbunden ist, ist es möglich, die große Steilheit gm eines Bipolartransistors wirkungsvoll zu nutzen, um die Spaltenleitungsspannung festzustellen. Darüber hinaus stimmt, da die Ausgangsspannung der Spaltenleitungsspannung-Festlegeschaltung 10 nahezu auf diejenige der Leseverstärker-Vorspannungsschaltung 90 festgelegt ist, die Voraufladungsspannung nahezu mit der Ermittlungsspannung (Schwellenspannung) des Leseverstärkers überein. Demgemäß kann eine kleine Änderung in der Spaltenleitungsspannung während des Auslesens festgestellt werden, was zu einem Auslesen mit extrem hoher Geschwindigkeit führt.
Obwohl bei den vorstehend beschriebenen Ausführungsbeispielen Bipolartransistoren für den ersten und den zweiten Transistor verwendet werden, können auch FETs auf Kosten einer leichten Verschlechterung im Wirkungsgrad verwendet werden.
In diesem Fall können das Gate, die Source und der Drain des FET als Gate, das eine Steuerelektrode darstellt, als Emitter, der eine Bezugselektrode darstellt, bzw. als Kollektor verwendet werden.
Fig. 24 zeigt ein anderes Ausführungsbeispiel der Erfindung. Bezugszeichen in Fig. 24, die mit solchen in den Fig. 20, 21, 22 und 23 übereinstimmen, beziehen sich auf entsprechende Komponenten.
In Fig. 24 ist die Basis des zweiten Bipolartransistors Q&sub3; in der Leseschaltung 70 mit Wechselspannungsmasse verbunden. Der Emitter des zweiten Bipolartransistors Q&sub3; ist mit einem MOS-Transistor M&sub2;&sub0;&sub4; zum Vorspannen und einer Serienschaltung aus einem MOS-Transistor Mij für Spaltenleitungsauswahl und eines MOS-Transistors M&sub0;, der eine Speicherzelle bildet, verbunden. Der Kollektor des zweiten Bipolartransistors Q&sub3; ist an einen MOS-Transistor M&sub2;&sub0;&sub0; angeschlossen, der eine Lastimpedanz bildet. Eine Gatevorspannungsschaltung 60 erzeugt eine Gatespannung Vbg für den Last-MOS-Transistor M&sub2;&sub0;&sub0;. Die Basis eines Bipolartransistors Q&sub2;&sub0; ist mit der Basis des zweiten Bipolartransistors Q&sub3; in der Leseschaltung 70 durchverbunden. Ein MOS-Transistor M&sub2;&sub0;&sub2; weist dieselbe Größe und denselben Leitungstyp auf wie der MOS-Transistor Mij in der Y-Selektorschaltung 6. Ein MOS-Transistor M&sub2;&sub0;&sub3; weist dieselbe Größe und denselben Leitungstyp auf wie der MOS-Transistor M&sub0; in der Speichermatrix. Das Gate eines MOS-Transistors M&sub2;&sub0;&sub1; ist mit dem Gate des Last-MOS-Transistors M&sub2;&sub0;&sub0; in der Leseschaltung 70 durchverbunden und weist denselben Leitungstyp auf wie der Last-MOS-Transistor.
Beim vorstehend beschriebenen Aufbau wird während der EIN- Zeit dieselbe Spannung Vx' wie die Gatespannung Vx des MOS- Transistors M&sub0; in der Speichermatrix 3 dem Gate des MOS- Transistors M&sub2;&sub0;&sub3; zugeführt. Ebenso wird während der EIN-Zeit dieselbe Spannung Vy' wie die Gatespannung Vy des MOS-Transistors Mij in der Y-Selektorschaltung 6 dem Gate des MOS- Transistors M&sub2;&sub0;&sub2; zugeführt. Wenn sich der MOS-Transistor M&sub2;&sub0;&sub4; im AUS-Zustand befindet, sind demgemäß die Basisspannung und die Emitterschaltungsimpedanz des Bipolartransistors Q&sub3; mit den entsprechenden Werten des Bipolartransistors Q&sub2;&sub0; gleich. Daher fließen Kollektorströme gleicher Größe durch die Bipolartransistoren Q&sub3; und Q&sub2;&sub0;. Das Gate und der Drain des in die Kollektorschaltung des Bipolartransistors Q&sub2;&sub0; geschalteten MOS-Transistors M&sub2;&sub0;&sub1; sind miteinander verbunden und bilden zusammen mit dem MOS-Transistor M&sub2;&sub0;&sub0; eine Stromspiegelschaltung.
Dank der vorstehend beschriebenen Konfiguration stimmt die Lastimpedanz des zweiten Bipolartransistors Q&sub3; immer mit der Impedanz der Emitterschaltung dieses Transistors überein.
Selbst wenn der MOS-Transistor M&sub0; in der Speichermatrix 3 und der MOS-Transistor Mij in der Y-Selektorschaltung 6 unterschiedliche Schwellenspannungen, Beweglichkeit oder dergleichen aufgrund von Schwankungen in den Prozeßbedingungen aufweisen oder selbst wenn die Versorgungsspannung schwankt, ist es daher möglich, immer eine optimale Lastimpedanz beizubehalten.
Dank der vorliegenden Erfindung kann ein Halbleiterspeicher mit hoher Geschwindigkeit und niedriger Verlustleistung realisiert werden.

Claims

1. Halbleiterspeicher mit

einer Vielzahl von Speicherzellen (M), die mit Zeilenleitungen (X1-Xm) verbunden sind;

Leseverstärkern (7), die mittels Spaltenleitungen (Y1-Yn) mit den Speicherzellen (M) verbunden sind; und

einer Einrichtung (5) zum Festlegen einer vorbestimmten Spaltenleitungsspannung (Vy) für die Spaltenleitungen (Y1-Yn) mit einem ersten bipolaren Transistor (Q2), dessen Kollektor mit einer ersten Spannungsquelle, dessen Emitter mit einer zugehörigen Spaltenleitung (Y1-Yn) und dessen Basis mit einer Basis-Vorspannungsschaltung (10) verbunden ist,

dadurch gekennzeichnet,

daß jeder Leseverstärker (7) an seinem Eingang einen zweiten bipolaren Transistor (Q3) aufweist,

daß die Basisvorspannungsschaltung (10) eine Spannung liefert, die durch den Vorwärts-Spannungsabfall an einer Anzahl von pn-Übergängen bestimmt ist, und

daß die Schwellenspannung des Leseverstärkers (7) von dem Vorwärts-Spannungsabfall an einem oder mehreren pn-Übergängen bestimmt und im wesentlichen gleich der vorbestimmten Spaltenleitungsspannung (Vy) ist.

2. Halbleiterspeicher nach Anspruch 1, wobei jede Speicherzelle (M) einen MOS-Transistor umfaßt.

3. Halbleiterspeicher nach Anspruch 1 oder 2, wobei der zweite bipolare Transistor (Q3) an seinem Kollektor über ein Lastelement (R3) mit einer zweiten Spannungsquelle, an seiner Basis über eine Serienschaltung eines Impedanzelements (R2) und einer Diode (D1) mit der genannten zweiten Spannungsquelle und an seinem Emitter mit einer weiteren Spannungsquelle verbunden ist, wobei zwischen den Verbindungspunkt des genannten Impedanzelements (R2) mit der genannten Diode (D1) und den genannten Kollektor eine Diode (D2) eingeschaltet ist, und wobei die genannte Basis als Eingangsanschluß des Leseverstärkers dient.

4. Halbleiterspeicher nach Anspruch 3, wobei das Impedanzelement einen zweiten MOS-Transistor (Mp4) eines ersten Leifähigkeitstyps umfaßt und die Gate-Elektrode des zweiten MOS- Transistors an eine Gate-Vorspannungsschaltung (12) angeschlosen ist, die eine Ausgangsspannung zur Steuerung des zweiten MOS-Transistors in Korrelation mit dem Strom eines eine Speicherzelle (M) bildenden ersten MOS-Transistors erzeugt (Figur 8A).

5. Halbleiterspeicher nach Anspruch 4, wobei die Gate-Vorspannungsschaltung (12) umfaßt:

einen dritten MOS-Transistor (Mn3), der die gleiche Größe und den gleichen Leitfähigkeitstyp wie der genannte die Speicherzelle (M) bildende erste MOS-Transistor aufweist;

eine Drain-Vorspannungsschaltung (R6, D9, D10, Q7), um an die Drain-Elektrode des dritten MOS-Transistors (Mn3) nahezu die gleiche Spannung wie die vorbestimmte Spaltenleitungsspannung (Vy) anzulegen;

eine Vorspannungsschaltung (D8, R5), um an die Gate- Elektrode des dritten MOS-Transistors (Mn3) nahezu die gleiche Spannung wie die an die Zeilenleitungen angelegte Spannung (Vx) anzulegen; und

einen vierten MOS-Transistor (Mp3) des ersten Leitfähigkeitstyps, der so geschaltet ist, daß der Drain-Strom des dritten MOS-Transistors (Mn3) durch ihn hindurchfließt, wobei die Gate- und die Drain-Elektrode des vierten MOS-Transistors (Mp3) miteinander verbunden sind und die Drain-Elektrode des vierten MOS-Transistors (Mp3) als Ausgangsanschluß der genannten Gatevorspannungsschaltung (12) dient (Fig. 8A).

6. Halbleiterspeicher nach Anspruch 1, wobei der erste und der zweite bipolare Transistor (Q2, Q3) den gleichen Leitfähigkeitstyp aufweisen, der Emitter des zweiten bipolaren Transistors (Q3) mit der zugehörigen Spaltenleitung und seine Basis mit einer Leseverstärker-Vorspannungsschaltung (90) verbunden ist, die eine Ausgangsspannung erzeugt, die der der Spaltenleitungs-Spannungsfestlegungseinrichtung (5) nahezu gleich ist.

7. Halbleiterspeicher nach Anspruch 6, wobei der Leseverstärker (7) und die genannte Einrichtung (5) zur Festlegung der Spaltenleitungsspannung über eine Impedanzeinrichtung (Mij) miteinander verbunden sind.

8. Halbleiterspeicher nach Anspruch 7, wobei die Impedanzeinrichtung (Mij) Feldeffekttransistoren zur selektiven Verbindung einer der Spaltenleitungen mit ihrem zugehörigen Leseverstärker (7) aufweist.

9. Halbleiterspeicher nach Anspruch 6, wobei die Basisvorspannungsschaltung (10) und die Leseverstärkervorspannungsschaltung (90) eine gemeinsame Bezugsspannungsleitung (VR) aufweisen.