JPS6192499A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS6192499A JPS6192499A JP59211338A JP21133884A JPS6192499A JP S6192499 A JPS6192499 A JP S6192499A JP 59211338 A JP59211338 A JP 59211338A JP 21133884 A JP21133884 A JP 21133884A JP S6192499 A JPS6192499 A JP S6192499A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体メモリに係り、特に高集積でかつ高速読
出しに好適な半導体メモリに関する。
出しに好適な半導体メモリに関する。
行線及び列線の交点にMOSトランジスタ等のスイッチ
素子を具備することによって11”あるいは′0″を記
憶させるROM (Read QnlyMemory
)は高集積になるに従い、回路内部が高インピーダンス
になると共に、寄生容量が増加し、高速性と低消費電力
化の両立が困難になる。
素子を具備することによって11”あるいは′0″を記
憶させるROM (Read QnlyMemory
)は高集積になるに従い、回路内部が高インピーダンス
になると共に、寄生容量が増加し、高速性と低消費電力
化の両立が困難になる。
例えば特公昭58−46797号公報にはかかるROM
の高速読出し技術が開示されている。ここで開示されて
いる技術を要約すると、列(X)線と電源との間に、列
線プリチャージ用のMOSトランジスタを備え、アトV
ス信号が変化した際にかかるMOSトランジスタのゲー
トに一定時間のプリチャージ信号を印加し、高速に列線
をプリチャージする。行線を駆動する際には、インピー
ダンスの高い常時導通状態のデプレッション心iosト
ランジスタのみでプルアップされるので、記憶セルであ
るMOSトランジスタによる列線の電荷を放電させる動
作の障吾とはならない。
の高速読出し技術が開示されている。ここで開示されて
いる技術を要約すると、列(X)線と電源との間に、列
線プリチャージ用のMOSトランジスタを備え、アトV
ス信号が変化した際にかかるMOSトランジスタのゲー
トに一定時間のプリチャージ信号を印加し、高速に列線
をプリチャージする。行線を駆動する際には、インピー
ダンスの高い常時導通状態のデプレッション心iosト
ランジスタのみでプルアップされるので、記憶セルであ
るMOSトランジスタによる列線の電荷を放電させる動
作の障吾とはならない。
かかる従来技術における列線の最大電圧は、記憶セルが
形成されない行(X)線が連続的に還択され喪時の列(
YM’;lの電位で、はぼ電源電圧に等しく、かかる列
(Y)Nの最低電圧は、センス回路が検出するに必必要
な十分低位の電圧であり、プリチャージ、ディスチャー
ジ共時間で監視されるから、その過圧振幅は十分な余裕
が必要となり通常電源電圧の1/2を越える。Y線の電
圧振幅は、略電源亀圧の1/2になる。
形成されない行(X)線が連続的に還択され喪時の列(
YM’;lの電位で、はぼ電源電圧に等しく、かかる列
(Y)Nの最低電圧は、センス回路が検出するに必必要
な十分低位の電圧であり、プリチャージ、ディスチャー
ジ共時間で監視されるから、その過圧振幅は十分な余裕
が必要となり通常電源電圧の1/2を越える。Y線の電
圧振幅は、略電源亀圧の1/2になる。
本発明6目的は、高速、低消費電力の半導体メモリを提
供することである。
供することである。
本発明の特徴は、列線の電位を比較的低くかつ安定に得
られるバイポーラトランジスタのベース・エミッタ間′
屯圧(vBに)、あるいはMo8トランジスタのしきい
値電圧(7丁、)等の半導体スイッチ素子を導通させる
ために必要な制御端子に印加する最小限の電圧である半
導体スイッチ素子固有の活性化に圧の関数で定められる
列線設定電圧を有する列線電圧設定回路と、該列線設定
電圧を略しきい電圧とするセンスアンプを具備したこと
である。
られるバイポーラトランジスタのベース・エミッタ間′
屯圧(vBに)、あるいはMo8トランジスタのしきい
値電圧(7丁、)等の半導体スイッチ素子を導通させる
ために必要な制御端子に印加する最小限の電圧である半
導体スイッチ素子固有の活性化に圧の関数で定められる
列線設定電圧を有する列線電圧設定回路と、該列線設定
電圧を略しきい電圧とするセンスアンプを具備したこと
である。
以下、本発明の1実va例を第1図〜第5図によシ説明
する。第1図は本発明の1実施例を示す半導体メモリの
回路簿成を示す図で、lはXデコーダ、G1はアドレス
信号AD几、クロック信号φからX線選択信号を発生す
るANDゲート、2はXドライバー、Qlは低インピー
ダンスで行線xt−X、を駆動するm 閂のNPNトラ
ンジスタであり、NPNトランジスタのベースはAND
ゲート1の出力に、コレクタは電源電位に、エミッタは
行m X I−X−に接αされる。3はメモリセルを構
成するNMOSトランジスタMを含むm行n列のメモリ
セルマトリックスで、X1〜X、は行線、Y1〜Y、は
列線、R11は列aYt〜Y。
する。第1図は本発明の1実施例を示す半導体メモリの
回路簿成を示す図で、lはXデコーダ、G1はアドレス
信号AD几、クロック信号φからX線選択信号を発生す
るANDゲート、2はXドライバー、Qlは低インピー
ダンスで行線xt−X、を駆動するm 閂のNPNトラ
ンジスタであり、NPNトランジスタのベースはAND
ゲート1の出力に、コレクタは電源電位に、エミッタは
行m X I−X−に接αされる。3はメモリセルを構
成するNMOSトランジスタMを含むm行n列のメモリ
セルマトリックスで、X1〜X、は行線、Y1〜Y、は
列線、R11は列aYt〜Y。
に蓄積されるリーク電荷を放電する高抵抗であり、各々
のメモリセルMのゲートは行線X1〜X、の何れ力・に
、ドVインは列線Y1〜Y、の何れかに、ソースは接地
電位に接続される。4ばXSJディスチャージ回路で、
行線X1〜X、sの寄生容量に蓄積された電荷をm1i
iilのMOSトランジスタM1で高速に放電する。(
)2はMo8トランジスタM、tを駆動するゲート回路
である。5はプリチャージ回路で、列線Y1〜Y、の動
作電圧を設定する列m 電圧設定回路10の出力信号に
応じ、エミッタフォロア接続されたn1固のNPNトラ
ンジスタQ2により、列線Y1〜Y、に寄生する容量を
高速に列線Y1〜Y、の動作電圧である列線設定電圧・
Vアにまで充電する。6はYセレクタで、Yデコーダ1
1のY線選択信号により1群の列線Y1〜Y、の内の複
数本をスイッチへ工OSトランジスタK)により選択す
る。7はセンスアンプでG3はエミッタ接地されたNP
Nトランジスタ、R2゜R3は抵抗、Dr 、G2はダ
イオード、Btは出力アンプである。1つのセンスアン
プ7はMo、9トランジスタM2を介して複数の列線に
接続されている。
のメモリセルMのゲートは行線X1〜X、の何れ力・に
、ドVインは列線Y1〜Y、の何れかに、ソースは接地
電位に接続される。4ばXSJディスチャージ回路で、
行線X1〜X、sの寄生容量に蓄積された電荷をm1i
iilのMOSトランジスタM1で高速に放電する。(
)2はMo8トランジスタM、tを駆動するゲート回路
である。5はプリチャージ回路で、列線Y1〜Y、の動
作電圧を設定する列m 電圧設定回路10の出力信号に
応じ、エミッタフォロア接続されたn1固のNPNトラ
ンジスタQ2により、列線Y1〜Y、に寄生する容量を
高速に列線Y1〜Y、の動作電圧である列線設定電圧・
Vアにまで充電する。6はYセレクタで、Yデコーダ1
1のY線選択信号により1群の列線Y1〜Y、の内の複
数本をスイッチへ工OSトランジスタK)により選択す
る。7はセンスアンプでG3はエミッタ接地されたNP
Nトランジスタ、R2゜R3は抵抗、Dr 、G2はダ
イオード、Btは出力アンプである。1つのセンスアン
プ7はMo、9トランジスタM2を介して複数の列線に
接続されている。
第2図は第1図の列線電圧設定回路10の1実施例であ
る。第2図においてMPI + Mat はP及びN
形MOSトランジスタで列線に充電電流を供給する全て
のNPN)う/ジスタQ2のベース電流を供給すると共
にイ/パータゲートを講成し、クロック信号φによシ同
回路の動作を制御する。
る。第2図においてMPI + Mat はP及びN
形MOSトランジスタで列線に充電電流を供給する全て
のNPN)う/ジスタQ2のベース電流を供給すると共
にイ/パータゲートを講成し、クロック信号φによシ同
回路の動作を制御する。
D:s 、 G4はダイオードでφがLレベルのトキP
MO8トランジスタM、1を通してバイアス電流idl
が流れ、NPNトランジスタQ2の全てのベース電圧を
略2倍のベース・エミッタ間電圧2VBIにバイアスす
る。列線Y1〜Y、の畜生容iC□1はエミッタフォロ
アのNPNトランジスタQ2のエミッタ電流IFO〜i
□−1で充゛″亀されるから、該NPN トランジスタ
Q2のベース酸比よりIVBにだけ低い。IVngの電
圧に充電され、これが列+HY i −Y、の動作電圧
になる。即ちプリチャージ回路5は低出力インピーダン
スの電圧源を形成し、列線電圧設定回路10は該電圧を
Va+cに設定する。
MO8トランジスタM、1を通してバイアス電流idl
が流れ、NPNトランジスタQ2の全てのベース電圧を
略2倍のベース・エミッタ間電圧2VBIにバイアスす
る。列線Y1〜Y、の畜生容iC□1はエミッタフォロ
アのNPNトランジスタQ2のエミッタ電流IFO〜i
□−1で充゛″亀されるから、該NPN トランジスタ
Q2のベース酸比よりIVBにだけ低い。IVngの電
圧に充電され、これが列+HY i −Y、の動作電圧
になる。即ちプリチャージ回路5は低出力インピーダン
スの電圧源を形成し、列線電圧設定回路10は該電圧を
Va+cに設定する。
一方、第1図におけるセンスアンプ7はエミッタ接地形
アンプで、抵抗R2、ダイオードD1を介してNPN
トランジスタQ3のベースにバイアス電流を与える。こ
の時のバイポーラトランジスタQ3のベース・エミッタ
間(圧N’+i+はとなる。ここでkはボルツマン定数
、Tは絶対温度、Izはエミッタ電流、Itsは逆方向
飽和電流で、kT / q = V tは室温テ約26
mVである。
アンプで、抵抗R2、ダイオードD1を介してNPN
トランジスタQ3のベースにバイアス電流を与える。こ
の時のバイポーラトランジスタQ3のベース・エミッタ
間(圧N’+i+はとなる。ここでkはボルツマン定数
、Tは絶対温度、Izはエミッタ電流、Itsは逆方向
飽和電流で、kT / q = V tは室温テ約26
mVである。
また、コレクタ電流Icsベース電流Is、’m流増幅
率βとすると 工鳶=Ic=β■慕 ・・・・・・・・・・
・・(2)ベース・エミッタ間電圧VIICとコレクタ
電流Icとの間の相互コンダクタンスgmd である。またα)式は −M T ■大−4p+g(e −t) ・・・
・・・・・・(4)とも表わすことができる。以上から
、バイポーラトランジスタのベース・エミッタ間電圧V
Brは一般的に0.6〜0.8 VでL S 1. (
Large ScaleIntegration )上
では良い整合性を示す。例えばコレクタ電流Icの変化
分1mAに対するベース・エミッタ間電圧vI11の変
化分は25mVとなり、ベース・エミッタ間電圧Vat
は良い定電圧特性を示す。更に換言すれば電流増幅率β
=100とすると上記コレクタ電流Ic及びベース・エ
ミッタ間電圧Vnzの変化分は、ベース電流Inの変化
分10μ人に対するものである。
率βとすると 工鳶=Ic=β■慕 ・・・・・・・・・・
・・(2)ベース・エミッタ間電圧VIICとコレクタ
電流Icとの間の相互コンダクタンスgmd である。またα)式は −M T ■大−4p+g(e −t) ・・・
・・・・・・(4)とも表わすことができる。以上から
、バイポーラトランジスタのベース・エミッタ間電圧V
Brは一般的に0.6〜0.8 VでL S 1. (
Large ScaleIntegration )上
では良い整合性を示す。例えばコレクタ電流Icの変化
分1mAに対するベース・エミッタ間電圧vI11の変
化分は25mVとなり、ベース・エミッタ間電圧Vat
は良い定電圧特性を示す。更に換言すれば電流増幅率β
=100とすると上記コレクタ電流Ic及びベース・エ
ミッタ間電圧Vnzの変化分は、ベース電流Inの変化
分10μ人に対するものである。
従ってセンスアンプ7ONPNトランジスタQ3のベー
スに供給されるバイアス電流lbにより、ベース・エミ
ッタ間電圧Via f)%生じ、コレクタ電流icが流
れる。ここで上記バイアス電流ibをNPNトランジス
タQ3がオンする値に設定しておけば、出力データD、
t は′L“になる。
スに供給されるバイアス電流lbにより、ベース・エミ
ッタ間電圧Via f)%生じ、コレクタ電流icが流
れる。ここで上記バイアス電流ibをNPNトランジス
タQ3がオンする値に設定しておけば、出力データD、
t は′L“になる。
ここでX、Yセレクタが動作し、センスアンプ7に接続
されたメモリセルトランジスタMがオンすると、上記ベ
ース・バイアス電流1.の1部はへ(OSトランジスタ
Mに分流し、NPNトランジスタQ3のベース電流が例
えば10μA減少すると、上記説明からコツ2タ社流は
1mA変化し、センスアンプ7の出力D@ a t は
@H#になる。この時のベース・エミッタ間電圧Vu+
の変化は25mVであり、センスアンプのしきい電圧V
4.はI Vatであると云える。
されたメモリセルトランジスタMがオンすると、上記ベ
ース・バイアス電流1.の1部はへ(OSトランジスタ
Mに分流し、NPNトランジスタQ3のベース電流が例
えば10μA減少すると、上記説明からコツ2タ社流は
1mA変化し、センスアンプ7の出力D@ a t は
@H#になる。この時のベース・エミッタ間電圧Vu+
の変化は25mVであり、センスアンプのしきい電圧V
4.はI Vatであると云える。
次に第3図を用いて第1図及び第2図のメモリ回路の動
作を説明する。クロックφに同期してアドレス信号AD
Rが入力されると共に列線電圧設定回路10が1@動さ
れる。即ち第2図のPMO,SトランジスタM、lがオ
ンし、プリチャージ回路5のNPNトランジスタQ2の
ベースに、2V■に調整されたベース電圧が印加される
。この結果、Y線の畜生容量C□が列線設定電圧Vア=
Vngに充電され、列線の電位は第3図(ホ)に示す如
く上昇する。これと同時に第3図(へ)に示す如くYデ
コーダ出力が出されYセレクタ用MO8トランジスタM
2が各#毎1個がオンされ、列線Y1〜Y、とセンスア
ンプ7が直結される。上記した如く列線設定電圧v2、
センスアンプ7のしきい電圧Vatが共にIVBにであ
るが、周回路のバイアス電流等の差によシ両電圧間にわ
ずかの差を生じることがある。この差電圧はYセレクタ
用MO8トランジスタM2がオンした時、センスアンプ
7の抵抗R2あるいはNPNトランジスタQsのベース
と寄生容量C2rとの間で充放電電流が流れ、解消され
る。クロックφの6L”期間であるφ信号によりXデコ
ーダ出力とφとのAND信号であるXHドライブ信号W
Lが第3図e)の如く出力され、全行線X t −X、
の内1本のみが“H#レベルに駆動される。この時、駆
動された行線と選択された列線の間にメモリトランジス
タMが形成されておれば、列線の電荷が該へI08トラ
ンジスタM全通して放電され、第3図(ホ)の如く列線
の電位BLはさがる。これを検出して、部ち前述の例で
示せば、列線の電位がYa、設定電圧Vアより25mV
さがった時、センスアンプ7は、第3図(ト)に示す如
く1H”レベルの出力信号Doを出力する。ディスチャ
ージ回路4は行線が、電動された結果、行線に寄生する
容量Cptに充電された電荷を、クロックφの期間に放
電させるためのもので、全ての行線XI−X、に接続さ
れるMO8トランジスタM1が第3図に)の如く駆動さ
れ、行線X t −X−の電位を@L”に戻す。
作を説明する。クロックφに同期してアドレス信号AD
Rが入力されると共に列線電圧設定回路10が1@動さ
れる。即ち第2図のPMO,SトランジスタM、lがオ
ンし、プリチャージ回路5のNPNトランジスタQ2の
ベースに、2V■に調整されたベース電圧が印加される
。この結果、Y線の畜生容量C□が列線設定電圧Vア=
Vngに充電され、列線の電位は第3図(ホ)に示す如
く上昇する。これと同時に第3図(へ)に示す如くYデ
コーダ出力が出されYセレクタ用MO8トランジスタM
2が各#毎1個がオンされ、列線Y1〜Y、とセンスア
ンプ7が直結される。上記した如く列線設定電圧v2、
センスアンプ7のしきい電圧Vatが共にIVBにであ
るが、周回路のバイアス電流等の差によシ両電圧間にわ
ずかの差を生じることがある。この差電圧はYセレクタ
用MO8トランジスタM2がオンした時、センスアンプ
7の抵抗R2あるいはNPNトランジスタQsのベース
と寄生容量C2rとの間で充放電電流が流れ、解消され
る。クロックφの6L”期間であるφ信号によりXデコ
ーダ出力とφとのAND信号であるXHドライブ信号W
Lが第3図e)の如く出力され、全行線X t −X、
の内1本のみが“H#レベルに駆動される。この時、駆
動された行線と選択された列線の間にメモリトランジス
タMが形成されておれば、列線の電荷が該へI08トラ
ンジスタM全通して放電され、第3図(ホ)の如く列線
の電位BLはさがる。これを検出して、部ち前述の例で
示せば、列線の電位がYa、設定電圧Vアより25mV
さがった時、センスアンプ7は、第3図(ト)に示す如
く1H”レベルの出力信号Doを出力する。ディスチャ
ージ回路4は行線が、電動された結果、行線に寄生する
容量Cptに充電された電荷を、クロックφの期間に放
電させるためのもので、全ての行線XI−X、に接続さ
れるMO8トランジスタM1が第3図に)の如く駆動さ
れ、行線X t −X−の電位を@L”に戻す。
以上の説明で明らかな如く、本実施例によれば列線Y
t −Y−の寄生容量Cオアを列線電圧設定回路10を
含むプリチャージ回路5により、低電圧であるv c
= I Viu (0,6〜0.8 V )の電圧にi
定にかつ急速に充電する。この時の消費電力は列線の総
寄生容量C,バ 一2nF、充電電圧vcI=0.7V
、動作周波数10MHzとすると、本実施例では70m
Wであり、従来に比して十分低い。
t −Y−の寄生容量Cオアを列線電圧設定回路10を
含むプリチャージ回路5により、低電圧であるv c
= I Viu (0,6〜0.8 V )の電圧にi
定にかつ急速に充電する。この時の消費電力は列線の総
寄生容量C,バ 一2nF、充電電圧vcI=0.7V
、動作周波数10MHzとすると、本実施例では70m
Wであり、従来に比して十分低い。
更に外線設定延圧Vアとセンスアンプ7のしきい電圧L
tとを略等しく設定しているため、メモリセル用MOS
トランジスタMで列線の寄生容量C,アの′2荷の放電
を開始すると、わずかな列線電位の変化を高速に演出し
て出力信号を出すことができる。部ち前述した例で説明
すると、列線寄生容量Cpy ” 4 pF 1MOS
トランジスタMのドレイン電流を100μ八とすると
、センスアンプ7の動作に必要とする25mV、7[位
変化を列線Y1〜Yいに元生させるに要する時間は、1
n(8)であり非常に高速な読出しを可能にする。
tとを略等しく設定しているため、メモリセル用MOS
トランジスタMで列線の寄生容量C,アの′2荷の放電
を開始すると、わずかな列線電位の変化を高速に演出し
て出力信号を出すことができる。部ち前述した例で説明
すると、列線寄生容量Cpy ” 4 pF 1MOS
トランジスタMのドレイン電流を100μ八とすると
、センスアンプ7の動作に必要とする25mV、7[位
変化を列線Y1〜Yいに元生させるに要する時間は、1
n(8)であり非常に高速な読出しを可能にする。
更にまたプリチャージ時間についても同様のことが言え
、上記の条件でプリチャージ1流を例えば500μAと
す(Lば約5.6nSeCでプリチャージを完了するこ
とができる。
、上記の条件でプリチャージ1流を例えば500μAと
す(Lば約5.6nSeCでプリチャージを完了するこ
とができる。
第4図は第1図の列線a圧設定回路IOの他の実施例を
示す図で、第2図と同一符号は同一構成要素を示す。第
4図においてQ4はNPNトランジスタ、D5はダイオ
ードである。NPN トランジスタのベースである人魚
の電位は、NPNトランジスタQ4に流れるコレクタ電
流iアb、に対応するNPNトランジスタQ4のベース
・エミッタ間乱臣VBINq4とダイオードDSに流れ
る或流iアhhに対応する。111方向4圧Vyas
で決まり、これは第2図と同様、略2VBF、になる
。プリチャージ回路5のエミッタフォロアトランジスタ
Q20ベース−流1ア。0 は、負荷の大きざ及び列線
Yt−Y−直位の変化率等によって変動があり、Pに1
0SトランジスタM、lを流れる電流1に、1 はその
最大値に対して十分余裕を持たなければならない。゛し
かして1Mpl とi、bo との差は、第2図で
はダイオードD、、D、を流れる電流1dl、第4図で
はNPNトランジスタのコレクタ電流IFbQ とし
てバイパスされる。このバイパス電流の変動は、0)式
で決まるVBz、または順方向電圧降下Vrs、及びダ
イオードDs 、 D4 、あるいはNPNトランジス
タQ4の寄生抵抗による電圧降下に対して影響を及ぼす
。第4図の実施例では、このバイパス電流i ybq
がNPNトランジスタQ4のみを流れ、第2図の1/
2になっているため、列線設定電圧Vアの変動が第2図
に比して少ないという特徴を持つ。
示す図で、第2図と同一符号は同一構成要素を示す。第
4図においてQ4はNPNトランジスタ、D5はダイオ
ードである。NPN トランジスタのベースである人魚
の電位は、NPNトランジスタQ4に流れるコレクタ電
流iアb、に対応するNPNトランジスタQ4のベース
・エミッタ間乱臣VBINq4とダイオードDSに流れ
る或流iアhhに対応する。111方向4圧Vyas
で決まり、これは第2図と同様、略2VBF、になる
。プリチャージ回路5のエミッタフォロアトランジスタ
Q20ベース−流1ア。0 は、負荷の大きざ及び列線
Yt−Y−直位の変化率等によって変動があり、Pに1
0SトランジスタM、lを流れる電流1に、1 はその
最大値に対して十分余裕を持たなければならない。゛し
かして1Mpl とi、bo との差は、第2図で
はダイオードD、、D、を流れる電流1dl、第4図で
はNPNトランジスタのコレクタ電流IFbQ とし
てバイパスされる。このバイパス電流の変動は、0)式
で決まるVBz、または順方向電圧降下Vrs、及びダ
イオードDs 、 D4 、あるいはNPNトランジス
タQ4の寄生抵抗による電圧降下に対して影響を及ぼす
。第4図の実施例では、このバイパス電流i ybq
がNPNトランジスタQ4のみを流れ、第2図の1/
2になっているため、列線設定電圧Vアの変動が第2図
に比して少ないという特徴を持つ。
第5図は列線厄圧設定回路10の更に他の実施例を示す
図で、第2図、第4図と同一符号は同一構成要素を示す
。第5図においてQs 、QaはNPNトランジスタ、
D6 、D7はダイオード、几4ri抵抗である。本実
施例においてはプリチャージ回路5の全てのNPNトラ
ンジスタQ2に供給スるベース電流はエミッタフォロア
接fff、(DNPNトランジスタQsから供給される
。従ってPMOSトランジスタM、1を介して供給され
るNPNトランジスタQsのベース電流はiアl+Q
の1/βになり非常に小さくすることができる。更に
本実施例が第2図及び第4図の実施例と異なるところは
、第2図及び第4図においてはMOSトランジスタMp
lを流れる電流IMpl が全てのNPN トランジ
スタQ2のベースに直接供給されることに対して、NP
NトランジスタQ2のベース電流iハ0 はNPN l
−ランジスタQ5から供給されることにある。第2図及
び第4図では、Pへ108トランジスタMp1にはそれ
に対応できる低インピーダンス性が必要である。しかし
て、このインピーダンスをZptとすればMOSトラン
ジスタMptを流れる電流LMplは V4d2Vmg 1M1+1= □ ・・・・・・・・・・・・
(5)である。このうちNPNトランジスタQ2のベー
ス電流となるl yNl 以外は第2図ではダイオー
ドD3.D4あるいは第4図ではNPNトランジスタQ
4にバイパスされる。しかも列線Y1〜Y。
図で、第2図、第4図と同一符号は同一構成要素を示す
。第5図においてQs 、QaはNPNトランジスタ、
D6 、D7はダイオード、几4ri抵抗である。本実
施例においてはプリチャージ回路5の全てのNPNトラ
ンジスタQ2に供給スるベース電流はエミッタフォロア
接fff、(DNPNトランジスタQsから供給される
。従ってPMOSトランジスタM、1を介して供給され
るNPNトランジスタQsのベース電流はiアl+Q
の1/βになり非常に小さくすることができる。更に
本実施例が第2図及び第4図の実施例と異なるところは
、第2図及び第4図においてはMOSトランジスタMp
lを流れる電流IMpl が全てのNPN トランジ
スタQ2のベースに直接供給されることに対して、NP
NトランジスタQ2のベース電流iハ0 はNPN l
−ランジスタQ5から供給されることにある。第2図及
び第4図では、Pへ108トランジスタMp1にはそれ
に対応できる低インピーダンス性が必要である。しかし
て、このインピーダンスをZptとすればMOSトラン
ジスタMptを流れる電流LMplは V4d2Vmg 1M1+1= □ ・・・・・・・・・・・・
(5)である。このうちNPNトランジスタQ2のベー
ス電流となるl yNl 以外は第2図ではダイオー
ドD3.D4あるいは第4図ではNPNトランジスタQ
4にバイパスされる。しかも列線Y1〜Y。
の充電が完了した時点において1ybOは零となりfx
pt の全てがバイパスされる。これに対して第5図
の本実施例においては、NPNトランジスタQ2のベー
ス電流1 rho はNPN トランジスタQsから
供給され、しかも列線Y1〜Y、の寄生容量への充電が
完了すると、NPNトランジスタQsのエミッタ載位が
上昇し、該NPNトランジスタQ、はオフする。このよ
うにNPNトランジスタQ5はインピーダンス変換とス
イッチング作用を持ってお9、従って該NPNトランジ
スタQsのベース電位を定めるバイアス回路であるダイ
オードD s + D 7 、N P N トランジス
タQafi高インピーダンスで動作し、かつその動作電
流の変動は少なく、NPNトランジスタQ5及び列線設
定電圧Vアは非常に安定に設定することができる。また
NMO8トランジスタMmtのソースはNPNt−ラン
ジスタQsのベースに接続されているから、制御信号C
rが1H”になりNMO8トランジスタMM1がオンし
たとき、NPNトランジスタQ5のベース・エミッタ間
が短絡さn高速にオフすると共に、該トランジスタのエ
ミッタ電位(NPNトランジスタQ2のベース電位)は
該NPNトランジスタQsのベース電位に等しくなる。
pt の全てがバイパスされる。これに対して第5図
の本実施例においては、NPNトランジスタQ2のベー
ス電流1 rho はNPN トランジスタQsから
供給され、しかも列線Y1〜Y、の寄生容量への充電が
完了すると、NPNトランジスタQsのエミッタ載位が
上昇し、該NPNトランジスタQ、はオフする。このよ
うにNPNトランジスタQ5はインピーダンス変換とス
イッチング作用を持ってお9、従って該NPNトランジ
スタQsのベース電位を定めるバイアス回路であるダイ
オードD s + D 7 、N P N トランジス
タQafi高インピーダンスで動作し、かつその動作電
流の変動は少なく、NPNトランジスタQ5及び列線設
定電圧Vアは非常に安定に設定することができる。また
NMO8トランジスタMmtのソースはNPNt−ラン
ジスタQsのベースに接続されているから、制御信号C
rが1H”になりNMO8トランジスタMM1がオンし
たとき、NPNトランジスタQ5のベース・エミッタ間
が短絡さn高速にオフすると共に、該トランジスタのエ
ミッタ電位(NPNトランジスタQ2のベース電位)は
該NPNトランジスタQsのベース電位に等しくなる。
しかし、抵抗R4の値を適当に選べば、PMOSトラン
ジスタMp1がオフした際、ダイオードD6+D7を介
して流れる電流が減少し、NPNトランジスタQ5のベ
ース電位が下がり、NPNトランジスタQsのベース・
エミッタ間を短絡することによりこの間の電圧を零にし
、たことに略相幽する電圧分を感じることが可能である
。このことは、列線Y1〜Y、を再充電する際、節点A
の寄生容量への完成をほとんど必要とせず、高速にプリ
チャージ回路5を活性化でき、プリチャージ時間を大き
く短縮することを可能にする。第5図においてNMOS
トランジスタM a 1のソースをダイオードD6 、
Dtの接続点A′に接続すれば、該トランジスタをオン
した際のA点の電位変化をより小さくすることができる
。なお第2図、第4図においてもNMOSトランジスタ
M a sのソースをダイオードD4のアノード、ある
いはi’J P N トランジスタQ4のベースに接続
することにより、節点Aの電位を接地電位にまでさげる
ことを防止することができる。
ジスタMp1がオフした際、ダイオードD6+D7を介
して流れる電流が減少し、NPNトランジスタQ5のベ
ース電位が下がり、NPNトランジスタQsのベース・
エミッタ間を短絡することによりこの間の電圧を零にし
、たことに略相幽する電圧分を感じることが可能である
。このことは、列線Y1〜Y、を再充電する際、節点A
の寄生容量への完成をほとんど必要とせず、高速にプリ
チャージ回路5を活性化でき、プリチャージ時間を大き
く短縮することを可能にする。第5図においてNMOS
トランジスタM a 1のソースをダイオードD6 、
Dtの接続点A′に接続すれば、該トランジスタをオン
した際のA点の電位変化をより小さくすることができる
。なお第2図、第4図においてもNMOSトランジスタ
M a sのソースをダイオードD4のアノード、ある
いはi’J P N トランジスタQ4のベースに接続
することにより、節点Aの電位を接地電位にまでさげる
ことを防止することができる。
第6図は第1図のセンスアンプ7の他の実施例で、第1
図と同一符号を付したものは同−嘴成要素を示す。g6
図において5BD1はショットキーダイオードで、第1
図のセンスアンプ7におけるダイオードDt 、D2
と同様、NPNトランジスタQ3の飽和防止のためのク
ランプダイオードである。第1図のセンスアンプ7にお
いては、抵抗几2を流れる電流の一部はダイオードDz
を通ってコレクタ側に常に分流していたが、本実施例に
おいては抵抗几2を流れる電流は通常NPNトランジス
タQ3のベースへ供給され、利用率が良くなり省電力が
図れる。
図と同一符号を付したものは同−嘴成要素を示す。g6
図において5BD1はショットキーダイオードで、第1
図のセンスアンプ7におけるダイオードDt 、D2
と同様、NPNトランジスタQ3の飽和防止のためのク
ランプダイオードである。第1図のセンスアンプ7にお
いては、抵抗几2を流れる電流の一部はダイオードDz
を通ってコレクタ側に常に分流していたが、本実施例に
おいては抵抗几2を流れる電流は通常NPNトランジス
タQ3のベースへ供給され、利用率が良くなり省電力が
図れる。
第7図は第1図のセンスアンプ7の更に池の実施例を示
す図で、第1図と同一符号を付したものは同一構成要素
を示す。第7図においては列線Y+がダイオードDt
、D2の共通アノード接続節点Bに接続されている。こ
の結果、センスアンプ7のしきイ電圧V、、カ略2 V
++g (1,2〜1.6 V )になる。従って列線
電圧設定回路10の列線設定ぼ圧Vアもこのしきい電圧
VsLに整合させて略2Vizにする必要がある。これ
は第2図のダイオードD3 、 D4 、第4図のDs
、!″g5図のD7にそれぞれダイオードを1個有列に
加える等により容易に実施することができる。本実施例
に2いては、列線設定電圧Vアと節点Bのは位に差があ
った場合、列線の吾生容量C12からセンスアンプNP
NトランジスタQ3のベースに突入する電流に対して、
ダイオードDl、D2により該トランジスタQ3の飽和
を防止することができる。
す図で、第1図と同一符号を付したものは同一構成要素
を示す。第7図においては列線Y+がダイオードDt
、D2の共通アノード接続節点Bに接続されている。こ
の結果、センスアンプ7のしきイ電圧V、、カ略2 V
++g (1,2〜1.6 V )になる。従って列線
電圧設定回路10の列線設定ぼ圧Vアもこのしきい電圧
VsLに整合させて略2Vizにする必要がある。これ
は第2図のダイオードD3 、 D4 、第4図のDs
、!″g5図のD7にそれぞれダイオードを1個有列に
加える等により容易に実施することができる。本実施例
に2いては、列線設定電圧Vアと節点Bのは位に差があ
った場合、列線の吾生容量C12からセンスアンプNP
NトランジスタQ3のベースに突入する電流に対して、
ダイオードDl、D2により該トランジスタQ3の飽和
を防止することができる。
第8図は第1図のセンスアンプ7の更に他の実施例を示
す図で、第1図と同一符号を付したものは同一構成要素
を示−す。第8図(a)においてQ7はNPNトランジ
スタ、Mm2 、 M++3はNMOSトランジスタ、
Mg2 r Mg2 * M、4 はPMO8トラン
ジスタ、R5、R6は抵抗、Da 、 Ds + Dt
oけダイオードである。第8図(b)に第8図(a)の
回路の動作を示すタイムチャートを示すが、NMOSト
ランジスタM1.2及びPMOSトランジスタM、2の
ゲートは共にセンスアンプ制御信号SENで制御される
。即ち第8図(b)のに)に示す如くセンスアンプ7が
休止しているクロックφの期間、制御信号SENは”H
”lc’zすNMO5トランジスタMazはオン、PM
OSトランジスタM、2はオフになる。
す図で、第1図と同一符号を付したものは同一構成要素
を示−す。第8図(a)においてQ7はNPNトランジ
スタ、Mm2 、 M++3はNMOSトランジスタ、
Mg2 r Mg2 * M、4 はPMO8トラン
ジスタ、R5、R6は抵抗、Da 、 Ds + Dt
oけダイオードである。第8図(b)に第8図(a)の
回路の動作を示すタイムチャートを示すが、NMOSト
ランジスタM1.2及びPMOSトランジスタM、2の
ゲートは共にセンスアンプ制御信号SENで制御される
。即ち第8図(b)のに)に示す如くセンスアンプ7が
休止しているクロックφの期間、制御信号SENは”H
”lc’zすNMO5トランジスタMazはオン、PM
OSトランジスタM、2はオフになる。
PMO8トランジスタM p 2がオフとなることはN
PNトランジスタQ3の負荷抵抗を閃にし、コレクタ゛
這流を遮断して省電力を図る。またNMOSトランジス
2Ma1がオンすることによってNPNトランジスタQ
3の飽和を防止する。PMOSトランジスタMP4はN
PNトランジスタQ3のべ一スミ流供・活用である。N
PNトランジスタQ3のベース′直流は、列aY1にメ
モリトランジスタMがない時、該NPNトランジスタQ
3を充分オンすると共に、過渡時においてもNPNトラ
ンジスタQ3を飽和させることのない程度に過大でない
必要がある。また、該NPNトランジスタQ3のベース
電流は、列線YIにメモリトランジスタMがあり、かつ
それが選択された時、該メモリトランジスタMに分流さ
せNPNトランジスタQ3をオフあるいはそれに近い状
態に捷でNPN トランジスタQ3のコレクタ電圧を大
にさせる程度に小さくなければならない。即ちNPNI
−ランジスタQ3のベース電流、負荷抵抗は、メモリト
ランジスタMのオン抵抗と密接に関連付けて決めなけれ
ばならない。第8図の回路はこの目的を達成びせるため
のもので、まずNPNトランジスタQ3の負荷回路とベ
ースバイアス回路の構成素子を共にP M OS M
pz 、 Mp4にすることにより整合性を持たせ、調
造プロセスのバラツキの影響を受けにくくする。さらに
ベースバイアス回路のPMOSトランジスタM p 4
を定電流源とし、該電流源の電眞1直をメモリセルt
+g成するメモリトランジスタMのチャネルコンダクタ
ンスで決めるようKする。
PNトランジスタQ3の負荷抵抗を閃にし、コレクタ゛
這流を遮断して省電力を図る。またNMOSトランジス
2Ma1がオンすることによってNPNトランジスタQ
3の飽和を防止する。PMOSトランジスタMP4はN
PNトランジスタQ3のべ一スミ流供・活用である。N
PNトランジスタQ3のベース′直流は、列aY1にメ
モリトランジスタMがない時、該NPNトランジスタQ
3を充分オンすると共に、過渡時においてもNPNトラ
ンジスタQ3を飽和させることのない程度に過大でない
必要がある。また、該NPNトランジスタQ3のベース
電流は、列線YIにメモリトランジスタMがあり、かつ
それが選択された時、該メモリトランジスタMに分流さ
せNPNトランジスタQ3をオフあるいはそれに近い状
態に捷でNPN トランジスタQ3のコレクタ電圧を大
にさせる程度に小さくなければならない。即ちNPNI
−ランジスタQ3のベース電流、負荷抵抗は、メモリト
ランジスタMのオン抵抗と密接に関連付けて決めなけれ
ばならない。第8図の回路はこの目的を達成びせるため
のもので、まずNPNトランジスタQ3の負荷回路とベ
ースバイアス回路の構成素子を共にP M OS M
pz 、 Mp4にすることにより整合性を持たせ、調
造プロセスのバラツキの影響を受けにくくする。さらに
ベースバイアス回路のPMOSトランジスタM p 4
を定電流源とし、該電流源の電眞1直をメモリセルt
+g成するメモリトランジスタMのチャネルコンダクタ
ンスで決めるようKする。
回路12ばこのためのゲートバイアス回路である。
回路12は、NMO8トランジスタN113をメモリセ
ルを構成するメモリトランジスタMと同一サイズにし、
NMOSトランジスタM a 3のゲート電圧をメモリ
マトリックスの行(X)線電圧に、またドレイン紅玉を
列(Y)線電圧に略等しくして駆動したときのドレイン
電流から、PMOSトランジスタM)3 、 Mp<
で構成するカレントミラー回路により、Kなる比例定
数を持ってベースバイアス通流を決める。第1図の実施
例ではメモリセルを構成するメモリトランジスタMのゲ
ートはエミッタフォロア回路で駆動されておりその行線
電圧VxはV x = Vcc Vatである。また
ドレイン電圧Vyは列線設定電圧V、でV y = V
+ucである。
ルを構成するメモリトランジスタMと同一サイズにし、
NMOSトランジスタM a 3のゲート電圧をメモリ
マトリックスの行(X)線電圧に、またドレイン紅玉を
列(Y)線電圧に略等しくして駆動したときのドレイン
電流から、PMOSトランジスタM)3 、 Mp<
で構成するカレントミラー回路により、Kなる比例定
数を持ってベースバイアス通流を決める。第1図の実施
例ではメモリセルを構成するメモリトランジスタMのゲ
ートはエミッタフォロア回路で駆動されておりその行線
電圧VxはV x = Vcc Vatである。また
ドレイン電圧Vyは列線設定電圧V、でV y = V
+ucである。
回路12の内、抵抗R6、ダイオードDs 、 DIo
。
。
NPNトランジスタによる回路は行線電圧Vxを、ダイ
オードD8、抵抗几、による回路は列線電圧Vyを発生
する。PMO8トランジスタM P !及びM、4はチ
ャネル幅を約2:1に選び、電流伝達比Kを約0.5に
設定している。本実施例によシ、プロセスバラツキに対
する設計余裕を最適に選ぶことができ、速度、消費電力
を犠牲にすることなく、かつ歩留りのよい半導体メモリ
を得ることができる。
オードD8、抵抗几、による回路は列線電圧Vyを発生
する。PMO8トランジスタM P !及びM、4はチ
ャネル幅を約2:1に選び、電流伝達比Kを約0.5に
設定している。本実施例によシ、プロセスバラツキに対
する設計余裕を最適に選ぶことができ、速度、消費電力
を犠牲にすることなく、かつ歩留りのよい半導体メモリ
を得ることができる。
第9図は本発明を適用した半導体メモリの他の実施例を
示す図で、第1図と同一符号を付したものは同一構成要
素である。第9図においてGRO〜G Haは上位アド
レスをデコードするANDゲート、G L O−G L
mは下位アドレスをデコードするANDゲート、Go0
〜G工は該上位及び下位アドレスデコード結果から1本
の行線を選択するためのANDゲート、X o o ”
”−X w+aは行側、Lo−L、、 はラッチ回路
、GMO〜GM+aはANDゲートである。第1図の実
施例においては各読出しサイクル毎にディスチャージ回
路40M0SトランジスタMtの全てを駆動していた。
示す図で、第1図と同一符号を付したものは同一構成要
素である。第9図においてGRO〜G Haは上位アド
レスをデコードするANDゲート、G L O−G L
mは下位アドレスをデコードするANDゲート、Go0
〜G工は該上位及び下位アドレスデコード結果から1本
の行線を選択するためのANDゲート、X o o ”
”−X w+aは行側、Lo−L、、 はラッチ回路
、GMO〜GM+aはANDゲートである。第1図の実
施例においては各読出しサイクル毎にディスチャージ回
路40M0SトランジスタMtの全てを駆動していた。
行線の数が多い場合、このための消f(’Z力を無視す
ることはできない。また駆動ゲー)G2の負荷が重くな
り動作速度も低下する。
ることはできない。また駆動ゲー)G2の負荷が重くな
り動作速度も低下する。
本実施例はこの点を改良したもので、タイムチャートを
第10図に示す。基本動作は下位アドレスのデコード用
ANDゲートGLO−GLIll の出力で、行線をブ
ロック分割するブロック信号XBI (第10図(ハ)
)を作9、これをラッチ回路L1でラッチしてブロック
ディスチャージ信号BDL、(第10図(ホ))に変換
する。このブロックディスチャージ信号BDL+ (
第10図(ホ))により、駆動された行線をイするブロ
ックに属するディスチャージ用MOSトランジスタM1
をディスチャージル108ドライブ信号BDI し第1
0図(ハ))により次の読出しサイクルの前半で駆動す
る。この結果、ディスチャージMOSトランジスタhb
の駆動数が少なくなり、低消費電力、高速化が図れる。
第10図に示す。基本動作は下位アドレスのデコード用
ANDゲートGLO−GLIll の出力で、行線をブ
ロック分割するブロック信号XBI (第10図(ハ)
)を作9、これをラッチ回路L1でラッチしてブロック
ディスチャージ信号BDL、(第10図(ホ))に変換
する。このブロックディスチャージ信号BDL+ (
第10図(ホ))により、駆動された行線をイするブロ
ックに属するディスチャージ用MOSトランジスタM1
をディスチャージル108ドライブ信号BDI し第1
0図(ハ))により次の読出しサイクルの前半で駆動す
る。この結果、ディスチャージMOSトランジスタhb
の駆動数が少なくなり、低消費電力、高速化が図れる。
笛11図は本発明の更に他の適用例を示す図で、第4図
及び第9図と同一符号を付したものは同一構成要素を示
す。第11図の実施例が、第9図と異なる点は、デコー
ダの最終段ANDゲートGo。
及び第9図と同一符号を付したものは同一構成要素を示
す。第11図の実施例が、第9図と異なる点は、デコー
ダの最終段ANDゲートGo。
・〜G+m+mの入力からクロック信号を除いたこと、
及びプリチャージ回路50列m電圧設定回路10の、駆
動をXデコーダ11の出力で制dL、a択された列線の
みをプリチャージするようにしたことである。第12図
に第11図の回路の動作タイムチャートを示す。Xデコ
ーダ出力がクロックφとのANDをとられずに出力され
るため、ブロック信号XB+(第12図(ハ))、X緑
ドライブ信号WLI(第12図(ト))、がクロックφ
の期間中に現れる。
及びプリチャージ回路50列m電圧設定回路10の、駆
動をXデコーダ11の出力で制dL、a択された列線の
みをプリチャージするようにしたことである。第12図
に第11図の回路の動作タイムチャートを示す。Xデコ
ーダ出力がクロックφとのANDをとられずに出力され
るため、ブロック信号XB+(第12図(ハ))、X緑
ドライブ信号WLI(第12図(ト))、がクロックφ
の期間中に現れる。
このため行線の、駆動が早まり、結果としてセンスアン
プ7の出力D e * L の出力も早くなり、より
高速化が図t′Lる。また列?fjA Y o −Y−
のプリチャージをXデコーダにより選択された列線にの
み行うため、例えばXデコーダで1/8にデコードされ
るとすれば、列線のを主容量に対する充放電に要する電
力が更+c 1 / 8になり、第1図の実施例で約7
ornwであったものが、約9mWに減少する。
プ7の出力D e * L の出力も早くなり、より
高速化が図t′Lる。また列?fjA Y o −Y−
のプリチャージをXデコーダにより選択された列線にの
み行うため、例えばXデコーダで1/8にデコードされ
るとすれば、列線のを主容量に対する充放電に要する電
力が更+c 1 / 8になり、第1図の実施例で約7
ornwであったものが、約9mWに減少する。
第13図は、第11図の実施例のXデコーダ11及び列
線電圧設定口路10の1実施例で、第1図、1jca図
と同一符号を付したものは、同一構成要素を示す。第1
3図においてIOは第4図で示したとほぼ同一の列線電
圧設定回路で、第4図と異なる点はNMOS トランジ
スタM m 1のノースをNPNトランジスタQ4のベ
ースに接続したこと、ゲートがクロックφで制御される
NMOSトランジスタL〜L4をNMOSトランジスタ
MI11に並列に接続したこと、及びNMOSトランジ
スタM、t、PMO8トランジスタM p sのゲート
をXデコーダ11の出力で制御し、かつPMOSトラン
ジスタMplのソースをクロックドライバ13で駆動し
たことである。、はYドライバ回路でQ9はNPNトラ
ンジスタ、M、6はPMOSトランジスタ、M a71
MaBはNMOSトランジスタである。
線電圧設定口路10の1実施例で、第1図、1jca図
と同一符号を付したものは、同一構成要素を示す。第1
3図においてIOは第4図で示したとほぼ同一の列線電
圧設定回路で、第4図と異なる点はNMOS トランジ
スタM m 1のノースをNPNトランジスタQ4のベ
ースに接続したこと、ゲートがクロックφで制御される
NMOSトランジスタL〜L4をNMOSトランジスタ
MI11に並列に接続したこと、及びNMOSトランジ
スタM、t、PMO8トランジスタM p sのゲート
をXデコーダ11の出力で制御し、かつPMOSトラン
ジスタMplのソースをクロックドライバ13で駆動し
たことである。、はYドライバ回路でQ9はNPNトラ
ンジスタ、M、6はPMOSトランジスタ、M a71
MaBはNMOSトランジスタである。
第、図は本発明の更に他の実施例で、第1図と同一符号
を付したものは同一構成要素を示す。
を付したものは同一構成要素を示す。
第、図が第1図と異なるところは、Xデコーダを形成す
るNANDゲー)G’tの入力からクロック1g号を除
いたこと、行線をドライブするNPNトランジスタQ+
のベースをXデコーダ出力からインバータG4を介して
駆動し、逆にX線ディスチャージ用MOSトランジスタ
Ml をXデコーダの出力で直接駆動するようにしたこ
と、及び第11図に示した実施例と同様、列線のプリチ
ャージは、Xデコーダにより選択された線にのみ行うよ
うにしたことである。本実施例の動作タイムチャートを
第15図に示す。第15図において、前サイクルのデコ
ーダ出力X、(第15図に))、現サイクルのデコーダ
出力Xt (第15図(ハ))に対し、行線の電圧W
r−x HWt−rは、第15図G→(へ)に示す如く
立上り、立下り共、対応して動作しており、クロックφ
で制御されているのはプリチャージ回路5の出力心土で
ある第15図(ト)(イ)のみである。
るNANDゲー)G’tの入力からクロック1g号を除
いたこと、行線をドライブするNPNトランジスタQ+
のベースをXデコーダ出力からインバータG4を介して
駆動し、逆にX線ディスチャージ用MOSトランジスタ
Ml をXデコーダの出力で直接駆動するようにしたこ
と、及び第11図に示した実施例と同様、列線のプリチ
ャージは、Xデコーダにより選択された線にのみ行うよ
うにしたことである。本実施例の動作タイムチャートを
第15図に示す。第15図において、前サイクルのデコ
ーダ出力X、(第15図に))、現サイクルのデコーダ
出力Xt (第15図(ハ))に対し、行線の電圧W
r−x HWt−rは、第15図G→(へ)に示す如く
立上り、立下り共、対応して動作しており、クロックφ
で制御されているのはプリチャージ回路5の出力心土で
ある第15図(ト)(イ)のみである。
個々の行線がデコーダ出力によシ独立に動作しており、
またプリチャージもXデコーダ出力により制御されてい
るため、制速、低消費電力動作を実現することができる
。
またプリチャージもXデコーダ出力により制御されてい
るため、制速、低消費電力動作を実現することができる
。
第16図は本発明によるセンスアンプ7及び列線電圧設
定回路10の更に他の実施例を示す図である。第16図
において第1図と同一符号を付したものは同一構成要素
を示す。第16図においてDIO−DIllはダイオー
ド、QtoはNPNトランジスタ、几1G 、 RBは
抵抗である。センスアンプ7を植成するNPNトランジ
スタQtoはベース復電されており、ダイオードI)t
a〜f)tgはベース電位を決まるバイアス回路である
。バイアス′亀圧はVCC4VFさVcc −4Vat
である。列線設定賦圧Vアは更にNPNトランジスタQ
soのベース・エミッタ間電圧vl1g分低く、結局V
y = Vcc 5 Vi阿でVcc f 5 V
とすると略v2=1〜2vになる。
定回路10の更に他の実施例を示す図である。第16図
において第1図と同一符号を付したものは同一構成要素
を示す。第16図においてDIO−DIllはダイオー
ド、QtoはNPNトランジスタ、几1G 、 RBは
抵抗である。センスアンプ7を植成するNPNトランジ
スタQtoはベース復電されており、ダイオードI)t
a〜f)tgはベース電位を決まるバイアス回路である
。バイアス′亀圧はVCC4VFさVcc −4Vat
である。列線設定賦圧Vアは更にNPNトランジスタQ
soのベース・エミッタ間電圧vl1g分低く、結局V
y = Vcc 5 Vi阿でVcc f 5 V
とすると略v2=1〜2vになる。
本回路においては列線寄生答t Cpyがこの列凍設定
電圧v2に充電されるまで、充電電流は主としてNPN
トランジスタQtoのエミッタから供給される。しかし
て該充電が完了するとエミッタ電流が零となり、1)e
at は@H”になる。次にXIが、idされてメモ
リトランジスタMがオンすると、芽生gtcpr及びN
PNトランジスタQ t oのエミッタからMOSトラ
ンジスタMに対し電流が流入する。この結果抵抗几10
に適圧降下が発生し、D、@1 は′L”レベルになる
。すなわち本実施例による列線設定電圧V、も、センス
アンプ7のしきい電圧Vatと同じになっており、第1
図の実施例で説明したと同感度で列線の電位を検出する
。
電圧v2に充電されるまで、充電電流は主としてNPN
トランジスタQtoのエミッタから供給される。しかし
て該充電が完了するとエミッタ電流が零となり、1)e
at は@H”になる。次にXIが、idされてメモ
リトランジスタMがオンすると、芽生gtcpr及びN
PNトランジスタQ t oのエミッタからMOSトラ
ンジスタMに対し電流が流入する。この結果抵抗几10
に適圧降下が発生し、D、@1 は′L”レベルになる
。すなわち本実施例による列線設定電圧V、も、センス
アンプ7のしきい電圧Vatと同じになっており、第1
図の実施例で説明したと同感度で列線の電位を検出する
。
従って列線設定電圧Vアは略センスアンプ7のしきい電
圧Vatに等しくなる。しかも、列線寄生容量allF
への完成が完了するとメモリトランジスタMがオンする
まで直流゛電流パスがないため直流電流は皆無になる。
圧Vatに等しくなる。しかも、列線寄生容量allF
への完成が完了するとメモリトランジスタMがオンする
まで直流゛電流パスがないため直流電流は皆無になる。
従って消費−力は上記のどのセンスアンプより小さい極
めて優れた半導体メモリを得ることができる。なおダイ
オードD1o”Dtzは寄生容ft Cpアへの充電時
のNPN トランジスタQtoの飽オロ防止用クランプ
ダイオードである。
めて優れた半導体メモリを得ることができる。なおダイ
オードD1o”Dtzは寄生容ft Cpアへの充電時
のNPN トランジスタQtoの飽オロ防止用クランプ
ダイオードである。
第17図は本発明の他の実施例を示す図で、第1図、第
16図と同一符号は同一構成要素を示す。
16図と同一符号は同一構成要素を示す。
第17図に2いては、NPNトランジスタQ1゜のベー
スは、第4図の実施例とほぼ同様の方法で、2 Vi+
=にバイアスされる。従って列線設定電圧VアはVア:
vBにとなり、第2図、第4図、第5図の実施例とほぼ
同電位になる。
スは、第4図の実施例とほぼ同様の方法で、2 Vi+
=にバイアスされる。従って列線設定電圧VアはVア:
vBにとなり、第2図、第4図、第5図の実施例とほぼ
同電位になる。
第18図は本発明の他の1実施例を示すセンスアンプ7
及び列線電圧設定回路10の構成を示す図である。セン
スアンプ7は第17図で示した実施例と同一構成であり
、また列線電圧設定回路10は、第5図の実施例とほぼ
同様の構成である。
及び列線電圧設定回路10の構成を示す図である。セン
スアンプ7は第17図で示した実施例と同一構成であり
、また列線電圧設定回路10は、第5図の実施例とほぼ
同様の構成である。
本実施例においては、NPNトランジスタQtoのベー
ス電流はNPNトランジスタQ13から供給され、抵抗
i(+ 13からは、NPN トランジスタQt30ベ
ース電流及びNPNFクンジスタQtzのコレクタ及び
ベース電流を供給すればよく、比較的太インピーダンス
回路で、しかも小出力インピーダンスが得られると共に
、バイアス電圧を設定するに必要なダイオードDs 、
Dsを通して流れる電流の元である抵抗R13の電流が
、該回路10の負荷にあまり影響されないため、安定し
た出力電圧が得られる。
ス電流はNPNトランジスタQ13から供給され、抵抗
i(+ 13からは、NPN トランジスタQt30ベ
ース電流及びNPNFクンジスタQtzのコレクタ及び
ベース電流を供給すればよく、比較的太インピーダンス
回路で、しかも小出力インピーダンスが得られると共に
、バイアス電圧を設定するに必要なダイオードDs 、
Dsを通して流れる電流の元である抵抗R13の電流が
、該回路10の負荷にあまり影響されないため、安定し
た出力電圧が得られる。
第16図、第17図、第18図の実施例共、1個の列線
ル圧設定回路10に対して複数のセンスアンプ7を接続
することが出来る。
ル圧設定回路10に対して複数のセンスアンプ7を接続
することが出来る。
第19図は、上記第16図、第17図、第18図の実施
例を適用した半導体メモリを示す1実施例で、第、図と
同一符号は同一構成要素を示す。
例を適用した半導体メモリを示す1実施例で、第、図と
同一符号は同一構成要素を示す。
本実施例においては、クロックφでtlj(制御される
部分が皆無であり、完全スタティックのROMを得るこ
とが可能で、更に高速・低消費心力にすることができる
。
部分が皆無であり、完全スタティックのROMを得るこ
とが可能で、更に高速・低消費心力にすることができる
。
なお、本センスアンプ7は列線電圧設定回路1001部
を形成しているが、列線の寄生容量に対する光電電流は
負荷抵抗R1oで規制され、しかもこの電流はメモリセ
ルのMOSトランジスタMのチャネルコンダクタンスに
依存するため無制限に大きくすることはできない。この
ために上記寄生容量の充電時間が長くなる場合は、第2
図、第4図、第5図の実施例で示したと同様の列線電圧
設定回路10を併設してプリチャージ能力を強化するこ
とができる。ただしこの場合はダイナミック回路になる
。
を形成しているが、列線の寄生容量に対する光電電流は
負荷抵抗R1oで規制され、しかもこの電流はメモリセ
ルのMOSトランジスタMのチャネルコンダクタンスに
依存するため無制限に大きくすることはできない。この
ために上記寄生容量の充電時間が長くなる場合は、第2
図、第4図、第5図の実施例で示したと同様の列線電圧
設定回路10を併設してプリチャージ能力を強化するこ
とができる。ただしこの場合はダイナミック回路になる
。
尚、列線設定電圧は、バイポーラトランジスタのベース
・エミッタ間電圧Vmgの所定関数として説明したが、
〜10Sトランジスタのしきい値電圧V 、hの所定関
数でも良く、半導体スイッチ素子を導通させるために必
要な、制一端子に印加する最小限の電圧である。一般の
半導体スイッチ固有の活性化心土の関数で疋められるも
のであれば良い。
・エミッタ間電圧Vmgの所定関数として説明したが、
〜10Sトランジスタのしきい値電圧V 、hの所定関
数でも良く、半導体スイッチ素子を導通させるために必
要な、制一端子に印加する最小限の電圧である。一般の
半導体スイッチ固有の活性化心土の関数で疋められるも
のであれば良い。
本発明によれば、簡速、低消費電力の半導体メモリを得
ることができる。
ることができる。
第1図は本発明の1実施例を示す回路図、第2図は第1
図の列線電圧設定回路の構成を示す図、第3図は第1図
の回路のタイムチャートを示す図、第4図、第5図は列
線電圧設定回路の他の実施例を示す図、第6図、第7図
、第8図はセンスアンプの1笑厖例を示す図、第9図、
第10図、第11図、第12図は他の実施例を示すメモ
リ構成図とタイムチャート、第13図は第11図のメモ
リの1部の実施例を示す図、第、図、第15図は他の実
hm例を示すメモリ燵戎図とタイムチャート、第16図
、第17図、第18図は本発明のセンスアンプ及び列線
電圧設定回路の他の実施例を示す図、第19図はこれら
を適用したメモリの1実施例を示す図である。 1・・・丈デコーダ、2・・・Xドライバー、3・・・
メモリセルマトリックス、5・・・プリチャージ回路、
7・・・センスアンプ、10・・・列線電圧設定回路。
図の列線電圧設定回路の構成を示す図、第3図は第1図
の回路のタイムチャートを示す図、第4図、第5図は列
線電圧設定回路の他の実施例を示す図、第6図、第7図
、第8図はセンスアンプの1笑厖例を示す図、第9図、
第10図、第11図、第12図は他の実施例を示すメモ
リ構成図とタイムチャート、第13図は第11図のメモ
リの1部の実施例を示す図、第、図、第15図は他の実
hm例を示すメモリ燵戎図とタイムチャート、第16図
、第17図、第18図は本発明のセンスアンプ及び列線
電圧設定回路の他の実施例を示す図、第19図はこれら
を適用したメモリの1実施例を示す図である。 1・・・丈デコーダ、2・・・Xドライバー、3・・・
メモリセルマトリックス、5・・・プリチャージ回路、
7・・・センスアンプ、10・・・列線電圧設定回路。
Claims (1)
- 【特許請求の範囲】 1、複数の行線と、該行線に接続され、行線を選択する
ことにより駆動されるメモリセルと、該メモリセルに列
線を介して接続されるセンスアンプと、上記列線に所定
の電圧を設定する列線電圧設定回路とを具備するものに
おいて、上記列線電圧設定回路を構成する半導体スイッ
チ素子固有の活性化電圧の関数で定められる上記所定の
電圧と、上記センスアンプのしきい電圧とが略等しいこ
とを特徴とする半導体メモリ。 2、特許請求の範囲第1項に於いて、上記センスアンプ
のしきい電圧は、上記センスアンプを構成する半導体ス
イッチ素子固有の活性化電圧の関数で定められることを
特徴とする半導体メモリ。 3、特許請求の範囲第1項または第2項に於いて、上記
半導体スイッチはバイポーラトランジスタであることを
特徴とする半導体メモリ。 4、特許請求の範囲第1項または第2項に於いて、上記
半導体スイッチ固有の活性化電圧は、バイポーラトラン
ジスタのベース・エミッタ間電圧V_B_Eであること
を特徴とする半導体メモリ。 5、特許請求の範囲第1項に於いて、上記所定の電圧は
、バイポーラトランジスタのベース・エミッタ間電圧V
_B_Eであることを特徴とする半導体メモリ。 6、特許請求の範囲第1項または第2項に於いて、上記
半導体スイッチ固有の活性化電圧は、MOSトランジス
タのしきい値電圧V_t_hであることを特徴とする半
導体メモリ。 7、特許請求の範囲第1項に於いて、上記メモリセルは
、MOSトランジスタで構成されることを特徴とする半
導体メモリ。 8、特許請求の範囲第1項に於いて、上記列線電圧設定
回路は、コレクタを一方の電源に、エミッタを上記列線
に接続したバイポーラトランジスタ、該バイポーラトラ
ンジスタのベースと上記電源との間に接続されるスイッ
チング素子またはインピーダンス素子、ベース電位を略
ベース、エミッタ間電圧の整数倍に設定するベースバイ
アス回路を具備することを特徴とする半導体メモリ。 9、特許請求の範囲第1項に於いて、上記センスアンプ
は、コレクタを負荷素子を介して一方の電源に接続され
、かつ該電源とベースとの間にインピーダンス素子及び
ダイオードの直列回路が挿入され、該インピーダンス素
子とダイオードとの接続点と前記コレクタとの間にダイ
オードが接続され、エミッタが他方の電源に接続された
バイポーラトランジスタを具備し、該バイポーラトラン
ジスタのベースを入力端子にしたことを特徴とする半導
体メモリ。 10、特許請求の範囲第9項において、上記インピーダ
ンス素子は一方導電形のMOSトランジスタであり、該
MOSトランジスタのゲートは、該MOSトランジスタ
の電流を上記メモリセルを構成するMOSトランジスタ
の電流と相関関係を持つて制御する出力電圧を有する第
1のゲートバイアス回路に接続されたことを特徴とする
半導体メモリ。 11、特許請求の範囲第10項において、上記ゲートバ
イアス回路は、上記メモリセルを構成する一方導電形の
MOSトランジスタと同一サイズかつ同一導電形の第1
のMOSトランジスタ、該第1のMOSトランジスタの
ドレインに上記列線設定電圧と略同電圧を印加するドレ
インバイアス回路、上記行線に印加される電圧と略同電
圧を前記第1のMOSトランジスタのゲートに印加する
第2のゲートバイアス回路、前記第1のMOSトランジ
スタのドレイン電流が流れる如く接続され、かつゲート
とドレインを接続された第2の導電形を有する第2のM
OSトランジスタを含み、該第2のMOSトランジスタ
のドレインを出力端子とすることを特徴とする半導体メ
モリ。 12、特許請求の範囲第1項において、上記センスアン
プは、コレクタを負荷素子を介して一方の電源に接続さ
れ、ベースをバイポーラトランジスタのベース・エミッ
タ間電圧V_B_Eの整数倍の電位にバイアスするベー
スバイアス回路に接続され、エミッタを入力端子にした
ことを特徴とする半導体メモリ。 13、特許請求の範囲第12項において、センスアンプ
は、上記列線電圧設定回路を兼ねることを特徴とする半
導体メモリ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59211338A JPS6192499A (ja) | 1984-10-11 | 1984-10-11 | 半導体メモリ |
EP85112754A EP0179351B1 (en) | 1984-10-11 | 1985-10-08 | Semiconductor memory |
DE8585112754T DE3586736T2 (de) | 1984-10-11 | 1985-10-08 | Halbleiterspeicher. |
US06/785,654 US4727517A (en) | 1984-10-11 | 1985-10-09 | Semiconductor memory with column line voltage sitting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59211338A JPS6192499A (ja) | 1984-10-11 | 1984-10-11 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6192499A true JPS6192499A (ja) | 1986-05-10 |
JPH0363159B2 JPH0363159B2 (ja) | 1991-09-30 |
Family
ID=16604302
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59211338A Granted JPS6192499A (ja) | 1984-10-11 | 1984-10-11 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6192499A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291797A (ja) * | 1986-06-11 | 1987-12-18 | Nec Corp | 半導体記憶回路 |
-
1984
- 1984-10-11 JP JP59211338A patent/JPS6192499A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62291797A (ja) * | 1986-06-11 | 1987-12-18 | Nec Corp | 半導体記憶回路 |
Also Published As
Publication number | Publication date |
---|---|
JPH0363159B2 (ja) | 1991-09-30 |
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