DE3447723A1 - Integrierte halbleiterschaltung - Google Patents
Integrierte halbleiterschaltungInfo
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Description
Die Erfindung betrifft eine integrierte Halbleiterschaltung und insbesondere eine Technik, die z.B. wirkungsvoll auf
statische Schreib/Lese-Speicher mit wahlfreiem Zugriff (random access memories / RAMs) mit CMOS- oder Bipolar-Aufbau
angewandt werden kann.
Es ist bekannt, Bipolar-Transistoren für Schreib/Lese-Schaltkreise
und Digitalleitungs-Auswahlschaltkreise zu verwenden, um die Arbeitsgeschwindigkeit statischer CMOS-RAMs zu steigern.
Eine derartige Anordnung ist in der offengelegten japanischen
Patentanmeldung Nr. 58193/1981 gezeigt.
Da in einem derartigen Halbleiterspeicher dem Bipolar-Transistor
ständig ein Arbeitsstrom (Vorspannung) zugeführt wird, wird der Stromverbrauch sehr hoch. Dadurch tritt der wesentliche
Nachteil auf, daß ein Aushilfsbetrieb mit Batterie praktisch unmöglich ist, obwohl ein großer Vorteil eines
statischen CMOS-RAM darin besteht, daß im allgemeinen ein solcher Batterie-Aushilfsbetrieb erfolgen kann. In dem bekannten
Lese-Schaltkreis wird darüberhinaus ein Bipolar-Transistor als ein Spaltenschalter verwendet. Einer durch
diesen Spaltenschalter ausgewählten Speicherzelle wird ein Strom zugeführt, um ein Lesesignal zu erhalten. Der Wert
des Lesestroms kann jedoch nicht erhöht werden, da er durch den Leitwert des MOSFET in der Speicherzelle vorgegeben ist.
Das ist darauf zurückzuführen, daß die Bauelementgröße der Speicherzellen unter dem Gesichtspunkt einer Steigerung der
Speicherkapazität nicht erhöht werden darf, obwohl das für die Erhöhung des Lesestroms erforderlich wäre. Damit ist es
trotz der Verwendung von Bipolar-Transistoren nicht möglich, die Lesegeschwindigkeit des beschriebenen, herkömmlichen
Halbleiterspeichers wesentlich zu erhöhen. Weiterhin ist es aufgrund des Aufbaus des Spaltenschalters aus Bipolar-
Transistoren schwierig, den Pegel der Ausgangssignale (ausgewählt / nicht ausgewählt) des Spaltenadress-Decoders zu
setzen.
Die generelle Aufgabe der Erfindung ist darin zu sehen, eine integrierte Halbleiterschaltung zu schaffen, mit der die dem
Stand der Technik anhaftenden Nachteile zumindest teilweise überwunden werden.
Eine spezielle Aufgabe der Erfindung liegt darin, eine integrierte
Halbleiterschaltung anzugeben, mit der eine hohe Arbeitsgeschwindigkeit erzielt und die Erzeugung unwirksamer
Ströme verhindert werden kann.
Eine weitere Aufgabe der Erfindung liegt darin, einen statischen CMOS-RAM anzugeben, mit dem es möglich ist, eine
hohe Arbeitsgeschwindigkeit zu erzielen, ohne den für einen CMOS-Schaltkreis typischen Vorteil eines niedrigen Leistungsverbrauches zu verlieren.
Eine weitere Aufgabe der Erfindung liegt in der Schaffung eines Bipolar-RAM, mit dem der Verbrauch elektrischer Leistung
weitgehend verringert wird.
Die Lösung dieser Aufgaben erfolgt gemäß dem kennzeichnenden Teil des Hauptanspruchs. Danach sind MOSFETs als Stromquellen
vorgesehen, die den Bipolar-Transistoren nur während deren Arbeitszeiten Arbeitsströme zuführen. Die derart aufgebaute
integrierte Halbleiterschaltung zeichnet sich durch eine hohe Arbeitsgeschwindigkeit bei einem verringerten Verbrauch
elektrischer Leistung aus.
Die Beschreibung bevorzugter Ausführungsbeispiele der Erfindung erfolgt anhand der anliegenden Zeichnungen. In den
Zeichnungen zeigen
3U7723
Fig. 1 ein Schaltbild einös ersten Ausführungsbeispiels, in
dem die Erfindung auf einen statischen CMOS-RAM angewandt ist;
Fig. 2 ein Schaltbild eines Lese-Schaltkreises im Ausführungsbeispiel
nach Fig. 1;
Fig. 3 ein Zeitdiagramm zur Verdeutlichung des Betriebs der Schaltung nach Fig. 2;
Fig. 4 ein Schaltbild eines weiteren Ausführungsbeispiels, in dem die Erfindung auf einen Bipolar-RAM angewandt
ist; und
Fig. 5 ein Blockdiagramm einer weiteren erfindungsgemäßen
Anordnung zur Verringerung des Leistungsverbrauchs.
In Fig. 1 ist ein Schaltbild eines ersten Ausführungsbeispiels gezeigt, in dem die vorliegende Erfindung auf einen statischen
CMOS-RAM angewandt ist. Obwohl keine Beschränkung darauf besteht, ist der dargestellte RAM nach den bekannten
Technologien für die Herstellung integrierter Schaltungen (ICs) vom Bipolar- oder CMOS-Typ auf einem Halbleitersubstrat,
wie z.B. einem Silizium-Einkristall, ausgebildet. Die Anschlüsse Ax, Ay, Din, Dout, WE und CS dienen als externe
Anschlüsse. Die Anschlüsse für die Leistungszuführung sind in der Zeichnung nicht dargestellt. Der statische CMOS-RAM
nach diesem Ausführungsbeispiel hat eine Speicherkapazität von etwa 64 Kilo-Bit. Die Speicheranordnung ist in vier
Blöcke unterteilt, um die mit einer später beschriebenen, gemeinsamen Datenleitung verbundene Streukapazität zu reduzieren.
Ein Speicherzellen-Schaltkreis MC ist beispielhaft dargestellt. Die Speicherzelle weist Speicher-(Ansteuer-) MOSFETs
Q1 und Q2, deren Gate- und Drain-Anschlüsse kreuzweise (in verriegelter Form) verbunden sind, sowie Widerstände R1 und
R2 mit einem hohen Wert auf, die durch polykristalline Si-
liziumschichten für das Halten der Daten gebildet sind. Diese Widerstände sind zwischen den Drain-Anschlüssen der MOS-FETs
Q1, Q2 und dem Spannungsanschluß VDD einer Leistungsquelle vorgesehen. Zwischen den gemeinsam verbundenen Punkten
der MOSFETs Q1, Q2 und komplementären Datenleitungen
(oder Digitalleitungen) DO, DÖ~ sind MOSFETs Q3 und Q4 mit
Transfer-Gate vorgesehen. Die anderen Speicherzellen MC haben ebenfalls den beschriebenen Aufbau. Diese Speicherzellen
MC sind in Form einer Matrix angeordnet, um die beispielhaft in Fig. 1 gezeigte Speicheranordnung M-ARYO aufzubauen.
Die Gate-Anschlüsse der Transfergate-MOSFETs Q3, Q4 der in
derselben Zeile angeordneten Speicherzellen sind gemeinsam mit den entsprechenden Wortleitungen W1 und W2 verbunden.
Eingabe/Ausgabe-Anschlüsse der in derselben Spalte angeordneten Speicherzellen sind mit den entsprechenden Paaren von
komplementären Datenleitungen DO, DO und D1, D1 verbunden.
um den Leistungsverbrauch der Speicherzellen MC zu verringern,
hat der Widerstand R1 einen so hohen Wert, wie er notwendig ist, um die Gate-Spannung des MOSFET Q 2 höher als seine
Schwellenspannung zu halten, wenn der MOSFET Q1 nicht-leitend gemacht wird. Einen ähnlich hohen Widerstandswert hat
der Widerstand R2. Damit ist der Widerstand R1 in der Lage, einen so hohen elektrischen Strom zu liefern, daß die in der
(nicht gezeigten) Gate-Kapazität des MOSFET Q2 gespeicherten Daten bzw. elektrischen Ladungen durch einen Drain-Leckstrom
des MOSFET Q1 nicht entladen werden.
Nach diesem Ausführungsbeispiel ist die Speicherzelle MC aus n-Kanal-MOSFETs und Widerstandselementen aus polykristallinem
Silizium aufgebaut, obwohl die Speicheranordnung mit der CMOS-IC-Technologie hergestellt wird. Damit lassen sich die
Abmessungen der Speicherzellen und der Speicheranordnung wirkungsvoller verringern, als wenn statt der Widerstandselemente
aus polykristallinem Silizium ρ-Kanal-MOSFETs ver-
wendet werden. Die Widerstände aus polykristallinen! Silizium
können zusammen mit den Gate-Elektroden der Ansteuer-MOSFETs
Q1, Q 2 als eine einheitliche Struktur ausgebildet werden,
womit auch die Abmessungen der Elektroden verringert werden können. Weiterhin sind im Gegensatz zur Verwendung von p-Kanal-MOSFETs
für die Ansteuer-MOSFETs Q1, Q2 keine großen Abstände erforderlich, so daß keine nutzlosen unbelegten
Bereiche gebildet werden müssen. Nach der Figur wird die Wortleitung W1 durch einen Ansteuer-Schaltkreis DV1 ausgewählt,
der ein von einem X-Adressdecoder X-DCR gebildetes Auswahlsignal empfängt. Dasselbe trifft für die andere Wortleitung
W2 zu.
Der X-Adressdecoder X-DCR ist aus NOR-Gattern G1, G2 usw.
aufgebaut, die einander ähneln. Die Eingänge dieser NOR-Gatter G1, G2 usw. empfangen komplementäre interne Adress-Signale
in vorgegebenen Kombinationen, die durch einen X-Adresspuffer X-ADB erzeugt werden, der die von einem (nicht
gezeigten) entsprechenden Schaltkreis zugeführten, externen Adress-Signale Ax empfängt.
Nach diesem Ausführungsbeispiel sind die gepaarten Datenleitungen DO, Ö~Ö und D1 , D1 in der Speicheranordnung M-ARYO
mittels der Spaltenschalter für die Auswahl der Datenleitungen, die aus den Transfergate-MOSFETs Q9, Q10, Q11 und Q12
aufgebaut sind, mit gemeinsamen Datenleitungen CDO, CDO verbunden. Mit diesen gemeinsamen Datenleitungen CDO, CDO sind
weiterhin Eingangsanschlüsse eines Lese-Schaltkreises R und Ausgangsanschlüsse eines Schreib-Schaltkreises W verbunden.
Die gemeinsamen Datenleitungen von anderen Speicheranordnungen M-ARY1 bis M-ARY3 sind nicht dargestellt, sie sind
jedoch ebenfalls mit den entsprechenden Eingangsanschlüssen des Lese-Schaltkreises R und den entsprechenden Ausgangsanschlüssen
des Schreib-Schaltkreises W verbunden. Der Ausgangsanschluß des Lese-Schaltkreises R gibt an den Daten-
Ausgangsanschluß Dout ein Lesesignal ab. Vom Daten-Eingangsanschluß
Din wird ein Schreib-Datensignal an den Eingangsanschluß des Schreib-Schaltkreises W angelegt.
Von einem Y-Adressdecoder Y-DCR werden den Gate-Anschlüssen
der MOSFETs Q9, Q10, Q11 und Q12, die die oben beschriebenen
Spaltenschalter aufbauen, Auswahlsignale Y1, Y2 zugeführt. Der Y-Adressdecoder Y-DCR ist aus einander entsprechenden
NOR-Gatterschaltungen G3, G4 usw. aufgebaut. Auf die Eingangsanschlüsse dieser NOR-Gatterschaltungen G3, G4 werden interne
komplementäre Adress-Signale in vorgegebenen Kombinationen gegeben, die von einem Y-Adresspuffer Y-ADB erzeugt werden, der
von einem (nicht gezeigten) entsprechenden Schaltkreis externe Adress-Signale Ay empfängt.
Eine Steuerschaltung CON erzeugt ein internes Steuertaktsignal nach dem Empfang von Steuersignalen von den externen Anschlüssen
WE, CS.
Entsprechend diesem Ausführungsbeispiel wird,ein internes
Chip-Auswahlsignal CS mit dem Zustand "nicht ausgewählt", das von der Steuerschaltung CON gebildet wird und den hohen
Pegel hat, wenn der Chip nicht ausgewählt ist, an die Eingangsanschlüsse der NOR-Gatter G1, G2 usw. des X-Adressdecoders
X-DCR angelegt, so daß für alle Wortleitungen die Bedingung "nicht ausgewählt" gilt. Das verhindert das Fließen
eines Gleichstroms durch einen Last-MOSFET Q5 der Datenleitung, den Transfergate-MOSFET Q3 einer Speicherzelle MC, die
mit einer beliebigen ausgewählten Wortleitung verbunden ist, und den Speicher-MOSFET Q1, der leitend wird, wenn der Chip
nicht ausgewählt ist.
In Fig. 2 ist ein Schaltbild eines Lese-Schaltkreises nach diesem Ausführungsbeispiel der Erfindung gezeigt.1
Danach finden Bipolar-Transistoren T1 , T2 in Differentialform als ein Leseverstärker SAO Verwendung, der ein Lesesignal
von der Speicheranordnung M-ARYO verstärkt. Das heißt, die auf den gemeinsamen Datenleitungen CDO, CDO auftretenden
Lesespannungen von einer Speicherzelle werden den Basisanschlüssen der Differential-Transistoren T1 , T2 zugeführt.
Ein n-Kanal-MOSFET Q13, der ein Arbeits-Taktsignal 0
pau
aufnimmt, ist mit den gemeinsamen Emitteranschlüssen der Differential-Transistoren T1, T2 verbunden. Eine weitere,
beispielhaft gezeigte Speicheranordnung M-ARY3 ist ebenfalls mit einem Leseverstärker SA3 versehen, der in ähnlicher
Weise Differential-Transistoren T3, T4 und einen n-Kanal-MOSFET Q14 aufweist. Die entsprechenden Kollektoranschlüsse
der Differential-Transistoren T1 , T2, T3 und T4 usw.
sind gemeinsam mit einem Paar von Eingangsanschlüssen des später beschriebenen Hauptverstärkers MA verbunden.
Die den Gate-Anschlüssen der mit den gemeinsamen Emitteranschlüssen
der Differential-Transistoren verbundenen MOSFETs Q13, Q14 zugeführten Arbeits-Taktsignale 0 n, 0 ^ werden
pau ρaj
von NOR-Gattern G5, G6 gebildet, die ein Lese-Steuersignal WE + CS empfangen, dessen Pegel niedrig ist (logische "0"),
wenn der Chip ausgewählt ist und der Lesebedingung unterliegt. Die Gatter G5 und G6 empfangen weiterhin komplementäre
Adress-Signale axi, ayi bzw. axi,ayi,die die Speicheran-Ordnungen M-ARYO bis M-ARY3 auswählen. Deshalb befindet sich
nur ein MOSFET im Zustand "EIN", der den Arbeitsstrom für einen Leseverstärker SA bildet, der einer für die Durchführung
des Lesebetriebs ausgewählten Speicheranordnung entspricht. Die MOSFETs der übrigen drei Leseverstärker SA befinden
sich im Zustand "AUS".
Die Kollektoranschlüsse der Differential-Transistoren T1 ,
T2, T3 und T4 der gemeinsamen Leseverstärker SAO bis SA3 sind mit den Emitteranschlüssen der Verstärker-Transistoren
Τ5, Τ6 in Basisschaltung verbunden, die einen Schaltkreis der Eingangsstufe eines Hauptverstärkers MA aufbauen. Die
Basisanschlüsse dieser Transistoren T5, T6 werden mit einer Vorspannung versorgt, die von einem entsprechenden Schaltkreis
gebildet wird. Dazu ist zwischen der Leistungsquellenspannung VDD und einem Punkt auf Erdpotential eine Serienschaltung
aus seriell verbundenen Dioden D1, D2 für die Verschiebung
des Pegels der Leistungsquellenspannung VDD und aus einem n-Kanal-MOSFET Q16 für den Fluß eines Vorspannstroms
vorgesehen. Weiterhin ist ein n-Kanal-MOSFET Q23 parallel zur Diode D1 geschaltet. Der Gate-Anschluß des MOSFET Q23 wird in
diesem Ausführungsbeispiel mit dem Lese-Steuersignal WE + CS versorgt, das während des Lesebetriebs den niedrigen Pegel annimmt.
N-Kanal-MOSFETs Q15, Q17 sind mit den Emitteranschlüssen
der Transistoren T5, T6 verbunden, um für diese Vorspannströme
zu bilden. Die Gate-Anschlüsse dieser MOSFETs Q15, Q17
werden mit einem Steuersignal WE · CS beaufschlagt, das während des Lesebetriebs den hohen Pegel annimmt. Daher werden
die MOSFETs Q15 bis Q17 nur während des Lesebetriebs auf
"EIN" geschaltet, um entsprechende Vorspannströme zu bilden.
P-Kanal-MOSFETs Q20, Q21 und n-Kanal-MOSFETs Q22, Q24 sind
als Lasten zwischen dem Anschluß der Leistungsquellenspannung VDD und den Kollektoranschlüssen der Transistoren T5, T6 parallelgeschaltet.
Die p-Kanal-MOSFETs Q20, Q21 sind ständig leitend, da ihre Gate-Anschlüsse ständig mit dem Erdpotential
beaufschlagt werden, während die Gate-Anschlüsse der n-Kanal-MOSFETs Q22, Q24 mit dem Lese-Steuersignal WE + CS
versorgt werden.
Die Kollektorausgaben dieser Transistoren T5, T6 werden über
die Emitterfolger-Transistoren T7, T8 zu einem Datenausgangspuffer
DOB übertragen. Die Emitteranschlüsse der Transistoren T7 , T8 sind mit den n-Kanal-MOSFETs Q18, Q19 verbunden,
die die Arbeitsströme für sie bilden un<-* wer^en mit dem Lese-
Steuersignal WE · CS beaufschlagt.
Der Betrieb der Schaltung dieses Ausführungsbeispiels wird im folgenden unter Bezugnahme auf das Zeitdiagramm nach
Fig. 3 beschrieben.
Beim Lesebetrieb wird ein Schreib-Freigabesignal WE auf den hohen Pegel, ein Chip-Auswahlsignal CS auf den niedrigen Pegel
gesetzt. Damit nimmt ein Lese-Steuersignal WE · CS den hohen Pegel, und ein dazu invertiertes Signal WE + CS den
niedrigen Pegel an (nicht gezeigt). Wenn die zu dieser Zeit zugeführten Adress-Signale axi,ayi den niedrigen Pegel annehmen,
wird dementsprechend das NOR-Gatter G5 geöffnet, um ein Ausgangssignal 0 _ auf hohem Pegel zu erzeugen, das
pau
den MOSFET Q13 leitend macht. Ein Arbeitsstrom fließt in
die Differential-Transistoren T1, T2, und das Lesesignal
von der Speicheranordnung M-ARYO wird verstärkt und durch die Kollektoren erzeugt.
Andererseits werden die die Stromquellen bildenden MOSFETs Q15 bis Q19 leitend gemacht, um in die Transistoren T5 bis
T8 Arbeitsströme fließen zu lassen, da das Steuersignal WE-CS des Hauptverstärkers MA den hohen Pegel annimmt. Die
Ausgangssignale des Leseverstärkes SAO werden deshalb einem (nicht gezeigten) Datenausgangspuffer DOB zugeführt, und ein
Lese-Ausgangssignal Dout liegt am externen Anschluß an.
Die Arbeits-Taktsignale 0 . bis 0 _ an den Leseverstärkern
SA1 bis SA3 der anderen Speicheranordnungen M-ARY1 bis M-ARY3 befinden sich auf niedrigem Pegel, und die die Arbeitsströme
bildenden MOSFETs Q14 und ähnliche werden nichtleitend. Die Leseverstärker SA1 bis SA3 zeigen daher eine
hohe Ausgangsimpedanz. Damit wird der Hauptverstärker MA nur mit dem elektrischen Strom versorgt, der durch die ausgewählte
Speicheranordnung M-ARYO erzeugt wird.
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Beim Schreibbetrieb wird das Schreib-Freigabesignal WE auf den niedrigen Pegel gesetzt, wie in Fig. 3 gestrichelt gezeigt,
so daß das Steuersignal WE -CS den niedrigen Pegel, sein invertiertes Signal WE + CS~ den hohen Pegel annimmt.
Die MOSFETs Q13 bis Q19 für die Bildung der Arbeitsströme
für die Verstärker-Transistoren der Leseverstärker SAO bis SA3 und des Hauptverstärkers MA werden daher alle nicht-leitend
gemacht, um ihren Betrieb zu unterbinden. In diesem Falle wird,abhängig vom Leitfähigkeitszustand des MOSFET Q23,
die Vorspannung der Schaltung der Eingangsstufe des Hauptverstärkers MA etwa gleich VDD - V^ (V_ bezeichnet die Vorwärtsspannung
der Diode D2). Weiterhin werden die als Lasten dienenden n-Kanal-MOSFETs Q22 und Q24 auf "EIN" geschaltet,
um das Basispotential der Emitterfolger-Transistoren T7, T8 anzuheben. Nicht dargestellte p-Kanal-MOSFETs, die einen
Schaltkreis in der Eingangsstufe des Datenausgangspuffers
DOB aufbauen, werden nicht-leitend gemacht.
In Fig. 4 ist ein Schaltbild eines zweiten Ausführungsbeispiels
dargestellt, nach dem die Erfindung auf einen Bipolar-RAM Anwendung findet. Der in dieser Figur dargestellte RAM
ist nach einer Technologie zur Herstellung integrierter Halbleiterschaltungen ähnlich der, die für das in Fig. 1 dargestellte
Ausführungsbeispiel verwendet wird, auf einem HaIbleitersubstrat,
wie z.B. einem Silizium-Einkristall, ausgebildet. Die Anschlüsse XAO bis XAk, YAO bis YA£, Dout, Din,
CS, WE, -Vee und GND dienen als externe Anschlüsse. In der Zeichnung sind jedoch der Leistungsquellenanschluß -Vee und
der Anschluß GND nicht dargestellt. Im Unterschied zum Ausführungsbeispiel
nach Fig. 1 sind in Fig. 4 die Bipolar-Transistoren mit Q und die MOSFETs mit M bezeichnet.
In Fig. 4 ist die konkrete Schaltung von einer Speicherzelle aus einer Vielzahl von eine Speicheranordnung M-ARY aufbauen-
den Speicherzellen dargestellt. Nach diesem Ausführungsbeispiel wird in einer Speicherzelle eine Flip-Flop-Schaltung
verwendet, die aus npn-Ansteuer-Transistoren Q12, Q13, deren
Basis- und Kollektoranschlüsse überkreuz geschaltet sind, und aus pnp-Transistoren Q14, Q15 besteht, die mit ihren
Kollektoren verbunden sind. Die dargestellten npn-Ansteuer-Transistoren Q12, Q13 haben einen MuItiemitter-Aufbau. Dabei
sind die Emitteranschlüsse auf einer Seite miteinander verbunden, während die Emitteranschlüsse auf der anderen Seite
als Eingangs/Ausgangs-Anschlüsse einer Speicherzelle dienen und mit einem (beispielhaft gezeigten) Paar von komplementären
Datenleitungen DO, DO verbunden sind. Die npn-Ansteuer-Transistoren Q12, Q13 können aus zwei Transistoren bestehen,
deren Basis- und Kollektoranschlüsse miteinander verbunden sind. Weiterhin können die Last-Transistoren Q14, Q15 durch
Last-Widerstände und Klemm-Dioden ersetzt werden, die zueinander parallelgeschaltet sind. Die gemeinsamen Emitteranschlüsse
der Last-Transistoren Q14, Q15 sind mit einer beispielhaft
dargestellten Wortleitung WO verbunden.
Mit der beschriebenen Speicherzelle als Ausgangspunkt sind m ähnliche Speicherzellen (jeweils als "black box" dargestellt)
entlang der quer verlaufenden Zeile angeordnet und mit der Wortleitung WO verbunden. Die quer verlaufende Zeile
ist mit einer der Wortleitung WO entsprechenden Haltestrom leitung STO versehen, an der die miteinander verbundenen
Emitteranschlüsse der Ansteuer-Transistoren Q12, Q13 der
Speicherzelle angeschlossen sind. Auf die gleiche Art sind die Speicherzellen in der anderen dargestellten Zeile (Wortleitung
Wn, Haltestromleitung STn) verschaltet. Die Haltestromleitungen STO, STn sind mit (nicht gezeigten) Konstantstromquellen
Ist versehen, die die Halteströme an die Speicherzellen liefern.
Weiterhin sind η ähnlich aufgebaute Speicherzellen entlang der vertikalen Spalte angeordnet, deren Eingangs/Ausgangs-
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Anschlüsse gemeinsam mit den komplementären Datenleitungen DO, DO verbunden sind. Damit sind m χ η Speicherzellen in
Zeilen und Spalten angeordnet, um eine Speicheranordnung M-ARY aufzubauen.
Die beispielhaft dargestellten Wortleitungen WO, Wn werden
durch Wortleitungs-Ansteuer-Transistoren Q16, Q17 ausgewählt,
die die vom X-Adressdecoder X-DCR erzeugten Signale XO, Xn empfangen.
In die Adresspuffer XABO bis XABk werden über externe An-Schlüsse XAO bis XAk von entsprechenden (nicht gezeigten)
Schaltungen zugeführte Adress-Signale eingegeben. Die Adresspuffer XABO bis XABk bilden in Abhängigkeit von den Eingangs-Adress-Signalen
invertierte oder nicht invertierte Adress-Signale und geben diese an den X-Adressdecoder X-DCR. Anschließend
bildet der X-Adressdecoder X-DCR ein Wortleitungs-Auswahlsignal,
um eine Wortleitung zu wählen.
In diesem Ausführungsbeispiel sind die dargestellten komplementären
Datenleitungen DO, DÖ~ über Transistoren Q18, Q20,
die als Spaltenschalter dienen, mit n-Kanal-MOSFETs M1 und
M3 verbunden. Diese MOSFETs M1 und M3 sind gleichzeitig für andere (nicht gezeigte) komplementäre Datenleitungen·'.vorgesehen
und werden durch ein internes Chip-Auswahlsignal CS auf "EIN" geschaltet, um einen Schreib/Lese-Strom Ir zu bilden.
Ein vom Y-Adressdecoder Y-DCR erzeugtes Signal YO wird auf die Basisanschlüsse der als Spaltenschalter arbeitenden
Transistoren Q18 und Q20 gegeben. Von einem entsprechenden, nicht gezeigten Schaltkreis zugeführte Adress-Signale werden
über externe Anschlüsse YAO bis YAA in die Adresspuffer YABO bis YABS, eingegeben. Die Adresspuffer YABO bis YABJl
erzeugen invertierte und nicht invertierte Adress-Signale entsprechend den Eingangsadress-Signalen und geben.sie an
den Y-Adressdecoder Y-DCR. Damit bildet der Ύ-Adressdecoder Y-DCR ein Datenleitungs-Auswahlsignal und wählt ein Paar
komplementärer Datenleitungen. Nach diesem Ausführungsbeispiel ist anschließend ein Vorspannungs-Schaltkreis vorgesehen,
um an die ausgewählten Datenleitungen eine bestimmte Vorspannung anzulegen. Das heißt, eine Diode D3 und ein Widerstand
R6 sind zwischen dem Basisanschluß und dem Kollektoranschluß eines Transistors Q21 in Serie geschaltet, wobei
der Kollektor auf dem Massepotential der Schaltung liegt. Die Serienschaltung aus der Diode D3 und dem Widerstand R6
wird über einen Transistor Q19 mit einem n-Kanal-MOSFET M2
verbunden, der einen Strom Ir ähnlich dem oben genannten erzeugt. Der dargestellte Transistor Q21 hat einen Multiemitter-Aufbau
und ist mit den komplementären Datenleitungen DO, D~Ö verbunden.
Eine Quelle für einen sehr kleinen, konstanten Strom ist mit den komplementären Datenleitungen DO, DO gekoppelt. Von den
Transistoren Q23, Q24, die durch ihre Basisanschlüsse eine
konstante Spannung Vb1 erhalten und an ihren Emitteranschlüssen
mit Widerständen verbunden sind, wird nämlich ständig ein sehr kleiner, konstanter Strom aufgenommen.
Deshalb wird die nicht gewählte Datenleitung mit einer Spannung vorgespannt, die annähernd gleich der Summe aus der
Vorwärtsspannung der Diode D3 und der Spannung über dem
Basis- und dem Emitteranschluß des Transistors Q21 ist. Wenn die komplementären Datenleitungen DO, DO ausgewählt
sind, fließt der vom leitenden MOSFET M2 erzeugte Strom Ir über den Transistor Q19 in den Widerstand R6. Der Transistor
Q21 wird damit nicht-leitend, und die Potentiale der komplementären Datenleitungen DO, DÖ~ werden mit den
in der ausgewählten Speicherzelle gespeicherten Daten festgelegt.
Die Emitteranschlüsse von Strom-Schalttransistoren Q7, Q6.
sind mit den komplementären Datenleitungen DO, DÖ~ gekoppelt,
um die zu einer Speicherzelle in der beispielhaft dargestellten
Zeile gehörigen Daten zu schreiben/lesen. Die Kollektorausgaben dieser Transistoren Q7, Q6 werden auf die Eingangsanschlüsse des Hauptverstärkers MA gegeben, der den Verstärkungsbetrieb
durchführt und ein Ausgangssignal bildet, das dem Eingangspegel eines Datenausgabepuffers DOB vom ECL (Emitter
Coupled Logic)-Typ entspricht. Der Datenausgabepuffer DOB erzeugt ein Lese-Ausgangssignal, das an den externen Anschluß
Dout gegeben wird. Der Hauptverstärker MA ist ähnlich dem des Ausführungsbeispiels nach Fig. 1 aufgebaut.
An die Basisanschlüsse der Strom-Schalttransistoren Q7, Q6
werden Ausgangsspannungen V1, V2 eines Schreib-Schaltkreises
WA angelegt. Der die Ausgangsspannungen V1, V2 bildende
Schreib-Schaltkreis WA ist aus Differential-Transistoren Q1 bis Q3, einer an deren gemeinsamen Emitteranschlüssen vorgesehenen
Konstantstromquelle, an den Kollektoranschlüssen der Transistoren Q1, Q2 vorgesehenen Widerständen R1, R2 und
einem Widerstand R3 aufgebaut, der zwischen dem Erdpotential und einem Punkt vorgesehen ist, an dem die Widerstände R1,
R2 und der Kollektoranschluß des Transistors Q3 miteinander verbunden sind. Die Basisanschlüsse der Transistoren Q1, Q2
werden mit Schreibdatensignalen d. , d. beaufschlagt, die von einem später beschriebenen Daten-Eingabepuffer DIB kommen.
Die Basis des Transistors Q3 wird mit einem internen Schreib-Freigabesignal we beaufschlagt, das von einem später
beschriebenen Steuerschaltkreis CONT abgeben wird.
Nach diesem Ausführungsbeispiel ist der Dateneingabepuffer
DIB (wie unten beschrieben) so aufgebaut, daß in den Ausgangsspannungen V1, V2 des Schreib-Schaltkreises WA kein
Rauschen erzeugt wird, das der Pegeländerung der Eingangsdatensignale d. , d. während des Schreibbetriebs entspricht.
Ein Transistor Q8 empfängt ein durch den externen Anschluß Din zugeführtes Schreib-Datensignal, und ein Transistor
Q9 wird über seine Basis mit einer Referenzspannung
Vb2 beaufschlagt, um das Eingangssignal zu diskriminieren.
Diese Transistoren Q8 und Q9 sind miteinander in Differentialform verschaltet. Mit den Kollektoranschlüssen der Differential-Transistoren
Q8 und Q9 sind Widerstände R4 und R5 verbunden. Die Kollektorausgaben der Differential-Transistoren
Q8 und Q9 werden an die Basisanschlüsse der Emitterfolger-Transistoren
Q25, Q26 angelegt, und die Datensignale d. und d. werden von den Emitteränschlüssen dieser Transistoren
Q25 und Q26 an den Schreib-Schaltkreis WA gegeben.
Der Kollektoranschluß eines Differential-Transistors Q10
ist mit den gemeinsamen Emitteranschlüssen der Differential-Transistoren
Q8 und Q9 verbunden, so daß sich während des Lesebetriebs die Datensignale d. und d. nicht in Abhängigkeit
von den Signalen vom externen Anschluß Din ändern. Auf den Basisanschluß des Transistors Q10 wird eine Referenzspannung
Vb3 gegeben, um das interne Schreib-Freigabesignal we zu diskriminieren. Das interne Schreib-Freigabesignal we
wird an den Basisanschluß des Transistors Q11 angelegt, der
bezüglich des Transistors Q10 in Differentialform geschaltet ist. Der Kollektoranschluß des Transistors Q11 ist über die
Dioden D1 und D2 mit den Kollektoranschlüssen der Differential-Transistoren
Q8 und Q9 verbunden.
Nach dieser Ausführungsform werden die Arbeitsströme 11 bis
14 für die Transistoren Q1 bis Q5 und für die Transistoren
Q8, Q11, Q25 und Q26 durch n-Kanal-MOSFETs M4 bis M9 gebildet,
die durch ein internes Chip-Auswahlsignal es leitend gemacht werden, um den unwirksamen Strom zu reduzieren, wenn
der Chip nicht ausgewählt ist.
Der Steuer-Schaltkreis CONT, der die über die externen An-Schlüsse
WE und CS zugeführten Steuersignale empfängt, erzeugt ein Betriebs-Steuersignal für den Datenausgabepuffer
DOB, das interne Schreib-Freigabesignal we, das dem Schreib-Schaltkreis WA und dem Dateneingabepuffer ÜIB zugeführt wird,
sowie das interne Chip-Auswahlsignal es. Der Aufbau des in-
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ternen Schaltkreises zur Bildung dieser Signale erfolgt nach Prinzipien, wie sie für derartige Steuerschaltungen bekannt
sind.
Wenn das Steuersignal CS auf den niedrigen Pegel gesetzt wird,
um den Chip auszuwählen, erzeugt der Steuerschaltkreis CONT ein internes Chip-Auswahlsignal es auf hohem Pegel. Andererseits
erzeugt der Steuerschaltkreis CONT ein internes Chip-Auswahlsignal es auf niedrigem Pegel, wenn das Steuersignal
CS auf den hohen Pegel gesetzt ist, so daß sich der Chip im Zustand "nicht ausgewählt" befindet.
Der Lesebetrieb wird durchgeführt, wenn der Anschluß WE auf den hohen Pegel und der Anschluß CS auf den niedrigen Pegel
gesetzt ist. Im Dateneingangspuffer DIB nimmt in diesem Fall
das Schreib-Freigabesignal we entsprechend dem Anschluß WE den hohen Pegel an. Der Transistor Q10 wird deshalb nichtleitend,
der Transistor Q11 leitend gemacht, und der halbierte elektrische Strom 14 fließt über die Dioden D1, D2
in die Widerstände R4 und R5. Der Ausgangspegel ist daher unabhängig von den Signalen vom externen Anschluß Din auf
dem Zwischenpegel festgehalten. Das Auftreten von Rauschen in den Lese-Referenzspannungen V1, V2.(V f ) beim Lesebetrieb
aufgrund der Pegeländerung am externen Anschluß Din wird damit verhindert.
Nach diesem Ausführungsbeispiel werden der Schreib/Lese-Strom Ir für die Speicheranordnung M-ARY sowie der Arbeitsstrom für den beispielhaft dargestellten Schreib-Schaltkreis
WA durch die MOSFETs erzeugt, die durch das interne Chip-Auswahlsignal es betrieben werden. Dadurch wird das Fliessen
eines unwirksamen Stroms verhindert, wenn der Chip nicht ausgewählt ist. Auch die Stromquellen-Schaltungen
zur Erzeugung der Arbeitsströme für die peripheren Schaltkreise, d.h. für die Adressdecoder X-DCR, Y-DCR sind mit
denselben MOSFETs aufgebaut, die nach Empfang des internen
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Chip-Auswahlsignals es leitend gemacht werden, um den unwirksamen
Strom zu verringern. Wenn die MOSFETs zur Erzeugung der Arbeitsströme für die Adressdecoder X-DCR, Y-DCR unter der
Bedingung, daß der Chip nicht ausgewählt ist, nicht-leitend gemacht werden, nehmen ihre Ausgangssignale den Pegel "nicht
ausgewählt" an.
Entsprechend diesem Ausführungsbeispiel werden die MOSFETs zur Erzeugung der Arbeitsströme für die Transistoren demnach
entsprechend einem Chip-Auswahlsignal in Abhängigkeit davon, ob der Chip ausgewählt oder nicht ausgewählt ist,
auf "EIN" oder "AUS" geschaltet, um dadurch das nutzlose Fließen des Stroms zu verhindern, wenn der Chip nicht ausgewählt
ist. Darüberhinaus kann, wie in Fig. 5 gezeigt, ein Schaltkreis 100 für die Erfassung der Veränderung von Adress-Signalen,
und ein Schaltkreis 200 vorgesehen sein, der in Abhängigkeit von der Ausgabe des Detektors 100 Taktsignale erzeugt,
um den Adresspuffer, den Adressdecoder, die Speicheranordnung M-ARY, den Leseschaltkreis und den Schreibschaltkreis
in der genannten Reihenfolge zeitlich seriell zu betreiben, so daß jeder Schaltungsblock nur zu bestimmten Zeitpunkten
durch die Arbeits-Taktsignale zeitlich seriell betrieben wird, wenn der Chip gewählt ist. In diesem Fall kann
der Stromverbrauch reduziert werden, selbst wenn der Chip ausgewählt ist. Bezüglich einer derartigen Anordnung ist anzumerken,
daß der Aufbau des Schaltkreises 100 für die Erfassung der Veränderung der Adress-Signale bekannt ist und
hier nicht im einzelnen beschrieben wird. Auch der Aufbau des Taktsignalgenerators 200 für die Erzeugung der zeitlich
seriellen Taktsignale kann nach dem für die Herstellung von Takt-Schaltkreisen bekannten Prinzipien erfolgen. Der Taktsignalgenerator
200 weist beispielsweise eine Kombination von statischen CMOS-Invertern für die Erzeugung von Verzögerungssignalen
und von statischen CMOS-Gate-Schaltungen zur Erzeugung der Taktsignale auf.
In den oben beschriebenen Ausführungsbeispielen 1 und 2 werden die MOSFETs im Sättigungsbereich betrieben, wenn die
Arbeitsströme der Bipolar-Transistoren gebildet werden sollen. Die MOSFETs erzeugen daher einen annähernd konstanten
Arbeitsstrom für die Bipolar-Transistoren.
Im Ausführungsbeispiel 1 werden darüberhinaus, wenn der
Adresspuffer ADB und der Adressdecoder DCR aus MOSFETs und Bipolar-Transistoren aufgebaut sind, um die Arbeitsgeschwindigkeit
zu erhöhen (z.B. wenn ein erforderlicher logischer Schaltkreis aus den MOSFETs aufgebaut ist, und ein aus den
Bipolar-Transistoren aufgebauter Ansteuer-Schaltkreis vorgesehen ist, um das Ausgangssignal des logischen Schaltkreises
zu empfangen, so daß die nachfolgende Stufe mit hoher Geschwindigkeit angesteuert werden kann), die Arbeitsströme
für die Bipolar-Transistoren durch die MOSFETs erzeugt, wobei diese MOSFETs auf die oben beschriebene Art gesteuert
werden, so daß der RAM einen verringerten Betrag elektrischer Leistung verbraucht, während die Arbeitsgeschwindigkeit erhöht
wird. Auch in diesem Fall kann ein Schaltkreis für die Erfassung der Veränderung von Adress-Signalen ähnlich dem
oben beschriebenen Schaltkreis 100 sowie ein Schaltkreis zur Bildung von Taktsignalen ähnlich dem oben beschriebenen
Schaltkreis 200 vorgesehen werden, um den Adresspuffer, den Decoder, den Leseverstärker, den Schreibschaltkreis und den
Leseschaltkreis in der genannten Reihenfolge nur zu bestimmten Zeitpunkten zeitlich seriell zu betreiben, wie es oben
beschrieben wurde. Das ermöglicht die Verringerung des Verbrauchs elektrischer Leistung, selbst unter der Bedingung,
daß der Chip ausgewählt ist. Vorzugsweise sind die zeitlich seriellen Ausgaben des Schaltkreises 200 mit den MOSFETs
der verschiedenen peripheren Schaltungen (z.B. Adresspuffer, Decoder usw.) gekoppelt, um einen zeitlich seriellen Betrieb
durch Steuerung der Einschalt- und Ausschaltzeit der MOSFETs zu ermöglichen, die als Stromquellen für die Bipolar-Transistören
dienen.
Mit dem vorausgehend im einzelnen beschriebenen Schaltungsaufbau lassen sich die folgenden Vorteile erzielen:
(1) Für die Erzeugung von Arbeitsströmen für die Bipolar-Transistoren,
die relativ große Arbeitsströme benötigen, werden MOSFETs verwendet, die nur während der Arbeitsperioden
auf "EIN" geschaltet werden. Dadurch wird der nutzlose Verbrauch von elektrischem Strom verringert, und der Verbrauch
elektrischer Leistung weitgehend reduziert.
(2) Da als ein Leseverstärker in einem statischen CMOS-RAM
Bipolar-Transistoren als Differential-Transistoren Anwendung
finden, kann nur ein sehr geringer elektrischer Strom umgekehrt proportional zum Strom-Verstärkungsfaktor in die Datenleitungen
fließen. Der Arbeitsstrom des Leseverstärkers kann in anderen Worten erhöht werden, selbst wenn die Abmessungen
der Speicherzellen verringert werden, um die Fähigkeit zur Stromansteuerung herabzusetzen. Das ermöglicht die Erzielung
eines guten Lesebetriebs.
(3) Da für die Erzeugung der Arbeitsströme für die den Leseverstärker
aufbauenden Differential-Transistoren MOSFETs verwendet werden, die nur während des Lesebetriebs auf "EIN" geschaltet
sind, wird der nutzlose Verbrauch von elektrischem Strom verringert. Dadurch wird der dem statischen CMOS-RAM
eigene Vorteil eines geringen Leistungsverbrauchs beibehalten, womit es möglich ist, ein Gerät mit Bipolar-Transistorschaltungen
zu schaffen, das mit Batterien oder ähnlichem versorgt wird.
(4) Die Speicheranordnung M-ARY ist in eine Vielzahl von Blöcken aufgeteilt, und der Leseverstärker ist mit einer
Adressdecoder-Funktion ausgestattet, so daß der Verbrauch elektrischer Leistung weiter verringert und die Arbeitsgeschwindigkeit
weiter erhöht wird.
(5) Da zur Erzeugung der Lese- und Schreibströme für die Speicheranordnung
M-ARY in dem Bipolar-RAM und zur Erzeugung der Ströme für die peripheren Schaltkreise, wie z.B. den Schreibund
den Lese-Schaltkreis, MOSFETs verwendet werden, die nur auf "EIN" geschaltet sind, wenn der Chip ausgewählt ist, ist
es möglich, den nutzlosen Verbrauch elektrischen Stoms weit—
gehend zu verringern, wenn der Chip nicht ausgewählt ist.
(6) Für die Erzeugung von«Arbeitsströmen für die Schaltungsblöcke in dem RAM werden MOSFETs verwendet, und die Schaltungs-
blöcke werden zu erforderlichen Zeitpunkten ansprechend auf die Veränderung von Signalen eines Adress-Signaldetektors
zeitlich seriell betrieben. Damit wird der nutzlose Verbrauch elektrischen Stroms auch verringert, wenn der Chip ausgewählt
ist.
Die Erfindung wurde vorhergehend anhand von Ausführungsbeispielen beschrieben. Sie ist jedoch nicht darauf beschränkt,
sondern kann im Rahmen des ihr zugrunde liegenden Erfindungsgedankens vielfältig abgewandelt werden. Beispielsweise können
die Datenhaltewiderstände in den Speicherzellen des Ausführungsbeispiels nach Fig. 1 durch p-Kanal-MOSFETs ersetzt
werden. Daneben können statt des CMOS-Schaltkreises n-Kanal-MOSFETs
oder p-Kanal-MOSFETs Anwendung finden. Auch die peripheren Schaltkreise und die Taktsteuerung lassen sich auf
verschiedene andere Arten aufbauen.
Weiterhin können die Gate-Anschlüsse der.p-Kanal-MOSFETs,
die die Arbeitsströme für die Bipolartransistoren erzeugen, zu den Arbeitszeitpunkten mit einer vorgegebenen konstanten
Spannung beaufschlagt werden.
In der vorhergehenden Beschreibung wurde der Fall behandelt, in dem die Erfindung auf einen statischen CMOS-RAM und auf
einen Bipolar-RAM Anwendung findet. Die Erfindung läßt sich
jedoch darüberhinaus allgemein auf integrierte Halbleiterschaltungen
anwenden/ die Bipolar-Transistoren für die Verstärkung und übertragung von Signalen und einen Schaltkreis
aufweisen, der für diese Bipolar-Transistoren Arbeitsströme erzeugt.
Ah/bi
- Leerseite -
Claims (18)
1. Integrierte Halbleiterschaltung, gekennzeichnet durch Bipolar-Transistoren (T1-T4; Q1-Q5, Q8-Q11, Q18-Q21), die
nur während ihrer Arbeitsperioden Signale erzeugen, und einen oder mehrere erste MOSFETs (Q13-Q18; M1-M9), die
als Stromquellen für die Zuführung von Arbeitsströmen an
die Bipolar-Transistoren nur während deren Arbeitsperioden dienen.
2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet,
daß die Bipolar-Transistoren (T1-T4) Differential-Transistoren sind, die von Speicherzellen (MC) Lesesignale empfangen,
und
daß die ersten MOSFETs (Q13; Q14) mit den gemeinsamen
Emitteranschlüssen der Differential-Transistoren gekoppelt
sind, um die Arbeitsströme für die Bipolar-Transistoren in Entsprechung zu den ersten MOSFETs zugeführten Lese-Steuersignalen
zu bilden.
3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet,
daß ein Verstärker-Schaltkreis (MA), der ein Kollektor-Ausgangssignal
der Differential-Transistoren (T1-T4) verstärkt, einen Bipolar-Transistor (T5, T6), der als ein Verstärker-Bauelement
arbeitet, und einen zweiten MOSFET (Q15, Q17)
aufweist, der nur während einer Arbeitsperiode auf "EIN" geschaltet ist und eine Stromquelle für den Bipolar-Transistor
(T5, T6)des Verstärker-Schaltkreises bildet.
4. Integrierte Halbleiterschaltung nach Anspruch 1,
dadurch gekennzeichnet, daß der erste MOSFET (M1-M9) eine Konstantstromquelle in einem Bipolar-RAM aufbaut
und bei Auswahl eines Chips auf "EIN" geschaltet ist, um einen Arbeitsstrom für einen mit ihm verbundenen Bipolar-Transistor
(Q1-Q5, Q10, Q11, Q25, Q26, Q18-Q20) zu bilden.
5. Integrierte Halbleiterschaltung nach Anspruch 4, dadurch gekennzeichnet,
daß der Bipolar-RAM einen Detektor-Schaltkreis (100) für
die Veränderung eines Adress-Signals und einen Taktgenerator-Schaltkreis (200) aufweist, der entsprechend einem
Schreib/Lese-Betrieb zeitlich serielle Taktsignale bildet ,die
die die Konstantstromquellen aufbauenden MOSFETs (M1-M9) zeitlich seriell betreiben.
6. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet,
daß die Speicherzellen (MC) aus MOSFETs aufgebaute statische Speicherzellen sind.
7. Integrierte Halbleiterschaltung, gekennzeichnet durch eine Speicheranordnung (M-ARY) mit einer Vielzahl von
in Zeilenrichtung angeordneten Wortleitungen (W1, W2; WO-Wn),
einer Vielzahl von in Spaltenrichtung angeordneten Datenleitungen (DO, DO, D1, D1) und einer Vielzahl von
Speicherzellen (MC), die an vorgegebenen Schnittpunkten der Wort- und Datenleitungen vorgesehen sind; und
zumindest einen mit der Speicheranordnung (M-ARY) gekoppelten, peripheren Schaltkreis (SA, MA, WA), der eine
Vielzahl von mit der Speicheranordnung gekoppelten Bipolar-Transistoren
(T1-T6; Q1-Q5, Q8-Q11, Q18-Q21) sowie zumindest einen mit den Bipolar-Transistoren gekoppelten
Steuer-MOSFET (Q13-Q19; M1-M9) aufweist, der als eine
Stromquelle arbeitet und Arbeitsströme liefert, so daß die Bipolar-Transistoren nur dann arbeiten, wenn der Steuer-MOSFET
ein vorgegebenes Signal empfängt, das anzeigt, daß
-A-
die Speicheranordnung für den Betrieb ausgewählt ist.
8. Integrierte Halbleiterschaltung nach Anspruch 7, dadurch gekennz eichnet,
daß die Speicherzellen (MC) der Speicheranordnung (M-ARY) aus MOSFETs aufgebaute statische Speicherzellen sind.
9. Integrierte Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet,
daß die Speicherzellen (MC) der Speicheranordnung (M-ARY) Bipolar-Transistoren (Q12-Q15) aufweisen und einen Bipolar-RAM
aufbauen.
10. Integrierte Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet,
daß eine Speicherzelle (MC) ein Paar von Bipolar-Transistören (Q12, Q13) aufweist, die überkreuz geschaltet sind.
11. Integrierte Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet,
daß der periphere Schaltkreis einen Leseverstärker (SAO, SA3) aufweist, der mit den Datenleitungen (DO, DO, D1 , DT)
der Speicheranordnung (M-ARY) gekoppelt ist und die Ausgangssignale der Speicheranordnung empfängt.
12. Integrierte Halbleiterschaltung nach Anspruch 11,
dadurch gekennzeichnet.
daß der Leseverstärker (SAO, SA3) ein Paar von Bipolar-Transistoren
(T1, T2; T3, T4) aufweist, die so geschaltet
sind, daß sie einen Differential-Schaltkreis mit gemeinsamem Emitter bilden, und deren Basisanschlüsse mit den
Datenleitungen (CDO, CDO, CD3, CD3) der Speicherzellenanordnung und deren gemeinsame Emitteranschlüsse mit einem
ersten Steuer-MOSFET (Q13, Q14) gekoppelt sind, um den
Bipolar-Transistoren (T1 , T2; T3, T4) des Differential-Schaltkreises
nur dann einen Arbeitsstrom zu liefern, wenn der erste Steuer-MOSFET ein erstes vorgegebenes Signal
empfängt, das anzeigt, daß die Speicheranordnung für den Betrieb ausgewählt ist.
13. Integrierte Halbleiterschaltung nach Anspruch 12,
dadurch gekennze ichnet, daß der erste Steuer-MOSFET (Q13; Q14) so geschaltet ist,
daß sein Drain-Source-Pfad mit den gemeinsamen Emitteranschlüssen der Bipolar-Transistoren (T1, T2; T3, T4) gekoppelt
ist, und daß sein Gate-Anschluß das erste vorgegebene Signal empfängt.
14. Integrierte Halbleiterschaltung nach Anspruch 13,
gekennzeichnet durch
eine Vielzahl von Speicheranordnungen (M-ARYO - M-ARY3), mit denen jeweils einer der Leseverstärker (SAO - SA3) gekoppelt
ist, und
Gatterschaltungen (G5, G6), die mit jedem der Lesever-
stärker (SAO, SA3) gekoppelt sind, und die das erste vorgegebene
Signal an den Gate-Anschluß des ersten MOSFET (Q13, Q14) des jeweiligen Leseverstärkers liefern, an den der
Gatter-Schaltkreis gekoppelt ist, wobei jeder Gatter-Schaltkreis (G5, G6) eine Einrichtung aufweist, die das erste vorgegebene
Signal des ersten MOSFET des jeweiligen Leseverstärkers liefert, wenn die mit diesem Leseverstärker gekoppelte
Speicheranordnung für den Betrieb ausgewählt ist.
15. Integrierte Halbleiterschaltung nach Anspruch 12, dadurch gekennzeichnet,
daß der periphere Schaltkreis einen Hauptverstärker (MA) aufweist, der mit einer Vielzahl von Hauptverstärker-Bipolar-Transistoren
(T5, T6) die Kollektorausgaben der Bipolar-TransistQren (T1, T2; T3, T4) des Differential-Schaltkreises
empfängt und der zumindest einen zweiten Steuer-MOSFET (Q15, Q17) aufweist, der nur dann einen Arbeitsstrom
an die Hauptverstärker-Bipolar-Transistoren liefert, wenn der zweite MOSFET ein zweites vorgegebenes Signal
empfängt, das anzeigt, daß die Speicheranordnung ausgewählt ist.
16. Integrierte Halbleiterschaltung nach einem der Ansprüche 7 bis 15,
dadurch gekennzeichnet, daß der periphere Schaltkreis einen Schreib-Schaltkreis (WA)
mit einer Vielzahl von an die Datenleitungen (DO, DO) der
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Speicheranordnung· (M-ARY) gekoppelten Bipolar-Transistoren (Q1-Q5) und einen ersten Steuer-MOSFET (M4, M5) aufweist,
der mit den Bipolar-Transistoren (Q4, Q5) des Schreib-Schaltkreises
verbunden ist, und der diesen Transistoren nur dann einen Arbeitsstrom liefert, wenn das genannte vorgegebene
Signal vom ersten Steuer-MOSFET empfangen wird.
17. Integrierte Halbleiterschaltung nach Anspruch 16,
gekennzeichnet durch
einen Dateneingabepuffer (DIB), der zwischen einen Dateneingabeanschluß
(Din) und den Schreib-Schaltkreis (WA) geschaltet ist, der eine Vielzahl von Bipolar-Transistoren (Q8-Q11)
aufweist, die mit dem Dateneingabeanschluß (Din) und den Bipolar-Transistoren (Q1-Q5) des Schreib-Schaltkreises (WA)
gekoppelt sind, und der einen zweiten Steuer-MOSFET (M9) aufweist, der mit den Bipolar-Transistoren (Q8-Q11) des Dateneingabepuffers
gekoppelt ist und diesen Bipolar-Transistoren nur dann einen Arbeitsstrom liefert, wenn der zweite
Steuer-MOSFET (M9) das genannte vorgegebene Signal empfängt.
18. Integrierte Halbleiterschaltung nach einem der Ansprüche
7 bis 17,
gekennzeichnet durch
eine Vielzahl von peripheren Schaltkreisen (SA, MA, WA), eine Einrichtung (100) für die Feststellung einer Adressenänderung
und einen Taktgenerator-Schaltkreis (200), der die Steuer-MOSFETs (M1-M9; Q13-Q19) der peripheren Schaltkreise zeitlich
seriell in Übereinstimmung mit einem vorgegebenen zeitlichen Ablauf für den Schaltungsbetrieb betätigt.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243807A JPS60136084A (ja) | 1983-12-26 | 1983-12-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3447723A1 true DE3447723A1 (de) | 1985-07-04 |
Family
ID=17109225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19843447723 Ceased DE3447723A1 (de) | 1983-12-26 | 1984-12-21 | Integrierte halbleiterschaltung |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5111432A (de) |
| JP (1) | JPS60136084A (de) |
| KR (1) | KR930008575B1 (de) |
| DE (1) | DE3447723A1 (de) |
| GB (1) | GB2154086B (de) |
| HK (1) | HK40290A (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3504930A1 (de) * | 1984-02-13 | 1985-08-14 | Hitachi, Ltd., Tokio/Tokyo | Integrierte halbleiterschaltung |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265060A (en) * | 1983-12-26 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit device with power consumption reducing arrangement |
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| JP2598412B2 (ja) * | 1987-07-10 | 1997-04-09 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0817036B2 (ja) * | 1988-10-06 | 1996-02-21 | 日本電気株式会社 | 半導体メモリ回路 |
| US5281873A (en) * | 1989-11-21 | 1994-01-25 | Fujitsu Limited | Sense amplifier control circuit |
| KR920701979A (ko) * | 1989-11-21 | 1992-08-12 | 세끼자와 다다시 | 센스 앰프 제어회로 |
| JP2646850B2 (ja) * | 1990-11-30 | 1997-08-27 | 日本電気株式会社 | 半導体メモリ回路 |
| KR930017033A (ko) * | 1992-01-17 | 1993-08-30 | 가나이 스토무 | 반도체 기억장치 |
| WO1993018412A1 (en) * | 1992-03-13 | 1993-09-16 | Silicon Storage Technology, Inc. | A sensing circuit for a floating gate memory device |
| US5594697A (en) * | 1994-06-28 | 1997-01-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| TW324101B (en) * | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2458848A1 (de) * | 1973-12-10 | 1975-06-26 | Ibm | Speicheranordnung mit komplementaeren feldeffekttransistoren |
| US4090254A (en) * | 1976-03-01 | 1978-05-16 | International Business Machines Corporation | Charge injector transistor memory |
| US4096584A (en) * | 1977-01-31 | 1978-06-20 | Intel Corporation | Low power/high speed static ram |
| DE2946803A1 (de) * | 1978-11-24 | 1980-06-04 | Hitachi Ltd | Speicherschaltung |
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
| US4335449A (en) * | 1979-01-16 | 1982-06-15 | Nippon Electric Co., Ltd. | Semiconductor memory device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR1600222A (de) * | 1968-12-31 | 1970-07-20 | ||
| GB1252362A (de) * | 1969-03-11 | 1971-11-03 | ||
| US3601628A (en) * | 1969-06-25 | 1971-08-24 | Texas Instruments Inc | Precharge mos-bipolar output buffer |
| US3601630A (en) * | 1969-06-26 | 1971-08-24 | Texas Instruments Inc | Mos circuit with bipolar emitter-follower output |
| JPS4979793A (de) * | 1972-12-08 | 1974-08-01 | ||
| JPS6028076B2 (ja) * | 1980-12-25 | 1985-07-02 | 富士通株式会社 | 半導体メモリの書込み回路 |
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
| JPS57208690A (en) * | 1981-06-19 | 1982-12-21 | Hitachi Ltd | Semiconductor storage device |
| JPS5826392A (ja) * | 1981-08-11 | 1983-02-16 | Toshiba Corp | Ｍｏｓメモリ用センス回路 |
| JPS58209212A (ja) * | 1982-05-31 | 1983-12-06 | Hitachi Ltd | トランジスタ回路 |
| JPH0648595B2 (ja) * | 1982-08-20 | 1994-06-22 | 株式会社東芝 | 半導体記憶装置のセンスアンプ |
| JPS5956292A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
| JPS5968889A (ja) * | 1982-10-08 | 1984-04-18 | Toshiba Corp | 半導体記憶装置 |
| JPS59203296A (ja) * | 1983-04-30 | 1984-11-17 | Toshiba Corp | 半導体記憶装置 |
| US4604533A (en) * | 1982-12-28 | 1986-08-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Sense amplifier |
-
1983
- 1983-12-26 JP JP58243807A patent/JPS60136084A/ja active Granted
-
1984
- 1984-12-18 GB GB08431943A patent/GB2154086B/en not_active Expired
- 1984-12-18 KR KR1019840008079A patent/KR930008575B1/ko not_active IP Right Cessation
- 1984-12-21 DE DE19843447723 patent/DE3447723A1/de not_active Ceased
-
1990
- 1990-03-12 US US07/492,329 patent/US5111432A/en not_active Expired - Lifetime
- 1990-05-24 HK HK402/90A patent/HK40290A/xx not_active IP Right Cessation
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2458848A1 (de) * | 1973-12-10 | 1975-06-26 | Ibm | Speicheranordnung mit komplementaeren feldeffekttransistoren |
| US4090254A (en) * | 1976-03-01 | 1978-05-16 | International Business Machines Corporation | Charge injector transistor memory |
| US4096584A (en) * | 1977-01-31 | 1978-06-20 | Intel Corporation | Low power/high speed static ram |
| DE2946803A1 (de) * | 1978-11-24 | 1980-06-04 | Hitachi Ltd | Speicherschaltung |
| US4335449A (en) * | 1979-01-16 | 1982-06-15 | Nippon Electric Co., Ltd. | Semiconductor memory device |
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
Non-Patent Citations (3)
| Title |
|---|
| JP-Z: Patent Abstracts of Japan, Vol.5, No.118, (P-73), 30. Juli 1981, S.36 |
| JP-Z: Patent Abstracts of Japan, Vol.5, No.118, (P-73), 30. Juli 1981, S.36 & JP 56058193 A * |
| US-Z: Electronics, 6. Dez. 1976, S.139-140 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3504930A1 (de) * | 1984-02-13 | 1985-08-14 | Hitachi, Ltd., Tokio/Tokyo | Integrierte halbleiterschaltung |
| US5311482A (en) * | 1984-02-13 | 1994-05-10 | Hitachi, Ltd. | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5111432A (en) | 1992-05-05 |
| KR850005171A (ko) | 1985-08-21 |
| GB2154086A (en) | 1985-08-29 |
| KR930008575B1 (ko) | 1993-09-09 |
| JPS60136084A (ja) | 1985-07-19 |
| GB8431943D0 (en) | 1985-01-30 |
| HK40290A (en) | 1990-06-01 |
| GB2154086B (en) | 1988-09-21 |
| JPH0586000B2 (de) | 1993-12-09 |
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