JP2789779B2 - メモリ装置 - Google Patents
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- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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- Power Engineering (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリ装置に関し、特に、相補型金属酸化
膜半導体で構成される、マイクロコンピュータなどの情
報処理装置に内蔵されるリードオンリーメモリ（以下、
ROMと記す）に関する。
膜半導体で構成される、マイクロコンピュータなどの情
報処理装置に内蔵されるリードオンリーメモリ（以下、
ROMと記す）に関する。
［従来の技術］ メモリ装置の記憶データを高速に読み出したい場合、
例えば、実行すべきプログラムを記憶するROMを内蔵し
たマイクロンコンピュータ等において、高速動作が要求
され、記憶データの読み出しも高速で行う必要がある場
合等においては、メモリセルの記憶データを検出して出
力する回路として電流センス型アンプを使用するのが一
般的である。
例えば、実行すべきプログラムを記憶するROMを内蔵し
たマイクロンコンピュータ等において、高速動作が要求
され、記憶データの読み出しも高速で行う必要がある場
合等においては、メモリセルの記憶データを検出して出
力する回路として電流センス型アンプを使用するのが一
般的である。
第５図はメモリセルの一部と電流センス型アンプの従
来例を示す回路図である。同図において、A1、A2はアド
レス線、D1はデータ線、Q101、Q102はｎチャネルMOSト
ランジスタ（以下、nMOSと記す）によって構成されたメ
モリセル、1aはnMOSQ1、Q2、ｐチャネルMOSトランジス
タ（以下、pMOSと記す）Q11、Q12およびインバータI1、
I7で構成された電流センス型アンプ、2aはnMOSQ3〜Q5、
pMOSQ13、Q14およびインバータI8で構成された、電流セ
ンス型アンプ1aにリファレンス電圧を供給するリファレ
ンス電圧発生回路である。
来例を示す回路図である。同図において、A1、A2はアド
レス線、D1はデータ線、Q101、Q102はｎチャネルMOSト
ランジスタ（以下、nMOSと記す）によって構成されたメ
モリセル、1aはnMOSQ1、Q2、ｐチャネルMOSトランジス
タ（以下、pMOSと記す）Q11、Q12およびインバータI1、
I7で構成された電流センス型アンプ、2aはnMOSQ3〜Q5、
pMOSQ13、Q14およびインバータI8で構成された、電流セ
ンス型アンプ1aにリファレンス電圧を供給するリファレ
ンス電圧発生回路である。
次に、第５図に示す従来例回路の動作について説明す
る。いま、アドレス線A1がハイレベル（電源電圧VDDレ
ベル）になされ、アドレス線A2がローレベル（GNDレベ
ル）になされたとすると、アドレス線A1をゲート入力と
するメモリセルQ101は、アドレス線A2をゲート入力とす
るメモリセル102はオフとなる。しかし、メモリセルQ10
1はデータ線D1に接続されていないので、結局、節点N1
からデータ線D1方向をみたインピーダンスは無限大とな
る。このときpMOSQ11はオンするが、このトランジスタ
の電流経路が形成されないので、節点N1の電圧は、VDD
−VTP（VTPはpMOSのスレッシュホールド電圧であり、約
0.8V）となる。節点N1はpMOSQ12のゲートに接続されて
いるのでpMOSQ12はほとんどオフしており、このときnMO
SQ2のゲートには、リファレンス電圧発生回路2aより、
後述するように、このトランジスタがオンするだけの電
圧が供給されているので、節点N2はローレベルとなる。
したがって、インバータ回路I1の出力端子から記憶デー
タとしてハイレベルを得ることができる。
る。いま、アドレス線A1がハイレベル（電源電圧VDDレ
ベル）になされ、アドレス線A2がローレベル（GNDレベ
ル）になされたとすると、アドレス線A1をゲート入力と
するメモリセルQ101は、アドレス線A2をゲート入力とす
るメモリセル102はオフとなる。しかし、メモリセルQ10
1はデータ線D1に接続されていないので、結局、節点N1
からデータ線D1方向をみたインピーダンスは無限大とな
る。このときpMOSQ11はオンするが、このトランジスタ
の電流経路が形成されないので、節点N1の電圧は、VDD
−VTP（VTPはpMOSのスレッシュホールド電圧であり、約
0.8V）となる。節点N1はpMOSQ12のゲートに接続されて
いるのでpMOSQ12はほとんどオフしており、このときnMO
SQ2のゲートには、リファレンス電圧発生回路2aより、
後述するように、このトランジスタがオンするだけの電
圧が供給されているので、節点N2はローレベルとなる。
したがって、インバータ回路I1の出力端子から記憶デー
タとしてハイレベルを得ることができる。
次に、アドレス線A2がハイレベル、アドレス線A1がロ
ーレベルの場合には、メモリセルQ102がオンするので、
VDD電源からMOSQ11、nMOSQ1、データ線D1、メモリセルQ
102を介して接地点へ定常電流が流れることにある。し
たがって、節点N1の電位は、メモリセルQ102、nMOSQ1お
よびpMOSQ11のオン抵抗で決定される、VDD−VTPよりGND
に近い電位となる。この電位によりpMOSQ12は十分にオ
ンするので、節点N2はVDDに近い電位となり、インバー
タ回路I1の出力端子からは記憶データとしてローレベル
を得ることができる。
ーレベルの場合には、メモリセルQ102がオンするので、
VDD電源からMOSQ11、nMOSQ1、データ線D1、メモリセルQ
102を介して接地点へ定常電流が流れることにある。し
たがって、節点N1の電位は、メモリセルQ102、nMOSQ1お
よびpMOSQ11のオン抵抗で決定される、VDD−VTPよりGND
に近い電位となる。この電位によりpMOSQ12は十分にオ
ンするので、節点N2はVDDに近い電位となり、インバー
タ回路I1の出力端子からは記憶データとしてローレベル
を得ることができる。
リファレンス電圧発生回路2aからは、nMOSQ5とpMOSQ1
4とのオン抵抗の比で決まるリファレンス電圧が出力さ
れる。また、pMOSQ14のゲートには、nMOSQ3、Q4およびp
MOSQ13のオン抵抗で決定される電圧が印加され、リファ
レンス電圧はnMOSQ2をオンにし、かつ、節点N1の電圧に
応じて、節点N2にロー、ハイレベルがあらわれるように
コントロールされている。
4とのオン抵抗の比で決まるリファレンス電圧が出力さ
れる。また、pMOSQ14のゲートには、nMOSQ3、Q4およびp
MOSQ13のオン抵抗で決定される電圧が印加され、リファ
レンス電圧はnMOSQ2をオンにし、かつ、節点N1の電圧に
応じて、節点N2にロー、ハイレベルがあらわれるように
コントロールされている。
以上説明したように、電流センス型アンプは、データ
線D1にnMOS（メモリセル）が接続されてるか否かを、電
流が流れるか否かにより検出し、論理値として記憶デー
タを読み出すものであるので、いずれかのアドレス線が
アクティブになれば、所定メモリセルの記憶データをす
ぐに読み出すことができ、高速読み出しが可能である。
線D1にnMOS（メモリセル）が接続されてるか否かを、電
流が流れるか否かにより検出し、論理値として記憶デー
タを読み出すものであるので、いずれかのアドレス線が
アクティブになれば、所定メモリセルの記憶データをす
ぐに読み出すことができ、高速読み出しが可能である。
［発明が解決しようとする課題］ 上述したメモリセル装置では、リファレンス電圧発生
回路2aにおいて、nMOSQ3、Q4、pMOSQ13を介して定常電
流が流れており、またnMOSQ5およびpMOSQ14の回路にも
定常電流が流れている。また、電流センス型アンプ1aで
は、nMOSQ1、pMOSQ11からなる電流経路と、nMOSQ2、pMO
SQ12からなる電流経路に定常電流が流れている。
回路2aにおいて、nMOSQ3、Q4、pMOSQ13を介して定常電
流が流れており、またnMOSQ5およびpMOSQ14の回路にも
定常電流が流れている。また、電流センス型アンプ1aで
は、nMOSQ1、pMOSQ11からなる電流経路と、nMOSQ2、pMO
SQ12からなる電流経路に定常電流が流れている。
マイクロコンピュータにおいては、ROMは通常８ビッ
ト単位にデータが記憶されており、読み出しも８ビット
単位であるため、電流センス型アンプも８個必要であ
る。そして、電流センス型アンプ１個当たり流れる定常
電流は、VDD＝5V時において約200μＡ程度である。その
ため、電流センス型アンプ全体では、メモリセルの記憶
データにも依存するが平均して1mA程度の電流が定常的
に流れる。この電流は、マイクロンコンピュータの処理
動作周波数に関係なく定常的に流れる電流であるので、
例えば高速処理動作が不要で、低消費電力が要求される
応用（電源遮断時におけるバッテリーバックアップの応
用や、バッテリーを電源とした応用など）の場合には、
消費電力が大きくなりすぎてしまう。したがって、従来
のメモリ装置では、これを内蔵したマイクロンコンピュ
ータが汎用性の乏しいものになるという欠点があった。
ト単位にデータが記憶されており、読み出しも８ビット
単位であるため、電流センス型アンプも８個必要であ
る。そして、電流センス型アンプ１個当たり流れる定常
電流は、VDD＝5V時において約200μＡ程度である。その
ため、電流センス型アンプ全体では、メモリセルの記憶
データにも依存するが平均して1mA程度の電流が定常的
に流れる。この電流は、マイクロンコンピュータの処理
動作周波数に関係なく定常的に流れる電流であるので、
例えば高速処理動作が不要で、低消費電力が要求される
応用（電源遮断時におけるバッテリーバックアップの応
用や、バッテリーを電源とした応用など）の場合には、
消費電力が大きくなりすぎてしまう。したがって、従来
のメモリ装置では、これを内蔵したマイクロンコンピュ
ータが汎用性の乏しいものになるという欠点があった。
［課題を解決するための手段］ 本発明のメモリ装置は複数のメモリセルと、アドレス
指定されたメモリセルに電流が流れるか否かを検出して
該メモリセルの記憶データの読み出しを行う第１の電流
センス型アンプと、前記第１の電流センス型アンプと同
等の機能、特性を有し、独立に設けられたメモリセルの
記憶データの読み出しを行う第２の電流センス型アンプ
と、前記第１及び第２の電流センス型アンプにリファレ
ンス電圧を供給するリファレンス電圧発生回路と、アド
レス変化検出信号に同期して活性状態となり、前記第２
の電流センス型アンプのデータ読み出し動作の完了に応
じて非活性状態となる制御信号を発生する制御手段と、
前記制御信号の活性状態に応じて前記リファレンス電圧
発生回路における定常電流経路を導通させ前記制御信号
の非活性状態に応じて前記リファレンス電圧発生回路に
おける定常電流経路を遮断する第１の回路と、前記制御
信号の活性状態に応じて前記第１及び第２の電流センス
型アンプにおける定常電流経路を各々導通させ前記制御
信号の非活性状態に応じて前記第１及び第２の電流セン
ス型アンプにおける定常電流経路を各々遮断する第２及
び第３の回路と、前記アドレス変化検出信号を所定時間
遅延し遅延信号を発生する遅延回路と、前記遅延信号の
活性状態に応じて前記第１及び第２の電流センス型アン
プの読み出し動作を開始せしめる回路とを備えたもので
ある。〔実施例〕 次に、本発明の実施例について、図面を参照して説明
する。
指定されたメモリセルに電流が流れるか否かを検出して
該メモリセルの記憶データの読み出しを行う第１の電流
センス型アンプと、前記第１の電流センス型アンプと同
等の機能、特性を有し、独立に設けられたメモリセルの
記憶データの読み出しを行う第２の電流センス型アンプ
と、前記第１及び第２の電流センス型アンプにリファレ
ンス電圧を供給するリファレンス電圧発生回路と、アド
レス変化検出信号に同期して活性状態となり、前記第２
の電流センス型アンプのデータ読み出し動作の完了に応
じて非活性状態となる制御信号を発生する制御手段と、
前記制御信号の活性状態に応じて前記リファレンス電圧
発生回路における定常電流経路を導通させ前記制御信号
の非活性状態に応じて前記リファレンス電圧発生回路に
おける定常電流経路を遮断する第１の回路と、前記制御
信号の活性状態に応じて前記第１及び第２の電流センス
型アンプにおける定常電流経路を各々導通させ前記制御
信号の非活性状態に応じて前記第１及び第２の電流セン
ス型アンプにおける定常電流経路を各々遮断する第２及
び第３の回路と、前記アドレス変化検出信号を所定時間
遅延し遅延信号を発生する遅延回路と、前記遅延信号の
活性状態に応じて前記第１及び第２の電流センス型アン
プの読み出し動作を開始せしめる回路とを備えたもので
ある。〔実施例〕 次に、本発明の実施例について、図面を参照して説明
する。
第１図は、本発明の第１の実施例を示す回路図であ
る。本実施例は、データ線をD1〜D8の８本備える場合の
例であるが、第１図では、電流センス型アンプに関して
はデータ線D1に接続されたものについてのみ詳細に記載
されている。同図において、第５図の従来例の部分と同
等の部分には同一の参照番号が付されている。
る。本実施例は、データ線をD1〜D8の８本備える場合の
例であるが、第１図では、電流センス型アンプに関して
はデータ線D1に接続されたものについてのみ詳細に記載
されている。同図において、第５図の従来例の部分と同
等の部分には同一の参照番号が付されている。
第１図に示すように、メモリセルのアドレスが変化し
たタイミングを示すタイミング信号φａはＲ−Ｓフリッ
プフロップFF1のセット端子に入力され、Ｒ−Ｓフリッ
プフロップFF1の出力端子は２入力アンド回路AD1の１つ
の入力端子とディレイ回路DLの入力端子に接続されてい
る。このディレイ回路のディレイ時間は、アドレスが変
化してから電流センス型アンプがデータの読み出しを完
了するまでの時間にマージンも加えた値に設定されてい
る。ディレイ回路DLの出力は反転されてアンド回路AD1
の他の入力端子に入力されている。２入力アンド回路AD
1の出力はラッチLTに入力された後、インバータ回路I4
に入力されている。
たタイミングを示すタイミング信号φａはＲ−Ｓフリッ
プフロップFF1のセット端子に入力され、Ｒ−Ｓフリッ
プフロップFF1の出力端子は２入力アンド回路AD1の１つ
の入力端子とディレイ回路DLの入力端子に接続されてい
る。このディレイ回路のディレイ時間は、アドレスが変
化してから電流センス型アンプがデータの読み出しを完
了するまでの時間にマージンも加えた値に設定されてい
る。ディレイ回路DLの出力は反転されてアンド回路AD1
の他の入力端子に入力されている。２入力アンド回路AD
1の出力はラッチLTに入力された後、インバータ回路I4
に入力されている。
本実施例の電流センス型アンプ１は、nMOSQ1、Q2、pM
OSQ11、Q12、Q15、インバータ回路I1、I2、２入力ノア
回路NR1およびラッチLTによって構成されている。この
電流センス型アンプ１の従来例とそれと相違する点は、
インバータ回路I7に替えて、２つの入力端子がそれぞ
れデータ線D1、インバータ回路I4に接続され出力端子が
nMOSQ1のゲートに接続された２入力ノア回路NR1が設け
られた点、pMOSQ11と並列に、ゲートにインバータ回
路I4の出力がインバータI2を介して入力されるpMOSQ15
が設けられた点、電流センス型アンプ回路の出力信号
がラッチLTを介して取り出されるようになされた点、で
ある。ここで、ラッチLTは、２入力アンド回路AD1の出
力がハイレベルであるときはアンラッチ動作を、すなわ
ち、インバータ回路I1の出力をそのまま出力単位Outに
伝達する動作を、アンド回路AD1の出力がローレベルで
あるときにはラッチ動作を、すなわち、アンド回路AD1
がローレベルとなる直前のインバータ回路I1の出力を保
持し続ける動作を行う回路である。
OSQ11、Q12、Q15、インバータ回路I1、I2、２入力ノア
回路NR1およびラッチLTによって構成されている。この
電流センス型アンプ１の従来例とそれと相違する点は、
インバータ回路I7に替えて、２つの入力端子がそれぞ
れデータ線D1、インバータ回路I4に接続され出力端子が
nMOSQ1のゲートに接続された２入力ノア回路NR1が設け
られた点、pMOSQ11と並列に、ゲートにインバータ回
路I4の出力がインバータI2を介して入力されるpMOSQ15
が設けられた点、電流センス型アンプ回路の出力信号
がラッチLTを介して取り出されるようになされた点、で
ある。ここで、ラッチLTは、２入力アンド回路AD1の出
力がハイレベルであるときはアンラッチ動作を、すなわ
ち、インバータ回路I1の出力をそのまま出力単位Outに
伝達する動作を、アンド回路AD1の出力がローレベルで
あるときにはラッチ動作を、すなわち、アンド回路AD1
がローレベルとなる直前のインバータ回路I1の出力を保
持し続ける動作を行う回路である。
また、本実施例のリファレンス電圧発生回路２は、nM
OSQ3〜Q6、pMOSQ13、Q14、Q16、インバータ回路I3およ
び２入力ノア回路NR2によって構成されている。このリ
ファレンス電圧発生回路の第５図に示した従来例のそれ
と相違する点は、インバータ回路I8に替えて、２つの
入力端子がそれぞれインバータ回路I4の出力端子と、nM
OSQ3のドレインに接続され、出力端子がnMOSQ4のゲート
に接続された２入力ノア回路NR2が設けられた点、nMO
SQ5−接地間に、ゲートにインバータ回路I4の出力がイ
ンバータ回路I3を介して入力されるnMOSQ6が接続された
点、pMOSQ14と並列に、ゲートにインバータ回路I4の
出力がインバータ回路I3を介して入力されるpMOSQ16が
接続された点、である。
OSQ3〜Q6、pMOSQ13、Q14、Q16、インバータ回路I3およ
び２入力ノア回路NR2によって構成されている。このリ
ファレンス電圧発生回路の第５図に示した従来例のそれ
と相違する点は、インバータ回路I8に替えて、２つの
入力端子がそれぞれインバータ回路I4の出力端子と、nM
OSQ3のドレインに接続され、出力端子がnMOSQ4のゲート
に接続された２入力ノア回路NR2が設けられた点、nMO
SQ5−接地間に、ゲートにインバータ回路I4の出力がイ
ンバータ回路I3を介して入力されるnMOSQ6が接続された
点、pMOSQ14と並列に、ゲートにインバータ回路I4の
出力がインバータ回路I3を介して入力されるpMOSQ16が
接続された点、である。
次に、本実施例回路の動作について、第２図のタイミ
ングチャートを参照して説明する。まず、タイミング信
号φａがハイレベルになることにより、メモリセルのア
ドレスが更新され（所定のアドレス線がハイレベルにな
り）、所定のメモリセルが選択される（第２図）。タ
イミング信号φａにより、Ｒ−ＳフリップフロップFF1
がセットされ、Ｒ−ＳフリップフロップFF1の出力はハ
イレベルとなる（タイミング信号φａがハイレベルにな
る以前には、Ｒ−ＳフリップフロップFF1の出力はロー
レベルとなっているものとする）ので、２入力ガイド回
路AD1の出力は、ディレイ回路DLのディレイ時間分だけ
ハイレベルとなる（第２図）。この２入力アンド回路
AD1の出力はラッチLTのラッチ信号となっているので、
ラッチLTは、インバータ回路I1の出力を出力端子Outに
そのまま伝達するようになる。２入力アンド回路AD1の
出力は８個のラッチにラッチ信号として入力された後、
インバータ回路I4に入力されるので、インバータ回路I4
の出力はローレベルとなる（第２図）。インバータ回
路I4がローレベルのとき、２入力ノア回路NR1、NR2は、
それぞれデータ線D1電位およびnMOSトランジスタＱのド
レイン電位を各ゲートへ伝達し、また、このときインバ
ータ回路I2およびI3の出力はハイレベルとなるので、pM
OSトランジスタQ15およびQ16はオフとなり、nMOSQ6はオ
ンとなる。したがって、この場合、リファレンス電圧発
生回路２では、nMOSQ5、Q6とpMOSQ14とのオン抵抗比で
決定されるリファレンス電圧を発生し、この電圧は、電
流センス型アンプ１内のnMOSQ2のゲートに供給される。
そして、電流センサ型アンプは正常のセンスアンプ動作
を行うこととなり、このとき、例えばアドレス線A1がハ
イレベルでメモリQ101が選択されていれば、pMOSQ11の
ドレイン電位はVDD−VTPととなり、pMOSQ12はほとんど
オフし、インバータ回路I1の入力はローレベルとなる。
そして、インバータ回路I1の出力として、ハイレベルが
読み出され、ラッチLTから出力端子Outにハイレベルが
伝導される。また、アドレス線A2がハイレベルでメモリ
Q102が選択されていれば、pMOSQ12のゲートはGNDに近い
電位、インバータ回路I1の出力はローベレルに近い電位
となり、インバータ回路I1の出力はローレベルとなる。
したがって、読み出しデータとして、ローレベルがラッ
チLTを介して出力端子Outに伝達される。
ングチャートを参照して説明する。まず、タイミング信
号φａがハイレベルになることにより、メモリセルのア
ドレスが更新され（所定のアドレス線がハイレベルにな
り）、所定のメモリセルが選択される（第２図）。タ
イミング信号φａにより、Ｒ−ＳフリップフロップFF1
がセットされ、Ｒ−ＳフリップフロップFF1の出力はハ
イレベルとなる（タイミング信号φａがハイレベルにな
る以前には、Ｒ−ＳフリップフロップFF1の出力はロー
レベルとなっているものとする）ので、２入力ガイド回
路AD1の出力は、ディレイ回路DLのディレイ時間分だけ
ハイレベルとなる（第２図）。この２入力アンド回路
AD1の出力はラッチLTのラッチ信号となっているので、
ラッチLTは、インバータ回路I1の出力を出力端子Outに
そのまま伝達するようになる。２入力アンド回路AD1の
出力は８個のラッチにラッチ信号として入力された後、
インバータ回路I4に入力されるので、インバータ回路I4
の出力はローレベルとなる（第２図）。インバータ回
路I4がローレベルのとき、２入力ノア回路NR1、NR2は、
それぞれデータ線D1電位およびnMOSトランジスタＱのド
レイン電位を各ゲートへ伝達し、また、このときインバ
ータ回路I2およびI3の出力はハイレベルとなるので、pM
OSトランジスタQ15およびQ16はオフとなり、nMOSQ6はオ
ンとなる。したがって、この場合、リファレンス電圧発
生回路２では、nMOSQ5、Q6とpMOSQ14とのオン抵抗比で
決定されるリファレンス電圧を発生し、この電圧は、電
流センス型アンプ１内のnMOSQ2のゲートに供給される。
そして、電流センサ型アンプは正常のセンスアンプ動作
を行うこととなり、このとき、例えばアドレス線A1がハ
イレベルでメモリQ101が選択されていれば、pMOSQ11の
ドレイン電位はVDD−VTPととなり、pMOSQ12はほとんど
オフし、インバータ回路I1の入力はローレベルとなる。
そして、インバータ回路I1の出力として、ハイレベルが
読み出され、ラッチLTから出力端子Outにハイレベルが
伝導される。また、アドレス線A2がハイレベルでメモリ
Q102が選択されていれば、pMOSQ12のゲートはGNDに近い
電位、インバータ回路I1の出力はローベレルに近い電位
となり、インバータ回路I1の出力はローレベルとなる。
したがって、読み出しデータとして、ローレベルがラッ
チLTを介して出力端子Outに伝達される。
次に、所定時間（例えば約300nsec）経過すると、デ
ィレイ回路DLの出力がハイレベルとなり、２入力アンド
回路AD1は、ディレイ回路DLの反転出力を入力としてい
るのでローレベルとなる。このときラッチLTは２入力ア
ンド回路AD1の出力がハイレベルからローレベルに変化
する瞬間のインバータ回路I1の出力レベルを読み出しデ
ータとして保持する。
ィレイ回路DLの出力がハイレベルとなり、２入力アンド
回路AD1は、ディレイ回路DLの反転出力を入力としてい
るのでローレベルとなる。このときラッチLTは２入力ア
ンド回路AD1の出力がハイレベルからローレベルに変化
する瞬間のインバータ回路I1の出力レベルを読み出しデ
ータとして保持する。
一方、インバータ回路I4は、８個のラッチが読み出し
データを保持した後に、ハイレベルとなり、Ｒ−Ｓフロ
ップフロップFF1をリセットする。インバータ回路I4の
出力がハイレベルとなったことにより、２入力ノア回路
NR1およびNR2の出力がローレベルとなり、nMOSQ1および
Q4がオフとなる。また、インバータ回路I2およびI3の出
力は、ローレベルとなるので、nMOSQ6がオフ、pMOSQ15
およびQ16がオンとなる。よって、nMOSQ3、Q4およびpMO
SQ13からなる定常電流経路、nMOSQ5、Q6およびpMOSQ14
からなる定常電流経路並びにnMOSQ1およびpMOSQ11から
なる定常電流経路は、いずれも遮断される。このとき、
pMOSQ2はゲートにリファレンス電圧としてVDDが与えら
れてオンするが、pMOSQ12はゲートにVDDが与えられてほ
とんどオフし、インバータ回路I1の出力端子にはハイレ
ベルが出力される。しかし、このとき既に、２入力アン
ド回路AD1の出力はローレベルとなっているので、ラッ
チLTは以前の読み出しデータを保持したままである。
データを保持した後に、ハイレベルとなり、Ｒ−Ｓフロ
ップフロップFF1をリセットする。インバータ回路I4の
出力がハイレベルとなったことにより、２入力ノア回路
NR1およびNR2の出力がローレベルとなり、nMOSQ1および
Q4がオフとなる。また、インバータ回路I2およびI3の出
力は、ローレベルとなるので、nMOSQ6がオフ、pMOSQ15
およびQ16がオンとなる。よって、nMOSQ3、Q4およびpMO
SQ13からなる定常電流経路、nMOSQ5、Q6およびpMOSQ14
からなる定常電流経路並びにnMOSQ1およびpMOSQ11から
なる定常電流経路は、いずれも遮断される。このとき、
pMOSQ2はゲートにリファレンス電圧としてVDDが与えら
れてオンするが、pMOSQ12はゲートにVDDが与えられてほ
とんどオフし、インバータ回路I1の出力端子にはハイレ
ベルが出力される。しかし、このとき既に、２入力アン
ド回路AD1の出力はローレベルとなっているので、ラッ
チLTは以前の読み出しデータを保持したままである。
以上、本実施例の動作を要約すると、ディレイ回路DL
で決まるディレイ時間の間だけ読み出し動作を実行し、
その読み出しデータを保持した後全ての定常電流を遮断
するということである。よって、本実施例によれば、大
幅な消費電力の削減が可能となる。例えば、タイミング
信号φａの周期が30μsecで、ディレイ回路DLのディレ
イ時間が300nsec、定常電流が1mAであるものとすると、
平均電流は10μＡ程度となり、消費電力は大幅に低下す
る。
で決まるディレイ時間の間だけ読み出し動作を実行し、
その読み出しデータを保持した後全ての定常電流を遮断
するということである。よって、本実施例によれば、大
幅な消費電力の削減が可能となる。例えば、タイミング
信号φａの周期が30μsecで、ディレイ回路DLのディレ
イ時間が300nsec、定常電流が1mAであるものとすると、
平均電流は10μＡ程度となり、消費電力は大幅に低下す
る。
第３図は、本発明の第２の実施例を示す回路図であ
る。同図において、第１図の部分と同等の部分には同一
の参照記号が付されている。
る。同図において、第１図の部分と同等の部分には同一
の参照記号が付されている。
第３図に示すように、タイミング信号φａは、ディレ
イ時間30〜50nsecのディレイ回路DLと２入力アンド回路
AD2の一方の入力端子に入力され、ディレイ回路DLの出
力信号は、Ｒ−ＳフリップフロップFF2のセット信号と
なっている。また、ディレイ回路DLの反転出力は、２入
力回路AD2の他方の入力端子に入力され、２入力アンド
回路AD2の出力信号は、Ｒ−ＳフリップフロップFF3のセ
ット信号となっている。Ｒ−ＳフリップフロップFF3の
出力は、ラッチLTの入力信号となっており、８個のラッ
チをラッチ信号として通過した後、インバータ回路I4に
入力される。
イ時間30〜50nsecのディレイ回路DLと２入力アンド回路
AD2の一方の入力端子に入力され、ディレイ回路DLの出
力信号は、Ｒ−ＳフリップフロップFF2のセット信号と
なっている。また、ディレイ回路DLの反転出力は、２入
力回路AD2の他方の入力端子に入力され、２入力アンド
回路AD2の出力信号は、Ｒ−ＳフリップフロップFF3のセ
ット信号となっている。Ｒ−ＳフリップフロップFF3の
出力は、ラッチLTの入力信号となっており、８個のラッ
チをラッチ信号として通過した後、インバータ回路I4に
入力される。
電流センス型アンプ１は、先の実施例のそれからイン
バータ回路I2が除去され、pMOSQ15のゲートにはＲ−Ｓ
フリップフロップFF2の出力信号が入力されている。ま
た、リファレンス電圧発生回路２は、先の実施例のそれ
と同様に構成されている。
バータ回路I2が除去され、pMOSQ15のゲートにはＲ−Ｓ
フリップフロップFF2の出力信号が入力されている。ま
た、リファレンス電圧発生回路２は、先の実施例のそれ
と同様に構成されている。
この実施例で追加されるダミーセンスアンプ３は、nM
OSQ7〜Q9、pMOSQ17〜Q19、インバータ回路I5、I6および
２入力ノア回路NR3によって構成され、その出力信号は
リセット信号としてＲ−ＳフリップフロップFF3に与え
られる。ダミーセンスアンプ３は、電流センス型アンプ
１と同等の機能、特性を有するように、ダミーセンスア
ンプ３内の各素子は、電流センス型アンプ１内の対応す
る素子と同様の特性を有するように設計されている。す
なわち、nMOSQ7、Q8、Q9は、それぞれメモリセルQ101
（あるいはQ102）、nMOSQ1、Q2と、また、pMOSQ17、Q1
8、Q19は、それぞれpMOSQ15、Q11、Q12と、ノア回路NR3
はノア回路NR1と、また、インバータ回路I5はインバー
タ回路I1と、同一の電気的特性を有するように、トラン
ジスタ形状、サイズおよび配置が同等になるように設計
されている。
OSQ7〜Q9、pMOSQ17〜Q19、インバータ回路I5、I6および
２入力ノア回路NR3によって構成され、その出力信号は
リセット信号としてＲ−ＳフリップフロップFF3に与え
られる。ダミーセンスアンプ３は、電流センス型アンプ
１と同等の機能、特性を有するように、ダミーセンスア
ンプ３内の各素子は、電流センス型アンプ１内の対応す
る素子と同様の特性を有するように設計されている。す
なわち、nMOSQ7、Q8、Q9は、それぞれメモリセルQ101
（あるいはQ102）、nMOSQ1、Q2と、また、pMOSQ17、Q1
8、Q19は、それぞれpMOSQ15、Q11、Q12と、ノア回路NR3
はノア回路NR1と、また、インバータ回路I5はインバー
タ回路I1と、同一の電気的特性を有するように、トラン
ジスタ形状、サイズおよび配置が同等になるように設計
されている。
次に、第３図の実施例回路の動作について、第４図の
タイミングチャートを参照して説明する。
タイミングチャートを参照して説明する。
まず、タイミング信号φａがバイレベルになった瞬間
には、ディレイ回路DLの出力は、まだローレベルになっ
ているから、２入力アンド回路AD2の出力はハイレベル
となり、Ｒ−ＳフリップフロップFF3の出力がハイレベ
ルとなる（第４図）。したがって、インバータ回路I4
の出力がローレベルとなり（第４図）、２入力ノア回
路NR1、NR2およびNR3は、それぞれデータ線D1の電位、n
MOSQ3、Q7のドレインの電位を各ゲートへ伝達するよう
になる。また、インバータ回路I3の出力がハイレベルと
なるので、nMOSQ6がオン、pMOSQ16がオフとなる。
には、ディレイ回路DLの出力は、まだローレベルになっ
ているから、２入力アンド回路AD2の出力はハイレベル
となり、Ｒ−ＳフリップフロップFF3の出力がハイレベ
ルとなる（第４図）。したがって、インバータ回路I4
の出力がローレベルとなり（第４図）、２入力ノア回
路NR1、NR2およびNR3は、それぞれデータ線D1の電位、n
MOSQ3、Q7のドレインの電位を各ゲートへ伝達するよう
になる。また、インバータ回路I3の出力がハイレベルと
なるので、nMOSQ6がオン、pMOSQ16がオフとなる。
このときディレイ回路DLの出力がローレベルであるた
め、Ｒ−ＳフリップフロップFF2の出力はまだローレベ
ルであり、pMOSQ15およびQ17はオンしている。この状態
では、リファレンス電圧発生回路２において、nMOSQ5、
Q6、およびpMOSQ14のオン抵抗比で決まるリファレンス
電圧が発生され、また、pMOSQ19のゲートには、nMOSQ
7、Q8およびpMOSQ17のオン抵抗で決まる電圧が印加され
る。ここで、pMOSQ15およびQ17のオン抵抗を十分小さく
設計しておけば、pMOSQ19のゲートにはVDDに近い電位が
印加される。したがって、pMOSQ19のオン抵抗がnMOSQ9
のそれより大きくなり、インバータ回路I5にはローレベ
ルが入力され、インバータ回路I6はローレベルを出力す
る。また、このとき電流センス型アンプ１では、pMOSQ1
5のオン抵抗が低いので、アドレス線がどのメモリセル
を選択したかによらず、インバータ回路I1の出力はハイ
レベルとなる。
め、Ｒ−ＳフリップフロップFF2の出力はまだローレベ
ルであり、pMOSQ15およびQ17はオンしている。この状態
では、リファレンス電圧発生回路２において、nMOSQ5、
Q6、およびpMOSQ14のオン抵抗比で決まるリファレンス
電圧が発生され、また、pMOSQ19のゲートには、nMOSQ
7、Q8およびpMOSQ17のオン抵抗で決まる電圧が印加され
る。ここで、pMOSQ15およびQ17のオン抵抗を十分小さく
設計しておけば、pMOSQ19のゲートにはVDDに近い電位が
印加される。したがって、pMOSQ19のオン抵抗がnMOSQ9
のそれより大きくなり、インバータ回路I5にはローレベ
ルが入力され、インバータ回路I6はローレベルを出力す
る。また、このとき電流センス型アンプ１では、pMOSQ1
5のオン抵抗が低いので、アドレス線がどのメモリセル
を選択したかによらず、インバータ回路I1の出力はハイ
レベルとなる。
次に、ディレイ回路DLが、30〜50nsecのディレイ時間
後、ハイレベルを出力すると、Ｒ−Ｓフリップフロップ
FF2の出力はハイレベルとなり（第４図）、pMOSQ15、
Q17がオフとなり、pMOSQ19のゲート電位は、nMOSQ7、Q8
およびpMOSQ18のオン抵抗で決まる、GNDに近い電位とな
る。したがって、pMOSQ19のオン抵抗が、nMOSQ9のオン
抵抗より小さく、インバータ回路I5の出力はローレベ
ル、インバータ回路I6の出力はハイレベルとなる（第４
図）。よって、Ｒ−ＳフリップフロップFF3はリセッ
トされ、その出力はローレベルとなる（第４図）。
後、ハイレベルを出力すると、Ｒ−Ｓフリップフロップ
FF2の出力はハイレベルとなり（第４図）、pMOSQ15、
Q17がオフとなり、pMOSQ19のゲート電位は、nMOSQ7、Q8
およびpMOSQ18のオン抵抗で決まる、GNDに近い電位とな
る。したがって、pMOSQ19のオン抵抗が、nMOSQ9のオン
抵抗より小さく、インバータ回路I5の出力はローレベ
ル、インバータ回路I6の出力はハイレベルとなる（第４
図）。よって、Ｒ−ＳフリップフロップFF3はリセッ
トされ、その出力はローレベルとなる（第４図）。
一方、Ｒ−ＳフリップフロップFF2の出力がハイレベ
ルとなり、pMOSQ15がオフとなったことにより、電流セ
ンス型アンプ１は通常の電流センス型アンプとして動作
するようになる。したがって、このときメモリセルQ101
が選択されていれば、インバータ回路I1の出力はハイレ
ベルのままであるが、メモリセルQ102が選択されていれ
ば、インバータ回路I1の出力はローレベルと反転する。
そして、このインバータ回路I1の出力がローレベルとな
る時刻は、インバータ回路I5の出力がローレベルとなる
時刻とほぼ等しいので、Ｒ−ＳフリッフフロップFF3の
出力がローレベルとなった時には、インバータ回路I1は
メモリセルの記憶データの読み出しを完了している。こ
の読み出しデータはラッチLTにラッチされる。然る後、
インバータ回路I4がハイレベルとなるので、２入力ノア
回路NR1、NR2およびNR3の出力がローレベルとなり、nMO
SQ1、Q4およびQ8がオフとなる。また、インバータ回路I
3の出力がローレベルとなるので、nMOSQ6がオフ、pMOSQ
16がオンとなり、リファレンス電圧がVDDレベルとな
る。更に、インバータ回路I4の出力がハイレベルとなっ
たことにより、Ｒ−ＳフリップフロップFF2の出力がロ
ーレベルとなり、pMOSQ15、Q17がオンする。よって、す
べての定常電流経路が遮断されることになる。
ルとなり、pMOSQ15がオフとなったことにより、電流セ
ンス型アンプ１は通常の電流センス型アンプとして動作
するようになる。したがって、このときメモリセルQ101
が選択されていれば、インバータ回路I1の出力はハイレ
ベルのままであるが、メモリセルQ102が選択されていれ
ば、インバータ回路I1の出力はローレベルと反転する。
そして、このインバータ回路I1の出力がローレベルとな
る時刻は、インバータ回路I5の出力がローレベルとなる
時刻とほぼ等しいので、Ｒ−ＳフリッフフロップFF3の
出力がローレベルとなった時には、インバータ回路I1は
メモリセルの記憶データの読み出しを完了している。こ
の読み出しデータはラッチLTにラッチされる。然る後、
インバータ回路I4がハイレベルとなるので、２入力ノア
回路NR1、NR2およびNR3の出力がローレベルとなり、nMO
SQ1、Q4およびQ8がオフとなる。また、インバータ回路I
3の出力がローレベルとなるので、nMOSQ6がオフ、pMOSQ
16がオンとなり、リファレンス電圧がVDDレベルとな
る。更に、インバータ回路I4の出力がハイレベルとなっ
たことにより、Ｒ−ＳフリップフロップFF2の出力がロ
ーレベルとなり、pMOSQ15、Q17がオンする。よって、す
べての定常電流経路が遮断されることになる。
以上説明したように、本実施例では、ダミーセンスア
ンプ３により電流センス型アンプ１のデータ読み出し動
作を模擬し、このデータ読み出し期間（100〜150nsec）
にディレイ回路DLのディレイ時間（30〜50nsec）を加え
た期間中だけ定常電流を流すようにしている。したがっ
て、本実施例によれば、定常電流が流れる時間は、高々
200nsecにすぎないので、300nsec定常電流を流した先の
実施例の場合よりもさらに消費電流を削減することがで
きる。
ンプ３により電流センス型アンプ１のデータ読み出し動
作を模擬し、このデータ読み出し期間（100〜150nsec）
にディレイ回路DLのディレイ時間（30〜50nsec）を加え
た期間中だけ定常電流を流すようにしている。したがっ
て、本実施例によれば、定常電流が流れる時間は、高々
200nsecにすぎないので、300nsec定常電流を流した先の
実施例の場合よりもさらに消費電流を削減することがで
きる。
［発明の効果］ 以上説明したように、本発明は、メモリセルのアドレ
ス指定のタイミングを開始時刻として、電流センス型ア
ンプやリファレンス電圧発生回路を動作させ、電流セン
ス型アンプがメモリセルの記憶データの読み出しが完了
した後に、電流センス型アンプやリファレンス電圧発生
回路における定常電流を遮断するものであるので、本発
明によれば、記憶データの高速読み出し特性を犠牲にす
ることなく、消費電力を大幅に削減することができる。
ス指定のタイミングを開始時刻として、電流センス型ア
ンプやリファレンス電圧発生回路を動作させ、電流セン
ス型アンプがメモリセルの記憶データの読み出しが完了
した後に、電流センス型アンプやリファレンス電圧発生
回路における定常電流を遮断するものであるので、本発
明によれば、記憶データの高速読み出し特性を犠牲にす
ることなく、消費電力を大幅に削減することができる。
したがって、マイクロコンピュータ等に本発明による
メモリ装置を内蔵した場合には、そのマイクロコンピュ
ータは、高速用の用途にも、また低消費電力型用途にも
使用しうるものとなるので、その汎用性は向上する。
メモリ装置を内蔵した場合には、そのマイクロコンピュ
ータは、高速用の用途にも、また低消費電力型用途にも
使用しうるものとなるので、その汎用性は向上する。
第１図は本発明の第１の実施例を示す回路図、第２図は
その主な信号のタイミングチャート、第３図は本発明の
第２の実施例を示す回路図、第４図はその主な信号のタ
イミングチャート、第５図は従来例の回路図である。 A1、A2……アドレス線、AD1、AD2……２入力アンド回
路、D1〜D8……データ線、DL……ディレイ回路、FF1〜F
F3……Ｒ−Ｓフリップフロップ、I1〜I8……インバータ
回路、LT……ラッチ、NR1〜NR3……２入力ノア回路、Ou
t……出力端子、Q1〜Q9……ｎチャネルMOSトランジス
タ、Q11〜Q19……ｐチャネルMOSトランジスタ、Q101、Q
102……メモリセル（ｎチャネルMOSトランジスタ）、１
……電流センス型アンプ、２……リファレンス電圧発生
回路、３……ダミーセンスアンプ。
その主な信号のタイミングチャート、第３図は本発明の
第２の実施例を示す回路図、第４図はその主な信号のタ
イミングチャート、第５図は従来例の回路図である。 A1、A2……アドレス線、AD1、AD2……２入力アンド回
路、D1〜D8……データ線、DL……ディレイ回路、FF1〜F
F3……Ｒ−Ｓフリップフロップ、I1〜I8……インバータ
回路、LT……ラッチ、NR1〜NR3……２入力ノア回路、Ou
t……出力端子、Q1〜Q9……ｎチャネルMOSトランジス
タ、Q11〜Q19……ｐチャネルMOSトランジスタ、Q101、Q
102……メモリセル（ｎチャネルMOSトランジスタ）、１
……電流センス型アンプ、２……リファレンス電圧発生
回路、３……ダミーセンスアンプ。
Claims (1)
- 【請求項１】複数のメモリセルと、 アドレス指定されたメモリセルに電流が流れるか否かを
検出して該メモリセルの記憶データの読み出しを行う第
１の電流センス型アンプと、 前記第１の電流センス型アンプと同等の機能、特性を有
し、独立に設けられたメモリセルの記憶データの読み出
しを行う第２の電流センス型アンプと、 前記第１及び第２の電流センス型アンプにリファレンス
電圧を供給するリファレンス電圧発生回路と、 アドレス変化検出信号に同期して活性状態となり、前記
第２の電流センス型アンプのデータ読み出し動作の完了
に応じて非活性状態となる制御信号を発生する制御手段
と、 前記制御信号の活性状態に応じて前記リファレンス電圧
発生回路における定常電流経路を導通させ前記制御信号
の非活性状態に応じて前記リファレンス電圧発生回路に
おける定常電流経路を遮断する第１の回路と、 前記制御信号の活性状態に応じて前記第１及び第２の電
流センス型アンプにおける定常電流経路を各々導通させ
前記制御信号の非活性状態に応じて前記第１及び第２の
電流センス型アンプにおける定常電流経路を各々遮断す
る第２及び第３の回路と、 前記アドレス変化検出信号を所定時間遅延し遅延信号を
発生する遅延回路と、 前記遅延信号の活性状態に応じて前記第１及び第２の電
流センス型アンプの読み出し動作を開始せしめる回路と
を備えたことを特徴とするメモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9791690A JP2789779B2 (ja) | 1990-04-14 | 1990-04-14 | メモリ装置 |
| EP91303294A EP0453206B1 (en) | 1990-04-14 | 1991-04-15 | Memory device |
| US07/686,118 US5459689A (en) | 1990-04-14 | 1991-04-15 | Memory device with current path cut-off circuit for sense amplifier |
| DE69112475T DE69112475T2 (de) | 1990-04-14 | 1991-04-15 | Speicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9791690A JP2789779B2 (ja) | 1990-04-14 | 1990-04-14 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03296996A JPH03296996A (ja) | 1991-12-27 |
| JP2789779B2 true JP2789779B2 (ja) | 1998-08-20 |
Family
ID=14205029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9791690A Expired - Lifetime JP2789779B2 (ja) | 1990-04-14 | 1990-04-14 | メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5459689A (ja) |
| EP (1) | EP0453206B1 (ja) |
| JP (1) | JP2789779B2 (ja) |
| DE (1) | DE69112475T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940003409B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 센스앰프 제어회로 |
| JP3587542B2 (ja) * | 1992-06-19 | 2004-11-10 | インテル・コーポレーション | 電力消費を節減する方法および装置 |
| US5717633A (en) * | 1997-02-11 | 1998-02-10 | Artisan Components, Inc. | Low power consuming memory sense amplifying circuitry |
| WO1998035354A1 (en) * | 1997-02-11 | 1998-08-13 | Artisan Components, Inc. | Sense amplifying methods and sense amplification and output buffer integrated circuits |
| US6034908A (en) * | 1997-02-11 | 2000-03-07 | Artisan Components, Inc. | Sense amplifying methods and sense amplification integrated devices |
| US5886929A (en) * | 1997-04-21 | 1999-03-23 | Artisan Components, Inc. | High speed addressing buffer and methods for implementing same |
| US5889715A (en) * | 1997-04-23 | 1999-03-30 | Artisan Components, Inc. | Voltage sense amplifier and methods for implementing the same |
| US5881008A (en) * | 1997-09-12 | 1999-03-09 | Artisan Components, Inc. | Self adjusting pre-charge delay in memory circuits and methods for making the same |
| US5883854A (en) * | 1997-09-12 | 1999-03-16 | Artisan Components, Inc. | Distributed balanced address detection and clock buffer circuitry and methods for making the same |
| US5965925A (en) * | 1997-10-22 | 1999-10-12 | Artisan Components, Inc. | Integrated circuit layout methods and layout structures |
| US5999482A (en) * | 1997-10-24 | 1999-12-07 | Artisan Components, Inc. | High speed memory self-timing circuitry and methods for implementing the same |
| US6016390A (en) | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
| US5963496A (en) * | 1998-04-22 | 1999-10-05 | Atmel Corporation | Sense amplifier with zero power idle mode |
| WO2001009901A1 (fr) * | 1999-08-02 | 2001-02-08 | Seiko Epson Corporation | Dispositif a semi-conducteurs integres et appareil electronique monte avec ce dispositif |
| US6826087B2 (en) * | 2002-02-01 | 2004-11-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory storage |
| JP5048535B2 (ja) * | 2008-01-29 | 2012-10-17 | ルネサスエレクトロニクス株式会社 | センスアンプ回路、及びそれを用いた半導体記憶装置 |
Family Cites Families (17)
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|---|---|---|---|---|
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| JPS5979493A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Micro Comput Eng Ltd | Ｅｐｒｏｍ装置 |
| JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
| JPH0736273B2 (ja) * | 1984-11-26 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路 |
| JPS62222498A (ja) * | 1986-03-10 | 1987-09-30 | Fujitsu Ltd | 消去及び書き込み可能な読み出し専用メモリ |
| EP0275212B1 (en) * | 1987-01-16 | 1993-08-04 | General Instrument Corporation | Nand stack rom |
| US4821239A (en) * | 1987-08-25 | 1989-04-11 | National Semiconductor Corp. | Programmable sense amplifier for read only memory |
| JP2507529B2 (ja) * | 1988-03-31 | 1996-06-12 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH027296A (ja) * | 1988-06-24 | 1990-01-11 | Nec Corp | メモリ装置 |
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