DE3509899A1 - Mos-transistoranordnung mit veraenderlicher leitfaehigkeit - Google Patents
Mos-transistoranordnung mit veraenderlicher leitfaehigkeitInfo
- Publication number
- DE3509899A1 DE3509899A1 DE19853509899 DE3509899A DE3509899A1 DE 3509899 A1 DE3509899 A1 DE 3509899A1 DE 19853509899 DE19853509899 DE 19853509899 DE 3509899 A DE3509899 A DE 3509899A DE 3509899 A1 DE3509899 A1 DE 3509899A1
- Authority
- DE
- Germany
- Prior art keywords
- zone
- zones
- semiconductor
- layer
- comfet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 claims description 41
- 239000012535 impurity Substances 0.000 claims description 16
- 238000009792 diffusion process Methods 0.000 description 18
- 238000000034 method Methods 0.000 description 12
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 238000000137 annealing Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000002800 charge carrier Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- ZRPAUEVGEGEPFQ-UHFFFAOYSA-N 2-[4-[2-(2,3-dihydro-1H-inden-2-ylamino)pyrimidin-5-yl]pyrazol-1-yl]-1-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethanone Chemical compound C1C(CC2=CC=CC=C12)NC1=NC=C(C=N1)C=1C=NN(C=1)CC(=O)N1CC2=C(CC1)NN=N2 ZRPAUEVGEGEPFQ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- -1 arsenic ions Chemical class 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Thyristors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
•^ b".jrocean Patent A«;.rreyS
Zoge!3SSene Ve1f6!6' vC-r -3
curopaiscner, Patenjmi
098 99 Dr ph,l G Henkel
Dr rer oat L l-öner
CiDl -Ing Λ' Har^ei
D.pi -mo D Kottniij'-n
KABUSHIKI KAISHA TOSHIBA
Kawasaki, Japan D"sOCO München 3ΰ
Tel 089/982085-87 reie* 5298C2 hrk: J
Te!efax :.Gr 2+3)
089/9814 26
Telegramm ellipsoid
Telegramm ellipsoid
ESS-59P609-3
MOS-Transistoranordnung mit veränderlicher Leitfähigkeit
Die Erfindung betrifft eine MOS-Transistoranordnung mit veränderlicher Leitfähigkeit zur Verwendung als
Strom- oder Leistungsschalt(er)vorrichtung.
5
In neuerer Zeit ist ein Leistungs-MOSFET mit Source-
und Kanalzonen, die nach einem Diffusions-Selbstausrichtverfahren (DSA-Verfahren) ausgebildet worden
sind, als Strom- oder Leistungsschalt(er)element auf
dem Markt eingeführt worden. Ein Element mit einer Sperrspannung über 1000 V und einem ausreichend
niedrigen Durchlaß-Widerstand ist jedoch bisher noch nicht realisiert worden, weil nämlich dann, wenn bei
einem gewöhnlichen Leistungs-MOSFET die Sperrspannung angehoben wird, sich sein Durchlaß-Widerstand (ON-state
resistance) vergrößert. Zur Lösung dieses Problems ist die Verwendung eines Feldeffekttransistors
mit veränderlicher Leitfähigkeit (COMFET) als
Leistungs-MOSFET nötig. Gemäß Fig. 1 umfaßt ein solcher COMFET ein als Drain-Zone dienendes ρ -Typ-Siliziumsubstrat
1, eine auf letzterem ausgebildete Hochwiderstandsschicht 2 des η -Typs, p-Typ-Basiszonen
3-1 und 3-2 sowie η -Typ-Sourcezonen 4-1 bis 4-3, die nach einem DSA-Verfahren auf der Oberfläche
der η -Schicht 2 ausgebildet (worden) sind. Die Oberflächenbereiche
der p-Zonen 3-1 und 3-2 zwischen der η -Schicht 2 und den η -Zonen 4-1 bis 4-3 dienen als
Kanalzonen 5-1 bis 5-3. Weiterhin ist eine Gate-Elektrode 7-1 unter Zwischenfügung einer Isolierschicht
6-1 über der η -Zone 4-1, der Kanalzone 5-1 und einem Teil der η -Zone 2 ausgebildet. Eine (weitere)
Gate-Elektrode 7-2 ist unter Zwischenfügung einer Isolierschicht 6-2 über den Oberflachen(bereichen)
der Kanalzonen 5-2 und 5-3 sowie einer η -Schicht 2 zwischen den η -Zonen 4-2 und 4-3 vorgesehen.
Andererseits ist eine Source-Elektrode 8-1 auf den η -Zonen 4-1 und 4-2 sowie der p-Zone 3-1
ausgebildet. Eine (andere) Source-Elektrode 8-2 ist
auf der η -Zone 4-3 und der p-Zone 3-2 vorgesehen, während eine Drain-Elektrode 9 auf dem Substrat 1
(an dessen Unterseite) erzeugt ist. 5
Bei der Ausbildung beispielsweise der p-Zone 3-1 und der η -Zonen 4-1 und 4-2 nach dem DSA-Verfahren wird
der die äußerste Seite der zur Ausbildung der p-Zone 3-1 benutzten Maske definierende Abschnitt auch, wie
er ist, zur Ausbildung der η -Zonen 4-1 und 4-2 herangezogen. Infolgedessen kann ein Abstand zwischen
der äußersten Seite der p-Zone 3-1 und der äußersten Seite der η -Zone 4-1 oder 4-2, nämlich die Länge
der Kanalzone 5-1 oder 5-2, auf eine gewünschte Größe in Übereinstimmung mit Diffusionsverfahrensparametern,
wie Diffusionszeit, -temperatur und dgl., eingestellt werden.
' Wenn dieser COMFET beispielsweise durchgeschaltet wird, fließen Elektronen von den η -Zonen 4-1 und
4-2 über die Kanalzonen 5-1 bzw. 5-2 in die η -Schicht 2, während gleichzeitig Elektronenmangelstellen
oder sog. Löcher vom ρ -Substrat 1 in die η -Schicht 2 injiziert werden. Damit wird eine große
Menge Ladungsträger in der η -Schicht 2 gespeichert, so daß deren Leitfähigkeit moduliert oder veränderlich
gestaltet werden kann. Die in die η -Schicht 2 injizierten Löcher fließen z.B. in die Source-Elektrode
8-1 über die Bereiche in der p-Zone 3-1 unter den η -Zonen 4-1 und 4-2.
Obgleich der in Fig. 1 dargestellte COMFET einen einem Thyristor ähnlichen Aufbau besitzt, verbindet
dabei die Source-Elektrode 8-1 die p-Zone 3-1 elektrisch mit den η -Zonen 4-1 und 4-2, so daß dieser
COMFET normalerweise nicht als Thyristor arbeitet.
Dieser COMFET kann so ausgestaltet werden, daß er infolge der Wirkung der veränderlichen Leitfähigkeit
bzw. der Leitfähigkeits-Modulationswirkung eine ausreichend
hohe Sperrspannung und einen ausreichend niedrigen Durchlaß-Widerstand besitzt.
Wenn jedoch in diesen COMFET, wenn er durchgeschaltet
ist, ein großer Strom fließt, erhöht sich der Epannungsabfall in Querrichtung am p-Basis-Widerstandsbereich
unter den η -Zonen 4-1 und 4-2. Der Spannungsabfall bewirkt eine Vorwärtsvorspannung der
pn-Übergangszone (Sperrschicht) zwischen der p-Zone 3-1 und der η -Zone 4-1 oder 4-2, so daß dieser
COMFET damit ähnlich arbeitet wie ein Thyristor. Selbst wenn daher die Spannungen zwischen den Gate-Elektroden
7-1, 7-2 und der Sourceelektrode 8-1 auf 0 V eingestellt sind, tritt dabei ein sog. Latch-up-Effekt
ein, so daß der COMFET nicht in den Sperrzustand übergeht.
Zur Lösung dieses Problems werden gemäß Fig. 2 herkömmlicherweise
ρ -(Typ)-Zonen 10-1 und 10-2 durch Eindiffundieren von ρ -Typ-Fremdatomen oder -Störstoffen
in die Bereiche unter den η -Zonen 4-1 und 4-2 sowie der η -Zone 4-3 ausgebildet. Der Widerstand
in Querrichtung im Bereich unter den η -Zonen 4-1 und 4-2 wird aufgrund des Vorhandenseins der ρ -Zone
10-1 verringert. In diesem Fall muß jedoch die Fremdatomkonzentration in den Kanalzonen 5-1 und 5-2 auf
einer niedrigen Größe gehalten werden; die Diffusion in Querrichtung der ρ -Zone 10-1 darf daher die
Kanalzonen nicht erreichen. Da weiterhin die Diffusionstiefe der ρ -Zone 10-1 groß ist, ist die Länge
3g eines Abschnitts A der Querdiffusion groß, und der
Flächenwiderstand im Abschnitt A kann im Vergleich zu dem im Abschnitt B nicht ausreichend klein eingestellt
werden, so daß der Widerstand im Bereich von
der Kanalzone 5-1 bis zur Sourceelektrode 8-1 nicht ausreichend klein gehalten werden kann. Infolgedessen
kann der Latch-up-Ef fekt des durch die Zonen 4-1, ^- 3-1, 2 und 1 gebildeten parasitären Thyristors nicht
unterdrückt werden.
Aufgabe der Erfindung ist damit die Schaffung einer MOS-Transistoranordnung mit veränderlicher Leitfähigkeit,
bei welcher der Latch-up-Effekt auch dann wirksam unterdrückt werden kann, wenn ein großer Stromfluß
zugelassen wird.
Diese Aufgabe wird durch die im beigefügten Patentanspruch 1 gekennzeichneten Merkmale gelöst.
Gegenstand der Erfindung ist eine MOS-Transistoranordnung mit veränderlicher Leitfähigkeit, umfassend
ein Halbleitersubstrat des einen Leitfähig-
^j keitstyps, eine auf diesem Substrat ausgebildete
Halbleiterschicht einer entgegengesetzten Leitfähigkeit, eine im Oberflächenbereich dieser Halbleiterschicht
ausgebildete erste Halbleiterzone des einen (ersten) Leitfähigkeitstyps, eine im Oberflächenbe-
;. ;; reich der ersten Halbleiterzone der Halbleiter schicht
zugewandt ausgebildete zweite Halbleiterzone des entgegengesetzten (anderen) Leitfähigkeitstyps, wobei
der Oberflächenbereich der ersten, zwischen der zweiten Halbleiterzone und der Halbleiterschicht liegenden
Halbleiterzone eine Kanalzone bildet, eine Gate-Zone mit einer auf zumindest dieser Kanalzone
erzeugten Gate-Isolierschicht und einer auf letzterer ausgebildeten Gate-Elektrode sowie eine dritte Halbleiterzone
des einen Leitfähigkeitstyps, die in der ersten Halbleiterzone zumindest unter der zweiten
Halbleiterzone ausgebildet ist und eine höhere Fremdatomkonzentration aufweist als die erste Halbleiterzone.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung im Vergleich zum Stand der Technik anhand
der Zeichnung näher erläutert. Es zeigen:
5
5
Fig. 1 eine schematische (Teil-)Schnittansicht
eines herkömmlichen COMFETs,
Fig. 2 eine schematische Schnittansicht eines 1^ COMFETs, bei dem die Latch-Charakteristik
des COMFETs gemäß Fig. 1 verbessert ist,
Fig. 3 .eine schematische (Teil-)Schnittansicht
eines COMFETs gemäß einer Ausführungsform der Erfindung,
Fig. 4 eine graphische Darstellung der Latch-up-Stromkennlinien der COMFETs gemäß Fig. 2
und 3,
20
20
Fig. 5 eine graphische Darstellung der Beziehung
zwischen dem Verhältnis der Tiefen der
η - und ρ -Zonen nach Fig. 3 und der Menge
an unkompensiertem Bor in dieser ρ -Zone,
Fig. 6 eine schematische (Teil-)Schnittansicht eines COMFETs gemäß einer anderen Ausführungsform
der Erfindung,
Fig. 7 eine Fig. 6 ähnelnde Darstellung noch einer
anderen Ausführungsform der Erfindung, ■
Fig. 8 eine Schnittansicht einer Abwandlung des COMFETs nach Fig. 3, bei der die Aushalte-
oder Stehspannung gegenüber dem COMFET
gemäß Fig. 3 verbessert ist,
Fig. 9 eine Fig. 8 ähnelnde Darstellung einer weiteren Abwandlung des COMFETs nach
Fig. 3 mit verbesserter Aushalte- oder Stehspannung und
Fig. 10 eine den Fig. 8 und 9 ähnelnde Darstellung des COMFETs nach Fig. 6 mit verbesserter
Aushalte- oder Stehspannung.
Die Fig. 1 und 2 sind eingangs bereits erläutert worden.
Fig. 3 veranschaulicht schematisch im Schnitt einen
*° MOS-Transistor mit veränderlicher Leitfähigkeit gemäß
der Erfindung. Bei der Herstellung dieses sog. COMMOS-Transistors wird zunächst nach einem Aufwachsverfahren
auf einem vorbereiteten ρ -Typ-Siliziumsubstrat 11 eine η -Schicht 12 einer niedrigen Fremdatomkonzentration,
eines spezifischen Widerstands von über 50 -Λ-cm und einer Dicke von etwa 100 μπι
ausgebildet. Sodann wird die Oberfläche der η -Schicht 12 oxidiert, um eine Gate-Oxid(dünn)schicht 13 zu
erzeugen, worauf eine Polysilizium-Gate-Elektrode
14 einer Dicke von etwa 0,5 μπι auf der Gate-Oxidschicht
13 ausgebildet wird. Danach wird die Gate-Elektrode 14 nach einem Ätzverfahren selektiv entfernt
oder abgetragen. Hierauf wird unter Heranziehung der restlichen Gate-Elektrode 14 als Maske
in die η -Typ-Schicht 12 Bor bis zu einer Tiefe von
etwa 8 μπι eindiffundiert, wodurch p-Typ-Basiszonen 15-1 und 15-2 erzeugt werden. Anschließend wird nur
der mittlere Bereich des durch die Gate-Elektrode 14 festgelegten Fensters mit nicht dargestellten
Oxidschichten oder -filmen bedeckt, und es wird unter Verwendung dieser Oxidschichten und der Gate-Elektrode
14 als Maske nach einem Ionenimplantationsver-
15 -2
fahren Arsen (As) in einer Dosis von 5 χ 10 cm in die ρ-Zonen 15-1 und 15-2 implantiert. Die als Maske(n) benutzten Oxidschichten werden entfernt, um ein Resistmuster mit einem Fenster auszubilden, das kleiner ist als das durch die Gate-Elektrode 14 festgelegte Fenster. Sodann wird unter Benutzung dieses Resistmusters als Maske nach einem Ionenimplantations-
fahren Arsen (As) in einer Dosis von 5 χ 10 cm in die ρ-Zonen 15-1 und 15-2 implantiert. Die als Maske(n) benutzten Oxidschichten werden entfernt, um ein Resistmuster mit einem Fenster auszubilden, das kleiner ist als das durch die Gate-Elektrode 14 festgelegte Fenster. Sodann wird unter Benutzung dieses Resistmusters als Maske nach einem Ionenimplantations-
15 -2
verfahren Bor in einer Dosis von 1 χ 10 cm in die p-Zonen 15-1 und 15-2 implantiert. Das auf diese Weise hergestellte Halbleitergebilde wird einer Wärmebehandlung unterworfen, und die mit Bor- und Arsenionen gespickten Zonen werden einem Glühverfahren (annealing process) ausgesetzt, um dabei η -Typ-Zonen 16-1, 16-2 und 16-3 sowie ρ -Typ-Zonen 17-1 und 17-2 auszubilden. Da die Diffusionsgeschwindigkeit von Bor größer ist als diejenige von Arsen, bilden sich die ρ -Zonen 17-1 und 17-2 mit einer größeren Tiefe aus als die η -Zonen 16-1 bis 16-3. Auf der Gesamtoberfläche dieses Halbleitergebildes wird nach einem chemischen Aufdampf- bzw. CVD-Verfahren eine nicht dargestellte Oxid (dünnschicht (film) erzeugt, in welcher Kontaktlöcher ausgebildet werden. Nachdem nach einem CVD-Verfahren eine Al-Schicht erzeugt worden ist, wird diese zur Ausbildung einer Sourceelektrode 18 selektiv entfernt. Schließlich wird eine Drainelektrode 20 aus einer V-Ni-Au-Schicht auf der Rückseite (Unterseite) des Substrats 11 ausgebildet.
verfahren Bor in einer Dosis von 1 χ 10 cm in die p-Zonen 15-1 und 15-2 implantiert. Das auf diese Weise hergestellte Halbleitergebilde wird einer Wärmebehandlung unterworfen, und die mit Bor- und Arsenionen gespickten Zonen werden einem Glühverfahren (annealing process) ausgesetzt, um dabei η -Typ-Zonen 16-1, 16-2 und 16-3 sowie ρ -Typ-Zonen 17-1 und 17-2 auszubilden. Da die Diffusionsgeschwindigkeit von Bor größer ist als diejenige von Arsen, bilden sich die ρ -Zonen 17-1 und 17-2 mit einer größeren Tiefe aus als die η -Zonen 16-1 bis 16-3. Auf der Gesamtoberfläche dieses Halbleitergebildes wird nach einem chemischen Aufdampf- bzw. CVD-Verfahren eine nicht dargestellte Oxid (dünnschicht (film) erzeugt, in welcher Kontaktlöcher ausgebildet werden. Nachdem nach einem CVD-Verfahren eine Al-Schicht erzeugt worden ist, wird diese zur Ausbildung einer Sourceelektrode 18 selektiv entfernt. Schließlich wird eine Drainelektrode 20 aus einer V-Ni-Au-Schicht auf der Rückseite (Unterseite) des Substrats 11 ausgebildet.
Andererseits oder wahlweise kann beim vorstehend beschriebenen Herstellungsverfahren auch eine Ionenimplantation
ausgeführt werden, um die ρ -Zonen 17-1 und 17-2 zu erzeugen, und nach dem Glühvorgang
kann eine Ionenimplantation zur Ausbildung der η -Zonen 16-1 bis 16-3 durchgeführt werden.
Bei der beschriebenen Ausführungsform werden die p-Zonen 15-1 und 15-2 mit einer Fremdatomkonzentration
von etwa 7 χ 10 cm erzeugt, um den (Spannungs-)Schwellenwert
dieses COMFETs auf 1 bis 3 V einzustellen, während die ρ -Zonen 17-1 und 17-2
innerhalb der p-Zonen 15-1 bzw. 15-2 tiefer als die η -Zonen 16-1 bis 16-3 ausgebildet werden. Die Dicken
(Tiefen) der η -Zonen 16-1 bis 16-3 werden auf weniger als 0,3 μΐη, z.B. auf 0,1 - 0,25 μπι eingestellt.
Die Fremdatomkonzentration der ρ -Zone 17-1 unter den η -Zonen 16-1 und 16-2 kann auf eine
Größe eingestellt werden, die das Zehnfache oder mehr der Fremdatomkonzentration der p-Zone 15-1 von
7 χ 10 cm entspricht, beispielsweise auf eine
18—3 +
Größe von 5 χ 10 cm . Die ρ -Zone 17-1 kann auch im Bereich nahe der Kanalzonen auf eine hohe Fremdatomkonzentration eingestellt werden, weil die Diffusion in Quer- oder Transversalrichtung kleiner ist. Demzufolge kann der Widerstand zwischen einer Kanalzone 19-1, 19-2 oder 19-3 und der Sourceelektrode 18 sehr klein sein, so daß es möglich wird, einen Strom bei Latch-up auf eine hohe Größe einzustellen. Da die η -Zonen 16-1 bis 16-3 mit einer Dicke von nur etwa 0,2 μπι ausgebildet sind, ist die Injektionswirksamkeit der Ladungsträger aus den η -Zonen 16-1 bis 16-3 in die p-Zonen 15-1 bis 15-2 ziemlich gering, so daß es für diesen COMFET schwierig wird, als Thyristor zu arbeiten. Wie vorstehend beschrieben, kann mit dieser Ausführungsform ein COMFET erhalten werden, der eine hohe Aushalte- oder Stehspannung von über 1000 V und einen ausreichend kleinen Durchlaßwiderstand (z.B. von 0,02JL bei einem Feldeffekttransistor von 1 cm2) besitzt und der auch dann nicht als Thyristor arbeitet oder wirkt, wenn er einen Arbeitsstrom von bis zu 1000 A/cm2 führt.
Größe von 5 χ 10 cm . Die ρ -Zone 17-1 kann auch im Bereich nahe der Kanalzonen auf eine hohe Fremdatomkonzentration eingestellt werden, weil die Diffusion in Quer- oder Transversalrichtung kleiner ist. Demzufolge kann der Widerstand zwischen einer Kanalzone 19-1, 19-2 oder 19-3 und der Sourceelektrode 18 sehr klein sein, so daß es möglich wird, einen Strom bei Latch-up auf eine hohe Größe einzustellen. Da die η -Zonen 16-1 bis 16-3 mit einer Dicke von nur etwa 0,2 μπι ausgebildet sind, ist die Injektionswirksamkeit der Ladungsträger aus den η -Zonen 16-1 bis 16-3 in die p-Zonen 15-1 bis 15-2 ziemlich gering, so daß es für diesen COMFET schwierig wird, als Thyristor zu arbeiten. Wie vorstehend beschrieben, kann mit dieser Ausführungsform ein COMFET erhalten werden, der eine hohe Aushalte- oder Stehspannung von über 1000 V und einen ausreichend kleinen Durchlaßwiderstand (z.B. von 0,02JL bei einem Feldeffekttransistor von 1 cm2) besitzt und der auch dann nicht als Thyristor arbeitet oder wirkt, wenn er einen Arbeitsstrom von bis zu 1000 A/cm2 führt.
Fig. 4 veranschaulicht die Beziehung zwischen dem Latch-up-Strom und der Temperatur der COMFETs gemäß
Fig. 2 und 3 anhand einer gestrichelten bzw. einer ausgezogenen Linie. In den Fällen, in denen die p-Zone
3-1 und die ρ -Zone 10-1 gemäß Fig. 2 mit einer Tiefe von 4 μπι bzw. 7 μΐη und (andererseits) die
p-Zone 15-1 und die ρ -Zone 17-1 gemäß Fig. 3 mit einer Tiefe von 4 μπι bzw. 2 μπι ausgebildet sind, betragen
die Latch-up-Ströme der COMFETs gemäß Fig. 2 und 3 500 A/cm2 bzw. 1000 A/cm2 bei 25°C. Der
Latch-up-Strom beim COMFET gemäß Fig. 3 ist größer. Gemäß Fig. 4 ist der Latch-up-Strom bei einer
Temperatur von 25°C zu 100 (%) vorausgesetzt. Aus Fig. 4 geht hervor, daß sich bei einer Temperaturerhöhung
der Latch-up-Strom des COMFETs gemäß Fig. 2 schneller verringert als beim COMFET gemäß Fig.
3. Es wird angenommen, daß dies auf der tiefen Ausbildung der ρ -Zone 10-1 beim COMFET gemäß Fig. 2
beruht, so daß die Fremdatomkonzentration in dem aufgrund der Querdiffusion in der ρ -Zone 10-1 erzeugten
Bereich oder Abschnitt kleiner ist als in ihrem mittleren Abschnitt. Der Widerstand des Außenumfangbereichs
der ρ -Zone 10-1, der eine niedrige Fremdatomkonzentration besitzt und sich unterhalb
der η -Zone 4-1 befindet, variiert nämlich stark in Abhängigkeit von einer Temperaturänderung, so daß
hierdurch der Latch-up-Strom einer erheblichen Variation unterworfen ist. Da andererseits die ρ -Zone
17-1 gemäß Fig. 3 flach ausgebildet ist, ist der durch Diffusion in Querrichtung entstehende Abschnitt
kaum vorhanden, und die ρ -Zone 17-1 besitzt über die Gesamtfläche hinweg eine gleichmäßig hohe Fremdatomkonzentration.
Der örtliche Bereich der ρ -Zone 17-1 unterhalb der η -Zone 16-1 besitzt daher ebenfalls
eine hohe Fremdatomkonzentrat ion, so daß der Widerstand in diesem örtlichen Bereich niedrig ist
und sich in Abhängigkeit von Temperaturänderungen nicht sehr stark ändert. Der Latch-up-Strom dieses
COMFETs variiert daher nicht so stark in Abhängigkeit von Temperaturänderungen.
Fig. 5 veranschaulicht die Beziehung zwischen dem Verhältnis XT(n+)/X_(p+) einer Tiefe XT (n+ ) der
+ JJ + J
η -Zone 16-1 und einer Tiefe X (p ) der ρ -Zone
17-1 gemäß Fig. 3 und dem Verhältnis A2/A1 einer Menge A2 (cm ) an unkompensiertem Bor im Außenumfangsbereich
der ρ -Zone 17-1 unterhalb der η -Zone 16-1, der durch die Ausbildung der η -Zone 16-1 nicht
beeinflußt wird, und der Gesamtdosis Al (cm ) an implantiertem Bor.
Aus Fig. 5 geht hervor, daß in dem Fall, in welchem die Tiefe XT(n ) der n+-Zone 16-1 auf einen Wert von
20 % oder mehr der Tiefe X_(p ) der ρ -Zone 17-1 ein-
gestellt ist, das Verhältnis der Menge A2 an unkompensiertem Bor zur Gesamtbordosis Al kleiner ist als
50 %. Wünschenswerterweise wird XT(n ) auf weniger
+ J
als 20 % von X (p ) eingestellt. Um die Diffusionsstrecke in Querrichtung ausreichend klein, z.B. auf
weniger als 2 μπι, zu halten, muß die Diffusionstiefe
der ρ -Zone 17-1 auf weniger als 2 μπι unterdrückt werden. Um im Bereich unterhalb der η -Zone 16-1 in
der ρ -Zone 17-1 mindestens 50 % der Gesamtbordosis Al zu belassen, ist es andererseits erforderlich,
die Diffusionstiefe der η -Zone 16-1 auf weniger als
0,34 μπι einzustellen, wie dies aus Fig. 5 hervorgeht.
Fig. 6 veranschaulicht schematisch den Aufbau eines COMFETs gemäß einer anderen Ausführungsform der Erfindung.
Dieser COMFET ist ähnlich aufgebaut wie derjenige nach Fig. 3, nur mit dem Unterschied, daß
ρ -Typ-Zonen 21-1 und 21-2 in den Oberf lächenbe-
At
reichen der p-Typ-Zonen 15-1 bzw. 15-2 ausgebildet sind und daß anstelle der ρ -Zonen 17-1 und 17-2 eine
eingelassene oder gekapselte (embedded) ρ -Typ-Schicht 17-3 unterhalb der η -Zonen 16-1 und 16-2
und eine eingelassene ρ -Schicht 17-4 unterhalb der η -Zone 16-3 ausgebildet sind.
Diese eingelassenen ρ -Schichten 17-3 und 17-4 werden nach der Ausbildung der η -Zonen 16-1, 16-2 und
16-3 in den Oberflächenbereichen der p-Zonen 15-1 und 15-2 mit Tiefen von etwa 0,2 μΐη ausgebildet.
P -Typ-Fremdatome oder -Störstoffe werden mit einer Beschleunigungsspannung von etwa 2 00 keV in die Bereiche
oder Abschnitte unter den η -Zonen 16-1 und 16-2 sowie der Sourceelektrode 18 sowie in die Bereiche
oder Abschnitte unter der η -Zone 16-3 und der Sourceelektrode 18 durch Ionenimplantation eingebracht.
Diese Elemente bzw. Zonen werden sodann dem Glühverfahren unterworfen.
Bei dieser Ausführungsform können die Abschnitte in den ρ -Schichten 17-1 und 17-4 unterhalb der ρ -Zonen
21-1 und 21-2 entfernt oder beseitigt werden.
Bei dieser Ausführungsform kann, ähnlich wie bei derjenigen
nach Fig. 3, der Widerstand zwischen der Kanalzone 19-1, 19-2 oder 19-3 und der Sourceelektrode
18 ausreichend klein eingestellt werden, und es werden dabei eine hohe Aushalte- oder Stehspannung,
ein großer Latch-up-Strom und ein kleiner Durchlaßwiderstand erzielt.
Fig. 7 veranschaulicht schematisch den Aufbau eines COMFETs gemäß einer weiteren Ausführungsform der Erfindung.
Dabei ist eine η -Schicht 12A auf dem ρ -Substrat 11 ausgebildet, und die η -Schicht 12
-"35 098
ist auf der η -Schicht 12A erzeugt. Die ρ -Zonen 30-1 und 30-2 sind in den Oberflächenbereichen der
η -Schicht 12 erzeugt, und eine η -Schicht 31 ist nach einem Aufwachsverfahren auf der η -Schicht 12
und den ρ -Zonen 30-1 und 30-2 ausgebildet. Weiterhin werden in der epitaxialen η -Schicht 31 p-Schichten
32-1 und 32-2 so erzeugt, daß sie die ρ -Zonen 30-1 und 30-2 erreichen. Danach werden ρ -Zonen 33-1 und
33-2 in den p-Zonen 32-1 bzw. 32-2 ausgebildet, während η -Zonen 34-1, 34-2 und 34-3 in den Oberflächenbereichen
der p-Zonen 32-1 und 32-2 erzeugt werden.
Bei dieser Ausführungsform kann aufgrund des Vorhandenseins
der ρ -Zonen 30-1 und 30-2 der jeweilige Widerstand unter den η -Zonen 34-1 bis 34-3 ebenfalls
deutlich gesenkt werden. Infolgedessen kann bei diesem COMFET auch bei einer Erhöhung des Betriebs- oder
Arbeitsstroms die Latch-up-Erscheinung kaum auftreten.
Fig. 8 zeigt eine Abwandlung des COMFETs gemäß Fig. 3. Diese Abwandlung besitzt im wesentlichen denselben
Aufbau wie die Ausführungsform nach Fig. 3, nur mit dem Unterschied, daß sie auch ρ -Zonen
41-1 und 41-2 sowie die η -Schicht 12A aufweist. Die ρ -Zonen 41-1 und 41-2 werden durch Diffusion von
den Mittelabschnitten der Oberflächenbereiche der ρ -Zonen 17-1 und 17-2 aus mit einer größeren Tiefe
als derjenigen der p-Zonen 15-1 und 15-2 ausgebildet. Durch diese Ausbildung der tiefen ρ -Zonen 41-1 und
41-2 unter den Sourceelektroden 18 kann die Aushalteoder Stehspannung dieses COMFETs angehoben werden.
Fig. 9 veranschaulicht eine andere Abwandlung des COMFETs gemäß Fig. 3. Diese Abwandlung besitzt im
wesentlichen denselben Aufbau wie die Ausführungs-
form nach Fig. 3, nur mit dem Unterschied, daß sie außerdem ρ -Zonen 42-1 und 42-2 aufweist, die durch
Diffusion von den Oberflächenbereichen der ρ -Zonen 17-1 und 17-2 aus mit einer größeren Tiefe als die
p-Zonen 15-1 und 15-2 ausgebildet sind. Da die ρ Zonen 42-1 und 42-2 mit Fremdatomkonzentrationen von
z.B. weniger als 1 χ 10 cm hergestellt sind, haben die ρ -Zonen 42-1 und 42-2, auch wenn sie dicht
an den Kanalzonen 19-1 bis 19-3 ausgebildet sind, kaum einen (ungünstigen) Einfluß auf die Kanalzonen
19-1 bis 19-3. Durch das Vorhandensein der ρ -Zonen 42-1 und 42-2 kann somit die Aushalte- oder Stehspannung
dieses COMFETs erheblich verbessert werden.
Fig. 10 veranschaulicht eine Abwandlung des COMFETs gemäß Fig. 6. Diese Abwandlung besitzt im wesentlichen
denselben Aufbau wie die Ausführungsform nach Fig. 6, nur mit dem Unterschied, daß sie zusätzlich
ρ -Zonen 43-1 und 43-2 aufweist, die durch Diffusion von den Mittelabschnitten der Oberflächenbereiche
der p-Zonen 15-1 und 15-2 aus mit einer größeren Tiefe als die p-Zonen 15-1 und 15-2 ausgebildet sind.
Aufgrund dieser tiefen ρ -Zonen 43-1 und 43-2 unter den Sourceelektroden 18 kann scmitein COMFET mit einer
hohen Aushalte- oder Stehspannung erhalten werden.
Die Erfindung ist selbstverständlich keineswegs auf die vorstehend dargestellten und beschriebenen Ausführungsformen
beschränkt. Bei den Ausführungsformen gemäß Fig. 6 und 7 können beispielsweise die ρ -Zonen
21-1 bzw. 33-1 so ausgebildet sein, daß sie mit den ρ -Zonen 17-3 bzw. 30-1 in Berührung oder Kontakt
gelangen. Bei der Ausführungsform nach Fig. 6 kann eine p~ -Zone niedriger Fremdatomkonzentration, wie
die ρ -Zone 42-1 gemäß Fig. 9, mit einer großen Tiefe ausgebildet sein. Weiterhin kann bei der Ausführungs-
form gemäß Fig. 9 die ρ -Zone 42-1 so ausgebildet sein, daß sie in die Kanalzonen 19-1 und 19-2 eindringt.
5
5
Bei allen beschriebenen Ausführungsformen wird jeweils die ρ -Schicht 11 als Grund-Halbleiterkörper
verwendet. Es ist jedoch auch möglich, die η -Schicht 12A und die ρ -Schicht 11 durch Diffusion auf der
und über der η -Schicht 12 zu erzeugen und diese η -Schicht 12 als Grund-Halbleiterkörper zu benutzen.
- Leerseite -
Claims (5)
- P atent an SprücheMOS-Transistoranordnung mit veränderlicher Leitfähigkeit, umfassend eine erste Halbleiterschicht (11) des einen Leitfähigkeitstyps, eine zweite Halbleiterschicht (12) eines entgegengesetzten Leitfähigkeitstyps, die in Berührung oder Kontakt mit der ersten Halbleiterschicht (11) ausgebildet ist, eine im Oberflächenbereich der zweiten Halbleiterschicht (12) ausgebildete erste Halbleiterzone (15-1, 15-2; 32-1, 32-2) des einen (ersten) Leitfähigkeitstyps, eine im Oberflächenbereich der ersten Halbleiterzone (15-1, 15-2; 32-1,32-2) ausgebildete, der zweiten Halbleiterschicht (12) zugewandte, zweite Halbleiterzone (16-1 bis 16-3; 34-1 bis 34-3) des entgegengesetzten (anderen) Leitfähigkeitstyps, wobei der Oberflächenbereich der ersten Halbleiterzone (15-1, 15-2; 32-1, 32-2) zwischen der zweiten Halbleiterschicht (12) und der zweiten Halbleiterzone (16-1 bis 16-3; 34-1 bis 34-3) eine Kanalzone (19-1 bis 19-3) bildet, eine Gate-Zone mit einer zumindest auf der Kanalzone (19-1 bis 19-3) erzeugten Gate-Isolierschicht (13) und eine auf der Gate-Isolierschicht (13) ausgebildete Gate-Elektrode (14), gekennzeichnet durch eine dritte Halbleiterzone (17-1, 17-2; 17-3, 17-4; 33-1, 33-2) des einen (ersten) Leitfähigkeitstyps, die in der ersten Halbleiterzone (15-1, 15-2; 32-1, 32-2) zumindest unter der zweiten Halbleiterzone (16-1 bis 16-3; 34-1 bis 34-3) ausgebildet ist und eine höhere Fremdatomkonzentration besitzt als die erste Halbleiterzone (15-1 bis 15-3; 32-1 bis 32-3) .
- 2. MOS-Transistoranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Halbleiterzone (17-1, 17-2; 33-1, 33-2) mit einer Tiefe entsprechend dem Fünffachen oder mehr der Tiefe der zweiten Halbleiterzone (16-1 bis 16-3; 34-1 bis 34-3) ausgebildet ist.
- 3. MOS-Transistoranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Halbleiterzone (16-1 bis 16-3; 34-1 bis 34-3) mit einer Tiefe von nicht mehr als 0,3 μπι ausgebildet ist.
- 4. MOS-Transistoranordnung nach Anspruch 1, 2 oder 3, gekennzeichnet durch eine vierte, den einen (ersten) Leitfähigkeitstyp besitzende Halbleiterzone (41-1, 41-2; 42-1, 42-2; 43-1, 43-2), die von der Oberfläche der ersten Halbleiterzone (15-1, 15-2; 32-1, 32-2) aus ausgebildet und tiefer als die erste Halbleiterzone (15-1, 15-2; 32-1, 32-2) ist.
- 5. MOS-Transistoranordnung nach Anspruch 4, dadurch gekennzeichnet, daß die vierte Halbleiterzone (42-1, 42-2) eine geringere Fremdatomkonzentration besitzt als die erste Halbleiterzone (15-1, 15-2) .3035
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59052810A JPS60196974A (ja) | 1984-03-19 | 1984-03-19 | 導電変調型mosfet |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3509899A1 true DE3509899A1 (de) | 1985-09-19 |
DE3509899C2 DE3509899C2 (de) | 1994-06-09 |
Family
ID=12925197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3509899A Expired - Lifetime DE3509899C2 (de) | 1984-03-19 | 1985-03-19 | MOS-Transistoranordnung mit veränderlicher Leitfähigkeit |
Country Status (4)
Country | Link |
---|---|
US (2) | US4680604A (de) |
JP (1) | JPS60196974A (de) |
DE (1) | DE3509899C2 (de) |
GB (1) | GB2156151B (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3823270A1 (de) * | 1987-08-19 | 1989-03-02 | Mitsubishi Electric Corp | Halbleiteranordnung und verfahren zu ihrer herstellung |
DE4006886A1 (de) * | 1989-03-06 | 1990-09-13 | Fuji Electric Co Ltd | Halbleiter-vorrichtung mit einem mis-feldeffekt-transistor von der art einer leitfaehigkeits-modulation |
Families Citing this family (63)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5212396A (en) * | 1983-11-30 | 1993-05-18 | Kabushiki Kaisha Toshiba | Conductivity modulated field effect transistor with optimized anode emitter and anode base impurity concentrations |
US4587713A (en) * | 1984-02-22 | 1986-05-13 | Rca Corporation | Method for making vertical MOSFET with reduced bipolar effects |
JPH0618255B2 (ja) * | 1984-04-04 | 1994-03-09 | 株式会社東芝 | 半導体装置 |
US4672407A (en) * | 1984-05-30 | 1987-06-09 | Kabushiki Kaisha Toshiba | Conductivity modulated MOSFET |
US4963951A (en) * | 1985-11-29 | 1990-10-16 | General Electric Company | Lateral insulated gate bipolar transistors with improved latch-up immunity |
DE3688057T2 (de) * | 1986-01-10 | 1993-10-07 | Gen Electric | Halbleitervorrichtung und Methode zur Herstellung. |
JPH0758782B2 (ja) * | 1986-03-19 | 1995-06-21 | 株式会社東芝 | 半導体装置 |
US4962411A (en) * | 1986-03-21 | 1990-10-09 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function |
JP2746325B2 (ja) * | 1986-09-24 | 1998-05-06 | 富士電機株式会社 | 伝導度変調型たて型mos−fet |
JPS6381862A (ja) * | 1986-09-25 | 1988-04-12 | Fuji Electric Co Ltd | 絶縁ゲ−ト型バイポ−ラトランジスタ |
US5132767A (en) * | 1986-09-30 | 1992-07-21 | Kabushiki Kaisha Toshiba | Double gate GTO thyristor |
JPS63122277A (ja) * | 1986-11-12 | 1988-05-26 | Fuji Electric Co Ltd | 縦型mosfet |
JPH07123166B2 (ja) * | 1986-11-17 | 1995-12-25 | 日産自動車株式会社 | 電導度変調形mosfet |
JPS63141375A (ja) * | 1986-12-03 | 1988-06-13 | Fuji Electric Co Ltd | 絶縁ゲ−ト電界効果トランジスタ |
US5237186A (en) * | 1987-02-26 | 1993-08-17 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
JPH0821713B2 (ja) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | 導電変調型mosfet |
US5144401A (en) * | 1987-02-26 | 1992-09-01 | Kabushiki Kaisha Toshiba | Turn-on/off driving technique for insulated gate thyristor |
JP2579979B2 (ja) * | 1987-02-26 | 1997-02-12 | 株式会社東芝 | 半導体素子の製造方法 |
JPH01225164A (ja) * | 1988-03-03 | 1989-09-08 | Fuji Electric Co Ltd | 絶縁ゲートmosfetの製造方法 |
US4821095A (en) * | 1987-03-12 | 1989-04-11 | General Electric Company | Insulated gate semiconductor device with extra short grid and method of fabrication |
JP2786196B2 (ja) * | 1987-07-21 | 1998-08-13 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
US5118638A (en) * | 1988-03-18 | 1992-06-02 | Fuji Electric Co., Ltd. | Method for manufacturing MOS type semiconductor devices |
JPH0687504B2 (ja) * | 1988-04-05 | 1994-11-02 | 株式会社東芝 | 半導体装置 |
JPH0777262B2 (ja) * | 1988-04-19 | 1995-08-16 | 日本電気株式会社 | 縦型電界効果トランジスタ |
JP2698645B2 (ja) * | 1988-05-25 | 1998-01-19 | 株式会社東芝 | Mosfet |
JPH0828506B2 (ja) * | 1988-11-07 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US4958211A (en) * | 1988-09-01 | 1990-09-18 | General Electric Company | MCT providing turn-off control of arbitrarily large currents |
US4901127A (en) * | 1988-10-07 | 1990-02-13 | General Electric Company | Circuit including a combined insulated gate bipolar transistor/MOSFET |
US5171696A (en) * | 1988-11-07 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
DE68926384T2 (de) * | 1988-11-29 | 1996-10-10 | Toshiba Kawasaki Kk | Lateraler Leitfähigkeitsmodulations-MOSFET |
JPH0783122B2 (ja) * | 1988-12-01 | 1995-09-06 | 富士電機株式会社 | 半導体装置の製造方法 |
JPH02208976A (ja) * | 1989-02-09 | 1990-08-20 | Nissan Motor Co Ltd | 電導度変調型mosfet |
JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
US5072267A (en) * | 1989-06-28 | 1991-12-10 | Nec Corporation | Complementary field effect transistor |
US4970173A (en) * | 1989-07-03 | 1990-11-13 | Motorola, Inc. | Method of making high voltage vertical field effect transistor with improved safe operating area |
EP0416805B1 (de) * | 1989-08-30 | 1996-11-20 | Siliconix, Inc. | Transistor mit Spannungsbegrenzungsanordnung |
US5005061A (en) * | 1990-02-05 | 1991-04-02 | Motorola, Inc. | Avalanche stress protected semiconductor device having variable input impedance |
JP3190057B2 (ja) * | 1990-07-02 | 2001-07-16 | 株式会社東芝 | 複合集積回路装置 |
DE69029942T2 (de) * | 1990-10-16 | 1997-08-28 | Cons Ric Microelettronica | Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom |
EP0492991B1 (de) * | 1990-12-21 | 1999-06-23 | SILICONIX Incorporated | Verfahren zur Herstellung von doppelt-diffundierten integrierten MOSFET-Zellen |
EP0522712B1 (de) * | 1991-06-10 | 1999-03-24 | Kabushiki Kaisha Toshiba | Thyristor mit isoliertem Gate |
US5428228A (en) * | 1991-06-10 | 1995-06-27 | Kabushiki Kaisha Toshiba | Method of operating thyristor with insulated gates |
JPH05160407A (ja) * | 1991-12-09 | 1993-06-25 | Nippondenso Co Ltd | 縦型絶縁ゲート型半導体装置およびその製造方法 |
US5268586A (en) * | 1992-02-25 | 1993-12-07 | North American Philips Corporation | Vertical power MOS device with increased ruggedness and method of fabrication |
JPH06244429A (ja) * | 1992-12-24 | 1994-09-02 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置及びその製造方法 |
JPH06244430A (ja) * | 1993-02-16 | 1994-09-02 | Fuji Electric Co Ltd | 半導体装置 |
US5405794A (en) * | 1994-06-14 | 1995-04-11 | Philips Electronics North America Corporation | Method of producing VDMOS device of increased power density |
US5701023A (en) * | 1994-08-03 | 1997-12-23 | National Semiconductor Corporation | Insulated gate semiconductor device typically having subsurface-peaked portion of body region for improved ruggedness |
US5605855A (en) * | 1995-02-28 | 1997-02-25 | Motorola Inc. | Process for fabricating a graded-channel MOS device |
EP1081769A4 (de) | 1998-04-27 | 2007-05-02 | Mitsubishi Electric Corp | Halbleiteranordnung und verfahren zur herstellung |
JP4357127B2 (ja) | 2000-03-03 | 2009-11-04 | 株式会社東芝 | 半導体装置 |
US6583024B1 (en) * | 2001-12-06 | 2003-06-24 | Seh America, Inc. | High resistivity silicon wafer with thick epitaxial layer and method of producing same |
US7279743B2 (en) | 2003-12-02 | 2007-10-09 | Vishay-Siliconix | Closed cell trench metal-oxide-semiconductor field effect transistor |
US8183629B2 (en) * | 2004-05-13 | 2012-05-22 | Vishay-Siliconix | Stacked trench metal-oxide-semiconductor field effect transistor device |
EP1915782A1 (de) * | 2005-08-10 | 2008-04-30 | Freescale Semiconductor, Inc. | Feldeffekt-halbleiterbauelement und verfahren zu seiner herstellung |
US8471390B2 (en) * | 2006-05-12 | 2013-06-25 | Vishay-Siliconix | Power MOSFET contact metallization |
US8368126B2 (en) * | 2007-04-19 | 2013-02-05 | Vishay-Siliconix | Trench metal oxide semiconductor with recessed trench material and remote contacts |
JP2010016284A (ja) * | 2008-07-07 | 2010-01-21 | Toyota Central R&D Labs Inc | 半導体装置 |
US9306056B2 (en) | 2009-10-30 | 2016-04-05 | Vishay-Siliconix | Semiconductor device with trench-like feed-throughs |
WO2012056536A1 (ja) | 2010-10-27 | 2012-05-03 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP5997426B2 (ja) * | 2011-08-19 | 2016-09-28 | 株式会社日立製作所 | 半導体装置および半導体装置の製造方法 |
JP7285277B2 (ja) | 2021-03-31 | 2023-06-01 | 本田技研工業株式会社 | BiMOS半導体装置 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2062349A (en) * | 1979-10-30 | 1981-05-20 | Rca Corp | Mosfet |
US4345265A (en) * | 1980-04-14 | 1982-08-17 | Supertex, Inc. | MOS Power transistor with improved high-voltage capability |
US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
GB2103877A (en) * | 1981-08-07 | 1983-02-23 | Hitachi Ltd | Gate protection for insulated gate semiconductor devices |
EP0094891A2 (de) * | 1982-05-20 | 1983-11-23 | Fairchild Semiconductor Corporation | Verfahren zur Herstellung einer vertikalen Leistungs-MOSFET-Struktur |
DE3505393A1 (de) * | 1984-02-22 | 1985-08-29 | Rca Corp., Princeton, N.J. | Vertikaler feldeffekttransistor und verfahren zum herstellen eines solchen bauelements |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5123432B2 (de) * | 1971-08-26 | 1976-07-16 | ||
DE2904424C2 (de) * | 1979-02-06 | 1982-09-02 | Siemens AG, 1000 Berlin und 8000 München | Thyristor mit Steuerung durch Feldeffekttransistor |
JPS5742164A (en) * | 1980-08-27 | 1982-03-09 | Hitachi Ltd | Semiconductor device |
JPS57134855U (de) * | 1981-02-17 | 1982-08-23 | ||
JPS5816569A (ja) * | 1981-07-22 | 1983-01-31 | Hitachi Ltd | 縦形mosfet |
JPS5819771A (ja) * | 1981-07-24 | 1983-02-04 | Victor Co Of Japan Ltd | 再生針の移送制御方式 |
JPS5868979A (ja) * | 1981-10-21 | 1983-04-25 | Hitachi Ltd | 半導体装置 |
JPS58153368A (ja) * | 1982-03-09 | 1983-09-12 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ |
IE55992B1 (en) * | 1982-04-05 | 1991-03-13 | Gen Electric | Insulated gate rectifier with improved current-carrying capability |
-
1984
- 1984-03-19 JP JP59052810A patent/JPS60196974A/ja active Granted
-
1985
- 1985-03-06 GB GB08505731A patent/GB2156151B/en not_active Expired
- 1985-03-19 DE DE3509899A patent/DE3509899C2/de not_active Expired - Lifetime
-
1986
- 1986-11-13 US US06/930,083 patent/US4680604A/en not_active Ceased
-
1987
- 1987-11-27 US US07/126,309 patent/USRE32784E/en not_active Expired - Lifetime
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2062349A (en) * | 1979-10-30 | 1981-05-20 | Rca Corp | Mosfet |
US4364073A (en) * | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
US4345265A (en) * | 1980-04-14 | 1982-08-17 | Supertex, Inc. | MOS Power transistor with improved high-voltage capability |
GB2103877A (en) * | 1981-08-07 | 1983-02-23 | Hitachi Ltd | Gate protection for insulated gate semiconductor devices |
EP0094891A2 (de) * | 1982-05-20 | 1983-11-23 | Fairchild Semiconductor Corporation | Verfahren zur Herstellung einer vertikalen Leistungs-MOSFET-Struktur |
DE3505393A1 (de) * | 1984-02-22 | 1985-08-29 | Rca Corp., Princeton, N.J. | Vertikaler feldeffekttransistor und verfahren zum herstellen eines solchen bauelements |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3823270A1 (de) * | 1987-08-19 | 1989-03-02 | Mitsubishi Electric Corp | Halbleiteranordnung und verfahren zu ihrer herstellung |
DE4006886A1 (de) * | 1989-03-06 | 1990-09-13 | Fuji Electric Co Ltd | Halbleiter-vorrichtung mit einem mis-feldeffekt-transistor von der art einer leitfaehigkeits-modulation |
Also Published As
Publication number | Publication date |
---|---|
GB8505731D0 (en) | 1985-04-11 |
US4680604A (en) | 1987-07-14 |
GB2156151B (en) | 1987-11-11 |
USRE32784E (en) | 1988-11-15 |
JPS60196974A (ja) | 1985-10-05 |
JPH0467343B2 (de) | 1992-10-28 |
DE3509899C2 (de) | 1994-06-09 |
GB2156151A (en) | 1985-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3509899A1 (de) | Mos-transistoranordnung mit veraenderlicher leitfaehigkeit | |
DE3853778T2 (de) | Verfahren zur Herstellung eines Halbleiterbauelements. | |
DE60035144T2 (de) | MOS-Gate-Leistungsbauelement hoher Dichte und dessen Herstellungsverfahren | |
DE102005052731B4 (de) | Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben | |
DE69309565T2 (de) | Feldeffekttransistor mit Graben mit niedrig dotiertem epitaktischen Gebiet an dessen Oberflächenbereich | |
DE10066412B4 (de) | Halbleiterbauelement und Verfahren zu seiner Herstellung | |
DE102008000660B4 (de) | Siliziumkarbid-Halbleitervorrichtung | |
DE4011276C2 (de) | Feldeffekttransistor mit isoliertem Gate (IGFET) und Verfahren zu seiner Herstellung | |
DE69512021T2 (de) | DMOS-Anordnung-Struktur und Verfahren zur Herstellung | |
DE69030415T2 (de) | Verfahren zur Herstellung eines DMOS Transistors | |
DE102015204636B4 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE102005035029A1 (de) | Halbleiterbauteil und Verfahren zu seiner Herstellung | |
DE19535140A1 (de) | Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung | |
DE19642538A1 (de) | Halbleitereinrichtung und Herstellungsverfahren derselben | |
DE102008023349A1 (de) | Halbleitervorrichtung | |
DE19711729A1 (de) | Horizontal-Feldeffekttransistor und Verfahren zu seiner Herstellung | |
DE102008063128A1 (de) | SiC-Halbleitervorrichtung mit einer Bodenschicht und Verfahren zu ihrer Herstellung | |
DE2903534A1 (de) | Feldeffekttransistor | |
DE19536495A1 (de) | Lateraler Feldeffekttransistor und Verfahren zu seiner Herstellung | |
DE3020609C2 (de) | Verfahren zum Herstellen einer integrierten Schaltung mit wenigstens einem I↑2↑L-Element | |
DE102007055290B4 (de) | Halbleitervorrichtung | |
DE102017217234A1 (de) | Halbleitervorrichtung | |
DE1564829B2 (de) | Verfahren zum Herstellen eines Feldeffekttransistors | |
DE3421927C2 (de) | Vertikal-MOS-Transistor und Verfahren zu dessen Herstellung | |
DE69131390T2 (de) | Verfahren zur Herstellung einer vergrabenen Drain- oder Kollektorzone für monolythische Halbleiteranordnungen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) |