JPH07123166B2 - 電導度変調形ｍｏｓｆｅｔ - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、電導度変調形MOSFETに関し、ラッチアップ
耐量およびオン抵抗を改善したものである。

［発明の技術的背景とその問題点］ 従来の電導度変調形MOSFETとしては、例えば第９図に示
すようなものがある（USP 4,364,073）。

第９図中、21はホール注入源となる第１導電形のp⁺アノ
ード領域、22は実質的にドレインとして作用する第２導
電形のｎベース領域であり、p⁺アノード領域21とｎベー
ス領域22との間にはホールの注入効率を抑えるためのn⁺
バッファ層23が形成されている。

上記のようにｐ形を第１導電形としたとき、これと反対
導電形のｎ形は第２導電形となる。

ｎベース領域22の表面側には、DSA（Diffusion Self Al
ignment）技術によってチャネル領域26およびn⁺ソース
領域27が形成されている。またn⁺ソース領域27およびｎ
ベース領域22間におけるチャネル領域26上には、ゲート
酸化膜（絶縁膜）28を介してゲート電極29が設けられて
いる。

33はソース電極であり、ソース電極33はn⁺ソース領域27
およびチャネル領域26に接続されている。34はアノード
電極である。

上述のように電導度変調形MOSFETは、通常の縦形MOSFET
に対して、そのドレイン相当領域にp⁺アノード領域21を
付加した構造とみることができる。

そしてアノード電極34に所要値の正電圧が加えられ、ゲ
ート電極29に閾値電圧以上のゲート電圧が加えられる
と、ゲート電極29直下のチャネル領域26の表面層のチャ
ネル26aが導通し、n⁺ソース領域27からチャネル26aを通
ってｎベース領域22に電子電流が流入される。一方、p⁺
アノード領域21からは、ｎベース領域22に多量のホール
（少数キャリヤ）が注入される。このときn⁺バッファ層
23は、その注入効率を抑えるように作用する。

ｎベース領域22に注入されたホールは、チャネル26aか
ら流れ込んだ電子と再結合しながら一部はチャネル領域
26へ流れ込み、ソース電極33へ抜ける。しかしｎベース
領域22には、なお多量のキャリヤ蓄積が生じて電導度変
調が起き、動作時のオン抵抗が激減する。

このように電導度変調形MOSFETは、動作時のオン抵抗が
非常に低くなり、且つ高耐圧であるという特性を有して
いる。

しかるに電導度変調形MOSFETは、前述のようにp⁺アノー
ド領域21を有し、このp⁺アノード領域21上にn⁺バッファ
層23、ｎベース領域22が存在し、ｎベース領域22にはｐ
形のチャネル領域26およびn⁺ソース領域27が形成されて
いる。

このような構造から、その内部には、第10図の等価回路
に示すように、pnp形のトランジスタQ₁およびnpn形のト
ランジスタQ₂が寄生的に生じ、この両トランジスタQ₁、
Q₂の結合により、pnpnサイリスタが形成されている。第
10図中、RbはトランジスタQ₂のベース抵抗で、チャネル
領域26の部分に生じる。

このため、トランジスタQ₁のエミッタに相当するp⁺アノ
ード領域21から注入されたホールのうち、そのコレクタ
に相当するチャネル領域26に達する電流をIbとすると、
チャネル領域26にIb・Rbなる電圧降下が生じ、この電圧
降下がトランジスタQ₂のベース閾値電圧（0.6V）を超え
ると、当該トランジスタQ₂がオン状態に転じて、そのコ
レクタ電流、即ち他のトランジスタQ₁のベース電流の増
加を引き起す。この結果、トランジスタQ₁のコレクタ電
流であるIbが増加してトランジスタQ₂のベース電流が増
加するという正帰還ループができてラッチアップ現象が
発生する。ラッチアップ現象が発生すると、サイリスタ
動作が生じるので電源を一旦切らない限り元の状態に復
帰しない。

したがってラッチアップ現象の発生を防止するために
は、チャネル領域26部分の抵抗Rbおよびこれに流れる電
流Ibをできる限り小さくすることが重要となる。

このため、従来の電導度変調形MOSFETにあっては、p⁺ア
ノード領域21に接するようにn⁺バッファ層23を設けてホ
ールの注入効率を落したり、Au拡散や電子線照射を行な
うことにより基板中にライフタイムキラーを導入して寄
生トランジスタQ₁、Q₂の電流増幅率を落すことが行なわ
れていた。

しかしながらホールの注入効率を落すと、動作時のオン
抵抗を十分低くすることができず、またライフタイムキ
ラーは基板全体に分布するので、これがMOSFET本来の動
作に影響してゲート閾値電圧にばらつきを生じ易いとい
う問題点があった。

［発明の目的］ この発明は、このような従来の問題点に着目してなされ
たもので、ラッチアップ耐量が高く且つ動作時のオン抵
抗を十分に低くすることができ、さらに製造の歩留りを
向上させることのできる電導度変調形MOSFETを提供する
ことを目的とする。

［発明の概要］ この発明は、上記目的を達成するために、第１導電形の
高濃度領域と、該高濃度領域上に形成され当該高濃度領
域からの少数キャリヤ注入により電導度が変調されると
ともに当該注入された少数キャリヤを再結合させる第２
導電形の電導度変調領域と、該電導度変調領域上に当該
電導度変調領域よりも薄く且つ高不純物濃度をもって形
成され実質的にドレインとして作用する第２導電形の第
１ベース領域と、該第１ベース領域の表面側に形成され
た第１導電形のチャネル領域と、該チャネル領域内に形
成された第２導電形のソース領域と、該ソース領域およ
び前記第１ベース領域の間における前記チャネル領域上
にゲート絶縁膜を介して設けられたゲート電極とを有す
ることにより、高濃度領域からの少数キャリヤ注入によ
り十分に電導度変調を生じさせてオン抵抗を低くし、ま
た、少数キャリヤを再結合させてチャネル領域への少数
キャリヤの流入を消滅させ、ラッチアップ現象の発生を
防止するようにしたものである。

［発明の実施例］ 以下、この発明の実施例を図面に基づいて説明する。

第１図ないし第４図は、この発明の一実施例を示す図で
ある。

第１図は縦断面図、第２図は製造工程の一例を示す工程
図、第３図は寄生トランジスタを含む等価回路を示す回
路図、第４図は不純物分布および電界分布の各特性を示
す特性図である。

まず構成を説明すると、第１図中、１はホール注入源と
なるp⁺アノード領域（高濃度領域）であり、p⁺アノード
領域１上には、当該p⁺アノード領域１からのホール（少
数キャリヤ）注入により電導度変調が起きる第2nベース
領域２が形成されている。４は実質的にドレインとして
作用する第1nベース領域であり、後述するように、この
第1nベース領域４の不純物濃度は、オン抵抗を小さくす
るため第2nベース領域２の不純物濃度よりも高く設定さ
れ、またその厚さも可能な範囲で薄く設定される。

そして、第2nベース領域２および第1nベース領域４の間
に、当該第1nベース領域４側へのホール注入を抑制する
ための再結合領域３が形成されている。

再結合領域３としては、例えばｎ^※多結晶シリコンが用
いられる。多結晶シリコンは結晶粒界に多量のトラップ
を有しており、このため、ホールはｎ^※多結晶シリコン
からなる再結合領域３で電子と速やかに再結合される。

再結合領域３の厚さは、オン抵抗を低くする観点から薄
くすることが望まれるが、ホール再結合を効率的に行な
わせるために、ホールがトンネリングしない程度の10
0オングストローム以上にすることが必要とされる。

なお、再結合領域３は、O⁺、Si⁺、N⁺など拡散速度が小
さくてトラップを作り易いイオンを注入したイオン注入
ダメージ層によって形成することもできる。

そして、第1nベース領域４の表面側に、寄生トランジス
タのベース抵抗Rbを下げるためのp⁺ウェル領域５が形成
され、さらにｐ形のチャネル領域６およびn⁺ソース領域
７が形成されている。n⁺ソース領域７および第1nベース
領域４間におけるチャネル領域６上には、ゲート酸化膜
（絶縁膜）８を介してゲート電極９が設けられている。

10はP⁺ガードリング、11はフィールド酸化膜、12はPSG
の堆積により形成された層間絶縁膜、13はソース電極で
あり、ソース電極13は、n⁺ソース領域７およびp⁺ウェル
領域５を介してチャネル領域６に接続されている。14は
アノード電極である。

次いで製造工程の一例を第２図の（ａ）〜（ｈ）を用い
て説明することにより、その構成をさらに詳述する。な
お以下の説明において、（ａ）〜（ｈ）の各項目記号
は、第２図の（ａ）〜（ｈ）のそれぞれに対応する。

（ａ）第2nベース領域２となる例えば（100）面、比抵
抗が100Ωcm、厚さ200μｍのシリコンウエーハW₂の裏面
に、p⁺アノード領域１となるp⁺層を、拡散によって表面
濃度が１×10²⁰cm^-3で深さがほぼ10μｍとなるように形
成し、一方、その表面には、再結合領域３となるｎ形の
ドープド多結晶シリコンを不純物濃度が１×10¹⁸cm^-3で
約100オングストロームの厚さとなるように成長させ
る。

また、第1nベース領域４となる例えば（100）面、比抵
抗が１Ωcm、厚さが380μｍのシリコンウエーハW₁を準
備する。

（ｂ）両ウエーハW₁、W₂をH₂SO₄で煮沸して表面を親水
処理した後、重ね合わせて1000℃以上の温度で加熱し、
直接接合する。

シリコンウエーハの直接接合は、公知の技術である（特
開昭60-51700号公報）。

（ｃ）一体化したウエーハのうち、第1nベース領域４と
なる側を、研磨等により例えば10〜20μｍの所定の厚さ
まで薄くする。

（ｄ）第1nベース領域４の表面を酸化してSiO₂を6000オ
ングストローム（フィールド酸化膜）の厚さに成長させ
る。次いでこのSiO₂膜の所要位置をフォトエッチング法
により開口し、この開口部にゲート絶縁膜８となるSiO₂
を約1000オングストローム成長させる。

このゲート絶縁膜８上に多結晶シリコンを所要の厚さに
堆積し、フォトエッチング法により不要部分を除去して
ゲート電極９を形成する。

（ｅ）p⁺ウエル領域５およびp⁺ガードリング10を、イオ
ン注入および拡散により、表面濃度が１×10²⁰cm^-3で深
さが５μｍとなるように選択的に形成する。

（ｆ）ゲート電極９をマスクにしてボロン（B⁺）のイオ
ン注入および拡散により、チャネル領域６を表面濃度が
１×10¹⁷cm^-3で深さが約３μｍとなるように形成する。

（ｇ）上記の工程と同様にゲート電極９をマスクにして
リン（p⁺）またはヒ素（As⁺）をイオン注入および拡散
してn⁺ソース領域７を形成する。

（ｈ）ゲート電極９を覆うように層間絶縁膜12となるPS
Gを堆積し、フォトエッチング法によりコンタクト孔を
開孔したのち、Al膜によりソース電極13を形成する。

なお、前述したように、再結合領域３は多結晶シリコン
層に限らずイオン注入ダメージ層で構成することもでき
る。このときは、第２図の（ａ）工程におけるシリコン
ウエーハW₂に代えて、第２図の（ｊ）に示すように、第
2nベース領域２の表面にO⁺、Si⁺、N⁺などを多量にイオ
ン注入してトラップとなる格子欠陥を導入したイオン注
入ダメージ層18を有するシリコンウエーハW₃が使用され
る。イオン注入用の元素としては、上記のO⁺、Si⁺、N⁺
に限らず、以後の熱処理において支障の生じない程度に
再拡散の少ないものであれば使用することができる。ま
た、再結合領域３形成用のウエーハとしては、第２図の
（Ｋ）に示すように、第2nベース領域２の表面にアモル
ファスシリコン層19を堆積したシリコンウエーハW₄を使
用することもできる。しかしアモルファスシリコン層19
は、後の熱処理で多結晶シリコン層に代ってしまうの
で、再結合領域３は、第２図の（ａ）に示すように当初
から多結晶シリコン層を用いたものと同じになる。

次に作用を説明する。

アノード電極14に所要値の正電圧が加えられ、ゲート電
極９に閾値電圧以上のゲート電圧が加えられると、ゲー
ト電極９直下のチャネル領域６の表面層（チャネル）が
反転し、n⁺ソース領域７とドレインとして作用する第1n
ベース領域４とが導通する。

一方、p⁺アノード領域１から第2nベース領域２に多量の
ホール（少数キャリヤ）が注入され、第2nベース領域２
に電導度変調が起き、この第2nベース領域２の部分の抵
抗が十分に低くなる。

そして、第2nベース領域２を拡散して再結合領域３に達
したホールは、この再結合領域３中に存在する多量のト
ラップに捉えられ、電子と速やかに再結合して消滅す
る。したがって第1nベース領域４へのホールの抜け出し
が抑制されて、チャネル領域６へのホールの流入が避け
られる。

これを等価回路で示すと第３図のように、pnpトランジ
スタQ₁のコレクタとnpnトランジスタQ₂のベースとの間
が切離されたことに相当する。このため寄生サイリスタ
が構成されなくなり、p⁺ウェル領域５の形成によりベー
ス抵抗Rbの低下が図られていることとも相まって電導度
変調形MOSFETはラッチアップフリーとなる。

また動作時におけるデバイス全体のオン抵抗に関して
は、第2nベース領域２、第1nベース領域４およびチャネ
ル領域６等の各部分の抵抗が、これに関与するが、前述
のように第2nベース領域２の部分は、電導度変調により
抵抗が十分に低くされるので、オン抵抗は、第1nベース
領域４およびチャネル領域６の部分の抵抗により左右さ
れる。

このため第1nベース領域４は、可能な範囲で薄く形成さ
れ、またその不純物濃度は、第2nベース領域２部分のそ
れよりも高く設定されている。このような不純物濃度プ
ロファイルの一例を示したのが第４図の（Ａ）である。
第４図の（Ａ）中の符号２、３、４等は、第１図中の各
符号と対応する。

耐圧に関しては、第2nベース領域２、再結合領域３およ
び第1nベース領域４の不純物濃度プロファイルを適宜に
選択することに規定することができる。

オン抵抗を低くし、且つ耐圧を高くするためには、第1n
ベース領域４の不純物濃度を高くして第2nベース領域２
の不純物濃度を低く設定するのが有効である。

第1nベース領域４では、隣合うチャネル領域６同士から
空乏層が広がり、ピンチオフ状態が作られてチャネルの
電界が弱められるため、実質的な耐圧はバルク中の電界
が最高になる点で決められる。

バルク中の電界分布の一例を示したのが第４図の（Ｂ）
である。耐圧は、電界がアバランシェブレークダウンの
臨界値Ecritに達したときの印加電圧であり、第４図の
（Ｂ）の面積で規定される。

第４図の（Ｂ）の電界分布そのものは、ポアソンの方程
式 但し、ｗ ：空乏層端の位置 ρ：不純物の濃度 により表されるから、第1nベース領域４および再結合領
域３の不純物濃度を高くしても、第2nベース領域２の不
純物濃度を十分下げて空乏層15を広げるようにすれば電
界が緩和されて耐圧を高くすることができる。

上述したように、この実施例によれば （イ）第2nベース領域２に対して、前記第９図に示した
従来例のように、p⁺アノード領域１からのホール注入を
抑えることがないので十分に電導度変調が起きてオン抵
抗が低くなる。

（ロ）再結合領域３で少数キャリヤが消滅してチャネル
領域６への少数キャリヤの流入が避けられラッチアップ
現象の発生が防止される。

（ハ）基板へのライフタイムキラーの導入を不要とした
のでゲート閾値電圧が安定し製造歩留りが向上する、 という利点が得られる。

次いで第５図ないし第８図には、この発明の他の実施例
を示す。

第５図は縦断面図、第６図は寄生トランジスタを含む等
価回路を示す回路図、第７図は第５図のVII-VII線にお
ける不純物分布および電界分布の各特性を示す特性図、
第８図は第５図のVIII-VIII線における不純物分布およ
び電界分布の各特性を示す特性図である。

なお、第５図において、前記第１図における部材および
部位等と同一ないし均等のものは、前記と同一符号を以
って示し重複した説明を省略する。

この実施例は、p⁺ウェル領域５の底部と対向した再結合
領域３の部分を、所要の不純物濃度を有する高不純物濃
度領域3aとして、降伏耐量を高めたものである。

再結合領域３中、低不純物濃度領域3bの不純物濃度は、
前記一実施例（第１図）における再結合領域の不純物濃
度と同程度で、ホール（少数キャリヤ）を再結合させ
て、第1nベース領域４へのホールの抜け出しを抑制し得
る範囲で適宜に設定される。

高不純物濃度領域3aは、前記第２図の（ｂ）に示したよ
うにウエーハ同士を接合する前に、イオン注入法等によ
り形成される。

作用を説明すると、まず前記一実施例（第１図）におい
て、チャネル領域６および第1nベース領域４間のpn接合
16にかかる電界と、p⁺ウェル領域５および第1nベース領
域４間のp⁺n接合17にかかる電界とを比べたとき、第1n
ベース領域４の不純物濃度を高くするにつれて、第1nベ
ース領域４が厚く形成されているpn接合16にかかる電界
の方が高くなり易い。

その結果、インダクタンス負荷等の駆動時に発生する高
電圧サージが加わると、pn接合16の側でアバランシェブ
レークダウンが起り易い。そして、このpn接合16の部分
でアバランシェブレークダウンが発生すると、抵抗の高
いチャネル領域６に電流が流れ、これが前記第３図中の
寄生npnトランジスタQ₂をターンオンさせ、２次降伏に
よるデバイスの永久破壊を生じさせるおそれがある。

これに対し、この実施例では、抵抗の低いp⁺ウェル領域
５直下の再結合領域部分に高不純物濃度領域3aを設け
て、pn接合16にかかる電界よりも、p⁺n接合17にかかる
電界の方が高くなるようにしたものである。

その結果、前記のような高電圧サージが加わったとき、
アバランシェブレークダウンはp⁺n接合17の方で先に起
り、その電流がチャネル領域６に流れることがない、し
たがって２次降伏によるデバイスの永久破壊が防止され
る。

また、この実施例では、p⁺n接合17に対向した広い面積
で高不純物濃度領域3aが設けられているので、電流に対
する容量も大きく、且つシリーズ抵抗が小さくなる。し
たがってサージ降伏耐量に優れた電導度変調形MOSFETを
得ることができる。

これを等価回路で示すと、第６図のように、寄生npnト
ランジスタQ₂に、p⁺n接合17によるツェナダイオードZD
を並列接続したことに相当する。p⁺n接合17の耐圧、即
ちツェナダイオードZDのツェナー電圧は、高不純物濃度
領域3aの不純物濃度によって制御される。

第７図の（Ａ）、（Ｂ）には、第５図中、p⁺n接合17を
含むVII-VII線における不純物濃度分布およびその電界
分布を示す。また第８図の（Ａ）、（Ｂ）にはpn接合16
を含むVIII-VIII線における不純物濃度分布およびその
電界分布を示す。

第７図の（Ｂ）および第８図（Ｂ）の両特性の比較か
ら、pn接合16にかかる電界よりも、p⁺n接合17にかかる
電界の方が高くなっている。

なお、各実施例においては、ｎチャネルの電導度変調形
MOSFETについて説明してきたが、ｐチャネルの電導度変
調形MOSFETについても同様に適用することができる。こ
のとき高濃度領域はカソードとなる。

［発明の効果］ 以上説明したように、この発明によれば第１導電形の高
濃度領域上に、この高濃度領域からの少数キャリヤ注入
によって電導度が変調されるとともにその注入された少
数キャリヤを再結合させる第２導電形の電導度変調領域
を形成し、この電導度変調領域上に実質的にドレインと
して作用する第２導電形の第１ベース領域を当該電導度
変調領域よりも薄く且つ高不純物濃度をもって形成しこ
の第１ベース領域の表面側に第１導電形のチャネル領域
を形成し、さらにこのチャネル領域内に第２導電形のソ
ース領域を形成したので、高濃度領域からの少数キャリ
ヤ注入により十分に電導度変調が生じて動作時のオン抵
抗が低くなるとともに、少数キャリヤが再結合されるた
め少数キャリヤが消滅してチャネル領域への少数キャリ
ヤの流入が避けられラッチアップ現象の発生が防止され
る。さらに従来のように基板、特に基板表面にライフタ
イムキラーが導入されることなくラッチアップ耐量が改
善されるのでゲート閾値電圧を均一にすることができ
る。

また、チャネル領域と同一導電形で当該チャネル領域に
連なりこのチャネル領域より深く形成されたウェル領域
を設け、このウェル領域の底部と対向した再結合領域部
分を所要の高不純物濃度とした実施例によれば、上記共
通の効果に加えて、さらに２次降伏耐量を大きくするこ
とができるという利点がある。

【図面の簡単な説明】

第１図ないし第４図はこの発明に係る電導度変調形MOSF
ETの一実施例を示すもので、第１図は縦断面図、第２図
は製造工程の一例を示す工程図、第３図は寄生トランジ
スタを含む等価回路を示す回路図、第４図は不純物分布
および電界分布の各特性を示す特性図、第５図ないし第
８図はこの発明の他の実施例を示すもので、第５図は縦
断面図、第６図は寄生トランジスタを含む等価回路を示
す回路図、第７図は第５図のVII-VII線における不純物
分布および電界分布の各特性を示す特性図、第８図は第
５図のVIII-VIII線における不純物分布および電界分布
の各特性を示す特性図、第９図は従来の電導度変調形MO
SFETを示す縦断面図、第10図は同上従来例における寄生
トランジスタを含む等価回路を示す回路図である。 1:p⁺アノード領域（高濃度領域）、2:第2nベース領域、
3:再結合領域、3a:高不純物濃度領域、4:第1nベース領
域、5:p⁺ウェル領域、6:チャネル領域、7:n⁺ソース領
域、8:ゲート酸化膜（絶縁膜）、9:ゲート電極、13:ソ
ース電極、14:アノード電極。

Claims (3)

【特許請求の範囲】
1. 【請求項１】第１導電形の高濃度領域と、 該高濃度領域上に形成され当該高濃度領域からの少数キ
   ャリヤ注入により電導度が変調されるとともに当該注入
   された少数キャリヤを再結合させる第２導電形の電導度
   変調領域と、 該電導度変調領域上に当該電導度変調領域よりも薄く且
   つ高不純物濃度をもって形成され実質的にドレインとし
   て作用する第２導電形の第１ベース領域と、 該第１ベース領域の表面側に形成された第１導電形のチ
   ャネル領域と、 該チャネル領域内に形成された第２導電形のソース領域
   と、 該ソース領域および前記第１ベース領域の間における前
   記チャネル領域上にゲート絶縁膜を介して設けられたゲ
   ート電極とを有することを特徴とする電導度変調形MOSF
   ET。
2. 【請求項２】前記電導度変調領域は、高濃度領域からの
   少数キャリヤ注入により電導度が変調される第２ベース
   領域と、該第２ベース領域上に形成され前記第１ベース
   領域への少数キャリヤの注入を抑制する再結合領域とか
   ら構成されることを特徴とする特許請求の範囲第１項記
   載の電導度変調形MOSFET。
3. 【請求項３】前記チャネル領域と同一導電形で該チャネ
   ル領域と連なり且つ該チャネル領域より深く形成された
   ウェル領域を設け、該ウェル領域の底部と対向した前記
   再結合領域の部分を所要の高不純物濃度としたことを特
   徴とする特許請求の範囲第２項に記載の電導度変調形MO
   SFET。