JPS63141375A - 絶縁ゲ−ト電界効果トランジスタ - Google Patents
絶縁ゲ−ト電界効果トランジスタInfo
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- JPS63141375A JPS63141375A JP61288386A JP28838686A JPS63141375A JP S63141375 A JPS63141375 A JP S63141375A JP 61288386 A JP61288386 A JP 61288386A JP 28838686 A JP28838686 A JP 28838686A JP S63141375 A JPS63141375 A JP S63141375A
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- 230000005669 field effect Effects 0.000 title claims description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract description 2
- 230000012010 growth Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 33
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000969 carrier Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高入力インピーダンス、高速スイッチング特性
を有し、かつ大電力化が可能なパワースイッチング半導
体装置に関する。
を有し、かつ大電力化が可能なパワースイッチング半導
体装置に関する。
はじめにパワースイッチング半導体装置として従来知ら
れているバイポーラトランジスタ、絶禄ゲート形トラン
ジスタについて、これらの構造を第５図、第６図の素子
断面図で示す。
れているバイポーラトランジスタ、絶禄ゲート形トラン
ジスタについて、これらの構造を第５図、第６図の素子
断面図で示す。
第５図のバイポーラ形トランジスタにおいて１はベース
電極、２はベース領域（Ｐ）、 ３はエミッタ電極、
４はエミッタ領域（Ｎ）、 ５はコレクタ領域（Ｎ−
） 、 ６はコレクタ領域５より高不純物濃度のコ
レクタ領域（Ｎ”） 、 ７はコレクタ電極を表し
ている。このバイポーラ形トランジスタはエミッタ領域
４からの少数キアリア注入をベース電流により励起し、
大半の少数キャリアをベース領域２を通過してコレクタ
に集めるという電流制御方式のため、入力インピーダン
スが低く、高速スイッチング動作が困難であり、二次降
伏現象により動作領域にも制限がある。
電極、２はベース領域（Ｐ）、 ３はエミッタ電極、
４はエミッタ領域（Ｎ）、 ５はコレクタ領域（Ｎ−
） 、 ６はコレクタ領域５より高不純物濃度のコ
レクタ領域（Ｎ”） 、 ７はコレクタ電極を表し
ている。このバイポーラ形トランジスタはエミッタ領域
４からの少数キアリア注入をベース電流により励起し、
大半の少数キャリアをベース領域２を通過してコレクタ
に集めるという電流制御方式のため、入力インピーダン
スが低く、高速スイッチング動作が困難であり、二次降
伏現象により動作領域にも制限がある。
第６図の絶縁ゲート形トランジスタは８はゲート電極、
９はゲート酸化膜、１０はソース電極、１１はソース領
域（Ｎ”） 、 １２はチャンネル領域（Ｐ）。
９はゲート酸化膜、１０はソース電極、１１はソース領
域（Ｎ”） 、 １２はチャンネル領域（Ｐ）。
１３は低不純物濃度のドレイン領域（Ｎ−） 、 １
４は高不純物濃度のドレイン領域（Ｎ”） 、 １５は
ドレイン電極を表している。この絶縁ゲート形トランジ
スタは電圧駆動形スイッチング素子であって、高入力イ
ンピーダンス、高速スイッチング特性を有するパワース
イッチング素子として有望なものである。ところが、絶
縁ゲートトランジスタはチャンネル誘起により、ソース
・ドレイン間を多数キャリアが流れるユニポーラ形のた
め低抵抗化し難く大電力用としては適さない。
４は高不純物濃度のドレイン領域（Ｎ”） 、 １５は
ドレイン電極を表している。この絶縁ゲート形トランジ
スタは電圧駆動形スイッチング素子であって、高入力イ
ンピーダンス、高速スイッチング特性を有するパワース
イッチング素子として有望なものである。ところが、絶
縁ゲートトランジスタはチャンネル誘起により、ソース
・ドレイン間を多数キャリアが流れるユニポーラ形のた
め低抵抗化し難く大電力用としては適さない。
第７図は以上の素子を改良した伝導度変調形の絶縁ゲー
ト形トランジスタの構造を示したものであり、第６図と
共通部分を同一符号で表しである。
ト形トランジスタの構造を示したものであり、第６図と
共通部分を同一符号で表しである。
第７図が宋６図と異なる所はドレイン領域からの少数キ
ャリアの注入が起こるように第７図では第６図のドレイ
ン領域１４とは逆導電形のドレイン領域１６（Ｐ”）
を設けたことにあり、従来の絶縁ゲート形トランジスタ
動作に加えて、ドレイン領域１３（Ｎ−〉に伝導度変調
を起こさせ、電流密度を大きくし、低抵抗化、大電力化
を可能にしたものである。この素子はＮ−Ｐ−Ｎ−Ｐ構
造をもつためサイリスク動作を起こしやすく、ラフチア
ツブ現象の発生を抑制する必要性からその改良形も開発
されている。
ャリアの注入が起こるように第７図では第６図のドレイ
ン領域１４とは逆導電形のドレイン領域１６（Ｐ”）
を設けたことにあり、従来の絶縁ゲート形トランジスタ
動作に加えて、ドレイン領域１３（Ｎ−〉に伝導度変調
を起こさせ、電流密度を大きくし、低抵抗化、大電力化
を可能にしたものである。この素子はＮ−Ｐ−Ｎ−Ｐ構
造をもつためサイリスク動作を起こしやすく、ラフチア
ツブ現象の発生を抑制する必要性からその改良形も開発
されている。
第８図は第７図の構造の改良形であり、第７図と共通部
分を同一符号で表しであるが、その改良点は、チャンネ
ル領域１２の下部にチャンネル領域１２と同じ導電形の
低抵抗層１７（Ｐ”）を設けることにより、チャンネル
近傍を通りソース領域１１（Ｎ’）べ至る少数キャリア
の注入をできるだけ緩和し、ソース・ドレイン間のホー
ル電流による電圧降下を低減してラッチアップの発生を
防止しようとしたことにある。
分を同一符号で表しであるが、その改良点は、チャンネ
ル領域１２の下部にチャンネル領域１２と同じ導電形の
低抵抗層１７（Ｐ”）を設けることにより、チャンネル
近傍を通りソース領域１１（Ｎ’）べ至る少数キャリア
の注入をできるだけ緩和し、ソース・ドレイン間のホー
ル電流による電圧降下を低減してラッチアップの発生を
防止しようとしたことにある。
なお以上Ｎチャンネル素子の場合を説明してきたが、Ｐ
チャンネル素子ではＮ形とＰ形をすべ゛て反転したもの
となる。
チャンネル素子ではＮ形とＰ形をすべ゛て反転したもの
となる。
しかしながら、第６図ないし第８図に示したいずれの改
良形素子にふいても現状では十分に改良された構造とは
言い難い。その最大の原因は例えば第８図においてチャ
ンネル領域１２の下部もしくは内部に低抵抗層１７を設
けるとき、この構造ではチャンネル部をつぶすことな（
チャンネル領域１２のうち、ソース領域１１からドレイ
ン領域１３に至る多数キャリアの電流経路部以外を低抵
抗層１７で完全に取り囲むことは素子の製造工程上困難
であることおよびチャンネル部に影響を及ぼすことなく
低抵抗層１７を限りなく低抵抗化しようとするのが不可
能なことから、ソース・ドレイン間の少数キャリア電流
による電圧降下を低減することに限界があることである
。
良形素子にふいても現状では十分に改良された構造とは
言い難い。その最大の原因は例えば第８図においてチャ
ンネル領域１２の下部もしくは内部に低抵抗層１７を設
けるとき、この構造ではチャンネル部をつぶすことな（
チャンネル領域１２のうち、ソース領域１１からドレイ
ン領域１３に至る多数キャリアの電流経路部以外を低抵
抗層１７で完全に取り囲むことは素子の製造工程上困難
であることおよびチャンネル部に影響を及ぼすことなく
低抵抗層１７を限りなく低抵抗化しようとするのが不可
能なことから、ソース・ドレイン間の少数キャリア電流
による電圧降下を低減することに限界があることである
。
さらに第６図ないし第８図に示したいずれの構造におい
てもチャンネル長を制御するために、チャンネル領域１
２とソース領域１１の形成がゲート電極８を拡散マスク
とした二重拡散で行われ、これら各領域を形成するのに
使用される不純物材料および拡散条件が制限されるので
、チャンネル長の制御が困難であるという問題もある。
てもチャンネル長を制御するために、チャンネル領域１
２とソース領域１１の形成がゲート電極８を拡散マスク
とした二重拡散で行われ、これら各領域を形成するのに
使用される不純物材料および拡散条件が制限されるので
、チャンネル長の制御が困難であるという問題もある。
本発明の目的は商人力インピーダンス、高速スイッチン
グ特性を有する絶縁ゲート形トランジスタの特徴を最大
限に利用するとともに、その欠点である低電流密度に対
して伝導度変調を生ずるような構造をもち、しかも伝導
度変調形の絶縁ゲート形トランジスタに備わるサイリス
ク動作、ラッチアップの発生を防止し、製造工程上の不
都合を伴うことなく、商人力インピーダンス、大電力化
を満足するような新規な絶縁ゲート電界効果トランジス
タを提供することにある。
グ特性を有する絶縁ゲート形トランジスタの特徴を最大
限に利用するとともに、その欠点である低電流密度に対
して伝導度変調を生ずるような構造をもち、しかも伝導
度変調形の絶縁ゲート形トランジスタに備わるサイリス
ク動作、ラッチアップの発生を防止し、製造工程上の不
都合を伴うことなく、商人力インピーダンス、大電力化
を満足するような新規な絶縁ゲート電界効果トランジス
タを提供することにある。
上記問題を解決するため本発明の絶縁ゲート電界効果ト
ランジスタは第１図の通り構成したものである。すなわ
ち第１図において、本発明は一導電形を有する半導体ド
レイン領域１８．このドレイン領域１８とは逆導電形の
伝導度変調領域２０．ドレイン領域１８と同じ導電形を
有するチャンネル領域２１、伝導度変調領域２０と同じ
導電形を有するソース領域３０がこの順に堆積され、チ
ャンネル領域２１の中でチャンネル層以外の部分がチャ
ンネル領域２１と同じ導電形を有する低抵抗層２３とソ
ース領域３０とからなり、少なくともチャンネル領域２
１の側面を全面にわたって覆いソース領域３０と伝導度
変調領域２０の側面上まで延びるゲート絶縁膜２５．こ
のゲート絶縁膜２５上に設けられたゲート電極２６を具
備した構造としたものである。
ランジスタは第１図の通り構成したものである。すなわ
ち第１図において、本発明は一導電形を有する半導体ド
レイン領域１８．このドレイン領域１８とは逆導電形の
伝導度変調領域２０．ドレイン領域１８と同じ導電形を
有するチャンネル領域２１、伝導度変調領域２０と同じ
導電形を有するソース領域３０がこの順に堆積され、チ
ャンネル領域２１の中でチャンネル層以外の部分がチャ
ンネル領域２１と同じ導電形を有する低抵抗層２３とソ
ース領域３０とからなり、少なくともチャンネル領域２
１の側面を全面にわたって覆いソース領域３０と伝導度
変調領域２０の側面上まで延びるゲート絶縁膜２５．こ
のゲート絶縁膜２５上に設けられたゲート電極２６を具
備した構造としたものである。
以上の素子構成において、オン状態ではゲート電極２６
にしきい値以上の電圧を印加することにより、ゲート絶
縁膜２５と半導体チャンネル形成領域２１との界面にチ
ャンネルが形成され、ソース領域３０からの多数キャリ
アの注入と半導体ドレイン領域１８からの少数キャリア
の注入が伝導度変調領域２０に同時に起こり、伝導度変
調領域２０を流れる電流密度を高める作用をもたらし、
さらにチャンネル層以外のチャンネル部分２１の全部に
わたって低抵抗層２３を設けることにより、ドレイン領
域１８から注入された少数キャリア電流による電圧降下
を低減し、サイリスク構造を有しているにも拘らず、一
方のトランジスタ動作を事実上防止することができ、ラ
ッチアップが起こりにくい構造としであるために、本ト
ランジスタは高入力インピーダンス、高速スイッチング
特性をもち、大電力化を可能にするものである。
にしきい値以上の電圧を印加することにより、ゲート絶
縁膜２５と半導体チャンネル形成領域２１との界面にチ
ャンネルが形成され、ソース領域３０からの多数キャリ
アの注入と半導体ドレイン領域１８からの少数キャリア
の注入が伝導度変調領域２０に同時に起こり、伝導度変
調領域２０を流れる電流密度を高める作用をもたらし、
さらにチャンネル層以外のチャンネル部分２１の全部に
わたって低抵抗層２３を設けることにより、ドレイン領
域１８から注入された少数キャリア電流による電圧降下
を低減し、サイリスク構造を有しているにも拘らず、一
方のトランジスタ動作を事実上防止することができ、ラ
ッチアップが起こりにくい構造としであるために、本ト
ランジスタは高入力インピーダンス、高速スイッチング
特性をもち、大電力化を可能にするものである。
本発明は第１図の構成と上記の作用をもつものであり、
以下のごとく製造される。第２図、第３図、第４図は本
発明の素子の主要な工程順を示したものである。
以下のごとく製造される。第２図、第３図、第４図は本
発明の素子の主要な工程順を示したものである。
まずＰ＋基板１８の上に順次Ｎ＋層１９．Ｎ一層２０゜
２層２１をエピタキシアル成長させたシリコンウェハの
２層２１の表面を酸化し、所望の部分以外の酸化膜を除
去して拡散マスクとする酸化膜２２を形成する（第２図
Ａ）。この拡散マスク２２を用い、２層２１を貫通しＮ
一層２０まで到達するＰ”拡散層２３を形成する（第２
図Ｂ）。このＰ゛拡散層２３を覆うように酸化膜または
レジスト２４を形成する（第２図Ｃ）。酸化膜またはレ
ジスト２４をマスクとして２層２１の一部を残して貫通
し、Ｎ一層２０の途中まで達するように選択的にエツチ
ング除去する（第２図Ｄ）。表面にゲート酸化膜２５．
ポリシリコン膜２６を順次形成し、 ソースおよびＰ＋
ベース層２３とのコンタクト形成部以外をレジスト２７
で覆う（第３図Ｅ）。このレジスト２７をマスクとして
ソースおよびＰ°ベース層２３とのコンタクト形成部２
８を露出させる（第３図Ｆ）。露出したＰ゛ベース層２
３上のＮ＋ソース形成領域以外をレジスト２９でマスク
する（第３図Ｇ）。このレジスト２９をマスクとしてイ
オン注入してＮ゛ソース領域３０を形成した後、レジス
）２７．２９を除去する（第４図Ｈ）。表面保護膜とし
てＣＶＤ酸化膜３１を形成する（第４図■）。Ｎ＋ソー
ス領域３０およびＰ＋ベース層２３とのコンタクトホー
ル３２およびゲート電極２６とのコンタクトホール３３
を形成する（第４図Ｊ）。その後、八ｌを蒸着し、配線
３４を形成し、裏面電極３５を設けることにより、第１
図に示した構造のものが得られる。
２層２１をエピタキシアル成長させたシリコンウェハの
２層２１の表面を酸化し、所望の部分以外の酸化膜を除
去して拡散マスクとする酸化膜２２を形成する（第２図
Ａ）。この拡散マスク２２を用い、２層２１を貫通しＮ
一層２０まで到達するＰ”拡散層２３を形成する（第２
図Ｂ）。このＰ゛拡散層２３を覆うように酸化膜または
レジスト２４を形成する（第２図Ｃ）。酸化膜またはレ
ジスト２４をマスクとして２層２１の一部を残して貫通
し、Ｎ一層２０の途中まで達するように選択的にエツチ
ング除去する（第２図Ｄ）。表面にゲート酸化膜２５．
ポリシリコン膜２６を順次形成し、 ソースおよびＰ＋
ベース層２３とのコンタクト形成部以外をレジスト２７
で覆う（第３図Ｅ）。このレジスト２７をマスクとして
ソースおよびＰ°ベース層２３とのコンタクト形成部２
８を露出させる（第３図Ｆ）。露出したＰ゛ベース層２
３上のＮ＋ソース形成領域以外をレジスト２９でマスク
する（第３図Ｇ）。このレジスト２９をマスクとしてイ
オン注入してＮ゛ソース領域３０を形成した後、レジス
）２７．２９を除去する（第４図Ｈ）。表面保護膜とし
てＣＶＤ酸化膜３１を形成する（第４図■）。Ｎ＋ソー
ス領域３０およびＰ＋ベース層２３とのコンタクトホー
ル３２およびゲート電極２６とのコンタクトホール３３
を形成する（第４図Ｊ）。その後、八ｌを蒸着し、配線
３４を形成し、裏面電極３５を設けることにより、第１
図に示した構造のものが得られる。
このような構造とすることにより、Ｐベース層２１の大
部分はＰ゛ベース層２３とＮ゛ソース層３０となり、ゲ
ート酸化膜２５との界面近傍のみがわずかにＰベース層
２１として残る。すなわち、ＭＯＳゲートに電圧を印加
し、反転層が形成される領域以外の大部分はＰ＋ベース
層２３およびＮ゛ソース層３０となっているからＮ＋ソ
ース領域３０．Ｐベース層２１゜Ｎ−伝導度変調領域２
０で形成されるトランジスタ動作を抑制することができ
、その結果ラッチアップ電流を大きくとれるという利点
がある。
部分はＰ゛ベース層２３とＮ゛ソース層３０となり、ゲ
ート酸化膜２５との界面近傍のみがわずかにＰベース層
２１として残る。すなわち、ＭＯＳゲートに電圧を印加
し、反転層が形成される領域以外の大部分はＰ＋ベース
層２３およびＮ゛ソース層３０となっているからＮ＋ソ
ース領域３０．Ｐベース層２１゜Ｎ−伝導度変調領域２
０で形成されるトランジスタ動作を抑制することができ
、その結果ラッチアップ電流を大きくとれるという利点
がある。
伝導度変調型のＭＯＳＦＥＴは従来チャンネル形成領域
のチャンネル部分をつぶすことなく、ソース領域からド
レイン領域への多数キャリアの電流経路を低抵抗層で完
全に取り囲み、ソース領域に至る少数キャリアの注入を
緩和し、少数キャリア電流による電圧降下を低減してラ
ッチアップの発生を防止するように構成することが製造
上不可能であっだのに対して、本発明ではチャンネル形
成領域をシリコン基板に対して突出した構造として、そ
の突出部側面にＭＯＳゲートを形成しゲート酸化膜との
界面近傍すなわち反転層が形成される部分以外の大部分
を低抵抗層とソース領域とからなるようにしたために、
ソース領域−チヤンネル形成領域−伝導度変調領域の間
で発生する寄生トランジスタ動作を極力防止し、ラフチ
アツブ電流を大きくすることができ、また素子製造上も
チャンネル形成領域の幅をエピタキシアル層の厚さで決
定できるから、チャンネル長の設定制御が極めて容易で
あるという利点を有するものである。その結果高入力イ
ンピーダンス、高速スイッチング特性を有し、大電力化
が可能な絶縁ゲート電界効果トランジスタを得ることが
できた。
のチャンネル部分をつぶすことなく、ソース領域からド
レイン領域への多数キャリアの電流経路を低抵抗層で完
全に取り囲み、ソース領域に至る少数キャリアの注入を
緩和し、少数キャリア電流による電圧降下を低減してラ
ッチアップの発生を防止するように構成することが製造
上不可能であっだのに対して、本発明ではチャンネル形
成領域をシリコン基板に対して突出した構造として、そ
の突出部側面にＭＯＳゲートを形成しゲート酸化膜との
界面近傍すなわち反転層が形成される部分以外の大部分
を低抵抗層とソース領域とからなるようにしたために、
ソース領域−チヤンネル形成領域−伝導度変調領域の間
で発生する寄生トランジスタ動作を極力防止し、ラフチ
アツブ電流を大きくすることができ、また素子製造上も
チャンネル形成領域の幅をエピタキシアル層の厚さで決
定できるから、チャンネル長の設定制御が極めて容易で
あるという利点を有するものである。その結果高入力イ
ンピーダンス、高速スイッチング特性を有し、大電力化
が可能な絶縁ゲート電界効果トランジスタを得ることが
できた。
第１図は本発明の絶縁ゲート電界効果トランジスタの構
成断面図、第２図、第３図、第４図はその主な製造工程
図、第５図は従来のバイポーラ型トランジスタの断面図
、第６図は同じく絶縁ゲート形トランジスタの断面図、
５７図は同じく伝導度変調形の絶縁ゲートトランジスタ
の断面図、第８図は第７図の改良形の伝導度変調領域縁
ゲートトランジスタの断面図である。 ８．２６ ゲート電極、９．２５ ゲート絶縁膜、１１
．３０ ソース領域、１２．２１ チャンネル領域
、１３、１９．２０・伝導度変調領域、１４．１６．１
８ ドレイン領域、１７．２３ 低抵抗層、３１−
ＣＶ Ｄ Ｒ化ｍ、３４ Ａ１配線、３５ 裏面電
極。 １２ 図 ′ｌ！ｊ５図 第 ６ 図 第７図 第８図
成断面図、第２図、第３図、第４図はその主な製造工程
図、第５図は従来のバイポーラ型トランジスタの断面図
、第６図は同じく絶縁ゲート形トランジスタの断面図、
５７図は同じく伝導度変調形の絶縁ゲートトランジスタ
の断面図、第８図は第７図の改良形の伝導度変調領域縁
ゲートトランジスタの断面図である。 ８．２６ ゲート電極、９．２５ ゲート絶縁膜、１１
．３０ ソース領域、１２．２１ チャンネル領域
、１３、１９．２０・伝導度変調領域、１４．１６．１
８ ドレイン領域、１７．２３ 低抵抗層、３１−
ＣＶ Ｄ Ｒ化ｍ、３４ Ａ１配線、３５ 裏面電
極。 １２ 図 ′ｌ！ｊ５図 第 ６ 図 第７図 第８図
Claims (1)
- 【特許請求の範囲】 １）伝導度変調形の絶縁ゲート電界効果トランジスタで
あって、一導電形を有するドレイン領域、該ドレイン領
域とは逆導電形の伝導度変調領域、前記ドレイン領域と
同じ導電形を有するチャンネル領域、前記伝導度変調領
域と同じ導電形を有するソース領域がこの順に堆積され
、前記チャンネル領域の中でチャンネル層以外の部分が
前記チャンネル領域と同じ導電形を有する低抵抗層と前
記ソース領域とからなり、少なくとも前記チャンネル領
域の側面を全面にわたって覆い前記ソース領域と前記伝
導度変調領域の側面上まで延びるゲート絶縁膜、該ゲー
ト絶縁膜上に設けられたゲート電極を備えたことを特徴
とする絶縁ゲート電界効果トランジスタ。 ２）特許請求の範囲第１項記載の電界効果トランジスタ
において、前記チャンネル領域と前記伝導度変調領域の
一部が前記伝導度変調領域から突出して形成されたこと
を特徴とする絶縁ゲート電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288386A JPS63141375A (ja) | 1986-12-03 | 1986-12-03 | 絶縁ゲ−ト電界効果トランジスタ |
| US07/127,229 US4851889A (en) | 1986-12-03 | 1987-12-01 | Insulated gate field effect transistor with vertical channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61288386A JPS63141375A (ja) | 1986-12-03 | 1986-12-03 | 絶縁ゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63141375A true JPS63141375A (ja) | 1988-06-13 |
Family
ID=17729528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61288386A Pending JPS63141375A (ja) | 1986-12-03 | 1986-12-03 | 絶縁ゲ−ト電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4851889A (ja) |
| JP (1) | JPS63141375A (ja) |
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| US4851889A (en) | 1989-07-25 |
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