JPH02208976A - 電導度変調型mosfet - Google Patents
電導度変調型mosfetInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
この発明は、縦型の電導度変調型MO3FETに関し、
ラッチアップ耐量を向上させたものである。
ラッチアップ耐量を向上させたものである。
(従来の技術)
従来の電導度変調型MOSFETとしては、例えば第5
図に示すようなものがある(USP 4゜364.0
73)。同図において1は正孔の注入源となるp+形ア
ノード領域、3はn−形ドレイン領域であり、p+形テ
アノード領域1n−形ドレイン領域3との間には、その
p+形テアノード領域1らn−形ドレイン領域3への正
孔の注入効率を抑えるための04″形バツフア領域2が
形成されている。
図に示すようなものがある(USP 4゜364.0
73)。同図において1は正孔の注入源となるp+形ア
ノード領域、3はn−形ドレイン領域であり、p+形テ
アノード領域1n−形ドレイン領域3との間には、その
p+形テアノード領域1らn−形ドレイン領域3への正
孔の注入効率を抑えるための04″形バツフア領域2が
形成されている。
n−形ドレイン領域3の表面側には、拡散処理等により
p形ベース領域6及びn+形ソース領域7が作り込まれ
ている。また、n+形ソース領域7とn″″形ドリドレ
イン領域3間におけるp形ソース領域6上には、そのp
形ベース領域6にチャネル8を誘起させるゲート電極1
2がゲート酸化膜9を介して形成されている。13はソ
ース電極であり、ソース電極13はn“形ソース領域7
及びp形ベース領域6に接続されている。14はドレイ
ン電極である。
p形ベース領域6及びn+形ソース領域7が作り込まれ
ている。また、n+形ソース領域7とn″″形ドリドレ
イン領域3間におけるp形ソース領域6上には、そのp
形ベース領域6にチャネル8を誘起させるゲート電極1
2がゲート酸化膜9を介して形成されている。13はソ
ース電極であり、ソース電極13はn“形ソース領域7
及びp形ベース領域6に接続されている。14はドレイ
ン電極である。
上述のように、電導度変調型MO8FETは、通常の縦
型nチャネルMO3FETのn+形トドレイン領域第5
図中の2に相当)に、p+形テアノード領域1付加した
構造とみることができる。
型nチャネルMO3FETのn+形トドレイン領域第5
図中の2に相当)に、p+形テアノード領域1付加した
構造とみることができる。
そしてドレイン電極14に正のドレイン電圧が加えられ
、ゲート電極12に閾値以上のゲート電圧が加えられる
と、ゲート電極12直下にチャネル8が誘起されてp形
ベース領域6の表面層が導通し、n+形ソース領域7か
らチャネル8を通ってn−形ドレイン領域3に電子電流
が流入する。
、ゲート電極12に閾値以上のゲート電圧が加えられる
と、ゲート電極12直下にチャネル8が誘起されてp形
ベース領域6の表面層が導通し、n+形ソース領域7か
らチャネル8を通ってn−形ドレイン領域3に電子電流
が流入する。
一方、p1形アノード領域1からは、n−形ドレイン領
域3に多量の正孔が注入される。このとき、n+形バッ
ファ領域2は、その注入効率を抑えるように作用する。
域3に多量の正孔が注入される。このとき、n+形バッ
ファ領域2は、その注入効率を抑えるように作用する。
n−形ドレイン領域3に注入された正孔は、チャネル8
から流れ込んだ電子と再結合しながら一部はp形ベース
領域6に流れ込み、ソース電極13へ抜ける。しかしn
−形ドレイン領域3には、なお多量の正孔の蓄積が生じ
て電導度変調が起き、オン抵抗が低くなる。
から流れ込んだ電子と再結合しながら一部はp形ベース
領域6に流れ込み、ソース電極13へ抜ける。しかしn
−形ドレイン領域3には、なお多量の正孔の蓄積が生じ
て電導度変調が起き、オン抵抗が低くなる。
このように、電導度変調型MO8FETは、オン抵抗が
非常に低くなり、且つ高耐圧であるという特性を有して
いる。
非常に低くなり、且つ高耐圧であるという特性を有して
いる。
しかるに、電導度変調型MO3FETは、前述のように
p1形アノード領域1を有し、その上にn+形バッファ
領域2、n−形ドレイン領域3が存在し、n−形ドレイ
ン領域3にはp形ベース領域6及びn0形ソース領域7
が形成されている。
p1形アノード領域1を有し、その上にn+形バッファ
領域2、n−形ドレイン領域3が存在し、n−形ドレイ
ン領域3にはp形ベース領域6及びn0形ソース領域7
が形成されている。
このような構造から、その内部には、第6図の等価回路
に示すように、pnpトランジスタT r 1及びnp
n)ランジスタTr2が寄生的に生じ、この両トランジ
スタTrl Tr2の結合により、pnpnサイリス
タが形成されている。第6図中、rBはnpn トラン
ジスタTr2の等価的ベース抵抗であり、p形ベース領
域6の部分に生じている。
に示すように、pnpトランジスタT r 1及びnp
n)ランジスタTr2が寄生的に生じ、この両トランジ
スタTrl Tr2の結合により、pnpnサイリス
タが形成されている。第6図中、rBはnpn トラン
ジスタTr2の等価的ベース抵抗であり、p形ベース領
域6の部分に生じている。
このため、pnpトランジスタTr1のエミッタに相当
するp+形テアノード領域1ら注入された正孔の一部は
再結合によって消滅しないままそのコレクタに相当する
p形ベース領域6に到達し、等価的ベース抵抗rBを通
ってソース電極13へ流れる。その電流をrBとすると
p形ベース領域6に電圧降下!B・「Bが生じる。そし
てn+形ソース領域7の最もチャネル8寄りの部分でこ
の電圧降下の値がp形ベース領域6とn+形ソース領域
7間の接合のビルドイン電圧VB (約0.6V)を
越えると、正孔電流はn+形ソース領域7に流れ込み、
npnトランジスタTr2が動作して両トランジスタT
rl Tr2の正帰還によるラッチアップ現象が起り
、電流が制御できなくなる。
するp+形テアノード領域1ら注入された正孔の一部は
再結合によって消滅しないままそのコレクタに相当する
p形ベース領域6に到達し、等価的ベース抵抗rBを通
ってソース電極13へ流れる。その電流をrBとすると
p形ベース領域6に電圧降下!B・「Bが生じる。そし
てn+形ソース領域7の最もチャネル8寄りの部分でこ
の電圧降下の値がp形ベース領域6とn+形ソース領域
7間の接合のビルドイン電圧VB (約0.6V)を
越えると、正孔電流はn+形ソース領域7に流れ込み、
npnトランジスタTr2が動作して両トランジスタT
rl Tr2の正帰還によるラッチアップ現象が起り
、電流が制御できなくなる。
従って、第5図のような構造の電導度変調型MO3FE
Tにあっては、寄生サイリスタを動作させないためにr
Bもしくは「Bを小さくする必要があり、この従来例で
は、n+形バッファ領域2の存在により、n−形ドレイ
ン領域3への正孔の注入効率を低(して1Bを小さくす
ることが行われていた。しかし、この従来例では同時に
電導度変調効率も低くなってしまう。即ち、ラッチアッ
プ耐量が増す代りに電導度変調型MOSFETの利点で
あるオン抵抗を犠牲にしなければならない。
Tにあっては、寄生サイリスタを動作させないためにr
Bもしくは「Bを小さくする必要があり、この従来例で
は、n+形バッファ領域2の存在により、n−形ドレイ
ン領域3への正孔の注入効率を低(して1Bを小さくす
ることが行われていた。しかし、この従来例では同時に
電導度変調効率も低くなってしまう。即ち、ラッチアッ
プ耐量が増す代りに電導度変調型MOSFETの利点で
あるオン抵抗を犠牲にしなければならない。
第7図は、同じくラッチアップ耐量を増大させるように
した他の従来例を示している。
した他の従来例を示している。
電導度変調型MO3FETにおいて正孔電流の一部は電
子電流に引き寄せられてチャネル8直下のp形ベース領
域6を通る。そこで、この従来例ではp形ベース領域6
の下部に突出して不純物濃度の高いp+形領領域15形
成してチャネル8直下のp形ベース領域6を流れる電流
1Bをバイパスしたり、n+形ソース領域7の下のチャ
ネル8間際までp+ゝ形領域16を形成してrBを小さ
くするようにしている。しかし、この従来例では正孔電
流がn+形ソース領域7の近傍に流れるので、ラッチア
ップ現象の起る可能性を残しており、ラッチアップ耐量
を十分に大にすることは難しい。
子電流に引き寄せられてチャネル8直下のp形ベース領
域6を通る。そこで、この従来例ではp形ベース領域6
の下部に突出して不純物濃度の高いp+形領領域15形
成してチャネル8直下のp形ベース領域6を流れる電流
1Bをバイパスしたり、n+形ソース領域7の下のチャ
ネル8間際までp+ゝ形領域16を形成してrBを小さ
くするようにしている。しかし、この従来例では正孔電
流がn+形ソース領域7の近傍に流れるので、ラッチア
ップ現象の起る可能性を残しており、ラッチアップ耐量
を十分に大にすることは難しい。
(発明が解決しようとする課題)
第5図にし示した従来例では、n+形バッファ領域の存
在により、ラッチアップ耐量が増す・代りにオン抵抗が
犠牲になるという問題点があった。
在により、ラッチアップ耐量が増す・代りにオン抵抗が
犠牲になるという問題点があった。
また、第7図に示した他の従来例では、p+“影領域等
の形成により等測的ベース抵抗は小さくなるが正孔電流
がn+形ソース領域の近傍を流れることは阻止できない
ので、ラッチアップ現象の起る可能性が依然残っており
、ラッチアップ耐量を十分に大にすることが難しいとい
う問題点があった。
の形成により等測的ベース抵抗は小さくなるが正孔電流
がn+形ソース領域の近傍を流れることは阻止できない
ので、ラッチアップ現象の起る可能性が依然残っており
、ラッチアップ耐量を十分に大にすることが難しいとい
う問題点があった。
この発明は、このような従来の問題点に着目してなされ
たもので、ラッチアップ耐量が高く且つオン抵抗を十分
に低くすることのできる電導度変調型MO8FETを提
供することを目的とする。
たもので、ラッチアップ耐量が高く且つオン抵抗を十分
に低くすることのできる電導度変調型MO8FETを提
供することを目的とする。
[発明の構成]
(課題を解決するための手段)
この発明は上記課題を解決するために、第1導電形の高
濃度領域と、該高濃度領域上に形成され当該高濃度領域
からの少数キャリヤ注入により電導度が変調される第2
導電形のドレイン領域と、該ドレイン領域の該高濃度領
域と接する界面と相対する表面側に臨んで形成された第
1導電形のベース領域と、該ベース領域内にあってその
表面側に形成された第2導電形のソース領域と、前記ベ
ース領域にあって該ソース領域の下方部に形成された島
状絶縁層と、前記ソース領域と前記ドレイン領域との間
にはさまれた前記ベース領域上にゲート絶縁膜を介して
設けられ当該ベース領域にチャネルを誘起させるゲート
電極とを有することを要旨とする。
濃度領域と、該高濃度領域上に形成され当該高濃度領域
からの少数キャリヤ注入により電導度が変調される第2
導電形のドレイン領域と、該ドレイン領域の該高濃度領
域と接する界面と相対する表面側に臨んで形成された第
1導電形のベース領域と、該ベース領域内にあってその
表面側に形成された第2導電形のソース領域と、前記ベ
ース領域にあって該ソース領域の下方部に形成された島
状絶縁層と、前記ソース領域と前記ドレイン領域との間
にはさまれた前記ベース領域上にゲート絶縁膜を介して
設けられ当該ベース領域にチャネルを誘起させるゲート
電極とを有することを要旨とする。
(作用)
第2導電形のドレイン領域に第1導電形の高濃度領域か
ら少数キャリヤが注入され、十分に電導度変調が生じて
オン抵抗が低くなる。また第2導電形のドレイン領域に
電導度変調を生じさせた少数キャリヤは、島状絶縁層に
より第2導電形のソース領域から分離されてラッチアッ
プ現象の発生が防止され、ラッチアップ耐量が増大する
。
ら少数キャリヤが注入され、十分に電導度変調が生じて
オン抵抗が低くなる。また第2導電形のドレイン領域に
電導度変調を生じさせた少数キャリヤは、島状絶縁層に
より第2導電形のソース領域から分離されてラッチアッ
プ現象の発生が防止され、ラッチアップ耐量が増大する
。
(実施例)
以下、この発明の実施例を図面に基づいて説明する。
第1図及び第2図は、この発明の第1実施例を示す図で
ある。
ある。
なお、第1図、第2図及び後述の第2実施例を示す第3
図において、前記第5図における部材及び部位等と同一
ないし均等のものは、前記と同一符号を以って示し、重
複した説明を省略する。
図において、前記第5図における部材及び部位等と同一
ないし均等のものは、前記と同一符号を以って示し、重
複した説明を省略する。
まず、電導度変調型MO8FETの構成を説明すると、
この実施例では、p形ベース領域4内に、n+形ソース
領域7の下面に接するように島状絶縁層10が形成され
、さらにこの島状絶縁層10の下部にp+形ベース領域
5が形成されている。
この実施例では、p形ベース領域4内に、n+形ソース
領域7の下面に接するように島状絶縁層10が形成され
、さらにこの島状絶縁層10の下部にp+形ベース領域
5が形成されている。
このp′″形ベース領域5の存在により等測的ベース抵
抗を低くできるようになっている。
抗を低くできるようになっている。
島状絶縁層10は、厚さが5000〜6000八程度で
、幅はn′″形ソース領域7の幅より大きければよく3
〜10μm程度に形成され、半導体基体の表面から30
00人〜1μm程度の−様な深さ位置に形成されている
。
、幅はn′″形ソース領域7の幅より大きければよく3
〜10μm程度に形成され、半導体基体の表面から30
00人〜1μm程度の−様な深さ位置に形成されている
。
次いで製造工程の一例を第2図の(a)〜(Jを用いて
説明することにより、その構成をさらに詳述する。
説明することにより、その構成をさらに詳述する。
島状絶縁層10の形成は、基板に選択的に酸素をイオン
注入して熱処理をすることでシリコン内部に絶縁層とし
ての酸化シリコン層を形成する、いわゆるSIMOXの
技術によって可能である。
注入して熱処理をすることでシリコン内部に絶縁層とし
ての酸化シリコン層を形成する、いわゆるSIMOXの
技術によって可能である。
勿論エピタキシャル成長技術を使っても構わない。
次いで、p+形ベース領域5形成のために、やはり選択
的に高エネルギーでホウ素を打ち込む。このとき、注入
したホウ素原子の濃度分布のピークが島状絶縁層10の
下に位置するように注入エネルギーを設定する(第2図
G3))。−例を示すと、島状絶縁層10が基板表面か
ら2000A〜5000Aの所に位置するとした時、2
00keVのエネルギーでホウ素イオンを注入すれば、
不純物濃度のピークを島状絶縁層10の下部に形成する
ことができる(第2図〈d))。これを熱処理すると、
シリコン酸化物中のホウ素の拡散係数は、シリコン中の
それよりもはるかに小さいので、島状絶縁層10中のホ
ウ素が上部のシリコンに拡散する事はない。また、この
イオン注入により島状絶縁層10の上部に留まる不純物
の濃度は、僅かなので閾値の設定に影響を与えないよう
に設計することは十分可能である。このようにしてp+
形ベース領域5が形成される。
的に高エネルギーでホウ素を打ち込む。このとき、注入
したホウ素原子の濃度分布のピークが島状絶縁層10の
下に位置するように注入エネルギーを設定する(第2図
G3))。−例を示すと、島状絶縁層10が基板表面か
ら2000A〜5000Aの所に位置するとした時、2
00keVのエネルギーでホウ素イオンを注入すれば、
不純物濃度のピークを島状絶縁層10の下部に形成する
ことができる(第2図〈d))。これを熱処理すると、
シリコン酸化物中のホウ素の拡散係数は、シリコン中の
それよりもはるかに小さいので、島状絶縁層10中のホ
ウ素が上部のシリコンに拡散する事はない。また、この
イオン注入により島状絶縁層10の上部に留まる不純物
の濃度は、僅かなので閾値の設定に影響を与えないよう
に設計することは十分可能である。このようにしてp+
形ベース領域5が形成される。
続いてチャネル部のためのホウ素イオン注入を行い(第
2図う))、拡散によりチャネル用のpレベース領域4
を形成する(第2図(C))。
2図う))、拡散によりチャネル用のpレベース領域4
を形成する(第2図(C))。
次に、上述のように構成された電導度変調型MOSFE
Tの作用を説明する。
Tの作用を説明する。
ソース電極13を接地、ドレイン電極14を正電位Vo
にし、ゲート電極12をチャネル8の閾値以上の電位に
すると、電子がn+形ソース領域7からチャネル8を通
ってn−形ドレイン領域3、さらにp+形テアノード領
域1と流れ込む。これに呼応して正孔がp+形テアノー
ド領域1らn形ドレイン領域3に注入され、n−形ドレ
イン領域3は電導度変調されて抵抗率が大幅に低くなる
。
にし、ゲート電極12をチャネル8の閾値以上の電位に
すると、電子がn+形ソース領域7からチャネル8を通
ってn−形ドレイン領域3、さらにp+形テアノード領
域1と流れ込む。これに呼応して正孔がp+形テアノー
ド領域1らn形ドレイン領域3に注入され、n−形ドレ
イン領域3は電導度変調されて抵抗率が大幅に低くなる
。
電導度変調に寄与した正孔は一部は電子と再結合して消
滅するが、残りはpレベース領域4まで到達する。到達
した正孔はp1形ベース領域5を通ってソース電極13
に流れる。p+形ベース領域5は低抵抗領域なので、n
+形ソース領域7近傍の領域(第1図:点A)の電位は
上昇せず、正孔電流が増えてもラッチアップには至らな
い。
滅するが、残りはpレベース領域4まで到達する。到達
した正孔はp1形ベース領域5を通ってソース電極13
に流れる。p+形ベース領域5は低抵抗領域なので、n
+形ソース領域7近傍の領域(第1図:点A)の電位は
上昇せず、正孔電流が増えてもラッチアップには至らな
い。
このような作用において、n+形ソース領域7の底部は
この島状絶縁層10に到達している方が望ましい。これ
は第1図に示した通り、正孔のn+形ソース領域7への
侵入を阻止できるからである。n4″形ソース領域7と
島状絶縁層10の間に空乏化していないp影領域が存在
すると、素子の動作時に正孔電流がn+形ソース領域7
に侵入する可能性を残してしまう。その場合でもp+形
ベース領域5の効果により、電流の大部分は島状絶縁層
10の下を流れるのでラッチアップは起り難くなるが、
できるだけ狭い方が望ましい。
この島状絶縁層10に到達している方が望ましい。これ
は第1図に示した通り、正孔のn+形ソース領域7への
侵入を阻止できるからである。n4″形ソース領域7と
島状絶縁層10の間に空乏化していないp影領域が存在
すると、素子の動作時に正孔電流がn+形ソース領域7
に侵入する可能性を残してしまう。その場合でもp+形
ベース領域5の効果により、電流の大部分は島状絶縁層
10の下を流れるのでラッチアップは起り難くなるが、
できるだけ狭い方が望ましい。
第3図及び第4図には、この発明の第2実施例を示す。
この実施例は、前記第1実施例のものと、はぼ同様に構
成されているが、この実施例では、p+形ベース領域は
なく、pレベース領域4の表面に反転層が形成された際
、それに伴なって生じる空乏層が、島状絶縁層11に到
達するように設計されている(第3図:点B)。
成されているが、この実施例では、p+形ベース領域は
なく、pレベース領域4の表面に反転層が形成された際
、それに伴なって生じる空乏層が、島状絶縁層11に到
達するように設計されている(第3図:点B)。
これにより、中性領域に流れ込んだ正孔がn“形ソース
領域7に侵入する可能性は無視しうる程度となる。島状
絶縁層11は深さは浅く、チャネルによる空乏層と接し
ている面積が大きい方が望ましい。チャネル反転層に伴
う空乏層の厚さはせいぜい1000人程度である。n1
形ソース領域7は島状絶縁層11に接していても、いな
くてもよい。
領域7に侵入する可能性は無視しうる程度となる。島状
絶縁層11は深さは浅く、チャネルによる空乏層と接し
ている面積が大きい方が望ましい。チャネル反転層に伴
う空乏層の厚さはせいぜい1000人程度である。n1
形ソース領域7は島状絶縁層11に接していても、いな
くてもよい。
次に、上述のように構成されたこの実施例の電導度変調
ff1M08FETの作用を第4図を用いて説明する。
ff1M08FETの作用を第4図を用いて説明する。
動作は前記第1実施例のものとほぼ同じである。
pレベース領域4に到達した正孔は島状絶縁層11の下
を通ってソース電極13に流れる。チャネルの下の島状
絶縁層11の端(第3図二点B)の辺りの電界は、正孔
がn1形ソース領域7の方へ進む方向とほぼ直角であり
、正孔がn+形ソース領域7付近へ到達する割合は非常
に僅かである。
を通ってソース電極13に流れる。チャネルの下の島状
絶縁層11の端(第3図二点B)の辺りの電界は、正孔
がn1形ソース領域7の方へ進む方向とほぼ直角であり
、正孔がn+形ソース領域7付近へ到達する割合は非常
に僅かである。
n1形ソース領域7の底部が島状絶縁層11に接してい
ない場合は、侵入した正孔があったとしても、n+形ソ
ース領域7と島状絶縁層11の間のpレベース領域4を
通ってソース電極13に流れることができる。この電流
量は極めて少ないのでラッチアップは起るには至らない
(第4図(a))。
ない場合は、侵入した正孔があったとしても、n+形ソ
ース領域7と島状絶縁層11の間のpレベース領域4を
通ってソース電極13に流れることができる。この電流
量は極めて少ないのでラッチアップは起るには至らない
(第4図(a))。
n″″形ソース領域7の底部が島状絶縁層11に接して
いる場合は、さらに二つの場合が考えられる。島状絶縁
層11の深さが十分浅い場合は、チャネル、n+形ソー
ス領域7、島状絶縁層111と囲まれる領域は全て空乏
層となるので、n+形ソース領域7付近に正孔が到達す
る可能性は無くなる(第4図(b))。しかし、島状絶
縁層11の深さがある程度ある場合、nゝ形ソース領域
11付近のp影領域に中性領域が残り、′電界の方向も
n +形ソース領域7方向に正孔を動かす成分がゼロで
はないので、この中性領域に徐々に正孔が蓄積し、電位
を上げる。そして電位が0.6v以上になると正孔はn
+形ソース領域7に流れ込むが、その量は全体の正孔電
流量からすると極めて少ないのでラッチアップには至ら
ない(第4図(υ)。
いる場合は、さらに二つの場合が考えられる。島状絶縁
層11の深さが十分浅い場合は、チャネル、n+形ソー
ス領域7、島状絶縁層111と囲まれる領域は全て空乏
層となるので、n+形ソース領域7付近に正孔が到達す
る可能性は無くなる(第4図(b))。しかし、島状絶
縁層11の深さがある程度ある場合、nゝ形ソース領域
11付近のp影領域に中性領域が残り、′電界の方向も
n +形ソース領域7方向に正孔を動かす成分がゼロで
はないので、この中性領域に徐々に正孔が蓄積し、電位
を上げる。そして電位が0.6v以上になると正孔はn
+形ソース領域7に流れ込むが、その量は全体の正孔電
流量からすると極めて少ないのでラッチアップには至ら
ない(第4図(υ)。
上述したように、従来の構造ではラッチアップを防ぐた
めにp形ベース領域のベース抵抗を低くし、且つチャネ
ルの閾値を所望の値にすることは拡散の原理上限界があ
り、また、n″″形ソース領域と正孔電流経路を分離す
るということも不可能であった。これに対し、上述の各
実施例によれば、これらの要件を満たすことが可能とな
り、ラッチアップを防止してその耐量を十分に増大させ
ることができる。
めにp形ベース領域のベース抵抗を低くし、且つチャネ
ルの閾値を所望の値にすることは拡散の原理上限界があ
り、また、n″″形ソース領域と正孔電流経路を分離す
るということも不可能であった。これに対し、上述の各
実施例によれば、これらの要件を満たすことが可能とな
り、ラッチアップを防止してその耐量を十分に増大させ
ることができる。
なお、第1実施例と第2実施例の各構成を併せた構成と
すれば、上述の効果を一層高くすることができる。
すれば、上述の効果を一層高くすることができる。
また、従来の構造では、p形ベース領域の正孔電流の主
要な経路であるn+形ソース領域直下の抵抗を下げるた
め、p形ベース領域は比較的深い拡散によって形成され
ていた。従ってチャネル長も長くなり、単位面積当りの
相互コンダクタンスgmはあまり大きく取れなかった。
要な経路であるn+形ソース領域直下の抵抗を下げるた
め、p形ベース領域は比較的深い拡散によって形成され
ていた。従ってチャネル長も長くなり、単位面積当りの
相互コンダクタンスgmはあまり大きく取れなかった。
これに対し、上述した各実施例における素子構造によれ
ば、深い拡散のチャネルを形成する必要はなく、通常の
MOSFETと同様の微細なセルを設計することができ
、単位面積当りの相互コンダクタンスを向上させること
ができる。
ば、深い拡散のチャネルを形成する必要はなく、通常の
MOSFETと同様の微細なセルを設計することができ
、単位面積当りの相互コンダクタンスを向上させること
ができる。
[発明の効果]
以上説明したように、この発明によれば、第1導電形の
高濃度領域から第2導電形のドレイン領域に、少数キャ
リヤが何ら抑えられることなく注入されて電導度変調効
果を原理的に最大限まで利用することができる。したが
ってオン抵抗を十分に低くすることができる。また、第
2導電形のドレイン領域に電導度変調を生じさせた少数
キャリヤは、島状絶縁層により第2導電形のソース領域
から分離されて流入することが抑えられるので、ラッチ
アップ現象の発生が防止され、ラッチアップ耐量を十分
高めることができるという利点がある。
高濃度領域から第2導電形のドレイン領域に、少数キャ
リヤが何ら抑えられることなく注入されて電導度変調効
果を原理的に最大限まで利用することができる。したが
ってオン抵抗を十分に低くすることができる。また、第
2導電形のドレイン領域に電導度変調を生じさせた少数
キャリヤは、島状絶縁層により第2導電形のソース領域
から分離されて流入することが抑えられるので、ラッチ
アップ現象の発生が防止され、ラッチアップ耐量を十分
高めることができるという利点がある。
第1図はこの発明に係る電導度変調型MO8FETの第
1実施例を示す縦断面図、第2図は同上第1実施例の製
造工程の一例を示す工程図、第3図はこの発明9第2実
施例を示す縦断面図、第4図は同上第2実施例の作用を
説明するための部分縦断面図、第5図は従来の電導度変
調型MO3FETを示す縦断面図、第6図は同上従来例
の寄生トランジスタを含む等価回路を示す回路図、第7
図は他の従来例を示す縦断面図である。 1:p+形アノード領域(第1導電形の高濃度領域)、 3:n−形ドレイン領域(第2導電形のドレイン領域)
、 4;p形ベース領域、 5:p+形ベース領域、7:n
“形ソース領域、 8:チャネル、9:ゲート酸化膜(
ゲート絶縁膜)、 10.11:島状絶縁層、 12:ゲート電極。 代理人 弁理士 三 好 秀 和第115!J 第2図(b) 第3図
1実施例を示す縦断面図、第2図は同上第1実施例の製
造工程の一例を示す工程図、第3図はこの発明9第2実
施例を示す縦断面図、第4図は同上第2実施例の作用を
説明するための部分縦断面図、第5図は従来の電導度変
調型MO3FETを示す縦断面図、第6図は同上従来例
の寄生トランジスタを含む等価回路を示す回路図、第7
図は他の従来例を示す縦断面図である。 1:p+形アノード領域(第1導電形の高濃度領域)、 3:n−形ドレイン領域(第2導電形のドレイン領域)
、 4;p形ベース領域、 5:p+形ベース領域、7:n
“形ソース領域、 8:チャネル、9:ゲート酸化膜(
ゲート絶縁膜)、 10.11:島状絶縁層、 12:ゲート電極。 代理人 弁理士 三 好 秀 和第115!J 第2図(b) 第3図
Claims (1)
- 【特許請求の範囲】 第1導電形の高濃度領域と、 該高濃度領域上に形成され当該高濃度領域からの少数キ
ャリヤ注入により電導度が変調される第2導電形のドレ
イン領域と、 該ドレイン領域の該高濃度領域と接する界面と相対する
表面側に臨んで形成された第1導電形のベース領域と、 該ベース領域にあってその表面側に形成された第2導電
形のソース領域と、 前記ベース領域内にあって該ソース領域の下方部に形成
された島状絶縁層と、 前記ソース領域と前記ドレイン領域との間にはさまれた
前記ベース領域上にゲート絶縁膜を介して設けられ当該
ベース領域にチャネルを誘起させるゲート電極と を有することを特徴とする電導度変調型MOSFET。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2869489A JPH02208976A (ja) | 1989-02-09 | 1989-02-09 | 電導度変調型mosfet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2869489A JPH02208976A (ja) | 1989-02-09 | 1989-02-09 | 電導度変調型mosfet |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02208976A true JPH02208976A (ja) | 1990-08-20 |
Family
ID=12255587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2869489A Pending JPH02208976A (ja) | 1989-02-09 | 1989-02-09 | 電導度変調型mosfet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02208976A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0615292A1 (en) * | 1993-03-10 | 1994-09-14 | Hitachi, Ltd. | Insulated gate bipolar transistor |
US5389801A (en) * | 1992-03-16 | 1995-02-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having increased current capacity |
US5396087A (en) * | 1992-12-14 | 1995-03-07 | North Carolina State University | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59231867A (ja) * | 1983-06-14 | 1984-12-26 | Seiko Epson Corp | 半導体装置 |
JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型mosfet |
-
1989
- 1989-02-09 JP JP2869489A patent/JPH02208976A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59231867A (ja) * | 1983-06-14 | 1984-12-26 | Seiko Epson Corp | 半導体装置 |
JPS60196974A (ja) * | 1984-03-19 | 1985-10-05 | Toshiba Corp | 導電変調型mosfet |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5389801A (en) * | 1992-03-16 | 1995-02-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having increased current capacity |
US5396087A (en) * | 1992-12-14 | 1995-03-07 | North Carolina State University | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up |
EP0615292A1 (en) * | 1993-03-10 | 1994-09-14 | Hitachi, Ltd. | Insulated gate bipolar transistor |
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