DE2539967C2 - Logikgrundschaltung - Google Patents

Logikgrundschaltung

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DE2539967C2 DE2539967A DE2539967A DE2539967C2 DE 2539967 C2 DE2539967 C2 DE 2539967C2 DE 2539967 A DE2539967 A DE 2539967A DE 2539967 A DE2539967 A DE 2539967A DE 2539967 C2 DE2539967 C2 DE 2539967C2
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Description

Die Erfindung bezieht sich auf eine Logikgrundschaltung nach dem Oberbegriff des Patentanspruchs 1.
Schaltungen dieser Art sind z. B. aus der FR-PS
21 18 357 bekannt. Dabei stellen dis einzelnen Emitter des Mehrfach-Emitters jeweils die Eingänge einer solchen Logikgrundschaltung dar. Andererseits sind dem IBM Techn. DiscL BuIln Vol. 15, No. 8, Januar 1973, auf den Seiten 2571 und 2572 Logikgrur.dschaltungen zu entnehmen, bei denen jeweils ein bipolarer Transistor mit Mehrfach-Emitter zusammen mit einem komplementären bipolaren Transistor und mit Feldeffekttransistoren in einer Schicht aus Halbleitermaterial angeordnet ist. Dabei werden die Schaltungseingänge wieder von den einzelnen Emittern des Mehrfach-Emitters gebildet. Diese Logikgrundschaltungen können nach entsprechenden Unischaltmaßnahmen auch als CMOS-Schakungen betrieben werden.
Die Aufgabe der vorliegenden Erfindung besteht darin. eine Logikgrundschaltung der eingangs genannten Art anzugeben, die im Vergleich zu den entsprechenden bekannten Logikgrundschaltungen eine große Integrationsdichte aufweist. Diese Aufgabe wird erfingungsgemäß durch eine Ausbildung der Logikgrundschaltung nach dem kennzeichnenden Teil des Patentanspruchs 1 gelöst.
Der wesentliche Vorteil der erfindungsgemäßen Logikgrundschaltung besteht darin, daß die Notwendigkeit einer gegenseitigen Isolation der einzelnen Bauelemente entfällt. Auf diese Weise kann die gleiche Pakkungsdichte wie bei herkömmlichen MOS-Schaltungen erreicht werden.
Vorleilhafterweise verfügen die erfindungsgemäßen Logikgrundschaltungen über einen höheren »fan out« als die entsprechenden Grundschaltungen des Standes der Technik. Dabei wird unter »fan out« die Möglichkeit, nachfolgende Eingänge treiben zu können, verstanden.
Ein weiterer Vorteil der Erfindung liegt darin, daß die Möglichkeit einer Ein- und Ausgangsverzweigung größer ist als bei den bekannten Anordnungen.
Vorteilhafterweise lassen sich mit Hilfe der erfindungsgemäßen Logikgrundschaltungen je nach Anordnung der Mehrfach-Gate-Strukturcn »NAND«- und »NOR«-Gatter verwirklichen.
Ein weiterer Vorteil der Erfindung besteht darin, daß sich Leistungsstufen mit Darlington-Ausgang und offenem Emitter zusätzlich auf dem Chip integrieren lassen.
Vorteilhafterweise ist die Störsicherheit der erfindungsgemäßen Logikgrundschaltung aufgrund der hohen Spannungspegel und des niedrigen Ausgangswiderstandes verhältnismäßig hoch.
Weitere Erläuterungen zur Erfindung gehen aus der Beschreibung und den Figuren hervor.
F i g. I zeigt in schematischer Darstellung eine Aufsicht auf ein erfindungsgemäßes »N AND«-Gatter.
F i g. 2 zeigt den Querschnitt durch das erfinduiigsgemäße »NAND«-Gatter nach F i g. 1.
Fig. 3 zeigt das Prinzipschaltbild eines Gatters mit einem normalen und mit einem Leistungsausgang mit offenem Emitter bei einem »NAND«-GaUer.
F i g. 4 zeigt in schematischer Darstellung eine Aufsicht auf ein erfindungsgemäßes »NOR«-Gatter.
F i g. 5 zeigt den Querschnitt durch das erfindungsge- t>o mäße »NOR«-Gatter nach F i g. 4.
Fig. b zeigt das Prinzipschaltbild eines Gatters mit einem normalen Ausgang und mit einem Leistungsausgang mit offenem Emitter bei einem »NOR«-Gatter und
Fig. 7 zeigt das Prinzipschaltbild eines b5 »NAND«-Gatters mit zwei bzw. drei Eingängen.
Die erfindungsgemäßen Logikgrundschaltungen sind aus MOS-Feldeffekttransistoren und bipolaren Transistoren aufgebaut Sie besitzen die Möglichkeit einer Ein- und Ausgangsverzweigung zur Realisierung logischer Funktionen. Dabei werden die Vorteile des hohen Eingangswiderstandes der MOS-Feldeffekttransistoreu und des niedrigen Ausgangswiderstandes der bipolaren Transistoren miteinander verknüpft. Die Gatter weisen dementsprechend einen hohen »fan out« bei hoher Störsicherheit auf.
Zunächst soll die Erfindung anhand des technologischen Aufbaues eines »NAND«-Gatters nach den F i g. 1 und 2 beschrieben werden. Einzelheiten der Fig. 1, die auch in Fig.2 auftauchen, tragen die entsprechenden Bezugszeichen. -Die Logikgrundschaltung besteht aus den Transistoren 1,2 und 3. Dabei handelt es sich beispielsweise bei den Transistoren 1 und 3 um p-Kanal-MOS-Feldeffekttransistoren. Der Transistor 2 ist dann ein vertikaler npn-Transistor mit zwei Emittern. Der Transistor 1, der vorzugsweise vom Anreicherungstyp ist und der beispielsweise in der η-dotierten Schicht TO angeordnet ist, wobei diese vorzugsweise auf einer η+ -dotierten vergrabenen Schicht 100 aufgebracht ist, weist ein p-dotiertes Source-Gebiet 11 und ein ebenfalls p-dotiertes Drain-Gebiet 12 auf. Dabei ist das Source-Gebiet 11 mit dem Anschluß 111 verbunden. Oberhalb der Fläche zwischen dem Source-Gebiet 11 und dem Drain-Gebiet 12 des Transistors 1 befinden sich, wie insbesondere aus F i g. 1 ersichtlich ist, durch eine Isolierschicht 133, bei der es sich vorzugsweise um eine SiO2-Schicht handelt, von der Schicht 10 getrennt die Gate-Elektroden 131 und 132. Der Transistor 1 ist dann leitend, wenn an einer der beiden Gate-Elektroden 131 und 132 eine Gatespannung anliegt, die unter dieser Elektrode eine Anreicherungsschicht erzeugt bzw. aufrechterhält. Das p-dotierte Drain-Gebiet 12 des Transistors 1 stellt gleichzeitig die Basis des bipolaren npn-Transistors 2 mit Mehrfach-Emitter dar. Dabei sind in diesem p-dotierten Gebiet 12 das Emitter-Gebiet 21 des Transistors 2 und das Emitter-Gebiet 22 des Transistors 2 eindiffundierl. Diese Gebiete 21 und 22 sind n-dotiert. Das Gebiet 21 ist mit dem Anschluß 211 verbunden. Das Gebiet 22 ist mit dem Anschluß 331 verbunden. Die η-dotierte Schicht 10 ist vorzugsweise mit der Versorgungsspannung Ub verbunden und stellt gleichzeitig das Kollektor-Gebiet des Transistors 2 dar. Ebenfalls mit dem Anschluß 331 verbunden sind das p-dotierte Source-Gebiet 31 des Transistors 3 und der Gateanschluß 33 dieses Transistors 3. Der Anschluß 321 des p-dotierten Drain-Bereiches 32 des Transistors 3 stellt vorzugsweise den Masseanschluß dar.
Der Querschnitt der F i g. 2 dieser Grundschaltung entspricht dem Schaltbild der Fig.3 ohne den Transistor 4. Im folgenden soll kurz die Funktion des »NAND«-Gatters beschrieben werden. Wenn an den Eingängen 131 und 132 jeweils ein Signal mit hohem Pegel (H) anliegt, führt, dies dazu, daß der Transistor 1 vom Anreicherungstyp gesperrt wird. Dies bewirkt, daß der bipolare Transistor 2 gesperrt wird and daß auf diese Weise an dem Ausgang 331 ein Signal mit tiefem Pegel (L) anliegt. Liegt an einem der Eingänge 131 oder 132 ein Signal L an, so leitet der Transistor 1, was bewirkt, daß die an dem Anschluß 111 anliegende Betriebsspannung (.',(,vermindert um den Spannungsabfall am Transistor 1, an die Basis 12 des Transistors 2 gelangt. Dadurch wird der Transistor 2 in den leitenden Zustand versetzt und an den Ausgang 331 gelangt das Signal H.
Durch den erfindungsgemäßen Aufbau dieser Logikgrundschaltung ist eine Isolation der einzelnen Transi-
stören 1 bis 3 voneinander nicht notwendig, da die n-Epitaxie-Schicht 10 durchgehend an + Ub gelegt wird. Auf diese Weise lassen sich hohe Integrationsdichten erreichen Der Platzbedarf pro Gatter kann bei etwa 1500 μηι2 liegen.
Durch die Integration eines weiteren npn-Transistors 4 (F i g. 3) läßt sich ein Leistungsausgang 41 als Darlington-Stufe mit offenem Emitter erzeugen.
Vorzugsweise wird der Lasttransistor 3 als p-Kanal-MOS-Transistor vom Verarmungstyp ausgeführt, da damit die niedrigsten Schaltzeiten erreichbar sind.
Im folgenden soll nun der technologische Aufbau eines »NOR«-Gatters nach den F i g. 4 und 5 beschrieben werden. Einzelheiten dieser Figuren, die bereits mit den anderen Figuren beschrieben wurden, tragen die entsprechenden Bezugszcichen. Die Logikgrundschaltung besteht aus den Transistoren Γ, 2 und 3. Dabei handelt es sich beispielsweise bei den Transistoren Γ und 3 um p-Kanal-MOS-Feldeffekttransistoren. Der Transistor 2 ist dann ein vertikaler npn-Transistor mit zwei Emittern. Der Transistor Γ, der vorzugsweise vom Anreicherungstyp ist und der beispielsweise in der n-dotierten Schicht 10 angeordnet ist, weist ein p-dotiertes Source-Gebiet 11' und ein ebenfalls p-dotiertes Drain-Gebiet 12' auf. Dabei ist das Source-Gebiet 11' mit dem Anschluß 111' verbunden. Oberhalb der Fläche zwischen dem Source-Gebiet 11' und dem Drain-Gebiet 12' des Transistors Γ befinden sich, wie insbesondere aus F i g. 4 ersichtlich ist, durch eine Isolierschicht 133' bei der es sich vorzugsweise um eine SiO2-Schicht handelt, von der Schicht 10 getrennt die Gate-Elektroden 13Γ und 132'. Der Transistor Γ leitet, wenn an beiden Gate-Elektroden 131' und 132' eine Gatespannung anliegt, die unter jeder Gate-Elektrode einen p-K.ana! erzeugt. Das p-dotierte Drain-Gebiet 12' des Transistors 1' stellt wieder die Basis des bipolaren npn-Transistors 2 mit Mehrfach-Emitter dar. Dabei sind in diesem p-dotierten Gebiet 12' das Emitter-Gebiet 21 des Transistors 2 und das Emitter-Gebiet 22 des Transistors 2 eindotiert. Diese Gebiete 21 und 22 sind η-dotiert. Das Gebiet 21 ist mit dem Anschluß 211 verbunden. Das Gebiet 22 ist mit dem Anschluß 331 verbunden. Die η-dotierte Schicht 10 ist mit der Versorgungsspannung Ub verbunden und stellt gleichzeitig das Kollektor-Gebiet des Transistors 2 dar. Wiederum mit dem Anschluß 331 verbunden sind das p-dotierte Source-Gebiet 31 des Transistors 3 und der Gateanschluß 33, der durch die Isolierschicht 331, die vorzugsweise aus S1O2 besteht, von der Schicht 10 getrennt ist, dieses Transistors 3. Der Anschluß 321 des p-dotierten Drain-Gebietes 32 des Transistors 3 stellt vorzugsweise den Masseanschluß dar.
Das Prinzipschalibüd dieser »NOR«-Gnjndscha!tung entspricht dem Schaltbild der F i g. 6 ohne den Transistor 4. Im folgenden soll kurz die Funktion des »NOR«-Gatters beschrieben werden. Wenn an den Eingängen 131' und 132'jeweils ein niederpegeliges Signal (L) anliegt, führt dies dazu, daß der Transistor 1' vom Anreicherungstyp leitet Dies bewirkt, daß der bipolare Transistor 2 leitend geschaltet wird und daß auf diese Weise an dem Ausgang 331 ein hochpegeliges Signal (H) anliegt. Liegt an nur einem der Eingänge 131' oder 132' ein Signal H an, so sperrt der Transistor 1', was bewirkt, daß die an dem Anschluß 111 anliegende Betriebsspannung Ub nicht an die Basis 12" des Transistors 2 gelangt. Dadurch wird der Transistor 2 gesperrt und an dem Ausgang 331 liegt das Signal L
Die bei dieser Schaltung infolge des Spaltes zwischen den Gate-Elektroden 131' und 132' auftretende Potentialbarriere kann beispielsweise, wie dies von CCD-Anordnungen her bekannt ist. durch Ionenimplantation oder durch die Verwendung einer Si-Al-Gate-Technologie verringert werden.
Vorzugsweise wird der Lasttransistor 3 wieder als p-Kanal-MOS-Transistor vom Verarmungstyp ausgeführt, da damit die niedrigsten Schaltzeiten erreichbar sind.
Durch die Integration eines weiteren npn-Transistors
ίο 4(Fi g. 6) lassen sich wiederum Leisungsausgänge als Darlington-Slufen mit offenem Emitter erzeugen.
Die im Zusammenhang mit der »NAND«-Grundschaltung angeführten Vorteile gelten auch für die »NORw-Grundschaltung.
Nach der Erfindung können auch Logikschaltungen mit n-Kana!-Fe!deffekttransistoren und vertikalen pnp-Transistoren aufgebaut werden. In diesem Fall sind die in den oben angegebenen Schaltungsbeispielen jeweils aufgeführten Dotierungen durch die entgegengesetzten Dotierungen und die dort angegebenen Spannungen durch Spannungen der entgegengesetzten Polarität zu ersetzen.
Weitere Schaltungsvarianten ergeben sich, wenn zwei erfindungsgemäße Grundschaltungen auf eine Last arbeiten. In F i g. 7 ist als Beispiel eine solche Schaltung, die aus einem bereits beschriebenen »NAND«-Gate und einem Inverter 8 besteht, dargestellt. Dabei entspricht dieser Inverter 8 der Logikgrundschaltung nach Fig.3, wobei der Transistor 84 nur eine Gate-Elektrode 81 und der Transistor 83 nur einen Emitter 82 aufweist. Der Transistor 85 stellt das für die Schaltungen 6 und 8 gemeinsame Lastelement dar. Einzelheiten der Fi g. 7. die bereits im Zusammenhang mit anderen Figuren beschrieben wurden, sind entsprechend bezeichnet.
Hierzu 3 Blatt Zeichnungen

Claims (8)

Patentansprüche:
1. Logikschaltung, bei der einzelne Elemente, die einen Feldeffekttransistor und einen bipolaren Transistor mit Mehrfach-Emitter umfassen, in einer Halbleiterschicht aus Halbleitermaterial angeordnet sind, an die ein erstes Versorgungspotential angelegt ist, dadurch gekennzeichnet, daß der Feldeffekttransistor (t, V) mit Mehrfach-Gates versehen ist, wobei die Mehrfach-Gates (131,132,131' 132') die Eingänge der Logikgrundschaltang und wenigstens ein Emitter (22) des Mehrfach-Emitters (21, 22) des bipolaren Transistors (2) den Ausgang der Logikgrundschaltung darstellen.
2. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zum Aufbau einer »NAND«-Grundschaltung in der Halbleiterschicht (10) eine entgegengesetzt zu dieser dotierte erste und zweite Wanne (11, 12) angeordnet sind, wobei die erste Wanne (11) das Source-Gebiet des als MOS-Feldeffekttransistor ausgebildeten Feldeffekttransistor (1) mit Mehrfach-Gates dargestellt und wobei die zweite Wanne (12) wenigstens teilweise das Drain-Gebiet dieses Feldeffekttransistors (1) darstellt, daß zwischen dem Source-Gebiet und dem Drain-Gebiet (12) oberhalb der Halbleiterschicht (10) und von dieser isoliert Gate-Elektroden (131, 132) so vorgesehen sind, daß sie voneinander isoliert jeweils einen Teil des Kanalbereichs dieses Feldeffekttransistors (1) überdecken, wobei jede Gate-Elektrode so angeordnet ist, daß ein Kanal zwischen dem Source-Gebiet (11) und dem Drain-Gebiet (12) ausgebildet wird, wenn an ihr eine zur Ausbildung des Kanals geeignete Spannung anliegt, und wobei diese Gate-Elektroden die Eingänge der »NAND«-Grundschaltung darstellen, daß in die zweite Wanne (12) entgegengesetzt zu dieser dotierte Bereiche (21, 22) eingebracht sind, wobei diese Bereiche die Emitter-Gebiete des bipolaren Transistors (2) darstellen, daß der Kollektor dieses bipolaren Transistors (2) durch die Halbleiterschicht (10) gebildet wird, daß wenigstens ein Emitter-Gebiet (22) des bipolaren Transistors (2) den Ausgang der »NAND«-Grundschaltung darstellt und daß in der Halbleiterschicht (10) ein Lastelement (3) angeordnet ist, das einerseits mit dem Emitter-Gebiet (22), das den Ausgang der Schaltung darstellt, und andererseits mit einem zweiten Versorungspotential verbunden ist.
3. Logikschaltung nach Anspruch 1, dadurch gekennzeichnet, daß zum Aufbau einer »NOR«-Grundschaltung in der Halbleiterschicht (10) eine entgegengesetzt zu dieser dotierte erste und zweite Wanne (11', 12') angeordnet sind, wobei die erste Wanne (1Γ) das Source-Gebiet des als MOS-Feldeffekttransistor ausgebildeten Feldeffekttransistors (V) mit Mehrfach-Gates dargestellt und wobei die zweite Wanne (12') wenigstens teilweise das Drain-Gebiet dieses Feldeffekttransistors (V) to darstellt, daß zwischen dem Source-Gebiet (1Γ) und dem Drain-Gebiet (12') oberhalb der Halbleiterschicht (10) und von dieser isoliert Gate-Elektroden (13Γ, 132') so vorgesehen sind, daß sie voneinander isoliert jeweils einen Teil des Kanalbereichs dieses Transistors (Γ) überdecken, wobei die Gateelektroden so angeordnet sind, daß ein Kanal zwischen dem Source-Gebiet (H') und dem Drain-Gebiet (12') nur dann ausgebildet wird, wenn an allen Gate-Elektroden eine zur Ausbildung des Kanals geeignete Spannung anliegt, und wobei diese Gate-Elektroden die Eingänge der »NOR«-Grundschaltung darstellen, daß in der zweiten Wanne (12') entgegengesetzt zu dieser dotierte Bereiche (21, 22) eingebracht sind, wobei diese Bereiche die Emitter-Gebiete des bipolaren Transistors (2) darstellen, daß der Kollektor dieses bipolaren Transistors (2) durch die Halbleiterschicht (10) gebildet wird, daß wenigstens ein Emitter-Gebiet' (22) des bipolaren Transistors (2) den Ausgang der »NOR«-Grundschaltung darstellt und daß in der Halbleiterschicht (10) ein Lastelement (3) angeordnet ist, das einerseits mit dem Emitter-Gebiet (22), das den Ausgang der Schaltung darstellt, und andererseits mit einem zweiten Vorsorgungspotential verbunden ist.
4. Logikschaltung nach einem der Ansprüche 2 oder 3, dadurch gekennzeichnet, daß als Lastelement ein MOS-Feldeffekttransistor (3) verwendet ist, dessen Source-Gebiet (31) und dessen Drain-Gebiet
(32) in die Halbleiterschicht (10) eingebrachte und entgegengesetzt zu dieser dotierte Gebiete sind, wobei das Source-Gebiet (31) und die Gate-Elektroden
(33) des Transistors (3) mit dem Emitter-Gebiet (22), das den Ausgang der Logikgrundschaltung bildet, elektrisch in Verbindung stehen.
5. Lugikschaltung nach einem der Ansprüche 1 bis
4, dadurch gekennzeichnet, daß ein weiterer bipolarer Transistor (4) vorgesehen ist, wobei der Kollektor dieses Transistors (4) durch die Halbleiterschicht (10) gebildet wird, wobei die Basis dieses Transistors (4) ein entgegengesetzt zu der Halbleiterschicht dotierter Bereich ist, der elektrisch mit einem Emitter (21) des bipolaren Transistors (2) verbunden ist, und wobei der Emitter des weiteren bipolaren Transistors (4) ein in den Basis-Bereich eingebrachter, entgegengesetzt zu diesem dotierter Bereich ist, wobei dieser Bereich einen Ausgang (41) der Schaltung darstellt.
6 Logikschaltung nach einem der Ansprüche 1 bis
5, dadurch gekennzeichnet, daß ein Ausgang (21) einer Logikschaltung (6) mit einem Ausgang (82) einer weiteren Logikschaltung (8) verbunden ist, wobei für beide Logikschaltungen ein gemeinsames Lastelement (85) vorgesehen ist.
7. Logikschaltung nach Anspruch 3, dadurch gekennzeichnet, daß in den Bereich der Halbleiterschicht (10) unterhalb des Spaltes zwischen den Gate-Elektroden (131', 132') des Feldeffekttransistors (V) mit Mehrfach-Gates zur Vermeidung einer Potentialbarriere zwischen den Gate-Elektroden Ladungsträger durch Ionenimplantation eingebracht sind oder daß die Gate-Elektroden zur Vermeidung dieser Potentialbarriere in einer Si-Al-Gate-Technologie aufgebaut sind.
8. Logikschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß unter der Halbleiterschicht (10) eine vergrabene Schicht (100) vorgesehen ist, wobei diese Schicht in der gleichen Weise, aber höher als die Halbleilerschicht (10) dotiert ist.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217688A (en) * 1978-06-12 1980-08-19 Rca Corporation Fabrication of an integrated injection logic device incorporating an MOS/bipolar current injector
US4395723A (en) * 1980-05-27 1983-07-26 Eliyahou Harari Floating substrate dynamic RAM cell with lower punch-through means
GB2174540B (en) * 1985-05-02 1989-02-15 Texas Instruments Ltd Intergrated circuits
US4714876A (en) * 1986-04-14 1987-12-22 Ncr Corporation Circuit for initiating test modes
JPH0654796B2 (ja) * 1986-07-14 1994-07-20 株式会社日立製作所 複合半導体装置
CN101017848B (zh) * 2006-02-06 2010-08-11 中芯国际集成电路制造(上海)有限公司 分离的双栅场效应晶体管
CN101017783B (zh) * 2006-02-06 2013-06-19 中芯国际集成电路制造(上海)有限公司 制造分离的双栅场效应晶体管的方法
DE102009037953A1 (de) * 2009-08-18 2011-03-03 Voith Patent Gmbh Reaktor

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE756139A (fr) * 1969-09-15 1971-02-15 Rca Corp Circuit intermediaire integre pour le couplage d'un circuit de commandea impedance de sortie faible a une charge a impedance d'entree elevee
FR2118357A5 (de) * 1970-12-18 1972-07-28 Thomson Csf

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Publication number Publication date
US4063273A (en) 1977-12-13
DE2539967A1 (de) 1977-03-10

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