DE2946803A1 - Speicherschaltung - Google Patents
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Description
BESCHREIBUNG
Die Erfindung betrifft eine Speicherschaltung, und insbesondere eine Speicherschaltung, die aus Feldeffekttransistoren
mit isolierter Gate-Elektrode (die nachstehend kurz als "IGFET" oder "MISFET" bezeichnet werden) zusammengesetzt
ist.
In einem statischen RAM (Random Access Memory, Speicher mit wahlfreiem Zugriff bzw. Schreib-Lese-Speicher) ist eine
Vielzahl von Speicherzellenschaltungen in Gestalt einer Mattrix angeordnet, wobei die Vielzahl der Speicherzellenschaltungen
in ein und derselben Reihe mit ihren jeweiligen Auswahlanschlüssen zusammen an eine Wortleitung angeschlossen
sind, während die Vielzahl der Speicherzellenschaltungen in ein und derselben Spalte mit ihren jeweiligen Eingangs- und
Ausgangsanschlüssen gemeinsam an eine Ziffernleitung bzw. Bit-Leitung angeschlossen sind.
Bei einer derartigen Anordnung wird die Reihe der mit der Wortleitung verbundenen Speicherzellenschaltungen
dadurch ausgewählt, daß der Ausgang einer X-Dekoderschaltung in diese bestimmte Wortleitung eingespeist wird.
Der statische RAM kann auch derart aufgebaut sein, daß seine Vielzahl von Ziffernleitungen über Schalteinrichtungen
(oder ein Spaltengatter), die durch den Ausgang eines X-Dekoders gesteuert ist, mit einer gemeinsamen Datenleitung
gekoppelt sind. Es ist dabei ausreichend, daß eine Schreibschaltung und eine Ausleseschaltung für die gemeinsame Datenleitung
vorgesehen sind. Bei diesem Verfahren kann der Schaltungsaufbau im Vergleich mit dem Fall vereinfacht werden, bei
dem die Schreibschaltung und die Ausleseschaltung jeweils für jede Ziffernleitung vorgesehen sind.
Von der Vielzahl der Speicherzellenschaltungen des RAM, ist die von dem Ausgang der X-Dekoderschaltung und dem
Ausgang der Y-Dekoderschaltung angewählte Speicherzellen-
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schaltung mit der gemeinsamen Datenleitung über die Ziffernleitung
und die Schalteinrichtung verbunden. Für die ausgewählte Speicherzellenschaltung wird daher Information
über die gemeinsame Datenleitung eingeschrieben oder die Information in der ausgewählten Speicherzellenschaltung
wird über die gemeinsame Datenleitung ausgelesen.
In der Speicherschaltung sind überdies periphere Schaltungen, wie eine Dekoderschaltung oder eine Eingangsund
Ausgangsschaltung vorgesehen, die eine verhältnismäßig höhere untere Grenze einer Versorgungsspannung benötigen,
als die die Speicherschaltung bildende Speicherzellenschaltung. Wenn die Versorgungsspannung abgesenkt wird, können
die peripheren Schaltungen zu Fehlfunktionen führen, so daß die in den Speicherzellenschaltungen enthaltene Information
durch falsche Steuersignale und/oder Datensignale zerstört wird.
Andererseits ist die Zugriffszeit der Speicherschaltung durch die Verzögerung des Betriebs der Datenübertragungseinrichtung,
wie der Schalteinrichtung eingeschränkt.
Es ist daher ein Ziel der Erfindung, eine Speicherschaltung zu schaffen, deren Zugriffszeit verkürzt ist.
Ein weiteres Ziel der Erfindung besteht darin, eine Speicherschaltung zu schaffen, bei welcher der Signalpegel
auf einer gemeinsamen Datenleitung rasch verändert wird.
Ein weiteres Ziel der Erfindung besteht darin, eine Speicherschaltung zu schaffen, die beim Beginn der Datenübertragung
rasch arbeitet.
Durch die Erfindung soll auch eine Speicherschaltung geschaffen werden, die mit einer Lasteinrichtung ausgerüstet
ist, welche mit einer Ziffernleitung verbindbar ist.
Ein weiteres Ziel der Erfindung besteht darin, eine Speicherschaltung zu schaffen, die mit einer verringerten
Versorgungsspannung zufriedenstellend betrieben werden kann.
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Ein weiteres Ziel der Erfindung besteht darin, eine Speicherschaltung zu schaffen, die derart aufgebaut ist,
daß der Betrieb ihrer peripheren Schaltungen unterbunden wird, wenn die Versorgungsspannung weiter absinkt.
Durch die Erfindung soll auch eine Speicherschaltung geschaffen werden, die mit einer Versorgungsspannungs-Uberwachungsschaltung
ausgestattet ist, welche die Lasteinrichtungen oder die peripheren Schaltungen steuern kann.
Gemäß der Erfindung wird eine Speicherschaltung geschaffen, bei der die Ziffernleitungen, mit denen die
Eingangs- und Ausgangsanschlüsse einer Speicherzelle aus MISFETs über Schalteinrichtungen, die durch eine Dekoderschaltung
gesteuert sind, mit den gemeinsamen Datenleitungen gekoppelt sind. Mit den Ziffernleitungen sind Lasteinrichtungen
verbunden, die aus einer Vielzahl von Anreicherungstyp-MISFETs zusammengesetzt sind, welche in
Reihe in Diodenform geschaltet sind. Der hohe Pegel der Signale auf den Ziffernleitungen wird durch die Einwirkung
der Lasteinrichtungen abgesenkt. In Abhängigkeit von der Verminderung der Potentiale auf den Ziffernleitungen wird
die Schalteinrichtung an einem frühen Anstiegszeitpunkt der Steuersignale in den leitenden Zustand gebracht. Dadurch
kann die Betriebsgeschwindigkeit der Speicherschaltung erhöht werden.
Die Erfindung wird im folgenden beispielsweise unter Bezugnahme auf die Zeichnung näher erläutert; es zeigt:
Fig. 1 ein Blockdiagramm einer erfindungsgemäßen Speicherschaltung;
Fig. 2 ein Schaltungsdiagramm des Blockes R11 der
Fig. 1;
Fig. 3 ein Schaltungsdiagramm des Blockes RC. der Fig. 1;
Fig. 4 ein Zeitfolgediagramm der Speicherschaltung der Fig. 1;
Fig. 5 ein Schaltungsdiagramm der Blöcke 7 und 8 der Fig. 1;
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Fig. 6 ein Schaltungsdiagramm des Blockes 3 der
Fig. 1;
Fig. 7 ein Schaltungsdiagranun der Blöcke BX und BY
der Fig. 1;
Fig. 8 ein Schaltungsdiagramm der Blöcke 5, 6, 10 und 11 der Fig. 1;
Fig. 9 und 10 Zeitdiagramme der Betriebs-Wellenformen
der Speicherschaltung der Fig. 1;
Fig. 11 ein Diagramm der charakteristischen Kurven der Abhängigkeit des Ausgangssignals vom Eingangssignal
in der Schaltung der Fig. 8;
Fig. 12 bis 15 Schaltungsdiagramme weiterer erfindungsgemäßer Ausführungsformen;
Fig. 16 ein Schaltungsdiagramm der Blöcke 1 und 9 der Fig. 1; und
Fig. 17 ein Diagramm der charakteristischen Kurven der Schaltung der Fig. 16.
In einem aus MISFETs aufgebauten RAM ist zwischen einer Ziffernleitung und einer Versorgungsquelle eine
Lasteinrichtung angeschlossen, um einer angewählten Speicherzellenschaltung eine Belastung aufzuerlegen. Eine
Schalteinrichtung aus den IGFETs, die durch den Ausgang eines Y-Dekoders gesteuert sind, ist zum Betrieb als
Spaltengatter zwischen den Ziffernleitungen und einer gemeinsamen Datenleitung angeschlossen.
Die Schalteinrichtung wird so lange nicht in den leitenden Zustand gebracht, bis nicht der Ausgangspegel der
X-Dekoderschaltung wenigstens die Schwellspannung der Schalteinrichtung überschreitet. Somit wird mit der übertragung
der Daten durch die Schalteinrichtung nicht begonnen, bis die X-Dekoderschaltung ihren Betrieb beginnt, so
daß ihr Ausgangspegel einen voreingestellten Wert erreicht.
Erfindungsgemäß wird der hohe Pegel auf der Ziffernleitung
durch einen Aufbau abgesenkt, bei dem die mit der Ziffernleitung verbundene Lasteinrichtung aus einer Vielzahl
von in Reihe geschalteten Anreicherungs-IGFETs zusammengesetzt ist, oder dadurch, daß die Versorgungsspannung nennenswert verringert wird. Als Ergebnis der
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Verminderung des hohen Pegels auf der Ziffern- bzw. Bitleitung wird die Schalteinrichtung in den leitenden
Zustand gebracht, und zwar sogar in Abhängigkeit von dem niedrigen Ausgangspegel der X-Dekoderschaltung. Dadurch
kann die Datenübertragung mit hoher Geschwindigkeit ausgeführt werden. Da überdies der Pegel auf der gemeinsamen
Datenleitung in Abhängigkeit von der Verminderung des Pegels auf der Ziffernleitung abgesenkt wird, kann
eine die Signale der gemeinsamen Datenleitung empfangende
Ausleseschaltung mit hoher Empfindlichkeit betrieben werden, wie nachstehend beschrieben wird.
Die Fig. 1 zeigt ein Blockdiagramm eines Ausführungsbeispiels einer erfindungsgemäßen Speicherschaltung; dabei
bezeichnet das Bezugszeichen 2 eine Speichermatrix, die aus einer Vielzahl von Speicherzellenschaltungen MS11
bis MS , welche in Gestalt einer Matrix angeordnet sind, zusammengesetzt ist, sowie Wortleitungen W. bis W , und
paarigen Ziffernleitungen DI1 und D1O bis D1 und DO .
Jede der Speicherzellenschaltungen weist einen Wählanschluß
und ein Paar von Eingangs- und Ausgangsanschlüssen auf und ist, wie repräsentativ bei MS11 dargestellt,
aus MISFETs Q1 und Q2, die eine Flip-Flop-Schaltung darstellen,
Lastwiderständen R1 und R2 für diese und MISFETs
Qo und Q., die ein Ubertragungsgatter bilden, zusammengesetzt.
Jede der Speicherzellenschaltungen MS11 bis MS1 , die
in der gleichen Reihe angeordnet sind, ist mit ihrem Wählanschluß gemeinsam mit der Wortleitung W1 verbunden, die
dieser speziellen Reihe entspricht. Jede der in der gleichen Spalte angeordneten Speicherzellenschaltungen MS11
bis MS . ist mit ihren Eingangs- und Ausgangsanschlüssen gemeinsam mit den paarigen Ziffernleitungen DI1 und
DO1 verbunden, die dieser speziellen Spalte entsprechen.
Zwischen den jeweiligen Ziffernleitungen und einem Versorgungsanschluß V sind Lasteinrichtungen R11, RQ1
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R1 und R-. angeschlossen. Die Lasteinrichtung für jede
Ziffernleitung wird zum Auslesen von Information in den Speicherzellenschaltungen verwendet, wie später beschrieben
wird. Die Lastwiderstände R- und R_ für jede Speicherzeilenschaltung
haben verhältnismäßig hohe Widerstandswerte, um den Leistungsverbrauch der Speicherzellenschaltung
während des Haltebetriebes zu vermindern; die Lasteinrichtung für die Ziffernleitung weist dagegen für den
Auslesevorgang einen verhältnismäßig niedrigen Widerstandswert auf.
Die jeweiligen Ziffernleitungen sind mit einer Spaltengatter
schaltung 4 verbunden.
Diese Spaltengatterschaltung 4 ist, wie in der Fig. 1 dargestellt, zwischen den jeweiligen Ziffernleitungspaaren
und gemeinsamen Datenleitungen CD1 und CD0 angeordnet und
umfaßt MISFETs Q5 bis Qg, die als Übertragungsgatter arbeiten
und durch eine Y-Dekoderschaltung 3 gesteuert sind.
Eine X-Dekoderschaltung 1 ist mit Adreß-Signalen
aus Adreß-Eingangsanschlüssen X1 bis X. jeweils über
Adreß-Pufferschaltungen BX1 bis BX. versorgt, so daß sie
entsprechend den Adreß-Signalen eine der Wortleitungen W1 bis W auswählt und dadurch die Signale der ausgewählten
Wortleitung auf einen hohen Pegel anhebt. Die Signale der übrigen, nicht gewählten Wortleitungen werden
übrigens auf einem niedrigen Pegel belassen.
Ähnlich wie die X-Dekoderschaltung wird die Y-Dekoderschaltung
3 mit Adreß-Signalen aus Adreß-Eingangsanschlüssen Y1 bis Y. jeweils über Adreß-Pufferschaltungen
BY1 bis BY. versorgt, so daß sie eine der Ziffern-Auswahlleitungen
C1 bis C auswählt und dadurch deren Signale
auf einen hohen Pegel hebt.
Wenn die übertragungsgatter-MISFETs der Speicherzellenschaltung in der durch die X-Dekoderschaltung 1 ausgewählten
Reihe in den leitenden Zustand gebracht sind, wird die diese Speicherzellenschaltung darstellende
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Flip-Flop-Schaltung an ihre entsprechenden paarigen Ziffernleitungen über die übertragungsgatter-MISFETs
angekoppelt.
Die Ziffernleitungen der durch die Y-Dekoderschaltung
3 angewählten Leitung werden über die Spaltengatterschaltung 4 mit den gemeinsamen Datenleitungen gekoppelt. Dadurch
wird die durch die X-Dekoderschaltung 1 und die Y-Dekoderschaltung 3 ausgewählte Speicherzellenschaltung
mit der gemeinsamen Datenleitung verbunden.
In der ausgewählten Leitung benutzen die MISFETs Q- und Q- der Speicherzellenschaltung als ihre Last die
Lasteinrichtung, die mit den Ziffernleitungen verbunden
ist. Dadurch wird das Potential der paarigen Ziffernleitungen durch die in der Speicherzellenschaltung gespeicherte
Information bestimmt. Das Potential der gemeinsamen Datenleitungen wird dann durch das Potential der ausgewählten
Ziffernleitungen bestimmt. Das Potential der gemeinsamen Datenleitungen, d.h. die in der ausgewählten
Speicherzellenschaltung gespeicherte Information wird mittels einer Ausleseschaltung 6 ausgelesen.
Wenn beispielsweise das Potential der gemeinsamen Datenleitung CD1 auf einen hohen Pegel angehoben wird,
während das Potential der gemeinsamen Datenleitung CDQ auf einen niedrigen Pegel durch die Wirkung einer Schreibschaltung
5 vermindert wird, wird der MISFET Q- der ausgewählten
Speicherzellenschaltung, z.B. MS11, durch den
niedrigen Pegel auf der gemeinsamen Datenleitung CD in den nichtleitenden Zustand gebracht, so daß der MISFET Q„
in Abhängigkeit vom nichtleitenden Zustand des MISFET Q1
leitend gemacht wird. Mit anderen Worten wird die Information in die ausgewählte Speicherzellenschaltung eingeschrieben.
Bei dem vorliegenden Ausführungsbeispiel sind der Ausgangsanschluß der Ausleseschaltung 6 und der Ausgangsanschluß
der Schreibschaltung 5 gemeinsam mit einem Eingangs- und Ausgangsanschluß IO verbunden, wiewohl die
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vorliegende Erfindung hierauf nicht speziell beschränkt sein soll.
Die Schreibschaltung 5 ist durch eine Schreibsteuerschaltung 7 gesteuert, die sowohl Chip-Auswahlsignale,
die von außen an einen Chip-Auswahlanschluß CS~ geliefert
werden, als auch Schreibsteuersignale, die in ähnlicher Weise von außen an einen Schreibsteueranschluß WE geliefert
werden, empfängt. Die Ausleseschaltung 6 ist durch eine Auslesesteuerschaltung 8 gesteuert, die ähnliche Signale
empfängt.
Die in der Fig. 1 dargestellte Speicherschaltung wird in Abhängigkeit von den hohen und niedrigen Pegeln der
Chip-Auswahlsignale am Anschluß CS (übrigens werden die Chip-Auswahlsignale selbst mit den Bezugszeichen "CS" bezeichnet)
in ihren Wartezustand bzw. Auswahlzustand versetzt, überdies wird die Speicherschaltung auch in Abhängigkeit
von den niedrigen und hohen Pegeln der Schreibsteuersignale WE bei Chip-Auswahl jeweils in ihren Schreibzustand
oder Lesezustand versetzt.
Die Fig. 4 zeigt ein Beispiel der Zeitfolge der Speicherschaltung der Fig. 1. In der Fig. 4 bezeichnen die durchgezogenen
Linien den Fall der Schreibvorgänge, während unterbrochene Linien die Auslesevorgänge angeben.
Bei den Schreibvorgängen wird zum Zeitpunkt to das an die die X-Adreß-Eingangsanschlüsse X- bis X. und an die
Y-Adreß-Eingangsanschlüsse Y^ bis Y, zu liefernde Adreßeingangssignal
erneuert. Die Schreibsteuersignale WE werden von einem hohen Pegel auf einen niedrigen Pegel verändert,
obwohl dieser Wechsel nicht immer synchron mit dem Zeitpunkt to stattfinden muß.
Zum Zeitpunkt ti werden die Chip-Auswahlsignale CS, die
während der Chip nicht angewählt war auf einem hohen Pegel gewesen sind, auf einen niedrigen Pegel verändert. Da auf
diese Weise die Chip-Auswahlsignale CS und die Schreib-Steuersignale WE ihren niedrigen Pegel annehmen, werden
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die Ausgangssignale WE1 der Schreibsteuerschaltung 7 von einem hohen Pegel auf einen niedrigen Pegel zu einem
geringfügig verzögerten Zeitpunkt P3 verändert. Wenn die Ausgangssignale WE1 ihren niedrigen Pegel annehmen,
beginnt die Schreibschaltung 5 ihre Betriebsvorgänge.
Da die Chip-Auswahlsignale CS von dem niedrigen Pegel
auf dem hohen Pegel zum Zeitpunkt t5 zurückgeführt werden, werden auch die Ausgangssignale WE1 der Schreibsteuerschaltung
7 von dem niedrigen Pegel zum Zeitpunkt t7 auf den hohen Pegel zurückgeführt.
Zum Zeitpunkt t1O werden die Schreibsteuersignale WE vom niedrigen Pegel auf den hohen Pegel zurückgebracht.
In der Zwischenzeit werden die Ausgangssignale IOC der Auslesesteuerschaltung 8 durch die Schreibsteuersignale
WE mit niedrigem Pegel wie in der Fig. 4 gezeigt, auf ihrem hohen Pegel gehalten.
In Abhängigkeit von dem niedrigen Pegel der Chip-Auswahlsignale CS und in Abhängigkeit von dem hohen Pegel der
Schreibsteuersignale WE, beginnt die Speicherschaltung ihre Auslesevorgänge.
Wenn die Chip-Auswahlsignale CS~ zum Zeitpunkt ti den
niedrigen Pegel annehmen, werden die Ausgangssignale IOC der Auslesesteuerschaltung 8 in Abhängigkeit davon von dem
hohen Pegel zum Zeitpunkt t4 auf den niedrigen Pegel gebracht, so daß die Ausleseschaltung 6 ihre Auslesevorgänge
beginnt.
Da die Chip-Auswahlsignale CS" den hohen Pegel zum
Zeitpunkt t5 wiederherstellen, nehmen auch die Ausgangssignale IOC zum Zeitpunkt t9 den hohen Pegel an, so daß
die Ausleseschaltung 6 ihren Betrieb unterbricht.
Obwohl nicht auf derartige spezielle Konstruktionen beschränkt, können die Schreibsteuerschaltung 7 und die
Ausleseschaltung 8 gemäß den Schaltungsbeispielen in der Fig. 5 aufgebaut sein.
Die Schreibsteuerschaltung 7 ist aus einer NOR-Gatterschaltung, bestehend aus den MISFETs Q61 bis Qg3» und drei
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Inverterschaltungen, jeweils bestehend aus den MISFETs Q-.
und Qgc» Qg6 uncl Qß7 und Q,« und Q,g zusammengesetzt. Die
Ausgänge WE1 und WE2 der Schreibsteuerschaltung 7 werden zur Steuerung des Betriebs der Schreibschaltung 5 genutzt.
Der verbleibende Ausgang WE3 wird zur Steuerung der Betriebsvorgänge
einer Impulserzeugungsschaltung 10 benutzt, die später beschrieben wird.
Andererseits besteht die Auslesesteuerschaltung 8 aus vier Inverterschaltungen, die jeweils aus den MISFETs
Q70 und Q71, Q72 und Q73, Q74 und Q75 bzw. Q79 und QgQ bestehen,
sowie aus einer NOR-Gatterschaltung, die aus den MISFETs Q76 bis Q78 besteht. Der Ausgang IOC der derart
aufgebauten Auslesesteuerschaltung 8 wird zur Steuerung der Betriebsvorgänge der Ausleseschaltung 6 benutzt.
übrigens sind die MISFETs Q61 # Q64 usw. vom Depressionstyp
und werden daher unterschiedlich zu den Anrelcherungstyp-MISFETs, wie Q62 oder Q63/ gezeichnet, indem
nämlich eine unterbrochene Linie zwischen ihre Source und Drain eingezeichnet ist.
Die Fig. 2 zeigt eine konkrete Schaltung der Lasteinrichtung R11/ die mit der Ziffernleitung D11 der in Fig. 1
gezeigten Schaltung verbunden ist. Die andere Lasteinrichtung, die R01 kann den gleichen Aufbau haben wie die Lasteinrichtung
R11 .
Die Lasteinrichtung R11 ist wie gezeigt aus der Reihenschaltung
des MISFETs Qg vom Depressionstyp, bei dem das Gate und die Source verbunden sind, und den MISFETs Q1 und
Q11 vom Anreicherungstyp, bei denen das Gate und die Drain
in Diodenform miteinander verbunden sind, aufgebaut. Sogar wenn der in die Ziffernleitung D11 eingespeiste Strom im
wesentlichen null ist, erzeugt die Lasteinrichtung R11 den
Spannungsabfall 2V . , der durch die Schwellspannung V.. der
beiden Anreicherungs-MISFETs Q10 und Q bestimmt ist.
Dadurch ist der hohe Pegel der Signale auf der Ziffernleitung D11 auf V- 2V.. begrenzt (wobei der Ausdruck V
I I CO LiX CC
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die Versorgungsspannung bedeutet). Andererseits zeigt der MISFET Qg Konstantstrom-Eigenschaften, da sein Gate
mit der Source verbunden ist. Der Depressions-MISFET Q_
wird somit dazu verwendet, den Stromfluß von der Lasteinrichtung R11 auf die Ziffernleitung D11 zu beschränken,
wenn Information in die Speicherzellenschaltung einzuschreiben ist.
Die Fig. 6 zeigt den konkreten Aufbau der in der Fig. 1 dargestellten Y-Dekoderschaltung 3.
Die Y-Dekoderschaltung 3 besteht aus einer Vielzahl von NOR-Gatterschaltungen, wie dargestellt. Die eine Ausgangsleitung
Y1 aufweisende NOR-Gatterschaltung besteht
aus einem Depressions-Last-MISFET Q-c und den Anreicherungs-Eingangs-MISFETs
Q56 und Q57- An die Gates der Eingangs-MISFETs
Qcr und Q^1 sind geeignet gewählte Ausgänge der
Vielzahl von Adreßpuffern geführt, von denen jeder in Abhängigkeit
von einem Adreßeingang A. nicht invertierte Signale ao und invertierte Signale a erzeugt, wie im
einzelnen in der Fig. 7 gezeigt. Wenn am wenigstens einen der Gateeingänge der MISFETs Q56 und Q57 ein hoher Pegel
anliegt, werden die Signale mit dem nichtauswählenden oder niedrigen Pegel an der Ausgangsleitung Y1 erzeugt.
Wenn andererseits alle Eingangsgatter auf einem niedrigen Pegel liegen, werden die Signale mit einem auswählenden
oder hohen Pegel an der Ausgangsleitung Y1 erzeugt. Da in
diesem Fall der Spannungsabfall aufgrund der Schwellspannung, wie sie in den Anreicherungs-MISFETs vorliegt, nicht
im Depressions-Last-MISFET Qn.,- entsteht, kann der hohe Pegel
der Ausgangssignale der Y-Dekoderschaltung im wesentlichen die Versorgungsspannung V erreichen.
Die Fig. 8 zeigt den konkreten Aufbau der Schreibschaltung 5 und der Ausleseschaltung 6, sowie der Impulserzeugungsschaltung
10 und einer Schalter-Schaltung 11, die später beschrieben wird.
Die Schreibschaltung 5 besteht aus drei Inverterschaltungen, die jeweils aus den MISFETs Q95 und Q96» Q97 und
Q9Q bzw. Q99 und Q100 bestehen, sowie aus zwei NOR-Gattern,
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ORIGINAL INSPECTED
die jeweils aus den MISFETs Q101 bis Q1O4 bzw. Q107 bis
Q11n bestehen, sowie zwei Gegentakt-Ausgangsschaltungen,
die jeweils aus den MISFETs Q-I05 und Q106 bzw. Q111 und
Q410 bestehen. Das Gate des MISFET Qn, ist mit dem Eingangs-
und Ausgangsanschluß IO verbunden, während die Gates der MISFETs Q102 und Q1oq mit der Ausgangsleitung WE1 der
in Fig. 5 gezeigten Schreibsteuerschaltung 7 verbunden sind. Andererseits sind die Gates der MISFETs Q103 und Q104 mit
der Ausgangsleitung WE2 der vorstehend erwähnten, in Fig. 5 gezeigten Schreibsteuerschaltung 7 verbunden. Überdies sind
die Source und Drain der die Gegentaktausgangsschaltung bildenden MISFETs 105 und 106 mit der gemeinsamen Datenleitung
CDq verbunden, während die Source und Drain der die Gegentaktausgangsschaltung bildenden MISFETs Q111 und Q115
mit der anderen gemeinsamen Datenleitung CD1 verbunden
sind.
Die Signale auf den Ausgangsleitungen WE1 und WE2 sind
nur während der Chip-Auswahlperiode zu Schreibzwecken auf den niedrigen Pegeln, d.h. während sich die Chip-Auswahl-Signale
C£5 und die Schreibsteuersignale WE auf ihren niedrigen
Pegeln befinden. Während dieser Schreibperiode erscheinen entsprechend dem nichtleitenden Zustand der MISFETs
Q102' Q103' Q108 und Q110 solche si9nale mit entgegengesetzten
Phasen an den Ausgangsanschlüssen P1 und P- der vorstehend
genannten beiden NOR-Gattern, also entsprechend dem Signalpegel am Eingangs- und Ausgangsanschluß 10. In
Abhängigkeit von den Ausgängen P1 und P2 der beiden NOR-Gattern
erscheinen überdies Signale entgegengesetzter Phasen an den Ausgangsanschlüssen der beiden Gegentaktausgangsschaltungen.
Wenn im einzelnen die Signale am Eingangsund Ausgangsanschluß IO auf einem hohen Pegel liegen, hebt
eine der Gegentaktausgangsschaltungen die gemeinsame Datenleitung CD1 auf einen hohen Pegel, während die andere
Gegentaktausgangsschaltung die gemeinsame Datenleitung CD0 auf den niedrigen Pegel bringt.
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Wenn sich andererseits die Signale am Anschluß IO auf einem niedrigen Pegel befinden, werden die Signale auf
der gemeinsamen Datenleitung CD1 auf den niedrigen Pegel
abgesenkt, während die Signale auf der anderen gemeinsamen Datenleitung CD auf den hohen Pegel angehoben werden.
Während der Chip-Auswahlperiode für den Lesevorgang und während der Chip-Nichtauswahlperiode, befinden sich die
Signalpegel auf den Ausgangsleitungen WE1 und WE2 auf einem
hohen Pegel, während die Ausgangssignalpegel der beiden NOR-Gatter niedrig sind, und zwar unabhängig von den Signalpegeln
am Eingangs- und Ausgangsanschluß 10. Da während dieser Zeitspanne alle MISFETs Q105 , Q-|q6' ^111 und Q112 im
nichtleitenden Zustand sind, lassen die beiden Gegentaktausgangsschaltungen ihre Ausgänge frei schwimmen.
Andererseits besteht die Ausleseschaltung 6 aus einer Erststufen-Differentialschaltung mit den MISFETs Q113 bis
Q121, einer Zweitstufen-Differentialschaltung aus den MIS-FETs
Q12O kis Q1?c/ einer Drittstufen-Differentialschaltung
B3 mit dem gleichen Aufbau wie die Zweitstufen-Differentialschaltung,
zwei jeweils aus MISFETs Q126 bis ^i28 bzw· ^i
bis Q131 bestehenden NOR-Gattern und einer Gegentaktausgangsschaltung
aus den MISFETs Q132 un<^ ^i ^3* *n ^er Erststufen-Differentialschaltung
ist das Gate des MISFET Q120
über den MISFET Q .. vorgespannt und wirkt als Source-Last
auf die MISFETs Q118 und Q119- Der MISFET Q117 erzeugt
entsprechend den Sourceausgängen der MISFETs Q11O und Q119
einen Drain-Strom. Durch die negative Rückkopplungswirkung der aus den MISFETs Q117 bis Q12I bestehenden Schaltung
wird der Ausgangspegel der Erststufen-Differentialschaltung
auf einen im wesentlichen konstanten Pegel geregelt. Die Ausgangsleitung IOC der Auslesesteuerschaltung
8 befindet sich während der Chip-Auswahlperiode für Lesezwecke auf dem niedrigen Pegel. Da die MISFETs Q12ft und Q131
der Fig. 8 während dieser Zeitspanne in ihrem nicht leitenden Zustand sind, werden an den Ausgangsanschlüssen P3 und
P4 der beiden NOR-Gatter derartige Signale entgegengesetzter
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Phasen erzeugt, wie sie den Pegeln an den gemeinsamen Datenleitungen CD. und CD entsprechen. In Abhängigkeit
von den Ausgängen P3 und P. der NOR-Gatter erscheinen an
den Gegentaktschaltungen Signale. Wenn insbesondere beispielsweise die gemeinsame Datenleitung CD1 auf einem
hohen Pegel liegt, während die andere gemeinsame Datenleitung CD0 auf einem niedrigen Pegel ist, erzeugt die
aus den MISFETs Q132 un<^ Qi -J1 bestehende Ausgangsschaltung
Signale mit hohem Pegel. Wenn andererseits beide gemeinsame Datenleitungen CD1 und CDn auf ihren niedrigen Pegeln
liegen, erzeugt diese spezielle Ausgangsschaltung Signale mit niedrigem Pegel.
Während der Chip-Auswahlperiode für Schreibzwecke und während der Chip-Nichtwahlperiode, befinden sich folglich
die Signale auf der Ausgangsleitung IOC auf einem hohen Pegel, so daß die MISFETs Q1-,8 und Q131 in den leitenden
Zustand gebracht werden. Dadurch nehmen die Ausgänge P3
und P4 der beiden NOR-Gatter der Schaltung 6 unabhängig
von den Signalpegeln auf den gemeinsamen Datenleitungen CD1 und CD_ ihre niedrigen Pegel an. Die Gegentaktausgangsschaltung
läßt also ihren Ausgang in Abhängigkeit von den gleichzeitigen leitenden Bedingungen der beiden MISFETs
Q132 und Q133 schwimmen.
Da bei dem bisher beschriebenen Ausführungsbeispiel die mit den Ziffernleitungen verbundene Lasteinrichtung
in der in Fig. 2 gezeigten Weise aufgebaut ist, kann die in den Speicherzellenschaltungen gespeicherte Information
mit hoher Geschwindigkeit ausgelesen werden, wie nachstehend beschrieben:
Die Speicherzellenschaltung speichert die Information mit ihren Hochlast-Widerständen R1 und R3 und ihren MIS-FETs
Q1 und Q-, wenn ihre Ubertragungsgatter-MISFETs Q3
und Q. im nichtleitenden Zustand sind. Die zu speichernde Information "1" entspricht dem Zustand, daß der MISFET
Q1 nicht-leitend ist, während der MISFET Q2 leitend ist.
Andererseits entspricht die zu speichernde Information 11O", dem Zustand, daß der MISFET Q1 leitend ist, während
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der MISFET Q2 nichtleitend ist.
Wenn die Speicherzellenschaltung MS.... zum Auslesen der
darin gespeicherten Information angewählt ist, werden die Schaltungsvorgänge in der nachfolgenden Weise durchgeführt.
Dabei wird angenommen, daß in die Speicherzellenschaltung MS1- im voraus der Wert "1" eingespeichert ist. überdies
wird angenommen, daß die gemeinsamen Datenleitungen ihren hohen Pegel in ihren (nicht gezeigten) schwimmenden Kondensatoren
entsprechend ihren vorherigen Zuständen halten.
Wenn die Wortleitung W1 durch die Wirkung der X-Dekoderschaltung
1 auf den hohen Pegel angehoben wird, werden die Speicherzellenschaltungen MS11 bis MS1 in der
ersten Reihe ausgewählt, so daß ihre Ubertragungsgatter-MISFETs Q3 und Q, in den leitenden Zustand gebracht werden.
In Abhängigkeit von den leitenden Zuständen der genannten MISFETs Q3 und Q. üben die Lasteinrichtungen R11
und R01 mit relativ geringem Widerstand, die mit den
Ziffernleitungen DI1 und DO1 verbunden sind, ihre Belastungen
auf die MISFETs Q1 und Q_ der Speicherzellenschaltung
MS11 aus. Da der MISFET Q1 entsprechend der
im voraus gespeicherten Information in seinem nichtleitenden Zustand gehalten ist, fließt kein Strom durch die
Lasteinrichtung R11, so daß der Spannungsabfall von etwa
höchstens 2V , in dieser Lasteinrichtung erzeugt wird, wie bereits erläutert wurde. Als Ergebnis nimmt die Ziffernleitung
Di1 den hohen Pegel von V - 2V., an. Da andererseits
der MISFET Q„ in seinem leitenden Zustand ist, wird die andere Lasteinrichtung R01 mit Strom versorgt, so daß
0 sie einem verhältnismäßig hohen Spannungsabfall ausgesetzt
ist. Dadurch nimmt die Ziffernleitung DO1 einen niedrigen
Pegel an.
In Abhängigkeit von dem hohen Pegel an der Ausgangsleitung C1 der Y-Dekoderschaltung 3 werden die MISFETs
Qc und Q6 der Spaltengatterschaltung 4 in den leitenden
Zustand gebracht, so daß die Signale der Ziffernleitungen Di1 und DO1 auf die gemeinsamen Datenleitungen CD1 bzw.
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CD-. übertragen werden.
In der Fig. 9A sind die Beziehungen zwischen den Signalveränderungseigenschaften an der Ausgangsleitung
C-, die durch die Y-Dekoderschaltung 3 ausgewählt wurde,
und den Signalpegeln DH? und DL- an den Ziffernleitungen
Di1 bzw. DO- dargestellt. Die Ausgangssignale der Y-Dekoderschaltung
werden übrigens entsprechend dem Schaltungsaufbau gleichzeitig oder geringfügig schneller verändert
als die Ausgangssignale der X-Dekoderschaltung 1. Beim Beginn des Betriebs der Y-Dekoderschaltung 3 sind
daher die Signalpegel der Ziffernleitungen DI1 und DO1
nicht immer festgelegt. Zur Erleichterung des Verständnisses und der Erläuterung sind jedoch die Signalpegel auf
den Ziffernleitungen in der Fig. 9A so dargestellt, als wären sie festgelegt.
Wie es in der Fig. 9A dargestellt ist, beginnen die Signale an der von der Y-Dekoderschaltung 3 ausgewählten
Ausgangsleitung C1 zum Zeitpunkt t20 vom niedrigen Pegel
aus anzusteigen (die Signale werden übrigens als "Signale C1" bezeichnet.).
Zum Zeitpunkt t21 erreicht der Pegel der Signale C1
den niedrigen Pegel DL2 der Ziffernleitung DO1.
Zum Zeitpunkt t22 wird der Pegel der Signale C1 um
die Schwellwertspannung des MISFET höher als der Pegel
DL- auf der Ziffernleitung DO1. Dadurch beginnt der MISFET
Q6 der Spaltengatterschaltung 4 zu leiten. Da sich in diesem
Fall die Ziffernleitung DO1 auf einem niedrigen Pegel
befindet, während die gemeinsamen Datenleitungen auf einem hohen Pegel liegen, wirkt die Elektrode P1 des MISFET Qg
auf der Ziffernleitungsseite als Source, während seine
Elektrode P2 auf der Seite der gemeinsamen Datenleitung
als Drain wirkt. Dadurch beginnt der Pegel der gemeinsamen Datenleitung CD , der durch die Wirkung der Lasteinrichtung
RC-. und des (nicht gezeigten) schwimmenden Kondensators hochgehalten wurde, sich auf den Pegel der
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Ziffernleitung DO. abzusenken, wie mit der Kurve CL2 in
der Fig. 9B gezeigt ist, und zwar in Abhängigkeit von dem Beginn des leitenden Zustands des MISFET Qg. Die Absenkungsrate
des Pegels der gemeinsamen Datenleitung CD0
ist übrigens durch die jeweiligen schwimmenden Kapazitäten der gemeinsamen Datenleitung CDQ und der Ziffernleitung
DO1 bestimmt, sowie durch den Leitungswiderstand
des MISFET Q^.
Das Signal C1 erreicht den hohen Pegel der Ziffernleitung
D1. zum Zeitpunkt t24 und überschreitet ihn um die Schwellwertspannung V,. des MISFET zum Zeitpunkt t25.
Dadurch wird auch der MISFET Q- leitend. Der Pegel der
gemeinsamen Datenleitung CD1 wird dadurch entlang der
Kurve CH? in der Fig. 9B verändert.
Die Ausleseschaltung 6 spricht auf den Pegelunterschied zwischen den gemeinsamen Datenleitungen CD. und
CD_ an. Am Knotenpunkt zwischen der Source des MISFET Q11O und der Drain des MISFET Q114/ die zusammen die
Erststufen-Differentialschaltung der Ausleseschaltung 6
darstellen, erscheinen Signale, deren Pegel zum Zeitpunkt t23 im wesentlichen entlang der Kurve P52 in der Fig. 9C
verlaufen.
Wenn der Anreicherungs-MISFET Q11 von der Lasteinrichtung
in der Fig. 2 weggenommen und mit den Ziffernleitungen
verbunden wird, verändert sich der hohe Pegel an der Ziffernleitung D1. beim Informationsauslesevorgang
von dem Pegel DH2 in der Fig. 9A zum Pegel DH1, der um die
Schwellwertspannung des MISFET Q11 höher ist als dieser.
In diesem Fall wird der niedrige Pegel auf der Ziffernleitung DO1 ausgehend von dem Pegel DL2 auf den Pegel
DL1 der Fig. 9A erhöht,und zwar durch die Wirkung der
Leitwerte der MISFETs Q2 und Q. im leitenden Zustand und
dem Leitwert der Lasteinrichtung der betrachteten Speicherzellenschaltung .
In Abhängigkeit von dem Anstieg dieses Pegels wird der Pegel der Signale C1 , bei dem die MISFETs Q1- und Q6
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in den leitenden Zustand gebracht werden, derart erhöht, daß die Pegelveränderung auf der gemeinsamen Datenleitung
CDq verzögert wird, wie in der unterbrochenen Linie CL- in
der Fig. 9B gezeigt ist, und derart, daß die Pegelveränderung auf der anderen gemeinsamen Datenleitung CL ebenfalls
verzögert wird, wie in der unterbrochenen Linie CH- der gleichen Figur dargestellt ist.
Im einzelnen wird der Pegel am Knotenpunkt P5 der
Ausleseschaltung 6, wie in der Fig. 8 gezeigt, entlang der unterbrochenen Linie P51 der Fig. 9C verändert.
Da die in der Fig. 2 dargestellte Lasteinrichtung bei dem bisher beschriebenen Ausführungsbeispiel zur Absenkung
des Pegels der Datenleitungen verwendet wird, so daß die MISFETs Q5 und Q- der gemeinsamen Spaltengatterschaltung
4 von einem verhältnismäßig niedrigen Pegel der Signale C1 in den leitenden Zustand gebracht werden, und da der
Unterschied zwischen dem Pegel der Ziffernleitungen und
dem Pegel der Signale C1 derart erhöht wird, daß die
Spannung zwischen der Source und dem Gate der MISFETs Q, und Qg zusammen mit dem dazwischenliegenden Leitwert angehoben
wird, erfolgt die Datenübertragung zwischen den Ziffernleitungen und den gemeinsamen Datenleitungen mit
hoher Geschwindigkeit.
Die Fig. 11 zeigt den charakteristischen Verlauf der
Eingangsspannung V_ gegen die Ausgangsspannung VQ der Inverterschaltung,
die aus den Treiber-MISFETs und den mit deren Drainanschlüssen verbundenen Last-MISFETs zusammengesetzt
ist. Die Verstärkung der Inverterschaltung wird um so mehr erhöht, als der Gradient der charakteristischen
Kurve steiler wird. Die Verstärkung der MIS-Inverterschaltung kann um so mehr erhöht werden, als ihr Eingangssignalpegel
die Schwellwertspannung V., des Treibertransistors annähert.
Da die Pegel der gemeinsamen Datenleitungen CD1 und
CD0 bei dem vorliegenden Ausführungsbeispiel durch die
Lasten der Ziffernleitungen abgesenkt werden, kann die Aus-
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leseschaltung mit einer hohen Verstärkung betrieben werden.
Dadurch kann die Ausleseschaltung überdies bei dem vorliegenden Ausführungsbeispiel mit hoher Geschwindigkeit
betrieben werden.
Die Fig. 12 bis 15 zeigen brauchbare Abänderungen der in der Fig. 2 gezeigten Lasteinrichtung. Bei dem Ausführungsbeispiel der Fig. 12 ist der MISFET Qg der Fig. 2 durch einen
MISFET Q135 ersetzt und der MISFET Q-- ist durch einen
MISFET Q134 ersetzt. Bei dem Ausführungsbeispiel der Fig.
13 wird die von der Source des MISFET Q1OQ an die Ziffernleitung
DL.. zu liefernde Spannung mittels einer Spannungsteilerschaltung
abgesenkt, die aus den MISFETs Q1-J7 und
Q13O besteht. Bei der Abwandlung gemäß Fig. 14 wird ein
MISFET Q141 durch die Schreibsteuersignale WE gesteuert.
Die Lasteinrichtung stellt den Spannungsabfall von 2Vth durch die Wirkungen der MISFETs Q140 und Q141 während des
Auslesevorgangs ein, wenn die Schreibsteuersignale WE ihren hohen Pegel erreichen.
Bei der abgewandelten Ausführungsform der Fig. 15 ist
überdies eine Reihenschaltung aus den MISFETs Q1 4? bis
°·ι 44 vorgesehen, ähnlich den MISFETs Qg bis Q11 in den Fig.
2, die parallel mit einer Reihenschaltung verbunden ist, welche aus den MISFET Q1.c und Q1 ., besteht. In der Schaltung
der Fig. 15 wird der MISFET Q14fi durch eine Schaltung
gesteuert, die einer Versorgungsspannung-Detektorschaltung 9, die später beschrieben wird, ähnlich ist. Wenn die
Versorgungsspannung niedriger wird als die durch die Versorgungsspannungs-Detektorschaltung
9 festgestellte Spannung, werden die dadurch festgestellten Signale mit hohem
Pegel an das Gate des MISFET Q146 geleitet.
Wenn die Versorgungsspannung durch die Schaltsteuerung des MISFET Q146 höher gemacht wird als der Detektorpegel,
dann wird durch die Einwirkungen der MISFETs Q142 bis
Q144 der Spannungsabfall von 2V., hervorgerufen. Wenn
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andererseits die Versorgungsspannung niedriger ist als der Detektorpegel, dann wird durch die Einwirkung des
MISFET Q14fi der Spannungsabfall V.. hervorgerufen. Da
auf diese Weise die Schaltsteuerung des MISFET Q146 durch
die Versorgungsspannung hervorgerufen wird, wird der hohe Pegel der Ziffernleitungen angehoben, wenn die Versorgungsspannung
abgesenkt wird. Dadurch kann die Ausleseschaltung 6 mit einer im wesentlichen konstanten Spannung
versorgt werden, und zwar unabhängig von dem Pegel der Versorgungsspannung. Wenn daher die Lasteinrichtung der
Fig. 15 verwendet wird, kann die Ausleseschaltung 6 sogar bei einer verhältnismäßig niedrigen Versorgungsspannung
in einem ausreichenden Maß betrieben werden.
Bei den bisher beschriebenen Ausführungsbeispielen können die gemeinsamen Datenleitungen CD1 und CD_ während
des Chip-Nichtauswahlvorgangs auf das gleiche Potential gebracht werden und auf einen Pegel, der gleich dem hohen
Pegel der Ziffernleitungen ist, und zwar durch die Wirkungen der Lasteinrichtungen RC1 und RC0 und durch die Wirkungen
einer Schalterschaltung 11, die ihrerseits durch eine Impulserzeugungsschaltung 10 gesteuert ist, welche
nach Vollendung des Chip-Auswahlvorganges in Betrieb gesetzt wird. Dadurch kann die Zugriffszeit der Speicherschaltung
bei Wiederaufnahme des Chip-Auswahlzustandes verkürzt werden. Wenn andererseits die Lasteinrichtungen
RC- und RCldie Schaltung 11 nicht mit den gemeinsamen
Datenleitungen CD1 und CDn verbunden sind, kann dieser
hohe Pegel auf einer dieser Datenleitungen, wie er während des vorhergehenden Chip-Auswahlvorgangs durch die Wirkung
seines schwimmenden Kondensators bestimmt wurde, gehalten werden, während auf der anderen Datenleitung ein niedriger
Pegel gehalten wird. Im Fall, daß die in der Speicherzellenschaltung gespeicherte Information ausgelesen werden
soll, wenn die gespeicherte Information einen die Pegel der gemeinsamen Datenleitungen invertierenden Pegel aufweist,
wird daher im erneuten Chip-Auswahlzustand eine dieser gemeinsamen Datenleitungen von ihrem hohen Pegel
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auf ihren niedrigen Pegel gebracht, während die andere Datenleitung durch die Einwirkungen dieser Speicherzellenschaltung
von ihrem niedrigen Pegel auf ihren hohen Pegel gebracht wird. Dadurch ist eine verhältnismäßig lange
Zeit erforderlich, bis die Potentialdifferenz zwischen
den paarigen gemeinsamen Datenleitungen einen ausreichenden Pegel erreicht, wie es von der Ausleseschaltung 6 gefordert
ist.
Da die Lasteinrichtungen RC1 und RC? identisch aufgebaut
sind, ist die konkrete Schaltung für die Lasteinrichtung RC- in der Fig. 3 dargestellt. Diese Lasteinrichtung
RC. weist den gleichen Aufbau auf wie die Lasteinrichtung der Fig. 2, die mit den Ziffernleitungen verbunden ist.
Die konkreten Schaltungen der Impulserzeugungsschaltung 10 und der Schalterschaltung 11 sind in der Fig. 8
dargestellt.
Die Impulserzeugungsschaltung besteht aus zwei Inverterschaltungen,
die jeweils aus MISFETs Q0., und Q0« bzw. Q00
öl O JL OJ
und Qg. bestehen, sowie einer Schmidt-Schaltung, die aus
den MISFETs Q35 bis Q00 besteht und einer Zwei-Eingangs-NOR-Gatterschaltung
aus den MISFETs Q8g und Q90- Diese
NOR-Gatterschaltung ist an einem Eingangsanschluß mit den Ausgangssignalen WE3 aus der Schreibsteuerschaltung 7 der
Fig. 7 verzögert durch die beiden Inverterschaltungen und den Schmidt-Trigger versorgt, während ihr anderer Eingangsanschluß unmittelbar mit den erwähnten Ausgangssignalen
WE3 gespeist ist.
Aufgrund des Aufbaus der Schaltung der Fig. 5 nehmen
die Signale WE3 während des Schreibvorganges ihren hohen Pegel an und während des Chip-Nichtauswahlvorgangs und
des Lesevorgangs ihre niedrigen Pegel.
Wenn sich die Signale WE3 auf dem niedrigen Pegel befinden, nimmt der Gate-Eingang des MISFET Qgg den hohen
Pegel an, so daß der Ausgang WR der Schaltung 10 den niedrigen Pegel aufweist. Wenn die Signale WE3 auf einem hohen
Pegel liegen, nimmt gleichermaßen der Gate-Eingang des MISFET Qg1 den hohen Pegel an, so daß der Ausgang WR auf
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auf den niedrigen Pegel gerät.
Der Ausgang WR der Impulserzeugungsschaltung 10 stellt in Abhängigkeit von der Veränderung der Signale WE3 vom
hohen Pegel auf den niedrigen Pegel bei nichtleitendem Zustand des MISFET Qq1 seinen hohen Pegel wieder her, und zwar
zum Zeitpunkt, an dem der MISFET Q8g mit einer Verzögerung
in der aus den MISFETs Q81 bis Q88 bestehenden Schaltung
in den leitenden Zustand gebracht wird. Der charakteristische Verlauf dieser Signale WE3 und WR ist in der Fig.
dargestellt.
Andererseits besteht die Schalterschaltung 11 aus einem
MISFET QQO/ der zwischen die Stromversorgungsquelle V
y /. cc
und eine der gemeinsamen Datenleitungen CD angeschlossen
ist, sowie aus einem MISFET Qg3/ der zwischen die Strom-Versorgung
V und die andere gemeinsame Datenleitung
CC
CD- angeschlossen ist, und einem MISFET Qq4, der zwischen
die gemeinsamen Datenleitungen geschaltet ist. Diese MISFETs Qq2 bis Qg4 werden in Abhängigkeit von dem hohen Pegel des
Ausgangs-WR der Impulserzeugungsschaltung 10 in den leitenden Zustand gebracht.
In der Fig. 1OA ist der charakteristische Verlauf der in der Fig. 4 gezeigten Signale WR dargestellt; die
Fig. 10B zeigt die Veränderungen der Potentiale auf den
paarigen gemeinsamen Datenleitungen. Während der Chip-Auswahlperiode vor dem Zeitpunkt t8, befinden sich die
Signale CH- einer der gemeinsamen Datenleitungen, beispielsweise CD1, auf dem hohen Pegel, während sich die
Signale CL2 der anderen gemeinsamen Datenleitung, beispielsweise
CD auf dem niedrigen Pegel befinden.
Zum Zeitpunkt t8 beginnt der jeweilige MISFET der Schalterschaltung 11 in den leitenden Zustand zu geraten
und zwar in Abhängigkeit von den Signalen WR. Die MISFETs Qq2 und Qq3 heben die Potentiale der jeweiligen gemeinsamen
Datenleitungen CD1 und CD0 auf den Versorgungsspannungspegel
V an. Andererseits bewirkt der MISFET
CC
Qq4 eine Verminderung der Potentialdifferenz zwischen den
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gemeinsamen Datenleitungen CD1 und CDn auf null. Die
Veränderungsraten der Potentiale der gemeinsamen Datenleitungen sind sowohl durch die Leitwerte der MISFETs
Q92 und Qg. als auch durch die schwimmenden Kapazitäten
der gemeinsamen Datenleitungen begrenzt.
Die Zeitpunkte to und tg, an denen die Signale WR
auf den hohen Pegel angehoben werden, werden dadurch bestimmt, daß die jeweiligen MISFETs der Pulserzeugungsschaltung
10 in geeigneter Weise ausgestaltet werden. Dadurch werden die Potentiale auf den gemeinsamen Datenleitungen
CD1 und CD , wie in der Fig. 1OB gezeigt,auf den
Pegel angehoben, der im wesentlichen durch die Lasteinrichtungen RC1 und RC bestimmt ist. Nach dem Zeitpunkt
t9, wenn die MISFETs Q93 bis Q94 in den nichtleitenden
Zustand gebracht sind, werden die Potentiale auf den gemeinsamen Datenleitungen CD1 und CD_. durch die Einwirkungen
der Lasteinrichtungen RC1 und RCn aufrechterhalten.
Wenn sich übrigens die Chip-Nichtauswahlperiode für eine verhältnismäßig lange Zeit fortsetzt, werden die Potentiale
auf den gemeinsamen Datenleitungen CD1 und CD_
durch die Lasteinrichtungen RC1 und RCn ebenfalls angehoben,
so daß die MISFETs Q92 und Q93/ die zwischen die
Stromversorgung V und die gemeinsamen Datenleitungen geschaltet sind, aus der Schalterschaltung 11 weggelassen
werden können, falls gewünscht. Die Lasteinrichtungen RC1
und RCn wirken jedoch auf diejenige Speicherzellenschaltung
als Last, die während der Leseperiode ausgewählt ist, so daß ihre Leitwerte beschränkt sind. Wegen dieser MISFETs
Qn- und Qn-. können die gemeinsamen Datenleitungen CD1 und
CDn für verhältnismäßig kurze Zeit auf das gemeinsame Potential
angehoben werden, das mit dem hohen Pegel der Ziffernleitungen identisch ist, so daß die sich ergebende
Speicherschaltung sogar dann zufriedenstellend betrieben werden kann, wenn die Chip- Nichtauswahlperiode kurz ist.
Sogar mit einer niedrigen Versorgungsspannung kann bei dem bisher beschriebenen Ausführungsbeispiel die
Speicherzellenschaltung ihren Speichervorgang fortsetzen, und dabei die gespeicherte Information beibehalten, wie
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ORIGINAL INSPECTED
nachstehend beschrieben wird.
Die konkrete Schaltung der X-Dekoderschaltung 1 der Fig. 1 ist in der in Fig. 16 gezeigten Weise aufgebaut.
In der X-Dekoderschaltung 1 besteht die Schaltung zur Auswahl der Wortleitung W. aus einem NOR-Gatter, welches
seinerseits aus den MISFETs Q39 bis Q41 besteht, sowie
einer Inverterschaltung aus den MISFETs Q42 und Q43 und
einer Gegentaktausgangsschaltung aus den MISFETs Q44 und
Q45.
Die das NOR-Gatter darstellenden MISFETs Q40 und Q41
sind an ihren Gates mit den Signalen versorgt, die von der Vielzahl von Adreß-Pufferschaltungen der Fig. 7 ausgewählt
werden.
Wenn die Wortleitung W1 angewählt werden soll, nehmen
alle Gate-Eingänge der MISFETs Q40 und Q41 niedrige Pegel
an, so daß das NOR-Gatter insgesamt Signale mit hohem Pegel erzeugt. Dadurch werden Signale mit hohem Pegel
durch die Gegentaktausgangsschaltung aus den MISFETs Q44
und Q45 erzeugt. Wenn andererseits die Wortleitung W-nicht
angewählt werden soll, nimmt wenigstens einer der Gate-Eingänge der MISFETs Q40 und Q41 einen hohen Pegel
an, so daß das NOR-Gatter die Signale mit niedrigem Pegel erzeugt.
Wenn die Versorgungsspannung V abgesenkt wird, werden
die hohen Pegel der Signale der Adreß-Pufferschaltungen BX.. bis BX6 entsprechend verringert. Wenn die Verminderung
der Versorgungsspannung V__ groß ist, können die hohen Pegel der Signale der Adreß-Pufferschaltungen
BX1 bis BX6 nicht mehr als hohe Pegel für die NOR-Gatterschaltung
der X-Dekoderschaltung betrachtet werden. Obwohl also keine Auswahl erfolgt ist, erzeugt daher das NOR-Gatter
Signale mit hohem Pegel. In Abhängigkeit hiervon hebt die Gegentaktschaltung die entsprechende Wortleitung
auf den hohen Pegel. Da in diesem Fall die Übertragungsgatter-MISFETs der Vielzahl von Speicherzellen-
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schaltungen, die mit der gleichen Ziffernleitung verbunden
sind, in den leitenden Zustand gebracht wird, werden die Flip-Flop-Schaltungen der Vielzahl von Speicherzellen
über die Ziffernleitung aneinander gekoppelt, obwohl dies nicht gewünscht ist. Wenn die über die Ziffernleitung gekoppelten
Speicherzellenschaltungen unterschiedliche Informationsinhalte aufweisen, kann nämlich eine Speicherzellenschaltung
die in einer anderen Speicherzellenschaltung gespeicherte Information zerstören.
Bei dem bisher beschriebenen Ausführungsbeispiel ist die NOR-Gatterschaltung der X-Dekoderschaltung 1 mit den
MISFETs Q53 und Q54 ausgestattet, die als zusätzliche
Eingangsanschlüsse verwendet werden. Diese MISFETs Q^3 und
Q54 werden durch den Ausgang der Versorgungsspannungs-Detektorschaltung
9 in den leitenden Zustand gebracht, wenn die Versorgungsspannung V in verhältnismäßig starkem Maß
abgesenkt wird.
Dadurch erzeugt die jeder Wortleitung entsprechende Gegentaktausgangsschaltung Signale mit niedrigem Pegel,
wenn die Versorungsspannung in verhältnismäßig starkem Maß verringert wird. Die vorstehend erwähnte Zerstörung
der in den Speicherzellenschaltungen gespeicherten Informationen kann dadurch verhindert werden.
Die Stromversorgnngs-Detektorschaltung 9 besteht, wie in der Fig. 16 gezeigt, aus einer ersten Spannungsteilerschaltung
aus Depressions-MISFETs Q35 und Q_6» einer
zweiten Spannungsteilerschaltung aus einem Anreicherungs-MISFET Q27 und einem Depressions-MISFET Q2Q' einer ersten
Differentialschaltung aus den MISFETs Q39 bis Q32' zweiten
und dritten Differentialschaltungen B.. und B2 mit dem
gleichen Aufbau wie die erste Differentialschaltung, erste bzw. zweite Inverterschaltungen aus den MISFETs Q33 und
Q34 bzw. Q35 und Q36, und einer Gegentaktschaltung aus den
MISFETs Q,-, und Q-, o.
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ORIGINAL INSPECTED
Da die erste Spannungsteilerschaltung aus den Depressions-MISFETs
Q0 c und Q0- besteht, deren Gate und Source
jeweils miteinander verbunden ist, erzeugt sie ein Ausgangsignal A, dessen Wert dem Leitwertverhältnis der
MISFETs Q25 und Q„6 und der Versorgungsspannung V
proportional ist. Da andererseits die zweite Spannungsteilerschaltung aus dem Anreicherungs-MISFET Q27, dessen
Gate und Drain miteinander verbunden sind, und dem Depresslons-MISFET Q2O' dessen Gate und Source verbunden
sind, besteht, erzeugt sie das Ausgangssignal B, dessen Wert proportional zum Leitwertverhältnis zwischen der
Versorgungsspannung V und höher als die Schwellwert-
CC
spannung V., des MISFETs Q37 ist.
Durch in geeigneter Weise abgestimmten Aufbau der MISFETs Q05 und Q2ß und der MISFETs Q37 und Q_8 kann das
Ausgangssignal B größer gemacht werden als das Ausgangssignal A, und zwar auf einer Spannung, die höher ist als
die voreingestellte Versorgungsspannung, sowie umgekehrt auf einer Spannung, die geringer ist als die vorliegende
Versorgungsspannung, wie es aus der Fig. 17 entnehmbar ist,
Wenn in der Versorgungsspannungs-Detektorschaltung der Fig. 16 die Versorgungsspannung V höher ist als
die vorstehend erwähnte voreingestellte Spannung, dann befindet sich die Inverterschaltung (aus Q.,3 und Q34)
auf dem hohen Pegel, während die andere Inverterschaltung (aus Q.,c und Q->6) auf dem niedrigen Pegel liegt,
so daß der Ausgang der Gegentakt-Ausgangsschaltung (aus Q37 und Q30) einen niedrigen Pegel annimmt, wie durch
die Kurve C der Fig. 17 gezeigt ist. Wenn andererseits die Versorgungsspannung V niedriger wird als die vor-
cc
eingestellte Spannung, nimmt die Gegentaktausgangsschaltung den hohen Pegel an. Wenn die Versorgungsspannung
V noch niedriger wird, wird der Ausgang der glei-
CC
chen Ausgangsschaltung zusammen mit der Versorgungsspannung V abgesenkt. In Abhängigkeit davon, daß das
CC
Ausgangssignal höher ist als die Schwellwertspannung V.,^ ,
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ORfGINAL INSPECTED
werden die MISFETs Q53 und Q1-. in den leitenden Zustand
gebracht.
In der in der Fig. 16 dargestellten Stromversorgungs-Detektorschaltung
kann die Differenzspannung zwischen den beiden Spannungsteilerschaltungen in beliebiger gewünschter
Weise entsprechend dem Leitwertverhältnis zwischen den MISFETs einer Serienschaltung verändert werden. Durch
Einstellung dieser Differentialspannung kann eine Verstärkerschaltung
aus den MISFETs Q„g bis Q32 verwendet
werden, so daß eine hohe Empfindlichkeit erzielbar ist.
Im Rahmen des Erfindungsgedankens können verschiedene
Abwandlungen getroffen werden. Als die mit den Ziffernleitungen verbundene Lasteinrichtung kann zum Beispiel die
Lasteinrichtung der Fig. 15 verwendet werden, die ihrerseits
durch eine weitere Spannungs-Detektorschaltung gesteuert sein kann, deren Detektorspannung auf einen höheren
Pegel als die Spannungs-Detektorschaltung 9 der Fig. 16 angehoben werden kann. Wenn der Pegel an den Ziffernleitungen
bei diesem Ausführungsbeispiel derart abgesenkt wird, daß er den Betrieb der Ausleseschaltung nicht mehr
sicherstellen kann, wird die mit den Ziffernleitungen verbundene Lasteinrichtung derart gesteuert, daß sie den
Pegel auf den Ziffernleitungen anhebt. Wenn die Versorgungsspannung derart abgesenkt wird, daß sie den Betrieb der
X-Dekoderschaltung 1 nicht mehr gewährleistet, können überdies
diese Vorgänge unterbrochen werden.
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Leerseite
Claims (8)
- PATENTANWÄLTESCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS FINCKMARIAHILFPLATZ 2 4 3, MÖNCHEN SO POSTADRESSE: POSTFACH 95 O1 6O, D-8OOO MÖNCHEN 90HITACHI, LTD. und 20. November 1979HITACHI OME ELECTRONIC CO., LTD.DEA-25049SpeicherschaltungPATENTANSPRÜCHESpeicherschaltung gekennzeichnet durch- eine Speicherzellenschaltung mit einem Auswahlanschluß und Eingangs- und Ausgangsanschlüssen, - eine Ziffernleitung mit der die Eingangs- und Ausgangsanschlüsse der Speicherzellenschaltung verbunden sind,- Lasteinrichtungen, die mit der Ziffernleitung verbunden sind,- eine Dekoderschaltung, und- Schalteinrichtungen, die in Abhängigkeit von den Ausgangssignalen der Dekoderschaltung gesteuert sind, um die Ziffernleitung mit einer Datenleitung zu koppeln,- wobei die Lasteinrichtung eine Vielzahl von Anreicherungstyp-Feldeffekttransistoren mit isolierter Gate-Elektrode aufweisen, die in Diodenform in Reihe geschaltet sind.030023/071$ORIGINAL INSPECTED2946303
- 2. Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die Schalteinrichtung einen Anreicherungstyp-Feldeffekttransistor mit isolierter Gate-Elektrode aufweist.
- 3. Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die Lasteinrichtung überdies einen Depressionstyp-Feldeffekttransistor mit isolierter Gate-Elektrode aufweist, der in Reihe mit dem FeIdeffekttransistor mit isolierter Gate-Elektrode geschaltet ist und dessen Gate-Elektrode und Source-Elektrode miteinander verbunden sind.
- 4. Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß die Lasteinrichtung eine Vielzahl von Anreicherungstyp-Feldeffekttransistoren mit isolierter Gate-Elektrode aufweist, die in Diodenform in Reihe geschaltet mit der Datenleitung verbunden sind.
- 5. Schaltung nach Anspruch 1, dadurch gekennzeichnet , daß ein Feldeffekttransistor mit isolierter Gate-Elektrode, der bei Nichtauswahl eines Speichers in den leitenden Zustand gebracht werden soll, zwischen der Datenleitung und einem Versorgungsanschluß angeschlossen ist.
- 6. Speicherschaltung, gekennzeichnet durch- eine Speicherzellenschaltung mit einem Auswahlanschluß und Eingangs- und Ausgangsan-Schlüssen,- eine Ziffernleitung, mit welcher die Eingangsund Ausgangsanschlüsse der Speicherzellenschaltung verbunden sind,030023/0716- Lasteinrichtungen, die mit der Ziffernleitung verbunden sind,- eine Dekoderschaltung, und- Schalteinrichtungen, die in Abhängigkeit von den Ausgangssignalen der Dekoderschaltung gesteuert sind, um die Ziffernleitung mit einer Datenleitung zu koppeln,- wobei die Lasteinrichtung einen Anreicherungstyp-Feldeffekttransistor mit isolierter Gate-Elektrode aufweist, dessen Gate eine Vorspannung empfängt, die niedriger ist als eine Versorgungsspannung.
- 7. Speicherschaltung gekennzeichnetdurch- eine Speicherzellenschaltung mit einem Auswahlanschluß und Eingangs- und Ausgangsanschlüssen, - eine Ziffernleitung, mit welcher die Eingangsund Ausgangsanschlüsse der Speicherzellenschaltung verbunden sind,- Lasteinrichtungen, die mit der Ziffernleitung verbunden sind,- eine Dekoderschaltung und- Schalteinrichtungen, die in Abhängigkeit von den Ausgangssignalen der Dekoderschaltung gesteuert sind, um die Ziffernleitung mit einer Datenleitung zu koppeln,- wobei die Lasteinrichtung einen ersten Anreicherungs* typ-Feldeffekttransistor mit isolierter Gate-Elektrode in Diodenschaltung aufweist, sowie einen zweiten Anreicherungstyp-Feldeffekttransistor mit isolierter Gate-Elektrode, der in Reihe mit dem ersten Feldeffektransistor mit isolierter Gate-Elektrode geschaltet ist, so daß er entsprechend dem Angebot von Steuersignalen einer Schaltsteuerung unterworfen ist.030023/0716
- 8. Speicherschaltung gekennzeichnetdurch- eine Speicherzellenschaltung mit einem Auswahlanschluß und Eingangs- und Ausgangs-c anschlüssen,- eine Ziffernleitung, mit welcher die Eingangsund Ausgangsanschlüsse der Speicherzellenschaltung verbunden sind,- Lasteinrichtungen, die mit der Ziffernleitung verbunden sind,- eine Dekoderschaltung,- Schalteinrichtungen, die in Abhängigkeit von den Ausgangssignalen der Dekoderschaltung gesteuert sind, um die Ziffernleitung mit einer Datenleitung zu koppeln, und- eine Versorungsspannungs-Uberwachungsschaltung zur Entdeckung einer Versorgungsspannung, die auf einen vorbestimmten Pegel abgesenkt ist,- wobei die Lasteinrichtung eine erste Schaltung mit einer Vielzahl von Anreicherungstyp-Feldeffekttransistoren mit isolierter Gate-Elektrode aufweist, die in Diodenform in Reihe geschaltet sind, sowie eine zweite Schaltung, die parallel zur ersten Schaltung geschaltet ist und einen Anreicherungstyp-Feldeffekttransistor mit isolierter Gate-Elektrode aufweist, der durch eine Versorgungsspannung, die geringer ist als der voreingestellte Pegel in Abhängigkeit von den Ausgangssignalen der Versorgungsspannungs-Uberwachungsschaltung an seiner Gate-Elektrode in den leitenden Zustand gebracht wird.030023/0716
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