KR100382319B1 - 트렌치 절연 바이폴라 장치 - Google Patents

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Abstract

양호한 전기 도전율을 갖고 트렌치(119)에 의해 절연되는 바이폴라 반도체 장치 내부에 배치되며 예컨대, NPN 트랜지스터의 서브콜렉터를 형성하는 하부 확산부(103)와 같은 내부층과의 전기 접속을 생성하기 위해, 트렌치내의 홀(157)이 사용된다. 상기 홀은 전기 도전성 재료로 충전되고 장치의 표면으로부터 하부 확산부(103)까지 확장됨으로, 상기 홀내의 전기 도전성 재료가 하부 확산부와 접촉된다. 상기 홀(157)은 선택적인 에칭을 사용함으로써 트렌치(119)의 측벽과 정렬되되록 형성된다. 상기 홀은 하부 확산부에 접촉하도록 금속화를 위한 접촉 홀이 형성되고 나서 금속화 단계에서 또한 충전되는 것과 동시에 형성될 수 있다. 측면 PNP 트랜지스터에 대해, 상기 홀은 베이스 에리어의 외부 제한을 구성하고 트랜지스터의 전체를 통과하는 폐쇄 홈으로서 형성될 수 있다. 그러한 폐쇄 트렌치의 외부 측벽은 상술된 바로 부터 알수 있는 바와같이 45° 만큼 기울어질 수 있으므로, 매우 작은 각을 갖는 내부 코너가 트렌치내에 발견되지 않게 되는데, 이것이 산화물로 충전하는 것을 용이하게 한다.

Description

트렌치 절연 바이폴라 장치{TRENCH-ISOLATED BIPOLAR DEVICES}
바이폴라 트랜지스터를 제조할 때, 높게 도핑된 내부층, 하부 확산 또는 「매립층(buried layer)」을 사용할 수 있다. 이러한 하부 확산층의 목적은 NPN 트랜지스터용의 콜렉터 직렬 저항을 감소시키고, 대응하는 측면 PNP 트랜지스터용의 베이스 접속으로서 작용하게 하는 것이다. 높게 도핑된 하부 확산을 도입함으로써, 일반적으로 N+형인 경우에, 소자들의 성능은 현저하게 향상될 수 있다. 소자들이 장착되는 에피택셜층이 실리콘 플레이트(plate)상에 성장되기 전에 생성되는 이와 같은 하부 확산은 N+형의 깊은 확산을 포함하는 영역을 통해 소자 표면으로부터 접속된다. 이 영역에서, 도핑은 표면에서 먼저 형성되고 나서 도핑 처리시에 도입된 원자들이 적절한 열 처리에 의해 실리콘 플레이트 아래로 깊게 확산하도록 형성되된다. 동일한 실리콘 플레이트상에 제조된 개별 소자들은 에피택셜층을 통해 실리콘 플레이트, 즉 상기 경우에는 P-형의 실리콘인 기판의 내부 또는 내부 재료 아래로 확장되는 깊은 P 확산을 포함하는 영역에 의해 서로로부터 절연될 수 있다.
도 1에 도시되어 있는 NPN 트랜지스터에 있어서, 높게 도핑된 내부층 또는 하부 확산층(1)은 실리콘 플레이트(3)상에서 N형의 에피택셜층(5)이 성장되기 전에 P 기판(3)의 표면으로부터의 확산에 의해 생성된다. 하부 확산부(1)는 콜렉터의 전체 활성 영역(7) 아래에 위치되고, 콜렉터 접속의 직렬 저항을 감소시키기 위한 것이다. 이 직렬 저항은 통상적으로 활성 콜렉터 영역(7)을 형성하는 N형의 약하게 도핑된 실리콘층의 다소 얇은 영역에 의해 결정되는 NPN 트랜지스터용이다. 이 방법으로 더 낮은 저항을 갖고 NPN 트랜지스터용의 N+형인 높게 도핑된 하부 확산부(1)에 의해 매우 약하게 도핑된 콜렉터층(7)을 분로시킴으로써, 소자 성능은 현저하게 향상될 수 있는데, 즉, 콜렉터의 활성부(7) 및 외부 콜렉터 접촉부(9) 사이의 저항이 감소된다. 상기 N+형의 하부 확산은 소위 콜렉터 플러그를 얻기 위한 N+ 형의 깊은 국소 확산부(11)를 통해서 소자의 표면으로부터 접속되는데, 상기 깊은 확산부(11)의 상부 표면은 외부 콜렉터 접촉부(9)에 접속된다. 또한, 하부 확산층(1)은 트랜지스터의 모든 활성 영역의 아래로 확장되도록 위치된다. 따라서, 하부 확산층은 P층(13)의 전체 베이스의 아래 및 에미터층(15)의 아래로 확장되어, N+로 도핑된다. 개별 트랜지스터는 P+형의 깊은 국소 확산 영역(17)에 의해 서로 절연되는데, 이것은 표준인 경우에 P형 실리콘인 미리 표시된 바와 같이 기판(3) 아래로 에피택셜층(5)을 통해 확장된다.
일부 IC 응용에서는, 또한 PNP형의 측면 바이폴라 트랜지스터가 사용된다(도 2a 및 도 2b 참조). 이 경우에, 또한 N+형인 하부 확산층(21)은 에피택셜 N층인 순 베이스(23)와의 접속을 형성한다. 베이스(23)에 대한 접촉 저항을 더욱 감소시키기 위하여, N+형의 깊은 국소 확산부(25)가 또한 사용되고, 소자의 표면으로부터 하부 확산부(21)아래로 확장된다. 하부 확산부(21)는 또한 이 경우에 트랜지스터의 모든 활성 영역의 아래로, 즉, P+형의 콜렉터(27) 및 P+로 또한 도핑되는 모든 에미터(29) 아래로 확장된다. 하부 확산부(21)는 상기와 같이 P- 기판(31)의 표면으로부터 확산에 의해 생성된다. 도 2b의 평면도에서, 일반적으로 PNP 트랜지스터의 사각형 배치는 사각형 구조 또는 사각 프레임형 또는 환형 구조를 형성하는 다양한 부분 또는 영역들을 나타낸다.
이 경우에 하부 확산을 사용하면은:
ⅰ) 베이스 저항이 감소되고,
ⅱ) N-형인 에피택셜층(23)과 P-형의 기판(31) 사이의 접합부 또는 접속 중간 영역에서 홀의 집중이 감소되는 이점을 얻는다. 이로 인해, 전류 이득은 기판-베이스-에미터 또는 기판-베이스-콜렉터로 형성되는 수직 기생 PNP 트랜지스터에 대해 감소된다.
이러한 방법으로, 보다 양호한 전류 증폭 및 보다 양호한 주파수 동작이 PNP 트랜지스터에서 얻어진다.
또한 이 경우에, 소자들은 에피택셜층(23)을 통해 P형 실리콘인 기판(31) 아래로 확장되는 깊은 P-확산(도시 생략)에 의해 서로 절연될 수 있다.
매우 높은 성능을 얻기 원하는 고주파수 트랜지스터를 제조할 때, 도 1과 관련하여 상술되고 트랜지스터와 같은 개별 소자를 절연하는 P+형의 절연성의 깊은 국소 확산(17)을 상부에 적어도 실질적으로 수직인 측벽, 소위 「트렌치」를 갖는 실리콘 아래로 깊게 에칭된 디치(ditch)로 대체하는 것이 일반적인데, 도 7 및 예컨대, 문헌 P.C. Hunt and M.P. Cooke, 「Process HE: A highly advanced trench isolated bipolar technology for analogue and digital applications」, Proc. of IEEE 1988, Custom Integr. Circuits Conf., N.Y., May 16-19를 참조하라. 이것에 의해, 하부 확산 및 기판 사이의 커패시턴스는 현저하게 감소될 수 있는 동시에 개별 트랜지스터의 크기, 특히 측방향, 즉 실리콘 플레이트의 표면을 따르는 방향의 확장부도 감소될 수 있으며, 소자들 사이의 보다 양호한 상호 절연이 얻어진다.
모든 이러한 설계에서 구조의 표면을 따르는 방향으로, 많은 에리어가 콜렉터 플러그 및 베이스 접속 확산 각각과 트랜지스터를 서로 절연시키는 장치들을 모두 생성하는데 소비된다.
미국 특허 US-A 5,003,365는 NPN형의 바이폴라 트랜지스터를 개시한다. N 콜렉터 영역(6)과의 접속은 측벽상의 산화물에 의해 절연되는 트렌치가 N+형의 전기 도전성 폴리실리콘으로 충전됨으로써 얻어진다. 홀이 트렌치의 측벽내의 산화물층에 존재하고, 그로부터 제한된 영역이 트렌치내의 충전 재료로부터 확산된다. 이 영역은 트렌치의 측벽에 위치되는 직경면을 따라서 확장하는 평면을 갖는 대략 반원통형을 얻는다. 측벽 산화물에 이러한 홀을 생성하면 다수의 여분의 처리 단계가 필요하게 된다. 트랜지스터는 트렌치를 통한 콜렉터의 접속으로 인해, 기판 표면상의 작은 영역을 점유한다. 트렌치의 모든 폭이 접속을 위해 사용된다는 사실에 의해, 트렌치의 절연 기능은 감소되고 기판에 원치않는 커패시턴스를 야기할 수도 있다.
미국 특허 US-A 5,496,745호에는, 활성 콜렉터층(23)아래에 하부 확산부(22)이 위치되는 바이폴라 트랜지스터가 개시되어 있는데, 상기 하부 확산은 트렌치 외부의 접촉 플러그(35)에 직접 접속되어 콜렉터층을 규정한다. 트랜지스터는 기판 표면의 큰 영역을 점유한다.
공개된 유럽 특허 출원 0 303 435호에 대응하는 미국 특허 US-A 5,187,554호에는, 매립된 콜렉터 영역을 갖는 바이폴라 NPN 트랜지스터가 개시되어 있다. 도 3 내지 도 5에는 콜렉터 영역이 절연성 트렌치내에 적어도 부분적으로 형성된 리세스(recess)를 통해 외부 전기 접촉부에 접속되는 방법이 도시되어 있고, 리세스는 트렌치의 내부 측벽에 형성된다. 이러한 구성은 생성된 트랜지스터의 에리어를 감소시키고, 기생 커패시턴스를 감소시킨다.
본 발명은 바이폴라 반도체 장치에 관한 것이며, 특히 트렌치에 의해 전기 절연되거나 제한되는 바이폴라 트랜지스터 및 반도체 다이오드에 관한 것이다.
도 1은 하부 확산부를 갖는 종래 기술의 수평 바이폴라 NPN 트랜지스터의 개략적인 횡단면도.
도 2a는 베이스를 접속하기 위한 하부 확산부를 갖는 PNP 트랜지스터의 개략적인 횡단면도.
도 2b는 도 2a에 따른 PNP 트랜지스터의 위로부터 본 개략적인 도면.
도 3은 적절한 성능을 갖는 트렌치 절연 NPN 트랜지스터를 제조할 때, 하부 확산부 및 에피택셜 표면층을 형성하는 단계를 포함하는 제1 단계 이후에 얻어지는 구조를 나타내는 개략적인 횡단면도.
도 4는 활성 영역을 한정하고 절연성 트렌치를 형성한 후의 도 3과 유사한 개략적인 단면도.
도 5는 외부 베이스 접속을 형성하고 내부 베이스를 형성하기 위해 주입한 후의 도 4와 유사한 개략적인 단면도.
도 6은 스페이서, 내부 에미터 및 콜렉터와 에미터 및 콜렉터 접속을 형성한 후의 도 5와 유사한 개략적인 단면도.
도 7은 표면안정화(passivating) 및 금속화(metallization) 후에 적절한 성능을 갖는 완성된 NPN 트랜지스터의 도 6과 유사한 개략적인 단면도.
도 8은 높은 성능을 갖고 트렌치에 의해 절연된 컴팩트한 바이폴라 NPN 트랜지스터를 제조할 때, 하부 확산부 및 에피택셜 표면층을 형성한 후 얻어지는 구조를 도시하는 개략적인 단면도.
도 9는 활성 영역을 형성한 후 및 트렌치에 의해 절연한 후의 도 8과 유사한 개략적인 단면도.
도 10은 외부 베이스 접속을 형성하고 내부 베이스를 형성하기 위해 주입한 후의 도 9와 유사한 개략적인 단면도.
도 11은 스페이서를 형성하고 콜렉터 접속 홀을 생성한 후의 도 10과 유사한 개략적인 단면도.
도 12는 내부 베이스를 형성하고 컬렉터 및 에미터 접속을 생성한 후의 도 11과 유사한 개략적인 단면도.
도 13a는 표면안정화 및 금속화 후에 완성된 NPN 트랜지스터의 구성이 나타나는 도 12와 유사한 개략적인 단면도.
도 13b는 콜렉터 접속이 금속화 단계에서 형성되는 완성된 NPN 트랜지스터의 다른 실시예를 도시하는 도 13a와 유사한 개략적인 단면도.
도 13c는 도 13a에 따른 완성된 NPN 트랜지스터의 일부층의 윤곽을 개략적으로 도시한 위에서 본 도면.
도 14는 적절한 성능을 갖고 트렌치에 의해 절연된 바이폴라 PNP 트랜지스터를 제조할 때, 하부 확산부 및 에피택셜 표면층을 형성하는 단계를 포함하는 제1 단계 이후에 얻어지는 구조의 개략적인 단면도.
도 15는 활성 영역을 형성하고 트렌치에 의해 절연한 후의 도 14와 유사한 개략적인 단면도.
도 16은 에미터, 콜렉터 및 베이스 접속 영역을 형성한 후의 도 15와 유사한 개략적인 단면도.
도 17은 표면안정화 및 금속화한 후에 적절한 성능을 갖는 완성된 PNP 트랜지스터의 도 16과 유사한 개략적인 단면도.
도 18은 높은 성능을 갖고 트렌치에 의해 절연된 컴팩트한 바이폴라 PNP 트랜지스터를 제조할 때, 하부 확산부 및 에피택셜 표면층을 형성한 후에 얻어지는 구조를 도시하는 개략적인 단면도.
도 19는 활성 영역을 형성한 후 및 트렌치에 의해 절연한 후의 도 18과 유사한 개략적인 단면도.
도 20은 활성 영역상의 적층을 패턴닝한 후의 도 19와 유사한 단면도.
도 21a는 일반적인 PNP 트랜지스터의 베이스 폭의 함수로서 전류 이득을 도시한 도면.
도 21b는 활성 영역상의 폴리실리콘을 패턴닝한 후의 도 20과 유사한 개략적인 단면도.
도 22는 베이스 접속을 패턴닝 및 에칭한 후의 도 21b와 유사한 개략적인 단면도.
도 23은 상부 베이스 접속을 위해 폴리실리콘층을 증착, 패턴닝 및 에칭한 후의 도 22와 유사한 개략적인 단면도.
도 24는 표면안정화 및 금속화한 후에 완성된 PNP 트랜지스터의 구성이 나타나는 도 23과 유사한 개략적인 단면도.
도 25는 완성된 PNP 트랜지스터의 일부층의 윤곽을 개략적으로 도시하는 위에서 본 도면.
본 발명의 목적은 개선된 성능을 갖는 트렌치 절연 트랜지스터를 제공하는 것이다.
특히, 본 발명의 목적은 기판상에 작은 에리어를 점유하는 양호한 성능을 갖는 트렌치 절연 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 기판과 콜렉터 사이에 커패시턴스가 가능한 작은 트렌치 절연 트랜지스터를 제공하는 것이다.
본 발명의 또 다른 목적은 용이하게 생성될 수 있고, 반도체 장치를 제조할 때 최소수의 여분의 단계를 사용하여 간단한 방법으로 각각 실행될 수 있는 트렌치 절연 반도체 장치의 내부 도전층에 접속하는 장치 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 장치의 전기 특성에 대한 영향을 최소화하고, 특히 동일한 기판상에 제조되는 다른 장치로부터 반도체 장치를 절연시키는 트렌치 절연 반도체 장치의 내부 도전층을 접속하는 장치 및 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 트렌치(들)가 효율적인 방법으로 생성될 수 있는, 트렌치에 의해 절연되는 트랜지스터를 제공하는 것이다.
바이폴라 장치는 상기 인용된 미국 특허 5,187,554호에 개시되어 있는 바와 같이 통상적인 것이다. 이러한 바이폴라 장치는 트랜지스터내의 하부 확산과 같은 내부층에 작은 저항을 갖는 전기 접속을 가지며, 그 접속은 기판의 표면에서 작은 에리어를 점유한다. 그것에 의해, 트랜지스터가 또한 기판의 작은 에리어를 점유하며, 그것에 의해 측면으로의 하부 확산의 길이가 또한 감소될 수 있어 기판에 대한 커패시턴스를 야기한다.
본 발명에 의해 해결되는 문제점은 작은 공간 요구조건을 갖으면서 동시에 가능한 작은 추가의 처리 단계를 사용하고 또한 쉽게 실행될 수 있는 처리 단계를 사용하여 간단한 방법으로 생성될 수 있는 접속을 어떻게 제공할 것인가 이다.
양호한 전기 콘덕턴스를 갖고 트랜치, 특히 서브콜렉터 또는 베이스 접촉부를 형성하는 하부 확산에 의해 절연되는 바이폴라 반도체 장치 내부에 위치되는 내부 영역 또는 내부층으로의 전기 접속을 얻기 위하여, 트랜지내의 홀이 사용된다. 내부 영역 또는 층은 통상적으로 바이폴라 장치의 모든 활성 영역의 아래에 위치된다. 홀은 전기 도전성 재료로 충전되고, 장치의 표면으로부터 훨씬 아래로 확장하여, 홀내의 전기 도전성 재료가 높은 도전성을 갖는 내부 영역 또는 층과 접촉한다. 상기 인용된 미국 특허 5,187,554호에서와 같이, 기판상에 측면으로 작은 공간을 점유하는 반도체 장치가 얻어진다. 이로 인해, 하부 확산의 측면 길이가 또한 감소될 수 있다는 사실에 의해, 접속이 하부 확산의 측면에 형성되고 이 표면의 방향에서의 에리어가 접속하는데 필요치 않기 때문에, 기판으로의 하부 확산의 커패시턴스도 또한 감소된다. 홀을 생성하는 것은 하나의 여분의 처리 단계가 필요할 수 있지만, 홀을 충전하는 것은 어떤 층이 도포되는 것과 동시에 이루어질 수 있는데, 이것은 예컨대, 재료가 에미터 개구에 증착되거나 금속 재료가 외부 접속부에 증착되는 동시에 바이폴라 장치의 다른 세부를 생성하는데 필요로된다. 홀은 또한 필요한 경우 여분의 처리 단계에서 충전될 수도 있다.
홀은 주변 재료에 대한 자체의 경계면에서 트렌치의 측벽에 위치되는 것이 유용하고, 통상적으로 측벽에서 절연성 트렌치를 갖는 산화물층에 개구를 형성한다. 산화물층의 개구는 장치의 상부 자유면에 에지를 가진다. 그리고 나서, 홀의 측벽은 트렌치의 트랜치의 측면의 이메징 부분(imagined portion), 즉, 홀이 생성되기 전에 존재했던 이전 측면과 일치한다. 그것에 의해, 홀내의 전기 도전성 재료는 홀에 위치되는 트렌치 외부 장치의 영역과 전기 접촉한다. 트렌치에 측방향으로 인접한 영역의 재료가 아니라 트렌치내의 침투 재료(attack material)만을 선택 에칭 공정을 사용함으로써, 이것은 생성 공정을 간단하게 한다. 따라서, 트렌치내의 홀은 장치의 표면에서 트렌치의 개구로부터 트렌치의 측면에서 아래방향으로 표면과 수직으로 확장하고, 트렌치의 대향 측면으로부터 거리를 두고 위치되므로, 대향 측면에서 반절연 재료의 전기 절연부를 포함하는 영역이 남게 된다. 열적 표면 산화물보다 현저하게 두꺼운 이러한 영역으로 인해, 기판 재료에 대한 접촉 홀의 재료의 커패시턴스가 낮게 될 것이다.
하부 확산과 같이 내부를 접촉시키는 리세스는 예를 들어 폐쇄 홈(closed groove)으로서 이루어진 측면 PNP 트랜지스터용이고 링 형상을 가진다. 이것은 장치의 활성 영역의 주위에서 확장하고, 제1 측벽에 의해 장치의 활성 영역을 한정하며 활성 영역에 대해 직접 경계를 가진다.
리세스내의 전기 도전성 재료는 도핑된 비결정 실리콘 및/또는 도핑된 미정질 실리콘(microcrystalline silicon) 및/또는 도핑된 폴리실리콘 또는 균일한 금속 특히 텅스텐과 같은 어떤 유형의 높게 도핑된 실리콘을 포함할 수 있다. 리세스는 일 실시예에서 장치의 활성 영역에 대한 다른 접촉 홀과 동시에 에칭될 수 있고, 더욱이 리세스는 CVD 방법을 사용하여 텅스텐을 증착시킴으로써 다른 접촉 홀과 동시에 충전될 수 있으므로, 여분의 처리 단계가 리세스를 생성하는데 필요하지 않게 된다.
장치에 사용되는 트렌치는 에칭에 의해 일반적으로 생성될 수 있다. 그후에,트렌치 하부에 열적으로 성장된 실리콘 산화물의 적층 및 트렌츠의 상부상의 얇은 실리콘 질화물층이 증착에 의해 트렌치의 벽상에 도포된다. 최종적으로, 트렌치의 나머지 주요 부분은 예컨대, 적절한 종류의 증착에 의해 플레이트의 표면위로실리콘 산화물층을 도포함으로써 충전된다. 그리고 나서, 실리콘 질화물층은 실리콘 산화물층을 평탄화하는 후속 평탄화 에칭 단계에서 에치 중지 층(stopping layer)으로서 작용하며, 그것에 의해 트렌치의 주요부가 충전된다. 더욱이, 충전 공정에서 사용되는 실리콘 산화물 재료가 불순물을 갖는 경우, 실리콘 질화물층은 불순물이 기판 재료로 확산되는 것을 방지한다. 그러한 확산은 트렌치의 전기 절연 효과를 감소시킬 수 있다.
상술된 바로부터 알 수 있는 바와 같이, 환형 홈의 측벽은 실질적으로 서로 평행하게 될 수 있고, 모든 활성 영역의 둘레에 서로 일정한 거리만큼 떨어져서 위치될 수 있다. 이러한 측벽은 서로 내부에 위치되는 2개의 동심형 직사각형 또는 정사각형의 윤곽을 따라서 확장하는 것이 유용하다. 외부 측벽의 윤곽의 직사각형 코너는 45°만큼 기울어질 수 있으므로, 이 측벽이 항상 다각형을 따라서 확장되도록 하고, 이 코너의 내부 각 모두는 장치를 제조할 때 전기 도전성 재료로 홈의 재충전을 용이하게 하기 위해 135°와 동일하게 된다. 이러한 동일성은 또한 트렌치의 측벽에 대해서도 그러한 것이 유리하다. 통상적으로, 홈의 외부 측벽의 코너및 또한 트렌치의 코너는 장치를 제조할 때 재료로 홈 또는 트렌치 각각의 재충전을 용이하게 하기 위해, 실질적으로 90°를 초과하는 각, 특히 실질적으로 135° 또는 적어도 135°의 각을 가진다.
장치가 측면 PNP 트랜지스터일 때, 트랜지스터의 에미터 영역 및/또는 콜렉터 영역은 장치의 표면을 따른 측면으로의 확장에 관하여 전기 절연성 표면층에서 석판 인쇄술로 규정된 개구에 의해 결정될 수 있다. 일반적인 방법으로, 에미터 및 콜렉터 영역은 장치의 표면을 따라서 보여지는 두꺼운 필드 산화물 영역에 의해 둘러싸여지고 나서, 전기 절연성 표면층은 활성 영역을 향한 방향으로 둘러싸인 필드 산화물 영역위로 그리고 그 영역을 넘어서 확장됨으로, 전기 절연성 표면층의 스트립은 에미터 또는 컬렉터 영역 각각 및 이 영역에 가장 인접하게 위치되는 필드 산화물 영역 사이에 위치된다. 전기 절연성 표면층은 실리콘 질화물 및 실리콘 산화물의 적층을 포함하는 것이 유용하다.
본 발명의 추가 목적 및 장점이 이하의 설명에 후술되고, 이 설명으로부터 부분적으로 명백해지거나 본 발명의 실시예에 의해 알 수 있을 것이다. 본 발명의 목적 및 장점들은 특히 첨부된 청구 범위에서 지적된 방법, 공정, 설비 및 그 조합에 의해 실현되어 얻어질 수 있다.
본 발명의 신규한 특징은 특히 첨부된 청구의 범위에 서술되어 있지만, 본 발명의 상기 및 기타 특징의 구성 및 내용에 대한 본 발명의 완전한 이해는 첨부한 도면을 참조하여 이하의 실시예의 상세한 설명으로 보다 잘 이해할 수 있지만, 본 발명이 이 실시예로 제한되는 것은 아니다.
도 3 내지 도 7을 참조하여, 우선, 적절한 성능을 갖고 트렌치 또는 디치(ditch)에 의해 절연되는 NPN형의 바이폴라 트랜지스터를 생성하기 위한 방법을 설명할 것이다. 시료로서 (100)-결정면에 위치되는 표면을 갖는 P형의 단결정 실리콘의 플레이트(101)가 사용된다(도 3 참조). 예컨대, 비소 또는 안티몬으로 이온 주입되는 층으로 구성될 수 있는 N+형의 하부 확산부(103) 또는 「매립층」이 석판 인쇄술로 규정되고, 2∼3 ㎛의 두께를 갖는 에피택셜 실리콘층(105)이 플레이트상에 성장된다. 그 위에 N- 및 P- 영역(107, 109) 각각은 이온 주입과 결합된 석판 인쇄술에 의해 플레이트의 표면에 규정된다. 예컨대, 인을 사용하여 이온 주입함으로써 생성된 N- 영역(107)은 N+형의 하부 확산부(103)의 상부에 직접 위치된다. 예컨대, 붕소의 이온 주입에 의해 생성된 다른 영역(109)은 P-도핑되고 제조될 트랜지스터에 사용되지 않는다.
상기 활성 영역은 종래의 LOCOS 방법(「LOCal Oxidation Of Silicon」)을 사용하여 규정되는데, 예컨대, 문헌[「Local oxidation of silicon and its application in semiconductor technology」, J.A. Appel et al., Philips Res. Rept. Vol. 25, 1970, pp.118-132] 참조하라. 이 문헌에서 산화물 스트립(111)은 보다 넓은 베이스-에미터 영역(115)으로부터 표면에서의 콜렉터 영역(113)을 절연시키기 위해 N- 영역(107)에 걸쳐서 도포된다. 국소 산화시에, 또한 외부 한정 영역(125)이 생성되는데, 이 영역은 N-형의 층(107)의 에지로부터 둘러쌓인 P- 영역(109)까지 확장한다. 그 위에 절연성 트렌치(119)에 대한 개구가 석판 인쇄술로 규정되는데, 상기 트렌치는 한정하는 산화물 영역의 위치 아래로 부터 기판내로 형성될 수 있다(도 4 참조). 그리고나서, 외부 한정 영역(125)의 산화물 재료 및 기판 재료는 트렌치가 원하는 깊이, 즉 약 5∼10 ㎛를 얻을 때까지, 기판(101) 아래로 깊게 이방성 건식 에칭을 사용하여 개구에서 에칭 제거된다. 트렌치의 표면, 즉, 그 측벽 및 하부 표면은 산화물층(121)을 형성하기 위해 열적으로 산화되며, 이 산화물 층 위의 트렌치는 절연성 또는 반절연성 재료(123) 예컨대, 소위 실리콘 산화물 또는 폴리실리콘이라 또한 칭해지는 다결정 실리콘으로 충전된다. 충전 공정시에 도포되는 재료는 트렌치(119)의 개구에서 평활한 표면이 얻어질 때까지 건식 에칭에 의해 플레이트의 표면에 걸쳐서 에칭 제거되는데, 그 표면은 기판의 표면의 다른 부분과 동일한 레벨로 위치된다. 게다가, 소자 표면에서 트렌치(119)의 개구는, 트렌치가 표면에서 절연층(126)을 얻기 위해 폴리실리콘으로 충전되는 경우, 산화된다. 시작부터 트렌치가 이미 산화물로 충전되어 있는 경우, 여분의 산화는 불필요하게 된다.
트렌치를 형성(119)한 후에, 콜렉터 플러그(127), 즉, 소자 표면 및 하부 확산부(103) 사이의 저저항 접속이 석판 인쇄술로 규정되고, 도펀트, 통상적으로 인이 이온 주입을 사용하여 도포된다(도 5 참조). 연속적인 제조 방법의 설명은 자기 정렬(self-aligned) 베이스 콜렉터 접합부를 갖는 소위 이중 폴리 Si형(double-poly-Si-type)의 NPN 트랜지스터를 구현하는 것과 관련되는데, 그 이유는 이러한 형태의 구조는 일반적으로 트렌치에 의해 제공되는 절연과 결합되기 때문이다.
상술된 바와 같이 활성 영역(113, 115)을 규정하고 콜렉터 플러그(127)를 형성한 후에, 수백 ㎚의 두께를 갖는 얇은 폴리실리콘층(129)이 상기 베이스- 에미터 영역(115)의 상부에 증착된다(도 5 참조). 폴리실리콘층(129)은 그 위에 붕소를 이온 주입함으로써 P+로 도핑되고, 이때 얇은 CVD(Chemical Vapour Deposition) 산화물층(131)이 폴리실리콘층(129)의 상부에 증착된다. 붕소가 도핑된 P+형의 폴리실리콘층은 마감 공정 단계후에 외부 베이스 또는 베이스 접속부를 구성할 것이다.
CVD 산화물층(131) 및 폴리실리콘층(129)은 베이스 에미터 영역(115)내의 중앙에 에미터 개구(133)을 형성하기 위해 석판 인쇄술로 패턴닝되고, 이들 층은 건식 에칭 예컨대, 플라즈마 에칭에 의해 제거된다. 에미터 개구(133)을 생성한 후에, 얇은 열 산화물(135)이 그 위에서 성장되는데, 이때 내부 베이스(137)가 얇은 열 산화물층(135)을 통해 붕소를 이온 주입함으로써 생성된다. 그것에 의해, 내부 베이스 또는 베이스(137)가 에미터 개구(133)에서 표면 아래에 직접 위치된다.
후속 단계에서 생성될 에미터를 P+의 도핑을 갖는 폴리실리콘층(129)의 외부 베이스로부터 분리하기 위해, 에미터 개구(133)의 에지를 따라서 「스페이서」(139)가 형성된다(도 6 참조). 이것은 플레이트상에 등각으로 CVD 산화물층을 증착함으로써 이루어지고, 이때 이방성 건식 에칭이 플레이트의 평평하거나 수평인 부분상에서, 즉, 원래의 플레이트의 표면에 병렬인 부분상에서 상기 산화물층을 에칭 제거하기 위해 사용된다. 그것에 의해, CVD 산화물의 「스페이서」 또는 측면 스트링(139)이 상기 단계들에 따라서 제조되어 에미터 개구(133)를 생성할 때 제조된다. 스페이서(139)를 형성한 후에, 수백 nm의 두께를 갖는 다른 얇은 폴리실리콘층(141)이 플레이트상에 증착된다. 이 층은 N+형으로 되기 위해 비소로 주입되고, 열처리한 후에 에미터(143)를 형성한다. 에미터 전극(143)을 패턴닝 및 에칭한 후에, 상기 구조는 도 6에 도시되어 있는 구성을 얻는다. 일반적으로, 에미터를 형성하는 폴리실리콘(141)이 또한 콜렉터상에 남게 하고, 여기에서, 폴리실리콘은 콜렉터 단자(145)로서 작용한다.
회로는 예컨대, 실리콘 산화물의 층(147)에 의해 표면안정화되고, 베이스, 에미터 및 콜렉터에 대한 접촉 홀이 석판 인쇄술로 형성된다(도 7 참조). 접촉 홀을 에칭한 후에, 상기 회로는 예컨대, 알루미늄을 스퍼터링함으로써 금속화된다. 도체층이 석판 인쇄술로 형성되므로, 베이스, 에미터 및 콜렉터에 대한 금속 접촉부(151, 153, 155)가 각각 얻어진다. 그 결과는 도 7에 나타낸다.
지금부터, 상술된 바와 같은 유형이지만 높은 성능을 갖는 트렌치 절연 바이폴라 소자를 생성을 위하여 다른 방법이 도 8 내지 도 13c를 참조하여 설명된다. 이로 인해 성취된 바이폴라 트랜지스터의 실시예는 작은 트랜지스터 셀을 얻기를 원하고 실리콘에 기초한 바이폴라 트랜지스터를 사용하여 PA 단계(Power Amplifier-step)를 생성할 때와 같이 기생 커플링을 방지하기 위해 콜렉터 기판 커패시턴스(Cjs)가 가능한한 작게 되어야 하는 경우에 특히 적절하다. 이 방법은 특히 수평 크기가 변경되고, 일부 단계가 특히 상이한 소자 부분의 위치 및 마스크내의 개구의 위치 등에 관하여 변경되는 것을 제외하고, 많은 상세사항면에서 전술한 방법과 유사하다. 동일한 참조 부호가 도면들의 대응하는 항목에 사용된다. 제조 공정에서 공통적인 세부사항은 그 설명이 생략된다.
시료는 상기와 같이 (100)-결정면에 위치되는 표면을 갖는 P-형의 단결정 실리콘의 플레이트이다. N+형의 도핑을 갖는 하부 확산 또는 매립층(103)(도 8 참조)은 비소로 이온 주입된 단일층으로 구성된다. 하부 확산부(103)은 석판 인쇄술로 형성된 후, 약 1 ㎛의 두께를 갖는 에피택셜 실리콘층(105)이 플레이트(101)상에서 성장된다. 이 플레이트상에 이온 주입과 관련된 석판 인쇄술을 사용하여 N- 및 P- 영역이 각각 형성된다. 예컨대, 인을 이온 주입함으로써 생성되는 N- 영역(107)은 N+형의 하부 확산층(103)의 상부에 직접 위치된다. 표면에서 P-도핑된 영역은 예컨대, 붕소를 이온 주입함으로써 생성된다.
활성 영역은 종래의 LOCOS 방법을 사용하여 형성되고(도 9 참조), 여기에 외부 형성 산화물 영역(125)가 형성된다. 상기 형성 영역(125)은 N-형의 층(107)의 에지의 부근의 영역으로부터 베이스 에미터 영역 또는 베이스 에미터 개구(115)를 형성하는 둘레의 P- 영역(109)까지 확장하며, 따라서 산화물층이 존재하지 않는다. 베이스 에미터 개구(115)는 N-형의 상기 층(107)상에 비대칭적으로 위치될 수 있으며, 여기에서 내부 베이스가 형성되고 또한 활성 콜렉터 영역을 형성한다. 그 측면중 하나에서는, 상기 개구(115)가 상기 층(107)의 에지에 더 근접하게 위치될 수 있고, 여기에서 산화물층(125)이 상기 층의 작은 가장자리 영역상에만 위치되는 반면에, 그 대향 측면에서는, 상기 개구(115)가 하부층의 대향 에지로부터 더 먼 거리에 위치되므로, 여기에서 산화물층(125)이 상기 층(107)의 더 큰 영역까지 확장한다.
절연성 트렌치(119)가 형성되는 개구는 석판 인쇄술로 형성되고(도 9 참조), 이 개구들은 N-형의 에피택셜층의 에지에, 즉, 이 층과 P-형의 에피택셜층(109) 사이의 경계에 배치된다. 이것은 상기 개구들이 형성 산화물층(125)상에 위치되는 것을 의미한다. 상기 개구에서, 산화물층의 재료 및 기판 재료가 원하는 깊이, 즉 약 5-10 ㎛의 트렌치를 얻을 때까지 트렌치(119)를 형성하기 위해 이방성 건식 에칭을 사용하여 에칭되므로, 트렌치들은 P-형의 기판(101)으로 확장하여 하부 확산부(103)의 하부 표면 이하의 레벨로 하강한다. 트렌치(119)는 열적으로 산화되므로, 그 측벽 및 하부 표면은 실리콘 산화물의 얇은 표면층(121)을 얻고, 트렌치들은 CVD 방법을 사용하여, 바람직하게는 TEOS(tetraethyl-orthosilicate)의 화학 분해에 의해 플레이트의 표면상에 증착되는 예컨대, 실리콘 산화물과 같은 절연성 재료(123)로 충전된다. 충전 재료는 소자의 표면에서 평평한 표면이 얻어질 때까지 건식 에칭에 의해 에칭 제거된다. 도 4와 비교하여 콜렉터 플러그에 대한 영역이 유지되지 않음을 알 수 있다. 트랜지스터 셀은 현저하게 작아지고 그에 따라 그 표면도 또한 감소되어, 하부 확산부(103)에 의해 점유된다. 이것은 콜렉터 기판 커패시턴스(Cjs)가 감소되는 결과를 야기한다.
실리콘 산화물층(125)에 의해 활성 영역을 형성하고 전술한 바와 같이 트렌치를 형성한 후에, 수백 nm의 두께를 갖는 얇은 폴리실리콘층(129)이 베이스 에미터 영역(115)의 상부에 증착된다(도 10 참조). 폴리실리콘층(120)은 붕소를 이온 주입함으로써 P+형으로 도핑되고, 그 위에 얇은 CVD 산화물층(131)이 폴리실리콘층(129)의 상부에 증착된다. CVD 산화물층(131) 및 폴리실리콘층(129)은 에미터 개구(133)를 형성하기 위해 석판 인쇄술로 패턴닝되고, 이 층들은 플라즈마 에칭과 같은 건식 에칭에 의해 석판 인쇄 마스크의 개구에서 제거된다. 에미터 개구(133)는 이전에 생성된 베이스 에미터 개구(115)의 실질적으로 중앙에 배치된다. 상기 층들(129, 131)은 또한 그 위치들에서 에칭 제거되므로, 그들의 영역들만이 에미터 개구(133)에 남게 된다. 베이스 에미터 개구(115)의 측면에 대응하고 산화물층이 N-형의 에피택셜층(107)의 좁은 영역까지만 확장하는 에미터 개구(133)의 측면에서, 현재 도포된 이들 층(129, 131)의 더 넓은 영역이 남게 되므로, 상기 층들은 베이스에 대한 접속 영역을 형성하는 이 측면에서 트렌치(119)까지 확장한다. 에미터 개구(133)의 대향 측면에서, 상기 층들(129, 131)의 좁은 영역만 남게되어 산화물층(125)의 부분의 상부에 위치되고, 에피택셜 N- 영역(107)상에 위치된다. 이 측면에서 트렌치(119)의 개구는 이들 층(129, 131)으로부터 자유롭게 된다.
에미터 개구(133)을 패턴닝한 후에, 얇은 열 산화물(135)이 성장되어 특히 에미터 개구(133)을 덮고, 그 위에 내부 베이스(137)가 얇은 열 산화물(135)을 통해 붕소를 이온 주입함으로써 생성된다(도 10 참조).
후속 단계에서 생성되는 에미터를 도핑을 갖는 폴리실리콘층(129)의 내부 베이스로부터 분리하기 위해, P+ 「스페이서」(139)가 에미터 개구의 에지를 따라서 형성된다(도 11 참조). 이것은 플레이트상에 CVD 질화물층을 등각으로 증착함으로써 이루어지고, 비소 에칭은 플레이트의 평평한 표면, 즉, 플레이트의 큰 평평한 표면에 병렬로 위치된 부분에서 상기 질화물층을 에칭 제거하는데 사용된다. 그것에 의해, CVD 질화물의 측면 스트링(139), 즉 「스페이서」가 에미터 개구(133)을 생성할 때 제조하는 단계를 따라서 제조된다.
스페이서를 형성한 후에, 콜렉터 접속부는 석판 인쇄술로 형성된다(도 11 참조, 또한 도 5의 콜렉터 플러그(127)와 비교). 콜렉터 접촉을 위한 마스크의 개구는 대응하는 트렌치(119) 및 에피택셜 N- 층(107) 사이의 경계 표면에 위치되며, 여기에서 내부 베이스가 형성되고 또한 콜렉터를 포함한다. 산화물 충전 트렌치가 건식 에칭에 의해 제거되어, 마스크 개구에 대응하고 이후에 콜렉터 접촉부를 형성하는 트렌치의 부분에 위치된다. 이러한 건식 에칭은 실질적으로 실리콘 산화물만에 영향을 주도록 선택하는 것이 바람직하지만, 매우 낮은 에칭 속도로 순수한 실리콘에 영향을 준다. 석판 인쇄술 마스크층(도시 생략)의 패턴닝이 이루어질 수 있으므로, 그 윈도우가 트렌치의 내부 경계선에 위치된다. 상기 윈도우 또는 마스크를 배치하는데 높은 정확도는 불필요하다. 결과적으로 생성된 홀(157)은 도 11에 나타낸 바와 같이, N- 도핑 에피택셜층(107) 및 하부 확산부(103)과 직접 접촉하는 하나의 측벽과, 트렌치의 내부 재료에 대향하여 위치되는 대향 측벽을 가진다. 그것에 의해, 상기 홀(157)은 트렌치의 측벽과 「자기 정렬」된다. 또한, 다른 2개의 측벽은 통상의 경우에 트렌치(119)의 내부 재료에 대향하여 위치된다(도 13a의 평면도를 또한 참조).
콜렉터 접촉 홀(157)을 생성한 후에, 수백 nm의 두께를 갖는 다른 얇은 폴리실리콘층이 플레이트상에 증착되고, 이 층은 홀(157)내로 통과하여 홀을 완전히 충전시킨다. 이 층은 비소가 N+형으로 주입되어 가열 동작후에 에미터 접촉부와 콜렉터 접촉부(143, 159)를 각각 형성한다. 에미터 및 콜렉터 전극을 패턴닝 및 에칭한 후에, 구조는 도 12에 도시되어 있는 구성을 얻는다.
회로는 자체의 모든 표면에 대해 예컨대, 실리콘 산화물의 층(147)을 도포함으로써 표면안정화되고, 여기에서 베이스, 에미터 및 콜렉터에 대한 접촉 홀이 석판 인쇄술로 형성된다(도 13a 참조). 접촉 홀을 에칭한 후에, 회로는 예컨대, 알루미늄을 스퍼터링함으로써 금속화된다. 금속 접촉 플러그(151, 153, 155)를 형성하기 위해 도체층이 석판 인쇄술로 형성된다. 그 결과는 도 13a에 나타내며, 또한 도 13c의 평면도를 참조하라. 이 실시예에서, 트랜지스터 셀의 크기는 스페이싱에 의해 완전히 한정되며, 이 스페이싱은 외부 전기 접속용의 각각의 금속 도체를 배치할 때 사용될 수 있고, 즉, 트랜지스터의 크기는 「금속 피치」로 제한된다.
하부 확산 또는 통상적으로 산화물에 의해 절연되는 트렌치 내부에 양호한 전기 도전율을 갖는 내부층 또는 영역에 접속부를 형성하는 방법은 NPN 트랜지스터로 제한되지는 않지만, 측면 PNP 트랜지스터에 대해 동등하게 잘 작용하며, 하부 확산이 후술하는 바와 같이 베이스를 형성한다.
내부 영역, 즉 하부 확산에 접속부를 형성하는 홀은 비결정 실리콘, 미정질 실리콘 또는 다결정 실리콘의 층과 같은 전기 도전성 재료로 충전될 수 있으며, 이러한 재료들은 후속 단계에서 도핑되지 않거나 도핑되며, 증착 동작에서는 N-형 및 도핑된다. 전술한 생성 방법은 변경될 수 있으므로, 이러한 비결정 실리콘, 미정질 실리콘 또는 다결정 실리콘의 층이 동시에 에미터 및 콜렉터 접촉부를 모두 형성하고, 즉, 홀이 에미터 및 콜렉터 접촉부용의 재료가 도포될 때와 동시에 충전된다. 더욱이, 홀은 CVD 방법을 사용하여 증착되는 텅스텐과 같은 금속으로 충전될 수 있다. 이 경우에, 홀은 제조 공정에서 다른 접촉 홀과 동시에 형성 및 에칭될 수 있고, 홀은 다른 접촉 홀과 동시에 CVD를 사용하여 증착되는 텅스텐으로 충전될 수도 있다. 이러한 후자의 경우는 도 13b의 다른 실시예에 의해 나타나 있다. 콜렉터용의 접촉 홀은 트렌치(119)내로 깊게 에칭된다. 이것은 실리콘 산화물에 영향을 주지만 실리콘에 영향을 주지 않는 에칭제를 사용함으로써 이루어질 수 있다. 이 경우에, 트렌치(119)는 실리콘 산화물로 충전되어야 한다.
도 14 내지 도 17과 관련하여, 적절한 성능을 갖고 트렌치에 의해 절연되는 PNP형의 수평 바이폴라 트랜지스터를 제조하는 방법이 설명된다. 이 방법은 수평 바이폴라 트랜지스터가 전술한 바와 같이, 동일한 회로 플레이트상에 NPN형의 대응하는 수직 바이폴라 트랜지스터를 제조할 때 처리 단계의 흐름에서 통합될 수 있게 하는데 적합하며, 1997년 7월 11일에 출원된 스웨덴 특허 출원 9702693-4호를 참조하라. 그러한 방법에 적합한 방법은 여기에 설명된 수평 PNP 트랜지스터가 집적 회로내에서 단독으로는 드물게 존재하기 때문에 유용하다.
상기와 같이, P-형의 시료 단결정 실리콘은 (100)-결정면에 위치된 표면을 갖는 플레이트 또는 칩(211)의 형성에 사용된다(도 14 참조). 예컨대, 비소 또는 안티몬으로 이온 주입된 층에 의해 구성될 수 있는 하부 확산 또는 매립층(213)이 석판 인쇄술로 형성된 후, 2-3 ㎛의 두께를 갖는 에피택셜 실리콘층(215)이 플레이트상에 도포된다. 그 후, N- 및 P- 영역(217, 219)이 각각 이온 주입과 관련된 석판 인쇄술에 의해 플레이트상에 형성된다. 예컨대, 인으로 이온 주입되는 N- 영역(217)은 N+형의 하부 확산부(213)상에 직접 위치된다. 예컨대, 붕소로 이온 주입된 다른 영역(219)은 따라서 P- 도핑된다.
그 후, 활성 영역이 종래의 LOCOS 방법에 의해 형성된다(도 15 참조). 두꺼운 필드 산화물(221)을 포함하는 영역은 서로의 중앙에 위치되는 영역들 사이에 위치되며, 내부 포인트로부터 및 외부가 PNP 트랜지스터의 에미터, 콜렉터 및 베이스 접속 영역을 형성한다(도 2b의 평면도와 또한 비교). 절연성 트렌치(223)은 기판 재료가 이방성 건식 에칭을 사용하여 에칭 제거된 후에, 트렌치(223)가 원하는 깊이, 즉 5-10 ㎛를 얻을 때까지 석판 인쇄술로 형성된다. 트렌치(223)는 열적으로 산화된 후, 예컨대, 실리콘 산화물 또는 다결정 실리콘과 같은 전기 절연성 또는 반절연성 재료로 충전된다. 충전 재료는 평평한 표면이 얻어질 때까지 건식 에칭에 의해 에칭 제거된다. 그 후, 트렌치(223)의 표면에 있는 개구는 트렌치가 폴리실리콘으로 충전된 경우에, 표면상에 전기 절연층 또는 마우스(mouths)를 얻기 위해 산화된다. 트렌치가 시작부터 실리콘 산화물로 미리 충전된 경우에는, 그러한 여분의 산화는 불필요하다.
트렌치(223)를 형성한 후에, 필드 산화물 스트링(221) 사이에 위치되는 3개의 중앙 영역의 최외각에는, N+형의 플러그(225)가 석판 인쇄술로 형성되고(도 16 참조), 트랜지스터의 베이스의 전기 접속을 위해 하부 확산부(213) 및 소자의 표면 사이에 저 저항 접속부를 형성할 것이다. 플레이트의 표면상에 이온 주입에 의해 도펀트, 일반적으로 인이 도포된다. 플러그(225)를 형성하는 깊은 확산을 형성하기 위해 도펀트를 상기 재료내에 주입하기 위한 열처리가 실행된다. 따라서 활성 영역을 형성하고 N+형의 플러그를 형성한 후에, 수백 nm의 두께를 갖는 얇은 폴리실리콘층(227)이 플레이트상에 증착된다. 이 폴리실리콘층(227)의 상부에는 얇은 실리콘 산화물층(229)이 증착된다. 폴리실리콘층(227)은 얇은 산화물층(229)을 통해 붕소를 이온 주입함으로써 P+형으로 도핑되고, 얇은 산화물층(229) 및 폴리실리콘층(227)은 석판 인쇄술로 패턴닝되므로, 에칭후에 이들 층은 에미터 및 콜렉터 영역, 즉, 필드 산화물 스트링(221)에 의해 형성된 중앙 영역중 2개의 최내각 영역, 즉, N+형의 플러그를 형성하는 깊은 확산을 포함하지 않는 영역에만 남게 된다. 붕소에 의해 P+로 도핑된 폴리실리콘층(227)의 나머지 영역은 마감 공정후에 제조될 수평 PNP 트랜지스터의 에미터 및 콜렉터의 각각에 대한 내부 접속부를 형성한다.
에칭 단계후에, 수백 nm의 두께를 갖는 다른 얇은 폴리실리콘층(231)이 플레이트의 표면상에 증착된다. 이 층(231)은 N+형으로 되도록 인 또는 비소가 주입되어 열 처리후에 제조될 수평 PNP 트랜지스터의 베이스 접속부를 형성한다. 이러한 얇은 폴리실리콘층(231)은 베이스 접속부를 형성하기 위해 패턴닝 및 에칭되며, 그 구조는 도 16에 도시되어 있는 외관을 얻는다.
회로의 표면은 베이스, 에미터 및 콜렉터에 대한 접촉 홀이 석판 인쇄술로 형성되는 예컨대, 실리콘 산화물(233)의 층에 의해 표면안정화된다(도 17 참조). 이 접촉 홀들을 에칭한 후에, 회로는 예컨대, 알루미늄에 의해 스퍼터링함으로써 금속화된다. 형성된 전기 도전층(235)은 플레이트의 표면에 개별 도체를 형성하기 위해 석판 인쇄술 및 에칭에 의해 형성되며, 그 결과는 도 17에 나타나 있다.
도 18 내지 도 20, 도 21b 내지 도 25와 관련하여 제조된 트랜지스터의 성능을 향상시키는 목적을 갖는 트렌치 절연 수평 PNP 트랜지스터의 제조의 다른 실시예가 설명된다. 이 다른 실시예는 각각 제조되는 트랜지스터용의 작은 영역을 얻기를 원하는 경우, 즉, 각각 제조된 트랜지스터에 대해 기판 플레이트의 표면상에서 필요한 영역이 작게 되는 경우, 및 베이스 대 기판(Cbs), 베이스 대 에미터(Cbe) 및 베이스 대 콜렉터(Cbc)의 커패시턴스가 가능한 한 작게 형성되는 경우에 특히 적합하다.
이러한 제조 방법은 전술한 바와 같은 PNP 트랜지스터의 제조 방법과 일부 단계가 일치하며, 이 단계들은 상세히 설명하지 않는다. 따라서, 상기와 같이, 시작 재료는 (100)-결정면에 위치되는 표면을 갖는 단결정 실리콘의 플레이트(241)에 의해 구성된다(도 18 참조). 수평으로 형성되는 예컨대, 사각형 영역으로 구성되고 비소로 이온 주입된 층으로 이루어진 하부 확산 또는 매립층(243)(도 25의 평면도 참조)이 석판 인쇄술로 형성되고, 약 1 ㎛의 두께를 갖는 에피택셜 실리콘층(245)이 플레이트상에서 성장된다. N- 및 P- 영역(247, 249)이 이온 주입과 관련하여 석판 인쇄술에 의해 플레이트의 표면에 형성된다. 예컨대, 인을 이온 주입함으로써 생성된 N- 영역(247)은 N+형의 하부 확산부(243)의 상부에 직접 위치되고, 이 영역내에서 PNP 트랜지스터가 제조된다. 예컨대, 붕소를 이온 주입함으로써 생성된 나머지 영역(249)은 P- 도핑되어 N- 도핑된 영역(247)을 둘러쌓고, 소자의 제한을 형성한다.
활성 영역(도 19 참조)은 종래의 LOCOS 방법에 의해 형성되고, 두꺼운 필드 산화물(251)의 영역은, 서로에 대하여 중앙에 위치되고, 내부 포인트 및 외부에서 나타나는 바와 같이, 그 내부에 PNP 트랜지스터의 에미터 및 콜렉터가 각각 형성되는 2개의 영역(253, 255) 사이에 위치된다. 최내각 영역(253)은 사각형을 갖는 영역과 같은 예컨대, 볼록 영역인 홀을 가지지 않는 연속적인 영역일 수 있는 반면에, 회부 영역(253)은 예컨대, 사각 링의 형상을 갖는 환형이다(도 25 참조). 절연성 트렌치(253)는 석판 인쇄술로 형성되고, 기판 재료는 트렌치가 원하는 깊이, 약 5-10 ㎛를 얻을 때까지 이방성 건식 에칭에 의해 에칭 제거된다.
트렌치의 표면 및 벽은 열적으로 산화되고, 예를 들어, 열적으로 성장된 산화물층(258)이 제공되며 동시에 20-30 nm의 두께를 갖는 소위 KOOI 산화물(254)이 영역(253, 255)상에 성장되고, 약 60 nm의 두께를 갖는 얇은 실리콘 질화물층(257)이 예컨대, LPCVD(Low Pressure Chemical Vapour Deposition)를 사용하여 산화물의 상부에 도포된다. 트렌치(257)는 후자의 경우에 예컨대, SACVD(SubAtmospheric Chemical Vapour Deposition)를 사용하여 플레이트의 표면상에 실리콘 산화물층을 증착함으로써 그리고 예컨대, 실리콘 산화물과 같은 전기적으로 양호한 절연 재료로 충전된다. 이러한 실리콘 산화물층은 평평한 표면이 트렌치의 개구에서 얻어질 때까지 건식 에칭에 의해 에칭 제거된다. 이러한 평탄화 에칭과 관련하여, 실리콘 산화물 아래에 직접 위치되는 질화물층(256)이 또한 에칭 절차에서 산화물이 에치 정지층으로서 작용하는 평평하거나 수평인 부분상에서 제거된다. 실리콘 질화물층(256)은 트렌치(257)에 남아 있으며, 충전 실리콘 산화물내의 가능한 불순물에 대한 확산 장벽으로 작용한다. 베이스의 접속을 위한 N+형의 깊은 확산용 영역은 유지되거나 형성되지 않음을 도 19에서 관측할 수 있다(도 16과 비교). 그것에 의해, 생성될 PNP 트랜지스터에 필요한 플레이트의 표면에 있는 영역은 현저하게 작아지며, 하부 확산부(243)에 의해 사용되는 영역이 수평으로 또한 감소된다. 이 결과로 베이스 대 기판 커패시턴스(Cbs)가 감소된다.
활성 영역(253, 255)을 형성하고, 트렌치(257)를 에칭및 충전하며, 또한 KOOI 산화물층(257)을 제거한 후에, 약 30 nm의 두께를 갖는 실리콘 산화물의 얇은 층(259)이 열적 산화물, 즉 다른 KOOI 산화물층에 의해 플레이트상에 바람직하게 증착된다(J.A. Appel 등의 상기 인용된 문헌 참조). 이와 달리, 앞서 도포된 KOOI 층(254)은 남아 있을 수 있다. 플레이트는 LPCVD 방법에 의해 바람직하게는 약 30 nm의 두께를 갖는 얇은 실리콘 질화물층(261)으로 코팅된다. 도포되어 하부 실리콘 산화물에 및 상부 실리콘 질화물상에 이루어지는 이러한 적층은 포토레지스트층(263)을 도포하고 패턴닝하여 포토레지스트층에 형성된 개구를 통해 에칭함으로써 석판 인쇄술로 패턴닝된다.
이러한 절차의 장점은 제조되는 PNP 트랜지스터의 베이스 폭을 결정하는 에미터 및 콜렉터 영역 사이의 거리가 잘 한정되는 것이다. 그것에 의해, 트랜지스터의 한계 주파수(Ft), 누설(break-through) 전압(Bvceo) 및 전류 이득(Hfe)의 보다 양호한 제어가 얻어진다. 도 21a에는 일반적인 PNP 트랜지스터에 대한 베이스 폭의 함수로서 전류 이득의 함수가 도시되어 있다.
통상적으로, 에미터 및 콜렉터 영역 사이의 분리는 필드 산화물 스트링(251)에 의해 규정된다. 그러나, 그러한 필드 산화물 스트링에 의해 제공된 확장은 LOCOS 방법을 사용하여 필드 산화물을 생성할 때 소위 「버즈 비크(birds-beak)」의 형성으로 인해 잘 규정되지 않는다(상기 인용된 스웨덴 특허 출원 9702693-4호 참조).
이러한 패턴닝 단계는 또한 에미터 및 콜렉터 개구가 작게 형성될 수 있게 하며, 그 이유는 이들이 석판 인쇄술로 형성되기 때문이다. 그것에 의해, 에미터 대 베이스(Cbe) 및 콜렉터 대 베이스(Cbc)의 커패시턴스가 모두 감소된다.
에칭 단계후에, 포토레지스트층(263)이 임의의 공지된 방법으로 제거되며, 약 200 nm의 두께를 갖는 폴리실리콘, 미정질 실리콘 또는 비결정 실리콘의 얇은 층(265)이 플레이트의 표면상에 증착된다(도 21b 참조). 이하에서 폴리실리콘층이라 칭해지는 이 층은 예컨대, B 또는 BF2를 사용하여 붕소를 이온 주입함으로써 P+형이 되도록 도핑된다. 이 층은 또한 증착을 형성할 때 직접 도핑을 얻을 수 있으며, 이온 주입 단계는 생략된다. 얇은 산화물층(267)은 CVD에 의해 약 200 nm의 두께를 갖고 폴리실리콘층(265)의 상부에 증착된다. CVD 산화물층(267) 및 폴리실리콘층(265)는 포토레지스트층(269)을 도포하고 패턴닝함으로써 석판 인쇄술로 패턴닝되므로, 포토레지스트층(269)의 나머지 부분은 에미터 및 콜렉터 영역(253, 255)에 대응하고, 플라즈마 에칭과 같은 건식 에칭으로, CVD 산화물층(267) 및 폴리실리콘층(265)가 포토레지스트층(269)에 의해 보호되지 않는 부분으로부터 제거된다.
산화물/폴리실리콘의 위로부터 층들의 시퀀스를 에칭하는 것을 포함하는 패턴닝을 행한 후에, 포토레지스트층(269)의 나머지 부분이 공지된 방법으로 제거된다. 플레이트의 표면은 N+형의 하부 확산층(253)과의 접속을 형성하기 위해 포토레지스트층(271)을 사용하여 다시 패턴닝되며(도 22 참조), 이로써 제조되는 수평 PNP 트랜지스터의 베이스에 내부 접속 영역을 형성한다.
이 베이스 접속부들은 소자를 둘러쌓는 절연성 트렌치(257)에 완전히 또는 부분적으로 위치되도록 배치된다. 그것에 의해, 소자의 영역이 감소되고 동시에 베이스 대 기판 커패시턴스(Cbs)가 감소된다.
따라서, 개구(273)가 절연성 트렌치(257)의 내부 측벽, 즉, 모든 활성 영역이 내부에 위치되는 영역에 경계를 형성하고, 특히 N+형의 하부 확산부(243) 및 에피택셜 N- 도핑층(245)에 경계를 형성하며, 제조될 PNP 트랜지스터의 베이스 영역을 형성하는 측벽상에 위치되는 포토레지스트층(271)내에 형성된다. 개구(273)는 어떤 경우에 트렌치(257)의 내부 측벽을 다소 초과하도록, 즉, 트렌치(257)의 내부 측벽의 내부 측면에 위치되는 내부를 가지도록 위치되어야 한다. 트렌치(257)내의 산화물은 본 명세서에 설명되어 있는 바와 같은 실시예에서 필드 산화물(251)의 하부 표면 아래의 약 0.5 ㎛의 깊이까지 아래로 건식 에칭 절차에 의해 제거된다. 에칭의 깊이는 어떤 경우에 에칭된 홀(275)이 N+형의 하부 확산부(243)까지 도달하도록 적응된다. 에칭은 산화물 및 또한 질화물만을 제거하고 에피택셜 N- 도핑층(245) 및 하부 확산부(243)의 인접 영역의 재료에는 영향을 주지 않도록 이루어질 수 있다. 개구(273)이 트렌치(257)의 내부 측벽상에 및 이 측벽들의 외측 면상, 즉, 활성 영역의 중앙에 가장 가깝게 위치되는 트렌치(257)의 에지에 위치되는 영역상에 다소 위치되는 것으로 인해, 내부 벽에서 트렌치(257)내의 모든 산화물이 제거되고, 또한 질화물층(256) 및 열적으로 성장된 산화물층(254)이 제거되게 한다. 결과적으로 생성된 홀은 그것에 의해 도 22에 나타내는 바와 같이, 하부 확산부(243) 및 활성 접합부가 형성되는 N- 도핑 에피택셜 영역(245)의 나머지인 영역과 직접 접촉하여 측면 또는 측벽중 하나를 가진다. 상기 홀(235)은 따라서 사전에 트렌치(257)의 내부 측벽의 일부가 배치되는 위치에 배치되는 측벽, 내부 측벽중 하나를 가진다.
바람직한 방법으로, 홀(275)이 폐쇄형 및 환형을 갖고 모든 표면을 순환하며 수평으로 한정하는 리세스 또는 깊은 홈으로서 형성되어, 그 내부에 활성 영역이 배치되며, 특히 홀(275)의 내부 벽이 하부 활성 영역, 베이스 영역 또는 N- 영역의 외부 수평 경계를 형성한다. 상기 홀(275)은 또한 충분히 많은 절연 재료가 트렌치(257)내에 남아 있도록, 그 절연 재료가 전기 절연 기능을 수행할 수 있도록 형성된다. 트렌치(257)의 폭은 공간적인 이유로 및 상당한 두께를 갖는 산화물층의 사용에 의해 재충전할 수 있도록, 가능한 한 작게 예컨대, 0.8-1 ㎛일 수 있게 되어야 하고, 그것이 도면에 도시된 트렌치의 형성을 얻기 위해, 트렌치의 에칭이 이루어질 수 있게 한다. 포토레지스트층(271)의 개구(273)은 0.5-0.6 ㎛의 폭을 가질 수 있고, 상기 홀(275)에 의해 형성되는 결과적인 접촉 홈은 0.4-0.5 ㎛의 폭을 가질 수 있다.
포토레지스트층(271)을 완전히 에칭 및 제거한 후에, 약 0.3 ㎛의 두께를 갖는 얇은 폴리실리콘층(277)이 플레이트상에 증착된다(도 23 참조). 폴리실리콘층(277)은 플레이트의 표면상에 등각으로 도포되고, 베이스 접속을 위해 에칭된 홀(275)은 폴리실리콘층(277)의 층 두께 및 홀의 폭의 선택에 따라 완전히 또는 부분적으로 충전된다. 폴리실리콘층(277)은 예컨대, 인 및/또는 비소를 이온 주입함으로써 N+형이 되도록 강력하게 도핑된다. 상기 포토레지스트층은 포토레지스트층(278)을 도포하여 패턴닝하고, 플레이트의 표면에서 보호되지 않는 부분을 에칭함으로써 석판 인쇄술로 패턴닝되므로, 폴리실리콘층(277)이 베이스 접속을 위해 에칭된 홀(275)의 상부 또는 홀의 직접 접속부에만 남게 된다. 따라서, 플레이트의 표면의 다른 영역은 노출되도록 형성되어, P+형의 폴리실리콘층(277)으로 덮여진다.
상기 포토레지스트층은 공지된 방법으로 제거되고, 상기 플레이트는각각 P+ 및 N+형의 폴리실리콘층(265, 277)을 벗어난 도펀트 확산을 행하기 위해 고온에서 열처리된다. 에미터-베이스 및 콜렉터-베이스 접합부는 각각 에미터 및 콜렉터 영역(253, 255)내의 에피택셜층(245)의 표면의 다소 아래에 형성되고, 동시에 완전한 베이스 접속부가 생성된다. 회로는 베이스, 에미터 및 콜렉터에 대한 접촉 홀(281)이 석판 인쇄술로 형성되는 예컨대, 실리콘 산화물의 층(279)을 도포함으로써 표면안정화된다(도 24 참조). 각각의 도전성 폴리실리콘층까지 아래로 접촉 홀을 에칭한 후에, 회로는 예컨대, 알루미늄을 스퍼터링함으로써 금속화된다. 상기 접촉 홀은 스퍼터링을 완료한 후에 높게 인가된 수압(hydrostatic pressure)을 사용함으로써 소위 「포스 필(Force Fill)」 방법에 의해 완전한 충전이 제공될 수 있다. 도체층(283)이 석판 인쇄술로 형성된다. 최종 결과는 도 24에 나타내고 있다.
도 25에는 상기로부터 알 수 있는 바와 같이 제조된 소자가 도시되어 있다. 프레임으로서 PNP 트랜지스터를 둘러쌓는 절연성 트렌치(257)의 외부 코너가 트렌치의 재충전을 향상시키기 위해 약 45°의 각도로 기울어지게 제조된 것을 알아야 한다. 약 90° 각을 갖는 코너를 형성하지 않지만, 이 각은 대신에 가능한 한 크게 예컨대, 135°가 되어야 하는 벽을 가지도록 절연성 또는 도전성 재료과 같은 임의의 재료로 충전되는 깊은 홈을 항상 형성하는데 유용하다. 또한, 트렌치(257)내에 위치되는 주요부에 폐쇄 홈을 형성하는 홀(275)은 약 45°의 각으로 기울어진 외부 측벽을 가진다. 또한, 도 13c에 도시되어 있는 트렌치(123)의 외부 측벽은 직각을 가지지는 않지만, 평평한 측벽 부분들이 서로 135°의 각을 형성한다.
당업자는 상술된 바와 같은 제조 방법을 변형할 수 있다는 것을 알수 있을 것이다. 도 24를 고려시, 베이스 접속을 위해 트렌치(257)내에 홀(275)을 생성할 가능성 및/또는 금속 접촉을 위한 홀(281)을 형성함과 동시에 또는 이들 홀이 텅스텐과 같은 금속으로 충전됨과 동시에 이들 홀을 충전할 가능성이 있다는 것을 이해할 것이다. 접촉 홀 금속으로서 텅스텐을 사용할 때, CVD를 이용하여 도포되고, 그 금속을 도포하기 전에 전술한 알루미늄을 도포하는 것과 동일한 방법으로, 적절하게 Ti 및 TiN이 실리콘 플레이트상의 전기 접속층 및 텅스텐 플러그와 같은 도포된 금속 재료 사이의 전기 접촉을 향상시키기 위해 스퍼터링함으로써 도포된다.
콜렉터 및 에미터 영역이 다른 단계 중에서 내부 환형 필드 산화물 스트링을 생략함으로써, 그리고 분리된 콜렉터 및 에미터층을 생성하기 위해 마스크의 적절한 구성을 사용함으로써 하나의 단일 영역으로 결합된 경우, 양호한 특성이 제공될 수 있고 버랙터 다이오드로서 사용되기에 적합한 다이오드 구조(도시 생략)가 얻어진다. 또한, 이 다이오드 구조는 첨부된 청구 범위내에 있을 뿐만 아니라, 전술한 바와 같은 PNP 트랜지스터와 유사한 구성을 갖는 다른 반도전성 구조이다. 이러한 구조는 대체로 높은 도전율을 갖고, 활성 영역 또는 층에 전기 접속을 형성하여 모든 활성 영역의 실질적으로 아래로 확장할 수 있는 내부층 및 장치의 표면에 배치되는 하나 이상의 활성 영역을 둘러쌓는 전기 절연성 트렌치를 또한 포함한다.
절연성 트렌치(257)가 충분히 작은 폭을 가지도록 형성될 수 있는 경우에, 모든 환형 접촉 홈(275)은 트렌치의 내부에 반드시 배치될 수 있지만, 이것이 바람직한 실시예가 아님을 또한 알수 있을 것이다. 접촉 홈(275)을 에칭할 때, 에칭 공정은 산화물 뿐만 아니라 실리콘도 제거하는 것이 사용되어야 한다.
전술한 제조 방법은 반도체 처리 기술 분야의 당업자라면 여러 가지 방법으로 변형이 이루어질 수 있다는 것을 알 수 있다. 상이한 단계들이 예컨대, 그 순서를 변경하거나 삭제될 수 있다.
본 발명의 특정 실시예가 예시 및 설명되어 있지만, 당업자라면 다수의 추가적인 장점, 변형 및 수정이 쉽게 이루어질 수 있음을 알 것이다. 따라서, 본 발명은 본 명세서에 예시 및 설명된 특정 명세 및 장치에 한정되지 않는다. 따라서, 여러 가지 변형이 첨부된 청구의 범위 및 그 등가물에 의해 한정되는 바와 같은 본 발명의 개념의 범위를 벗어남 없이 이루어질 수 있다. 따라서, 첨부된 청구의 범위는 본 발명의 사상 및 범위내에서 모든 변형 및 수정을 포함한다.

Claims (43)

  1. 반도전성 플레이트의 표면에서 바이폴라 장치를 제조하는 방법으로서,
    높은 전기 도전율을 갖는 내부층을 생성하는 단계와,
    하나이상의 활성 영역을 형성하기 위하여 활성층을 생성하는 단계로서, 전체 활성 영역은 상기 내부층상으로 확장하고, 상기 내부층은 상기 활성층 중의 제1 활성층과의 전기 접속을 형성하는, 생성 단계와,
    상기 활성 영역을 적어도 부분적으로 둘러쌓는 전기 절연성 트렌치를 생성하는 단계와,
    윈도우를 갖는 마스크 층을 상기 반도체 장치의 표면에 도포함으로써 고 도전율을 갖는 내부층에 이르기까지 트렌치내에 홀을 생성하는 단계로서, 상기 윈도우는 전기 절연성 트렌치의 측벽을 적어도 부분적으로 덮도록 위치되는, 생성 단계와,
    상기 활성 영역내의 재료가 아니라 상기 활성 영역상의 그리고 전기 절연성 트렌치의 재료를 포함하여 상기 활성층과 다른 침투 재료만을 에칭 에이전트로 사용하여 윈도우를 통해서 에칭하는 단계 및,
    전기 도전성 재료가 고 도전율을 갖는 상기 내부층과 전기 접촉하여 상기 내부 영역과의 전기 접속을 형성하도록 상기 도전성 재료로 상기 홀을 충전하는 단계를 포함하는 바이폴라 장치 제조 방법.
  2. 제 1 항에 있어서,
    마스크층을 도포하는 단계에서, 상기 윈도우는 상기 활성 영역에 직접 위치되는 전기 절연성 트렌치의 내부 측벽을 덮도록, 그리고 상기 내부 측벽에 직접 위치되는 상기 활성 영역의 부분을 덮도록 위치되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  3. 제 1 항에 있어서,
    전기 절연성 트렌치를 생성하는 상기 단계는:
    상기 반도전성 플레이트내에 홀 또는 리세스를 생성하는 단계와,
    상기 홀 또는 리세스의 벽에 산화물층을 열성장시키는 단계와,
    상기 산화물층의 상부에 질화물층을 도포하는 단계 및,
    상기 홀 또는 리세스의 나머지 주요 부분을 균일 또는 균질의 전기 절연 재료로 충전시키는 단계를 포함하는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  4. 제 3 항에 있어서,
    상기 홀 또는 리세스의 나머지 주요 부분을 충전시키는 상기 단계에서, 실리콘 산화물이 상기 균일 또는 균질의 전기 절연성 재료로서 사용되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  5. 반도전성 플레이트의 표면에서 바이폴라 장치를 제조하는 방법으로서,
    높은 전기 도전율을 갖는 내부층을 생성하는 단계와,
    하나이상의 활성 영역을 형성하는 활성층을 생성하는 단계로서, 전체 활성 영역은 상기 내부층상으로 확장하고, 상기 내부층은 상기 활성층 중의 제1 활성층과의 전기 접속을 형성하는, 생성 단계와,
    상기 활성 영역을 적어도 부분적으로 둘러쌓는 전기 절연성 트렌치를 생성하는 단계와,
    상기 전기 절연성 트렌치중 하나의 트렌치의 측벽과 적어도 부분적으로 중첩하는 에리어를 갖는 윈도우를 통해서 에칭함으로써 고 도전율을 갖는 내부층에 이르기까지 트렌치내에 홀을 생성하는 단계로서, 상기 에칭은 임의의 상기 활성 영역을 에칭하는 것을 피하도록 선택적인, 생성 단계와,
    전기 도전성 재료가 고 도전율을 갖는 상기 내부층과 전기 접촉하여 상기 내부 영역과의 전기 접속을 형성하도록 상기 전기 도전성 재료로 상기 홀을 충전하는 단계 및 이와 동시에, 제1 층과 다른 제2 활성층과 전기 접속을 형성하기 위하여 상기 반도전성 플레이트의 표면에서 상기 제2 활성층의 자유 표면에 전기 도전성 재료를 도포하는 단계를 포함하는 바이폴라 장치 제조 방법.
  6. 제 5 항에 있어서,
    상기 전기 절연성 트렌치를 생성하는 단계는;
    상기 장치의 표면으로부터 리세스를 생성하는 단계와,
    상기 리세스의 측벽상에 전기 절연층을 생성하는 단계 및,
    전기 절연성 또는 반절연성 재료로 상기 리세스를 충전하는 단계를 포함하는데,
    트렌치내에 홀을 생성하는 상기 단계에서, 상기 홀은 상기 리세스의 측벽상의 전기 절연층을 통해서 아래로 그리고 이와 동시에 상기 절연층을 따라서 확장되도록 생성되는데, 상기 트렌치는 전기 절연층의 전체 두께를 통해서 상기 절연층내에 형성되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  7. 제 5 항 있어서,
    상기 바이폴라 장치가 NPN 트랜지스터인 경우, 활성층을 생성하는 상기 단계에서, 상기 제2 층은 상기 NPN 트랜지스터의 에미터를 포함하도록 생성되어, 상기 제2 활성층의 표면이 에미터 개구를 포함하도록 하는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  8. 제 7 항에 있어서,
    상기 홀을 생성하는 단계 이전에, 활성층의 표면까지 활성 영역내에 개구를 생성하는 단계와,
    프레임형, 환형 또는 개구 주위 전체에서 확장하는 폐쇄 형태를 갖는 전기 도전성 장치의 바로 아래의 상기 활성층의 영역을 전기 접속하기 위해 전기 도전성 장치를 상기 개구의 에지에서 생성하는 단계 및,
    에미터 개구를 한정하기 위해 상기 전기 도전성 장치의 내부 에지에서 전기 절연부를 생성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  9. 반도전성 플레이트의 표면에서 바이폴라 장치를 제조하는 방법으로서,
    높은 전기 도전율을 갖는 내부층을 생성하는 단계와,
    하나이상의 활성 영역을 형성하기 위하여 활성층을 생성하는 단계로서, 상기 하나이상의 활성 영역 전체는 고 전기 도전율을 갖는 상기 내부층상으로 확장하고, 상기 내부층은 상기 활성층 중의 제1 활성층과의 전기 접속을 형성하는, 생성 단계와,
    상기 활성 영역을 적어도 부분적으로 둘러쌓는 전기 절연성 트렌치를 생성하는 단계와,
    반도전성 플레이트의 표면에 전기 절연층을 생성하고, 상기 전기 절연층을 통해서 활성층의 표면으로 확장하는 접촉 홀을 생성하는 단계로서, 상기 접촉 홀중 하나는 상기 전기 절연층을 통해서 확장하도록 생성되고 나서 고 도전율을 갖는 상기 내부층에 이르기까지 적어도 트렌치의 측벽 부분을 통해서 그리고 이 측벽 부분을 따라서만 확장하도록 생성되는데, 상기 접촉 홀중 하나는 상기 트렌치의 이전의 측면의 장소에 위치되는 측면을 갖도록 이루어지는, 생성 단계와,
    상기 활성층과의 전기 접속을 형성하기 위하여 전기 도전성 재료로 상기 접촉 홀을 충전하는 단계로서, 상기 전기 도전성 재료는 고 도전율을 갖는 상기 내부층과 직접 전기 접촉하여 상기 내부층과의 전기 접속을 형성하는, 충전 단계를 포함하는 바이폴라 장치 제조 방법.
  10. 제 9 항에 있어서,
    상기 접촉 홀은 CVD를 사용하여 텅스텐을 증착시킴으로써 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  11. 제 9 항에 있어서,
    상기 접촉 홀은 알루미늄을 스퍼터링함으로써 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  12. 제 9 항에 있어서,
    상기 접촉 홀을 충전하기 전에, 우선 제1 티타늄 층이 도포되고 그 층상에 티타늄 질화물 층이 도포되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  13. 반도전성 플레이트의 표면에서 바이폴라 장치를 제조하는 방법으로서,
    상기 플레이트의 표면에서 적어도 활성 영역을 생성하는 단계와,
    고 도전율을 갖는 내부 층을 생성하는 단계로서, 상기 층은 활성층과의 전기 접속을 형성하고 전체 활성 영역 아래로 확장되는, 생성 단게와,
    상기 하나이상의 활성 영역을 둘러쌓는 전기 절연 트렌치를 생성하는 단계와,
    트렌치에 적어도 부분적으로 위치되거나 고 도전율을 갖는 상기 내부층에 이르기까지 상기 트렌치의 측벽의 적어도 수직 부분을 따라서 연속적으로 트렌치에 직접 위치되는 리세스를 생성하는 단계로서, 상기 리세스는 환형 홈을 형성하도록 생성되는데, 상기 홈은 상기 장치의 활성 영역 주위에서 확장되고, 제1 측벽에 의해 한정되어 상기 활성 영역과의 직접 경계를 형성하는, 생성 단계 및,
    고 도전율을 갖는 내부층과 전기 접촉하도록 전기 도전성 재료로 상기 리세스를 충전하는 단계를 포함하는 바이폴라 장치 제조 방법.
  14. 제 13 항에 있어서,
    상기 리세스를 생성하는 단계에서, 상기 리세스는 상기 플레이트의 표면으로부터 상기 트렌치에 이르기까지 에칭함으로써 생성되어, 상기 홈의 제1 측벽은 상기 트렌치의 측벽 부분이 사전에 위치되는 동일한 장소에 위치되도록 하는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  15. 제 13 항에 있어서,
    상기 리세스는 도핑되지 않은 실리콘 층을 증착함으로써 충전되고 나서 이 층은 도핑되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  16. 제 13 항에 있어서,
    상기 리세스는 N-형으로 도핑되는 실리콘 층을 증착함으로써 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  17. 제 13 항에 있어서,
    상기 리세스는 CVD-방법을 사용하여 텅스텐 층을 증착시킴으로써 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  18. 제 13 항에 있어서,
    상기 리세스는 상기 장치의 활성 영역에 대한 다른 접촉 홀이 형성되는 것과 동시에 규정되고 에칭되며, 상기 리세스는 CVD-방법을 사용하여 텅스텐을 증착시킴으로써 상기 다른 접촉 홀과 동시에 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  19. 제 13 항에 있어서,
    상기 리세스는 상기 장치의 활성 영역에 대한 다른 접촉 홀이 규정되고 에칭되는 것과 동시에 규정되고 에칭되며, 상기 리세스는 알루미늄의 스퍼터링 도포에 의해 다른 접촉 홀과 동시에 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  20. 제 13 항에 있어서,
    상기 리세스를 충전하기 전, 우선 티타늄 층이 도포되고 그 층상에 티타늄 질화물 층이 도포되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  21. 제 13 항에 있어서,
    상기 장치의 표면에서 활성 영역의 측면 확장은 상기 장치의 표면에 걸쳐서 전기 절연 표면층을 도포함으로써 그리고 마스크 층내에 석판인쇄술로 규정된 개구를 통해서 에칭함으로써 전기 절연층에 개구를 형성함으로써 결정되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  22. 제 21 항에 있어서,
    상기 활성 영역의 에리어를 결정하기 위하여, 제1 두께의 필드 산화물 층이 도포되며, 상기 장치의 표면을 따라서 상기 활성 영역의 양측에서 둘러싸이며, 전기 절연 표면층에 개구를 형성할때, 전기 절연 표면층의 나머지 부분이 둘러싸이는 필드 산화물 영역위로 그리고 이 영역을 넘어서 확장되도록 하여, 전기 절연 표면층의 스트립이 상기 활성 영역 및 상기 활성 영역에 가장 근접하여 위치된 필드 산화물 층간에 존재하도록, 상기 개구가 형성되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  23. 제 22 항에 있어서,
    전기 절연 표면 층을 도포할때, 상기 층은 우선 실리콘 산화물 층을 도포하고, 상기 층상에 실리콘 질화물 및 실리콘 산화물의 적층을 형성하기 위하여 실리콘 질화물 층을 도포함으로써 도포되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  24. 반도전성 플레이트의 표면에서 바이폴라 장치를 제조하는 방법으로서,
    하나이상의 활성 영역을 형성하기 위하여 활성층을 생성하는 단계와,
    활성층의 표면까지 상기 활성 영역내로 개구를 생성하는 단계와,
    전기 도전성 장치 바로 아래의 상기 활성층의 영역을 전기 접속시키기 위하여 전기 도전성 장치를 개구의 에지에서 생성하는 단계 및,
    전기 접속이 이루어지는 전기 절연부의 적어도 측벽 부분을 통해서 그리고 상기 부분을 따라서 에칭되는 개구를 한정하기 위하여, 상기 전기 도전성 장치의 내부 에지에서 상기 전기 절연부를 생성하는 단계로서, 상기 전기 도전성 장치는 프레임형, 환형 또는 상기 개구 주위 전체에서 확장되는 폐쇄 형태를 가져, 상기 전기 도전성 장치 바로 아래의 상기 활성층의 영역에 상기 전기 도전성 장치의 접촉 저항을 제공하는, 생성 단계를 포함하는 바이폴라 장치 제조 방법.
  25. 반도전성 플레이트의 포면에서 바이폴라 장치를 제조하는 방법으로서,
    상기 플레이트의 표면에서 적어도 활성 영역을 생성하는 단계와,
    고 도전율을 갖는 내부 층을 생성하는 단계로서, 상기 내부층은 활성 영역과의 전기 접속을 형성하고 실질적으로 전체 활성 영역 아래로 확장되는, 생성 단계와,
    하나이상의 활성 영역을 둘러쌓는 전기 절연성 트렌치를 생성하는 단계와,
    고 도전율을 갖는 내부층에 이르기까지 트렌치에 직접적으로 위치되거나 트렌치에 적어도 부분적으로 위치되는 리세스를 생성하는 단계 및,
    고 도전율을 갖는 내부층과 전기 접촉하도록 전기 도전성 재료로 상기 리세스를 충전하는 단계를 포함하는데,
    상기 리세스를 생성하는 단계에서, 상기 리세스는 환형 홈을 형성하도록 생성되는데, 상기 홈은 상기 장치의 활성 영역 주위에서 확장되고, 제1 측벽에 의해 상기 활성 영역에 대한 직접 경계를 한정하고 형성하는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  26. 제 25 항에 있어서,
    상기 리세스를 생성하는 단계에서, 상기 리세스는 트렌치에 이르기까지 상기 플레이트의 표면으로부터 에칭함으로써 생성되어, 상기 홈의 제1 측벽이 상기 트렌치의 측벽 부분이 사전에 위치되는 것과 동일한 장소에 실질적으로 위치되도록 하는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  27. 제 25 항 또는 제 26 항에 있어서,
    상기 리세스는 도핑되지 않은 실리콘 층, 특히 비정질 실리콘 및/또는 미정질 실리콘 및/또는 폴리실리콘으로 이루어진 층을 증착함으로써 충전되고 나서, 상기 층은 도핑되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  28. 제 25 항 또는 제 26 항에 있어서,
    상기 리세스는 N-형으로 도핑되는 실리콘 층, 특히 비정질 실리콘 및/또는 미정질 실리콘 및/또는 폴리실리콘으로 이루어진 층을 증착함으로써 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  29. 제 25 항 또는 제 26 항에 있어서,
    상기 리세스는 CVD-방법을 사용하여 텅스텐 층을 증착함으로써 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  30. 제 25 항 또는 제 26 항에 있어서,
    상기 리세스는 알루미늄을 스퍼터링함으로써 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  31. 제 25 항에 있어서,
    상기 리세스는 상기 장치의 활성 영역에 대한 다른 접촉 홀이 형성되는 것과 동시에 규정되고 에칭되며, 상기 다른 접촉 홀과 동시에 상기 리세스는 CVD-방법을 사용하여 텅스텐을 증착함으로써 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  32. 제 25 항에 있어서,
    상기 리세스는 상기 장치의 활성 영역에 대한 다른 접촉 홀이 규정되고 에칭되는 것과 동시에 규정되고 에칭되며, 상기 다른 접촉 홀과 동시에 상기 리세스는 알루미늄의 스퍼터링 도포에 의해 충전되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  33. 제 31 항 또는 제 32 항에 있어서,
    텅스텐 또는 알루미늄 각각을 사용하여 충전하기 전에, 우선 티타늄 층이 도포되고 상기 층상에 티타늄 질화물 층이 도포되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  34. 제 25 항 또는 제 26 항에 있어서,
    상기 장치의 표면에서 활성 영역의 측면 확장은 상기 장치의 표면에 걸쳐서 전기 절연 표면층을 도포하고 마스크 층내에 석판인쇄술로 규정된 개구를 통해서 에칭함으로써 전기 절연층에 개구를 형성함으로써 결정되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  35. 제 34 항에 있어서,
    상기 활성 영역의 에리어를 결정하기 위하여, 제1 두께의 필드 산화물 층이 도포되며, 상기 장치의 표면을 따라서 상기 활성 영역의 양측에서 둘러싸이며, 전기 절연 표면층에 개구를 형성할때, 전기 절연 표면층의 나머지 부분이 둘러싸이는 필드 산화물 영역위로 그리고 이 영역을 넘어서 확장되도록 하여, 상기 전기 절연 표면층의 스트립이 상기 활성 영역 및 상기 활성 영역에 가장 근접하여 위치된 필드 산화물 층간에 존재하도록, 상기 개구가 형성되는 것을 특징으로 하는 바이폴라 장치 제조 방법.
  36. 제 35 항에 있어서,
    상기 전기 절연 표면 층을 도포할때, 상기 층은 우선 실리콘 산화물층에 의해 도포되고, 상기 층상에 실리콘 질화물 및 실리콘 산화물의 적층을 형성하기 위하여 실리콘 질화물 층을 도포함으로써 도포되는 것을 특징으로 하는 바이폴라 장치.
  37. 반도전성 플레이트의 표면에서 형성되는 바이폴라 장치, 특히 바이폴라 트랜지스터 또는 다이오드로서,
    상기 장치의 표면에 위치되는 활성 영역을 적어도 부분적으로 둘러쌓고 전기 절연 재료로 충전되고 외부 및 내부 측벽을 갖는 전기 절연 트렌치 및,
    상기 장치의 표면에 위치되는 활성 영역을 적어도 부분적으로 둘러쌓고 전기 도전 재료로 충전되고 외부 및 내부 측벽을 갖는 홈을 구비하는데,
    상기 트렌치 및/또는 홈의 외부 측벽의 코너는 상기 장치를 제조할때 상기 트렌치를 전기 절연 재료로 재충전하거나 상기 홈을 상기 전기 도전 재료로 재충전하는 것을 용이하게 하기 위하여 90°를 크게 초과하는 각도를 갖는 것을 특징으로 하는 바이폴라 장치.
  38. 제 37 항에 있어서,
    상기 각도는 135°인 것을 특징으로 하는 바이폴라 장치.
  39. 제 37 항에 있어서,
    상기 각도는 135°보다 큰 것을 특징으로 하는 바이폴라 장치.
  40. 제 37 항에 있어서,
    상기 트렌치 및/또는 홈의 측벽은 전체 활성 영역 주위에서 균일한 거리를 갖으면서 실질적으로 서로 평행하고, 서로 내부에 위치되는 실질적으로 두개의 동심형 직사각형 또는 정사각형의 형상을 갖으며, 상기 외부 측벽의 코너는 45°만큼 기울어져 있는 것을 특징으로 하는 바이폴라 장치.
  41. 반도전성 플레이트의 표면에서의 바이폴라 장치로서,
    하나이상의 활성 영역을 형성하는 활성층과,
    활성층의 표면까지 활성 영역내의 개구와,
    전기 도전성 스트립 바로 아래의 상기 활성층의 영역을 전기 접속시키는 상기 개구의 에지에 위치되는 전기 도전성 스트립 및,
    전기 접속이 이루어지는 개구를 한정하기 위하여 상기 전기 도전성 스트립의 내부 에지에서 전기 절연부를 구비하는데,
    상기 전기 도전성 스트립은 프레임형, 환형 또는 상기 개구 주위 전체에서 확장되는 폐쇄 형태를 갖음으로써, 상기 전기 도전성 스트립 바로 아래의 상기 활성층의 영역과 상기 도전성 스트립의 접촉 저항은 낮게되는 것을 특징으로 하는 바이폴라 장치.
  42. 제 41 항에 있어서,
    상기 활성 영역에서 개구는 NPN-트랜지스터에서 에미터 개구이며, 상기 전기 도전성 스트립은 상기 NPN-트랜지스터의 베이스 층과의 접속을 형성하는 것을 특징으로 하는 바이폴라 장치.
  43. 반도전성 플레이트의 표면에서 바이폴라 장치를 제조하는 방법으로서,
    하나이상의 활성 영역을 형성하는 활성층을 생성하는 단계와,
    활성층의 표면까지 상기 활성 영역에 개구를 생성하는 단계와,
    상기 전기 도전성 스트립 바로 아래의 상기 활성층의 영역을 전기 접속시키기 위하여 전기 도전성 스트립을 상기 개구의 에지에서 생성하는 단계 및,
    전기 접속이 이루어지는 개구를 한정하기 위하여 상기 전기 도전성 스트립의 내부 에지에서 전기 절연부를 생성하는 단계를 포함하는데,
    상기 전기 도전성 스트립은 프레임형, 환형 또는 상기 개구 주위 전체에서 확장되는 폐쇄 형태를 가져, 상기 전기 도전성 스트립 바로 아래의 상기 활성층의 영역과 상기 도전성 스트립의 접촉 저항을 작게하는 것을 특징으로 하는 바이폴라 장치 제조 방법.
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