DE2700873C2 - Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren - Google Patents

Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren

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Description

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nenden dotierten Schichten außerhalb der Isolations- c) wanne und damit nicht unmittelbar angrenzend an die Source- und Drain-Bereiche der Feldeffekttransistoren erzeugt, woraus sich wiederum ein zusätzlicher Platzbedarf ergibt, der die Integrationsdichte beeinträchtigt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren mit möglichst hoher Integrationsdichte anzugeben.
Diese Aufgabe wird erfindungsgernäß bei dem im Patentanspruch 1 angegebenen Verfahren gelöst. Danach wird die Isolationswanne als erster Verfahrensschritt erzeugt, und die die Entstehung parasitärer Kanäle verhindernde dotierte Schicht wird infolge wiederholter Verwendung bestimmter Schichtbereiche als Maske in aufeinanderfolgenden Verfahrensschritten derart erzeugt, daß sie mindestens teilweise innerhalb der Isolationswanne und unmittelbar angrenzend an die Source- und Drain-Bereiche der Feldeffekttransistoren zu liegen kommt, ohne daß nicht oder schwer kontrollierbare Ausbreitungsprozesse erforderlich wären, wie sie bei dem Verfahren nach der obigen US-Patentschrift 38 53 633 angewendet werden. Das erfindungsgemäße Verfahren fuhrt daher zu einer Erhöhung der Integrationsdichte gegenüber den bekannten Verfahren.
Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens sind in den Unteransprüchen angegeben. %
Ein Ausführungsbeispiel für ein Verfahren zur Herstellung von komplementären Isolierschicht-Feldef- 30 d) fekttransistoren wird nachstehend anhand der Zeichnungen näher erläutert, deren Figuren 1 bis 6 jeweils Querschnitte durch den Halbleiteraufbau in aufeinanderfolgenden Stadien des Herstellungsverfahrens zeigen.
a) In einen Teilbereich einer Oberfläche eines n-leitenden Siliciumsubstrats 1 wird eine p-leitende Isolationswanne 2 mit einer Stärke von etwa 6 bis 8 mm durch Ionenimplantation eingelassen. Darauf wird in einer trockenen OrAtmosphäre bei etwa 10000C die Oberfläche des Substrats thermisch oxidiert, so daß eine Siliciumoxid(SiO2)-Schicht 3 mit einer Stärke von etwa 70 nm entsteht. Darauf wird durch Dampfreaktion auf der Schicht 3 eine SiliciumnitridiSiaN.O-Schicht 4 mit einer Stärke von etwa 100 bis 140 nm hergestellt (Fig. 1).
b) Die Si3N4-Schicht 4 und die darunter liegende SiO^Schicht 3 werden außer an den Flächen 4a und 4b weggeätzt, an denen Feldoxidschichten ausgebildet werden sollen. Dies geschieht unter e) Verwendung einer Photoresist-Schicht 5 (5a und Sb) als Maske. Dann wird derjenige Teil der Oberfläche des Substrats 1, auf dem ein p-Kanal-MOS-FET ausgebildet werden soll, mit einer Photoresistschicht 6 abgedeckt. Darauf werden aus Bor (B) bestehende Verunreinigungen 7 durch Ionenimplantation bei 15keV in den Bereich der Oberfläche des Substrats 1 eingebracht, an dem die Feldoxidschicht eines n-Kanal-MOSFETs ausgebildet werden soll. Dies geschieht unter Verwendung der Photoresist-Schicht 6 und der Photoresist-Schicht 5a; die beim Ätzen der SijNrSchicht 4 und der darunterliegenden SiO2-Schicht 3 als Maske verwendet wurde, so daß an diesen Flächen eine Oberflächen-VerunreiJigungskonzentration von etwa 2 X 1013 bis 5 X 1013 Atomen/cm2 entsteht (Fig. 2).
Nach Entfernen der Photoresist-Schichten 5 und 6 wird eine neue Photoresist-Schicht 8 selektiv an dem Teil der Oberfläche des Substrats 1 ausgebildet, in dem der n-Kanal-MOSFETausgebildet werden soll. Darauf wird unter Verwendung der selektiv ausgebildeten Photoresist-Schicht 8 und der SiliciumnitridiSisNJ-Schicht 4, unter der der p-Kanal-MOSFET ausgebildet werden soll, als Maske, eine Phosphor(P)-Verunreinigung 9 durch Ionenimplantation bei 45 keV in den Bereich der Oberfläche des Substrats 1 eingebracht, an dem die Feldoxidschicht des p-Kanal-MOSFETs ausgebildet werden soll (Fig. 3). Die Ionenimplantationsenergie von 45 keV für das Einbringen der Phosphorverunreinigung reicht aus, um einen Bereich mit ausreichend hoher Oberflächen-Verunreinigungskonzentration zu erhalten. Andererseits können bei einer Beschleunigungsenergie von weniger als 60 keVPhosphorioner durch die S13N4-Schicht 4 oder die SiOrSchicht 3 ais Maske allein abgedeckt werden. Demzufolge braucht die Photoresist-Schicht 56 auf der Si3N4-Schicht 4b nicht beibehalten zu werden. Das bedeutet, daß die Ausrich'ang der Maske bei der Belichtung der Photoresist-Schicht 8 nicht sehr genau zu sein braucht. Die Kante 8s der Photoresist-Schicht kann also über den pn-Übergang J zwischen der p-leitenden Schicht 2 und dem η-leitenden Substrat 1 hinausreichen.
Nach Entfernen der Photoresist-Schicht 8 wird das Substrat in einer feuchten Sauerstoffatmosphäre bei 10000C etwa 7,5 Stunden lang oxidiert; es entstehen selektiv Siliciumoxid(SiO2)-Schichten 10 mit einer Stärke von etwa 1 bis 4 am mit LOCOS-Aufbau (Fig. 4). Wegen der Maskierwirkung der Si3N.t-Schicht 4 gegenüber Sauerstoff bildet sich auf den mit der Si3N4-Schicht 4 abgedeckten Bpreichen keine Siliciumoxidi.SiOsi-Schicht. Darauf werden die selektive Oxidationsmaske der S13N4-■Jchicht 4 und die darunter liegende SiO2-Schicht 3 entfernt (Fig. 4).
Durch die Wärmebehandlung zur Ausbildung von dicken S^-Feldschichten 10 mit LOCOS-Aufbau werden die Verunreinigungen, die im vorherigen Verfahrensschritt durch Ionenimplantation eingebracht wurden, aktiviert und diffundiert, so daß p+-leitende Felddiffusionsschichten 7a und n+-leitende Felddiffusionsschichten 9a entstehen, die als Stopperschichten zur Verhinderung parasitärer Kanäle wirken (F i g. 4).
Auf der Oberfläche des Substrats 1 werden in einer tro<;ksnen 02-Atmosphäre bei 10000C Gate Oxidschichten 11 mit einer Stärke von etwa 100 μηι gebildet. Daraur werden auf der Oberfläche der Gate-Oxidschichten 11 Schichten 12 aus poly kristallinem Silicium mit einer Stärke von etwa 350 μηι abgelagert. Die Schichten 12 aus polykristallinem Silicium werden dann durch Photoätzung weggeätzt, mit Ausnahme an den Bereichen, die als Gate-Anschlüsse dienen sollen. Die Ätzung wird wiederum unter Verwendung der /erbliebenden Schichten 12 aus polykristallinem Silicium als Maske ausgeführt; dabei werden die Gate-Oxidschichten 11 auf dem Source- und dem Drainbereich entfernt. Die Drainbereiche 13, 14 und die Sourcebereiche 13a, 14a der MOSFETs werden dann unter Verwendung der Feldoxidschichten 10 und der Schichten 12 aus Dolvkristallinem Silicium
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als Maske ausgebildet (Fig. 5).
Im folgenden wird die Ausbildung der Drainbereiche 13, 14 und der Sourcebereiche 13« 14oder p-Kanal- bzw. n-Kanal-MOSFETs erläutert. Auf einer Fläche, in der der n-Kana!-MOSFET ausgebildet werden soll, wird eine Photoresist-Schicht hergestellt. Diejenigen Teile der Gate-Oxidschicht 11, die über dem Source- und dem Drainbereich des p-Kanal-MOSFETs liegen, werden entfernt. Darauf wird in die freiliegende Oberfläche des Substrats unter Verwendung der Schicht 12 aus polykristallinem Silicium für die Gate-Elektrode und von Teilen der Feldoxidschichten 10 als Diffusionsmaske aus Bor bestehende Verunreinigung eindiffundiert, so daß der Sourcebereich 14aund der Drainbereich 14 entstehen. Auf diese Weise wird der p-Kanal-MOSFET ausgebildet. Darauf gen im gleichen Herstellungsprozeß herzustellen.
2. Bei der Herstellung der Felddiffusioi<sschichten la und 9flwird die Si.iN4-Schicht 4, die als Maske bei der ! Herstellung der Feldoxidschichl 10 durch thermische Oxidation als Maske dient, in situ verwendet. Daher ' werden die Felddiffusiorisschichten Ta und 9a von selbst auf die Feldoxidschicht 10 und die Sources und Drains der Anordnungen ausgerichtet, so daß sich eine hohe Integrationsdichte ergibt. Infolgedessen kann die Halbleiteranordnung in sehr einfacher Weise hergestellt werden.
3. Bei CMIS-Halbleiteranordnungen mit LOCOS-Aufbau ist eine sehr feine Bearbeitung möglich. Darüber hinaus hat die Anordnung insofern günstige Eigenschaften, als sie mit hoher Arbeitsgeschwindigkeit und geringem Leistungsverbrauch arbeitet. Die CMISFETs können daher bei verschiedensten Produk-
uiG ι liGtCrCSiSt-ijCiiiCiit CfiiiCriii, UHu SUi uCiij ίΟΠ angciVEfiuci Wcmcii.
Sourcebereich 14eund dem Drainbereich 14 werden neue lichtempfindliche Schichten ausgebildet, und diejenigen Teile der Gate-Oxidschicht 11, die über dem Source- und dem Drainbereich des n-Kanal-MOSFETs entsprechen, werden entfernt. Nun wird unter Verwendung der Schicht 12 aus polykristallinem Silicium als Gate-Elektrode des p-Kanal-MOSFETs und der Teile der Feldoxidschicht lOals Diffusionsmaske aus Phosphor bestehende Verunreinigung eindiffundiert. Es entstehen der Sourcebereich 13aund der Drainbereich 13.
Zur Isolation der als Gate-Elektroden dienenden Schicht 12 aus polykristallinem Silicium wird auf der Oberfläche des Substrats 1 durch thermische Abscheidung von Silan (SiH4) eine Siliciumoxid(SiO2)-Schicht 15abgelagert (Fig. 6). Zur Isolation der Schichten 12 aus polykristallinem SiIicium für die Gate-Elektroden dient vorzugweise Phosphosilicatglas. Darauf wird nach Ausbildung von Fenstern für die Kontakte durch Dampfabscheidung eine Aluminiumschicht mit einer Stärke von 1 iim gebildet, und es werden die erforderlichen Aluminium-Verdrahtungsmuster sowie Sourceanschlüsse S und Drainanschlüsse D nach einem herkömmlichen Photoätzverfahren hergestellt (Fig. 6).
g) Die Behandlung der Wafer ist damit vollendet. Darauf werden sie in herkömmlicher Weise in Chips geschnitten, die zu Geräten zusammengefügt werden.
Das vorstehend beschriebene Verfahren zur Herstellung von CMISFETs mit LOCOS-Aufbau hat folgende Vorteile:
1. Da die Felddiffusionsschichten Ta und 9a, deren Verunreinigungskonzentrationen höher sind als die des Substrats 1 oder der p-leitenden Isolationswanne 2, und deren Verunreinigungskonzentration unabhängig von der des Substrats 1 oder der Wanne 2 ist, unter der Feldoxidschicht 10 ausgebildet werden, kann die Schwellenspannung Vth des parasitären MOS-Transistors im Bereich der Feldoxidschicht 10 durch Wahl der Menge der implantierten Ionen auf einen beliebigen Wert eingestellt werden. Außerdem ist die Schwsllenspannung Vth des parasitären MOS-Transistors im Bereich der Feldoxidschicht 10 unabhängig von den Schwellenspannungen Vu1 des Substrats 1 und der Isolationswanne 2 wählbar. Daher ist es möglich, CMISFETs und integrierte Halbleiterschaltungen mit einer Anzahl von CMISFETs mit unterschiedlichen Arbeitsspannun-
4. Da die Isolationswanne 2 vor der Ausbildung der Feldoxidschicht hergestellt wird, kann die Feldoxidschicht in dieser Wanne ausgebildet werden. Wenn daher MOSFETs in der Wanne ausgebildet werden sollen, wird somit die Auslegung der MOSFETs und der Verdrahtungsschichten erleichtert. Darüber hinaus können die Source- und Drainbereiche sehr leicht hergestellt werden, indem die Feldoxidschichten in der Wannv als Maske verwendet werden.
Beim Einbringen der Verunreinigung durch Ionenimplantation bei der vorstehenden Ausführungsform wird die dünne SiOj-Schicht 3 unter vier Si3N4-Schicht 4 entfernt, um die Oberflächen des η-leitenden Substrats 1 und der p-leitenden Isolationswanne 2 freizulegen. Die dünne SiOi-Schicht 3 kann jedoch auch an Ort und Stelle belassen werden. In diesem Falle treten weniger durch Ionen hervorgerufene Defekte an den Oberflächen des η-leitenden Substrats 1 und der p-leitenden Wanne ein. Die ungünstige Beeinflussung durch Verschmutzung wird auf ein Minimum herabgedrückt, weil die Oberflächen nicht freigelegt werden. Weiter können infolge der Gegenwart der dünnen SiOrSchicht 3 keine sogenannten Vogelschnäbel wachsen. Das heißt, wenn die dünne SiO2-Schicht 3 weggeätzt wird, werden die Teile der SiO2-Schicht 3 unterhalb der Si3N4-Schicht Aa und Ab, die als Überhang bezeichnet werden, ebenfalls weggeätzt. Im Ergebnis geht die seitliche Oxidation schneller vonstatten, so daß Vogelschnäbel wachsen. Wenn andererseits die dünne SiOj-Schicht 3 nicht entfernt wird, wachsen die Vogelschnäbel weniger langsam, so daß die von den Feldoxidschichten eingenommene Fläche minimisiert wird und entsprecher/d die Integrationsdichte ansteigt.
Bei der vorstehend beschriebenen Ausführungsform werden unter den in der p-leitenden Isolationswanne und im Substrat ausgebildeten Feldoxidschichten Kanalstopperschichten (Felddiffusionsschichten la, 9a) ausgebildet. Dies läßt eine Arbeitsspannung von bis zu etwa 50 V zu. Soll andererseits die integrierte Halbleiterschaltung bei Arbeitsspannungen von weniger als 10 V verwendet werden, so kann die in Fig. 3 dargestellte Phosphor-Ionenimplantation weggelassen werden, weil bei einer Schwellenspannung Vlh des p-Kanal-MOSFET von 0,45 V die Schwellenspannung V,h des parasitären n-Kanals 12 V oder mehr beträgt und er bei einer Arbeitsspannung von wenigerals 10 Vnicht leicht invertiert wird.
Hierzu 2 Blatt Zeichnungen

Claims (1)

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1. Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren, von denen der eine in einem Halbleiter-Substrat (1) eines ersten Leitfahigkeitstyp und der andere in einer in das Substrat (1) eingelassenen Isolationswanne (2) eines zweiten Leitfähigkeitstyps angeordnet ist, wobei zwischen den Feldeffekttransistoren eine durch lokale Oxidation erzeugte Feldoxidschicht (10) ausgebildet ist, unter der im Bereich der Isolationswanne (2) eine dotierte Schicht (7a) zur Verhinderung parasitärer Kanäle liegt, gekennzeichnet durch folgende Schritte:
a) Ausbilden der Isolationswanne (2) im Substrat (1), Ausbilden einer dünnen thermischen Oxidschicht (3) auf der gesamten Oberfläche von Substrat (1) und Isolationswanne (2) sowie Ausbilden einer Siiiciumnilritschicht (4) auf der gesamten Oberfläche der dünnen thermischen Oxidschicht (3),
b) Wegätzen der Siliciumoxidschicht (4) wenigstens an den Bereichen, an denen die Feldoxidschicht (10) ausgebildet werden soll,
c) Einführen einer Verunreinigung (7) des zweiten Leitfahigkeitstyps in die Bereiche der Isolationswanne (2), an denen die Feldoxidschicht (10) ausgebildet werden soll, zur Ausbildung der dotierten Schicht (7a),
d) Wärmebehandlung des Substrats (1) zur selektiven thermischen Ausbildung der Feldoxidschicht (10), und
e) Entfernen der während des Schrittes (a) ausgebildeten Siliciumnitritschicht (4) und der darunter liegenden dünnen thermischen Oxidschicht (3) und Ausbilden von Gate-Isolierschichten (11), Gate-Elektrodenschichten (12), Source-Bereichen (13a, 14a) und Drain-Bereichen (13,14) der Feldeffekttransistoren im Substrat (1) und in der Isolationswanne (2), wobd für die Ausbildung der Source- und Drainbereiche (13a, 13) in der Isolationswanne (2) die Feldoxidschicht (10) als Teil einer Dotiermaske verwendet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei dem Schritt (b) auch die dünne thermische Oxidschicht (3) an den Bereichen, an denen die Feldoxidschicht (10) ausgebildet werden soll, weggeätzt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß bei dem Schritt (c) die Verunreinigung (7) des zweiten Leitfahigkeitstyps durch Ionenimplantation in diejenigen Bereiche der Isolationswanne (2) eingeführt wird, auf denen die Feldoxidschicht (10) ausgebildet werden soll, wobei eine Maske (6) die freiliegende Oberfläche des Substrats (1) abdeckt.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Maske (6) entfernt wird, daß eine weitere Maske (8) aufgebracht wird, die die freiliegende Oberfläche der Isolationswanne (2) abdeckt, und daß Verunreinigungen (9) des ersten Leitfahigkeitstyps in die freiliegende Oberfläche des Substrats (1) zur Bildung einer Felddiffusionsschicht (9fl) implantiert werden.
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45 Die Erfindung betrifft ein Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttransistoren (im folgenden als CMISFETs bezeichnet) mit einer durch lokale Oxidation von Silicium erzeugten Feldoxidschicht (im folgenden als LOCOS-Aufbau bezeichnet) gemäß dem Oberbegriff des Patentanspruch? 1. Bei derartigen Anordnungen ist es wichtig, die Entstehung parasitärer Kanäle durch Einbringen dotierter Schichten (»Kanalstopperschichten«) an den entsprechenden Stellen zu verhindern.
Aus der US-Patentschrift 3853633 ist ein Verfahren zur Herstellung derartiger komplementärer Isolierschicht-Feldeffekttransistoren bekannt, bei dem zunächst auf der gesamten Substratoberfläche eine dünne thermische Oxidschicht, auf dieser eine Siliciumnitridschicht und darauf eine weitere Siliciumoxidschicht ausgebildet werden, die Siliciumnitridschicht mit der darauf befindlichen Siliciumoxidschicht an den Bereichen, an denen die Feldoxidschicht ausgebildet werden soll, weggeätzt wird, in Teile der Bereiche, von denen die genannten Schichten weggeätzt wurden, eine Verunreinigung eines zum ersten Leitfahigkeitstyp des Substrats entgegengesetzten zweiten Leitfahigkeitstyps zur Ausbildung der parasitäre Kanäle verhindernden dotierten Schicht eingeführt wird, das Substrat i?ur selektiven thermischen Ausbildung der Feldoxidschicht wärmebehandelt wird und die anfänglich ausgebildete Siliciumnitridschicht mit der darunterliegenden dünnen thermischen Oxidschicht entfernt und Gate-Isolierschichten, Gate-Elektrodenschichten, Source-Bereiche und Drain-Bereiche der Feldeffekttransistoren im Substrat ausgebildet werden, wobei für die Ausbildung der Source- und Drain-Bereiche die Feldoxidschich! als Teil einer Dotiermaske verwendet wird. Die- Isolationswanne wird bei diesem bekannten Verfahren erst in einem späten Stadium, nämlich nach der selektiven Ausbildung der Feldoxidschicht, durch Implantation einer Verunreinigung des zweiten Leitfähigkeitstyps, Ausbreiten der vorher eingebrachten dotierten Beieiche und Umverteilung der Störstoffe erzeugt. Bei diesem Vorgang vergrößern sich die zur Verhinderung parasitärer Kanäle dienenden Bereiche in nicht genau steuerbarer Weise, wodurch der seitliche Platzbedarf eines einzelnen Isolierschicht-Feldeffekttransistors zunimmt und die erreichbare Integrationsdichte der gesamten Anordnung herabgesetzt wird.
Ein weiteres Verfahren zur Herstellung von komplementären Isolierschicht-Feldeffekttansistoren ist aus der deutschen Offenlegungsschrift 2436486 bekannt. Bei diesem Verfahren werden zunächst die Isolationswanne im Substrat und auf der gesamten Oberfläche von Substrat und Isolationswanne eine dünne thermische Oxidschicht, auf dieser eine polykristalline SiIiciumschicht und darauf eine Siliciumnitridschicht ausgebildet, anschließend die drei Schichten an denjenigen Bereichen, an denen die Feldoxidschicht ausgebildet werden soll, weggeätzt, sodann Verunreinigungen zur Ausbildung von parasitäre Kanäle verhindernden Schichten eingeführt, anschließend die Feldoxidschicht selektiv thermisch ausgebildet, und schließlich die anfänglich ausgebildeten Isolierschichten entfernt, Gate-Isolierschichten, Gate-Elektrodenschichten, Source-Bereiche und Drain-Bereiche für die Feldeffekttransistoren im Substrat und in der Isolationswanne unter Verwendung der Feldoxidschicht als Teil einer Dotiermaske ausgebildet. Bei diesem Verfahren werden allerdings die zur Verhinderung parasitärer Kanäle die-
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