DE1524136A1 - Parallel-Serien- bzw. Serien-Parallelwandler - Google Patents
Parallel-Serien- bzw. Serien-ParallelwandlerInfo
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- DE1524136A1 DE1524136A1 DE19661524136 DE1524136A DE1524136A1 DE 1524136 A1 DE1524136 A1 DE 1524136A1 DE 19661524136 DE19661524136 DE 19661524136 DE 1524136 A DE1524136 A DE 1524136A DE 1524136 A1 DE1524136 A1 DE 1524136A1
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Description
PATENTANWALT DIPL-ING. H. E. BÖHMER
703 BOBLlNGEN * SINDELFINGER STRA9SE 49
FERNSPRECHER (07031) 6613040
Böblingen, 24. Januar 1966
jo-oc
Anmelderin: International Business Machines^
Corporation, Armonk, N.Y. 10
Amtl. Aktenzeichen: Neuanmeldung
Aktenz. der Anmelderin: Dockeb 15 22p
rarallel-Serien- bzw..Serien-Parallelwandler
Die Erfindung betrifft einen Parallel-Serien- bzw. Serien-Parallelwandler
zur Umwandlung von ganzen Datengrupjjen. Der
Wandler selbst enthält einen .Pufferspeicher, mit dessen Hilfe
die empfangenen Daten gruppenweise parallel empfangen und serienweise über bestimmte Leitungen übertragen werden. Ferner
können die Datengruppen auch serienweise über die Leitungen empfangen, gesammelt und dann parallel aus der Einrichtung ausgegeben
werden/
Aufgrund der Tatsache, daß die Computersysteme in ihrer Struktur
größer werden, ist eine wachsende Tendenz festzustellen
einen einzelnen großen Rechner zur Lösung der Probleme von vielen Benutzern zu verwenden. Der Großrechner hat daher in
solchen Fällen Verkehrsbeziehungen zu einer Reihe von fernen Datenendstellen aufzunehmen. Dabei kann die ferne Datenendstelle
auch über ein eigenes kleineres Computer sy stern veraigen.
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Da in den meisten derartigen Fällen die Großrechenanlage
mit Programmüberlappungen arbeitet, sind sehr wirksame Geräte notwendig, die den Datenfluß zwischen der Großre'Mj ί ■
anlage und den fernen Datenendstellen steuern.
Es ist deshalb schon vorgeschlagen worden eine üatenendstelle
mit einem Computer solange zu verbinden, bis ein Kennsignal empfangen wird, welches angibt, daß eine vollständige Nachricht übertragen worden ist. Dieser Vorgang wird dann für
alle Datenendstellen wiederholt.
Eine weitere Möglichkeit zur Steuerung des Datenflusses wurde
dadurch geschaffen, daß Datengruppen entweder auf einer bitserialen Basis von den verschiedenen Endstellen empfangen
oder Antworten in gleicher Weise zurück übertragen werden.
Für den Benutzer scheinen Verfahren der letztgenannten Art
wirkungsvoller und zufriedenstellender zu sein. Bestimmte Kriterien dieser Verfahren bedürfen aber noch einer weiteren
Verbesserung, besonders wenn man die Kosten dieser Geräte, die Einfachheit ihrer Steuerung, ihre Kapazität (Zahl der
Anschlüsse), die !Fähigkeit der Systeme Datengruppen unterschiedlicher Datenlänge zu verarbeiten, ihre Verwendung bis
hinauf zu höchsten Übertragungsgeschwindigkeiten und die Komptabilität des Übertragungssystems mit dem gesamten Computersystem
betrachtet.
Der Parallel-Serien·- bzw. Serien-Parallelwandler nach der
Erfindung, zur Umwandlung von ganzen Datengruppen ist gekennzeichnet
durch ein Schieberegister zur parallelen Eingabe bzw« Ausgabe einer Datengruppe, durch einen matrixförmigen
Pufferspeicher, in welchem die Naohriohtenelemente mehrerer
Datengruppen zwangsweise durch eine Steuereinrichtung gesteuert zellen- oder spaltenweise eingegeben und aus welchem t
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sie danach spalten- oder zeilenweise wieder ausgegeben werden und schließlich durch einen Verteilerschalter, über
welchen die Nachrichtenelemente einer Gruppe serial ausgegeben bzw. eingegeben werden.
Die hierbei verwendete Steuereinrichtung besteht im wesentlichen aus einem Zeilen- und einem Spaltenadressenzähler,
einem bistabilen Schalter, der die Verteilung der Fortschalteimpuise"über
Torschaltungen auf die Adressenzähler vornimmt und selbst durch die Ausgangssignale von Detektoren zur Angabe
der Endstellung der Adresse'nzähler gesteuert wird und schließlich einem Taktgenerator zur Erzeugung der Fortschalteimpulse
für die Adressenzähler, das Schieberegister und "den
Verteilerschalter. .
Bei Verwendung eines dreidimensionalen Pufferspeichers, werden
eine der Zahl der verwendeten Kernspeicherebenen entsprechende
Anzahl von Schieberegistern und Verteilerschaltern vorgesehen.
Der Vorteil der Anordnung nach der Erfindung liegt vor allem
darin, daß sie sowohl zur Daoenzusammenstellung als auch zur
Datenverteilung verwendet werden kann. Ferner ist ihr Einsatz
bis zu höchsten Übertragungsgeschwindigkeiten hinauf möglich, •wobei aas verwendete System allgemein kompatibel mit bereits
bestehenden Computersystemen ist. Schließlich ist auch der quasimodulare Aufbau der Einrichtung von Vorteil, so daß die
Einrichtung an jede gewünschte Anzahl von fernen Datenendstellen
und an jede vernünftige Datengruppenlänge angepaßt werden kann.
Im folgenden wird die Erfindung anhand eines durch Zeichnungen
erläuterten Ausführungsbeispieles näher erläutert» Es zeigen:
B1Ig. 1 das Blockschaltbild der Einrichtung nach der
Erfindung als Datenverteiler j ,« ■ .■
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Pig. 2A - 2D Darstellungen des Speicher.irihaltes aes Pufferspeichers
der Anordnung nach Bnig. 1 in verschiedenen
Operationsstadien; ■' . . .
Fig. 3 ein Blockschaltbild der Einrichtung nach
■der Erfindung.für die Zusammenstellung von Daten-
- gruppen und
Fig. 4 das Blockschaltbild einer Anordnung nach Pig. 1,
jedoch mit einem, dreidimensionalen Pufferspeicher.
Wie Fig. 1 zeigt, enthält die Anordnung einen N χ .'N .Magnetkernmatrixspeicher
10. Die Koinzidenzansteuerung des Matrixspeichers 10 wird durch die Zeilentreiber 12, die eine der N-Zeilenleitungen
14 auswählen und durch die Spaltentreiber 1-6, die eine
von N-Spaltenleitungen 18 auswählen, ermöglicht. Die Zeilen-
und Spaltentreiber 12 und l6 sind so aufgebaut, daß sie nach einem Lesesignal unmittelbar ein Schreibsignal erzeugen. Der
Matrixspeicher 10 besitzt ferner auch eine S^errleitung 20, die
dann ein Sperrsignal führt, wenn der Sperr-Treiber 22 ein Sperrsignal
erzeugt. Ferner enthält der Matrixspeicher eine Leseleitung
24, über die ein Lesesignal an den Leseverstärker 26 übertragen wird. Der Zustand des Sperrtreibers 22 wird von dem Bit
in der ganz rechten Position des N-stufigen Schieberegisters 28 bestimmt, welches Bit über die Leitung j50 zu dem Sperr-Treiber
22 übertragen wird. Eine Datengruppe, die bis zu N-Bits lang sein kann, wird über die Ausgangsleitungen J2 der Torschaltung
j54 parallel zu dem N-stufigen Schieberegister 28 übertragen.
Der Steuereingang der Torschaltung ^4 führt über die Leitung
J>6 zum Ausgang des Oder-Tores J>Q in der Steuerschaltung 3.9» Die
Eingänge des Oder-Tores 38 werden später noch näher erläutert.
"' ■*■■;■■ HADORIGINAL
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Die Daten selbst werden von der Datenquelle-42 aus über die
Leitung 4(3 zu der Torschaltung J54 übertragen. Als Datenquelle
42 kommt beispielsweise eine Speichereinrichtung eines digitalen Rechners in Betracht. Dieser Speicher sei beispielsweise
ein Magnetband, auf welchem die ersten Datengrup^en, die zu
jeder der Ausgangsleitungen übertragen werden, sollen, in Aufeinander
folge gespeichert sind. Diesen ersten Datengruppen folgendie zweiten Datengruppen, die zu jeder der Leitungen
ebenfalls in Aufeinanderfolge übertragen werden sollen. Als Speicher kann auch ein Speicher mit wahlfreiem Zugriff.verwendet
werden, welcher eine lange Reihe von Datengruppen enthält,
die zu jeder der Ausgangsleitungen verteilt werden sollen. Beispielsweise konnte auch ein Adressenregister für jede lange
Reihe vorgesehen werden, welche die Adresse der nächsten Datengruppe,
eile aus der zugehörigen Reihe ausgelesen werden soll,
die deshalb auch in dieser enthalten sein muß, wobei die Adressenregister
sequentiell angetastet werden, so daß die ersten Datengruppen von jeder der langen Reihen, die In Aufeinanderfolge auf
die Leitungen 40 übertragen werden sollen, auch von der zweiten
Datengruppe jeder langen Reihe usw. gefolgt werden können.
Die Datenquelle 42 ist außerdem in der Lage, ein Startsignal
zu erzeugen, welches über die Leitung 44 zu einem der Eingänge des Und-Tores 46 übertragen wird. Das Und-Tor 46 bildet mit
einer Reihe anderer Komponenten, die nachfolgend beschrieben werden, die Zugriffs-Steuerschaltung 59 des Speichers 10. Ein
weiterer Eingang des Und-Tores 46 ist mit der Ausgangsleitung
48 des Taktgenerators 50 verbunden. Dieser Taktgenerator erzeugt
eine laufende Folge von Impulsen einer bestimmten Impuis-Folgefrequenz
an seinem Ausgang. Die Ausgangsleitung 52 des
Und-Tores 46 ist mit einem Eingang des Oder-Tores 38, dem
Ruckste11eingang des Spalten-Adressenzählers 54, dem Zeilen-.Adressenzähler
56 und dem Verteilerschalter 58 verbunden. Die
Zähler 54 und 56 sind als Ringzähler gebaut, und werden schritt~
weise von ihrer Zählstellung Null bis in ihre Zählstellung N -
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BAD ORDINAL
über die Leitungen βθ und 62 von Ausgangssignalen ,der Und-Tore
64 und 66 gesteuert. Von der Zählstellung N - 1 wird jeder
dieser Zähler bei Erhöhung um 1 in die- Zählstellung 0 gebracht,
die Ausgangsleitungen 68 des Zählers 54 führen zu den Eingängen
des N- 1-Detektors 70 und den Informationseingärigen der Spaltentreiber
1.6. Die Ausgangsleitungen 72 des Zeilen-Adressen- Zählers 65 führen sinngemäß zu den Eingänge des N - 1-Detektors
74 und zu den Informationseingängen der Zeilentreiber 12. Die
Steuereingänge der Eingangstreiber 12 und I6 führen über die
Leitung 76 zu dem Ausgang der Verzögerungsschaltung 78. Die
Verzögerungszeit dieser Schaltung entspricht der Hälfte der Zeltdauer zwischen zwei Taktimpulsen, die auf der Leitung 48
von dem Taktgenerator zu der Verzögerungsschaltung übertragen
werden. '
Der ,Ausgang des N- T-Detektors 1JO ist über die Leitung 80
mit einem Eingang des Oder-Tores 82 und mit jeweils einem Eingang der Und-Tore 84, 86 und 88 verbunden. Die Ausgangsleitung
90 des N - 1-Detektors 74 ist andererseits verbunden mit einem
Eingang des Oder-Tores 92 und mit jeweils einem Eingang der
Und-Tore 84, 86 und 94. Die Leitungen 80 und 90. führen jeweils
dann ein Signal, wenn die entsprechenden Ringzähler 54 und 56
die Zählstellung N - 1 erreicht haben. Der jeweils dritte Eingang der Und-Tore 84 und 86 ist mit der Taktleitung 48 verbunden.
Die Ausgangs leitung 96Vdes Und-Tores 84 führt zu dem Einstelleingang
der bistabilen Kippschaltung 98 und die Ausgangsleitung
100 des Und-Tores 86 zu dem Rückstelleingang dieser Kippschaltung.
Wenn die bistabile Kippschaltung 98 eingestellt ist, werden die Datengruppen reihenweise in den Speicher 10 eingeschrieben.
Wenn diese Kippschaltung dagegen zurückgestellt ist, werden
die Datengruppen spaltenweise gespeichert. Die Leitung 102 führt vom "!"-Ausgang der bistabilen Kippschaltung 98 zu einem
Eingang des Oder-Tores 92 und 311 einem Eingang der Und-Tore 86
und 88. Der "O"-Ausgang der bistabilen Kippschaltung 98 ist mit
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einem Eingang des Oder-Tores 82 und mit einem Eingang der
Und-Tore 84 und 9^- verbunden. Die Ausgangsleitungen Iü6 und
108 der Oder-Tores 82 und 92 sind jeweils mit einem Eingang
der Undschaltung 64 und 66 verbunden. Der übrige Eingang der
Undschaltunsen 64, 66/ 88 und 94 führt zur Taktleitung 48.
Die Ausgarigsleitungen 110 und 112 der Undschaltungen 88 und
94 sind jeweils auf die übrigen zwei Eingänge des Oder-Tores
38 geschaltet.
Die Taktleitung 48 1st ferner noch mit dem Fortschaltereingang des Verteilerschalters 58 verbunden. Diesem Verteilerschalter
werden die Daten vom Leseverstärker über die Le-itung
114 zugeführt. Die Ausgangs leitungen Ho A bis Ho N des Verteilerschalters
führen beispielsweise zu einer Anzahl von weiter entfernten, n^cht dargestellten Datenendstellen. Als
Verteilerschalter können elektronische Baugruppen oder mechanische Drehwähler verwendet werden., welche die Leitung
114 nacheinander mit den Leitungen Ho A bis II6 N verbinden.
Der Verteilerschalter wird durch Steuersignale auf der Leitung
48 weitergeschaltet, wobei die Leitung 114 mit der Leitung
Ho verbunden wird, wenn ein Ruckstellsignal über die Leitung
52 zu dem Schalter übertragen wird oder mit der Leitung II6 N
verbunden wird, wenn ein Fortschaltesignal über die Leitung
48 übertragen wird. '
Zu Beginn wird angenommen, daß die bistabile Kippschaltung eingestellt ist und daß ein Startsignal von der Datenquelle
über die Leitung 44 übertragen wird. Ferner sei im vorliegenden
Falle die Zahl N =5. Der nächste, auf Leitung 48 auftretende
Taktimpuls öffnet daher die Undschaltung 56, deren Ausgangs- . ·
signal über die Leitung 32 zur Rückstellung der Spalten- und
.■■■■■ '".. '■ ' ~~~Ύ ' ' ·
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Zeilenadressenzähler 54 und 56 in die Zählstellung O und
des Verteilerschalters 58 auf die Leitung Ho A verwendet
wird. Ferner dient dieses Signal dazu, um die Torschaltung
J54 für die Übertragung der ersten Datengruppe zu öffnen,
welche dann zur Leitung 116 A über die Leitungen j52 zu dem
N-Bit-Schieberegister 28 übertragen wird. Diese Datengruppe wird in dem Register so gespeichert, daß ihr erstes Bit in
der äußersten rechten Position und die übrigen Bits in den links daneben Positionen untergebracht sind.
Der Taktimpuls auf der Leitung 48 wird ferner zu der Verzö-.
gerungsschaltung 78 übertragen, wodurch eine halbe Taktzeit
später ein Signal auf der Leitung J6 erscheint-, welches die
Treiber 12 und 16 ansteuert, die ihrerseits eine der Adressenleitungen l4 und 18 der Magnetkernmatrix auswählt. Da der
Spaltenadressenzähler 54 und der Zeilenadressenzähler 56 sich
in ihrer Nullstellung befinden, wird die Zeile Null und Spalte
Null des Kernspeichers 10 zu dieser Zeit ausgelesen. Unter der
Voraussetzung, daß der Speieher zu Beginn der Operation leer
ist, werden keine Lesesignale zu dem Leseverstärker 26 übertragen.
Den Lesesignalen, die auf die Leitungen mit der Adresse Null von den Leitungsbündeln 14 und Iß übertragen
werden, folgen Schreibsignale auf diesen Leitungen, welche
in der Zeile und Spalte mit der Adresse Null des Speichers
ein Bit speichern, wenn nicht gleichzeitig auf der Leitung ein Sperrsignal vorliegt. Wenn deshalb in der rechten Position
des Registers 28 su dieser Zeit ein Bit vorliegt, tritt der
Sperrtreiber 22 nioht in Punktion/ so daß auch kein Signal auf
der Leitung 20 erscheinen kann, wodurch zu dieser Zeit ein Bit
gespeichert werden könnte. Wenn dagegen die letzte, Stelle des -■
Registers 28 zu dieser'Zeit *kein Bit enthält, tritt der Sperrtreiber 22 In Aktion und bewirkt, daß diese Speicherposition
in ihrem Utillzustand f©rbl©ifet* Auf diese Weise wird das Bit
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A1, welches in Pig. 2A dargestellt ist, in der Matrix 10
gespeichert. .
Eine halbe Taktzeit später wird wieder ein Taktsignal auf
der Leitung 48 übertragen. Da sich zu dieser Zeit die bistabile
Kippstellung 98 in ihrem "1"-Zustand befindet, wird
über das Oder-Tor 92 und die Leitung 108 ein Signal zu dem
einen Eingang der Und-Schaltung 64 übertragen. Durch das
Taktsignal auf der Leitung 48 wird die Und-Schaltung 64 geöffnet
und erzeugt ein Ausgangssignal auf der Fortschalteleitung
60, wodurch die Adresse des Spaltenadressenzählers 54 um eins erhöht wird. Das Taktsignal auf Leitung 48 wird
ferner auch zu dem Verteilerschalter 58 übertragen, wodurch
die Leitung 114 mit der Leitung II6 B verbunden wird. Das
Taktsignal wird auch zu dem Schieberegister 28 übertragen*
wodurch eine Rechtsverschiebung erfolgt und das erste Bit der Datengruppe herausgeschoben und das zweite Bit in die
Stufe geschoben wird, von der aus es den Sperrtreiber 22
steuern kann, Eine weitere halbe Taktzeit später liefert
die Verzögerungsschaltung 78 wieder ein Ausgangssignal auf
Leitung 76^wodurch das zweite Bit der Datengruppe, welches
ursprünglich zu dem Schieberegister 28 übertragen wurde, nunmehr in Zeile Mull, Spalte 1 der Matrix- IQ gespeichert
wird* Auf diese Weise wird das Bit A2 im Speicher 10 gespeichert*
Die aufeinanderfolgenden Taktimpulse auf der Leitung 48 ermöglichen
den aufeinanderfolgenden Bits der Datengruppe, die m dem Schieberegister 28 Übertragen werden* die Speicherung
in aufeinanderfolgenden Positionen in der Zeile 0 der Matrix.
Da im vorliegenden Beispiel angenommen worden war, dafl N «„5
ist, bewirkt auch der fünfte Taktimpuls, der auf Leitung 48
Übertragen wird, daß-das letzte Bit der Datengruppe, die ursprünglich
im Schieberegister 28 gespeichert war in die rechte
Position dieses Registers geschoben wird(ferner die Weiter-
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schaltung des Verteilerschalters 48, so daß nun die Leitung
114 mit der Leitung 116 N verbunden ist. Außerdem wird durch
den fünften Taktimpuls der Spaltenadressenzähler 54 um eine
Stufe weiter in die vierte Zählstellung gesteuert. Eine halbe Taktzeit danach wird das Datenbit in der rechten Position
des Schieberegisters 28 in Zeile 0 Spalte 4 der Matrix gespeichert. Die Fig. 2A zeigt die gespeicherte Position des
Datenbits A5.
Wenn der nächste Taktimpuls auf der Leitung 48 auftritt erscheint
auf der Leitung 8Ö am Ausgang des N - 1-Detektors
ein Signal, welches zu einem Eingang des Und-Tores 88 und
über das Oder-Tor 82 zu einem Eingang des Und-Tores 66 übertragen
wirdc Das Taktsignal auf der Leitung 48 öffnet das
. ■ * -■■■-Und-Tor
66 und erzeugt ein Ausgangssignal auf Leitung 62,
welches die Adresse des Zellenadressenzählers 36 um 1 erhöht»
Der Zeilenadressenzähler 56 befindet sich nun in der Zählstellung 1. Das Taktsignal öffnet auch das Und-Tor 88, welches
ein Ausgangssignal auf der Leitung 110 erzeugt, das über das
Oder-Tor 38 und die Leitung ?6 die Torschaltung 34 öffnet. Auf
diese Weise wird schließlich die Datengruppe, die auf die Leitung II6 B übertragen werden soll in das Schieberegister
eingegeben. Da das Und-Tor 64 noch geöffnet ist, wird das ,
Taktsignal über die Leitung 48 zu dem Spaltenadressenzähler
übertragen um diesen auf die Adresse der nächsten Spalte einzustellen. Da sich dieser Zähler in der letzten Zählstellung·
N - 1 befindet, wird er nun in die Stellung 0 gesteuert. Das
Taktsignal wird über die Leitung 48 ferner auch zu dem Verteilersohalter
58 übertragen, so daß auch dieser weltergeschal.tet wird und nun die Leitung 114 wieder mit der Leitung
116 A verbindet.
Blne halbe Taktzeit später wird wiederum ein Signal auf dl*
Leitung 76 gegeben, wodurch der Zeilen- und Spalten-Adressenzähler
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eingeschaltet wird um das erste Bit der zweiten Datengruppe
in Zeile 1 Spalte O der Matrix 10 (siehe Bit B1 in Fig. 2a).
Durch die.vier folgenden Taktimpulse werden die übrigen Bits
der zweiten Datengruppe vollständig in der zweiten Zeile des Kernspeichers 10 in der zuvor beschriebenen Weise gespeichert.
Wenn der Spaltenadressenzähler 54 wieder seine Zählstufe 4
erreicht hat, bewirkt der nächste Taktimpuls, der über die Leitung 48 übertragen wird die Eingabe einer neuen Datengruppe
in das Schieberegister 28, die dann über die dritte Leitung ·
der Leitungsgruppe 116' übertragen werden.soll. Der Zeilen-
-adressenzähler 56 wird auf die Adresse 2, der Spaltenadressenzähler
54 auf die Adresse 0 und der Verteilerseha3JBr 58 wieder
auf die Leitung II6 A eingestellt. Die Anordnung ist nun wieder
in der Lage in der bereits beschriebenen Weise die dritte Datengruppe
in die dritte Zeile des Kernspeichers einzuspeichern.
Heitere Datengruppen werden in der vierten und fünften Zeile
dieses Speichers in der bereits beschriebenen Weise gespeichert.-Wenn
das Datenbit E% in Zelle 4 Spalte 4 (Fig. 2A) gespeichert
ist, dann befinden sich der Zeilenadressenzähler 56 und der Spaltenadressenzähler 54 in ihrer Zählstellung 4. Gleichzeitig
liefern die Detektoren 70 und 74 über ihre Leitungen 80 und
Ausgangssignale. Da ferner auch über die Leitung 102 von der
bistabilen Kippschaltung 98 ein Ausgangssignal erzeugt wird,
Öffnet der nächste Taktimpuls die Und-Tore 64, 66, 86 und 88,
so daß deren Ausgangssignale den Spaltenadressenzähler 54* den
Zeilenadressenzähler 56 und die bistabile Kippschaltung 98 in
die Zählstellung 0 steuern. Ferner wird das Tor 34 geöffnet,
damit die Datengruppe A' von der Datenquelle 42 zu dem Schieberegister 28 übertragen werden kann. Die Datengruppe As ist die
zweite, die zu der Leitung Ho A übertragen werden soll» Das
Taktsignal auf Leitung 48 wird auch zu dem Verteilersohalter
58 Übertragen, so daß dieser-die Leitung Il4 wieder mit der
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Leitung 116 A verbindet,: Flg. 2A zeigt den Inhalt des Kernspeichers
nach seiner Ladung. Eine der gewünschten Operationen besteht darin,., die Datengruppe. A, die in der Zeile 1 gespeichert
ist, über die Leitung 116 A, die Datengruppe B, die in Zeile
gespeichert ist zu der Leitung 116 B und schließlich die Datengruppe E, die in der vierten Reihe gespeichert ist zu der
Leitung 116 N zu übertragen.
Eine halbe Taktzeit nach dem Taktimpuls erzeugt die Verzögerungsschaltung
7$ ein Ausgangssignal auf der Leitung j6, welches
die Treiber 12 und X6 einschaltet, so daß der Inhalt des
Speiehers art der durch Spalten- und Zeilenadressenzähler markierten
Stelle ausgelesen wird. Da sich beide Zähler in ihrer Nullstellung befinden wird die Speicherposition in Zeile O
und Spalte O ausgelesen* Das an dieser Stelle gespeicherte
Bit A1 wird ober die Leseleifeung 24 und den Le severstärker 26
ausgelesen und auf die Leitung 11% übertragen» Da der Verteiler*·
schalter 58 zu dieser Zeit die Leitung 114 fnit der Leitung 116 ä
verbindet wird dieses Datenbit Über die Leitung 116 A beispielsweise
zu einer entfernten und nicht dargestellten Datenendstelle
übertragen. Den auf den Leitungen 14 und 18 auftretenden Lesesignalen
folgen Schreibsignale, welche bewirken, daß das erste Bit der Datengruppe A1,das Bit A'1 nun in Zeile 0 Spalte 0 des
Kernspeiehers gespeichert wird.
Da die bistabile Kippschaltung 98 sich im Augenbliefc in ihrem
.Nullzustand befindet, wird über die Leitung 104 und das Oder-Tor
82 auf Leitung 106 ein Ausgangssignal erzeugt, welches
zusammen mit dem folgenden Taktimpuls auf der Leitung 48 das
Und-Tor 66 öffnet. Das Ausgangssignal dieses Und-Tores dient
zur Erhöhung der Zeilenaäresse um 1 durch den Zähler 56. Dieser
Zähler befindet sich nun in seiner Zählstellung 1. Das Taktsignal
auf'Leitung 48 wird auch zu dem Schieberegister 28
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übertragen, um die Verschiebung des Bits A12 in die rechte
Position des Registers zu ermöglichen und auch um den Verteilerschalter
58 auf die nächste Leitung HOB einzustellen.
Eine halbe Taktzeit später wird wieder ein Signal über die
Leitung 76 übertragen, welches bewirkt, daß das Bit BI, welches
in Zeile 1 Spalte 0 der Matrix gespeichert ist zu dem
Leseverstärker 26 und zu dem Verteilerschalter 58 übertragen
wird. Von dort, gelangt dann das Datensignal zu der gewünschten
Leitung II6 B. Ferner wird bewirkt, daß das Bit A12, welches
nun in der rechten Position des Schieberegisters 28 gespeichert ist, nun in der Position Zeile 1 Spalte 0 der Matrix gespeichert
wird. ■
Während aufeinanderfolgender Halbtaktzeiten werden die Datenbits
.Cl, Di und El ausgelesen und zu den entsprechenden Leitungen 116 C (nicht dargestellt) bis 116 N übertragen und die
Datenbits- A1IrA^ und A'5 in Spalte 0 Zeilen 2, 3 und 4 der
Matrix gespeichert. Wenn das Bit A* 5 in dem System gespeichert wird, steht der Zeilenadressenzähler 56 in seiner letzten
Position, so daß der Detektor 74 über die Leitung 90 ein Ausgangssignal
erzeugen kann. Der nächste Taktimpuls öffnet daher die tJnd-iore 64, 66 und 94, deren Ausgangssignale die Adressenzähler
54 und 56 in die nächste Stufe weiterschalten. Ferner
wird die Torschaltung 34 geöffnet, so daß die Datengruppe _B*
von der Datenquelle 42 in das Schieberegister 28 übertragen"
werden kann*Die Datengruppe B1 ist die zweite, die zur Leitung 1X6 B Übertragen wird. Das Taktsignal auf Leitung 48
steuert zn dieser Zeit auch den Verteilersohalter 58 in die
nächst© Stellung, so daß nun die Leitung 114 wieder mit der
Leitung 116 A verbunden ist, , ■?'.
Vile. Anordnung ist nun vorbereitet, um die Dätenbits A2 bis
B2 aus Spalte 1der.Matrix 10 auszulesen und die Datenbita
; BADORfQJNAL
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Bf1 bis Bf5 an deren Stelle einzuspeichern. Wie zuvor wird
auch jedes der Bits A2 bis E2 zu der entsprechenden Leitung des Leitungsbündels 116 A bis 116 N übertragen.
An dieser Stelle ist bereits zu erkennen, daß der erste Satz von Datengruppen zeilenweise und der zweite Satz spaltenweise
in den Kernspeicher eingelesen wurde. Es ist ferner zu erkennen, daß gleichzeitig der zweite Satz von Datengruppen
in den Kernspeicher gelesen wird und der erste Satz spaltenweise aus dem Speicher ausgelesen und bitweise zu der entsprechenden
Leitung \on dem Bündel 116 A bis 116 N übertragen wird.
Der nach der Speicherung des Bits B*5 auf der Leitung 48
eintreffende Taktimpuls öffnet wieder die Und-Tore 64, 66 und 94. Der Spaltenadressenzähler 54 wird deshalb auf !die AdreFse
2 und der Zeilenadressenzähfer 56 auf die Adresse O eingestellt.
Ferner wird die Torschaltung J54 geöffnet, so daß die Datengruppe Cf, die auf die Leitung II6 C (nicht dargestellt) über- '
tragen werden soll in das Schieberegister 28 gelangt. Das Taktsignal schaltet auch den Verteilerschalter wieder auf die
Leitung II6 A. Während der folgenden Halbtaktzeiten, werden
die Datenbits A3 bis E^ (Fig. 2a), die in der Spalte 2 des
Kernspeicher gespeichert sind ausgelesen und über den Leseverstärker 26 und den Verteilerschalter 58 zu den Leitungen
116 A bis 116 N übertragen und die Bits Cf1 bis C15, die im
Schieberegister 28 gespeichert sind nun in der Spalte 2 des Kernspeichers in der zuvor beschriebenen Weise eingespeichert.
Nach der Hälfte der durchgeführte Operationen ergibt sich im Kernspeicher die in Fig. 2 B gezeigte Bitverteilung.
Während der folgenden Umläufe des Verteilersohalters 58 werden
dit Datenbits A 4 bis E 4 und A 5 bit B 5 auβ dtm Kernspeicher
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gelesen und die Datenbits D1I bis D15 und E!1 bis E15 in
ihm an deren Stelle gespeichert. Wenn das Datenbit E'5 in Zeile 4, Spalte 4 des Kernspeichers gespeichert ist, hat der
Inhalt des Speichers die in Fig. 2 c dargestellte Konfiguration.
Zu dieser Zeit befindet sich die bistabile Kippschaltung 98 in ihrer Nullstellung, die Adressenzähler 54 und 56 sind
auf die Adresse 4 eingestellt und*der Verteilerschalter 58 befindet sich in der Stellung, in der er die Leitung 114 mit
der Leitung Ho N verbindet. Daher Öffnet der nächste Taktimpuls die Und-Tore 64, 66, 84 und 94 und bewirkt die Einstellung
der Adressenzähler auf die Adresse 0, die Umschaltung der bistabilen Kippschaltung 9& in den eingeschalteten Zustand
und die Übertragung der Datengruppe A1 ' in das Schieberegister
28.
Der Schaltzustand der Anordnung ist nun der gleiche, wie er iiäch der Abgabe des Startsignales auf Leitung 44 war, mit der
Ausnahme, daß nun in dem Kernspeicher 10 die Datengruppe, die in Fig. 2c dargestellt ist gespeichert ist an Stelle eines
leeren Speichers. Deshalb bewirkt eine halbe Taktzeit später ein Signal auf der Leitung 56 die Einschaltung der Treiber
12 und 16, so daß nun das Datenbit A1I, welches in Zeile 0,
Spalte 0 des Kernspeiehers gespeichert ist, ausgelesen wird. Dieses Bit wird über den Leseverstärker 26 und den Verteilerschalter
58 zur Leitung II6 A übertragen. Während des Sohreibzyklus1
der Treiber 12 und l6 wird das Datenbit Alf in der
freigewordenen Speicherposition gespeichert. Zur nächsten Taktzeit wird wieder der Spaltenadressenzähler 54 auf die
Adresse 1 und der Verteilerschalter 58 auf die Leitung II6 B
gesteuert. In der folgenden Halbtaktzeit werden wieder die Treiber 12 und l6 eingeschaltet, die bewirken, daß das Datenbit
-B1I, welches in Zelle 0, Spalte 1 gespeichert ist ausgelesen
und über den Leseverstärker 26 und den Verteilerschalter
009828/1375
5$ zu der Leitung 116 B übertragen wird. Ferner wird im
Anschluß daran das Bit A' '.2 in der zuvor frei gewordenen
Speicherstelle gespeichert.
Aus deri vorstehenden Erläuterungen folgt, daß zu den "nachfolgenden
Halbtaktzeiten die'Bits-T* 1, D!1 und E'i aus der Zeile
0 des Speichers ausgelesen und zu den entsprechenden Leitungen
Il6 übertragen werden/Außerdem werden die Datenbits A' !j5 bis
Atf5 an deren Stelle in den Speicher eingeschrieben. Der
Speicher fährt dann damit fort, die übrigen Bits der mit einem Strich bezeichneten Daterigruppen zeilenweise auszulesen und
die neuen Bits der mit zwei Strichen bezeichneten Datengruppen
an deren Stelle zeilenweise einzuspeichern. Nach der Hälfte
der durchzuführenden Operationen hat der Speicher die in Fig. 2D dargestellte Bitverteilung. -
Aus den wenigen, bereits beschriebenen Operationszyklen kann ersehen werden, daß das in Fig. 1 gezeigte System in der Lage
ist* empfangene Datengruppen parallel zu den Ausgangsleitungen Il6 A bis Il6 N zu übertragen, diese Datengruppen im Kernspeicher
10 entweder zeilen- oder spaltenweise zu speichern, diese Daten in der entgegengesetzten Weise auszulesen, als sie
eingespeichert wurden und die nächsten Datengruppen in dem
System in der gleichen umgekehrten Weise in einer endlosen
Aufeinanderfolge von Zyklen zu speichern. . ■ - .
Fig. 3 zeigt eine Abwandlung der Datenzusammenstellungseinrichtung
nach Fig. 1. Die einzelnen Elemente dieser abgewandelten
Anordnung sind entweder identisch oder analog zu den EIementen
der bereits beschriebenen Anordnung. Während die identischen
Elemente die gleichen Bezeichnungen wie in Fig, I
tragen, erhalten die analogen Bauelemente eine Numerierung,
Sie durch eine Strichbezeichnung zur Unterscheidung gegenüber
Λ '■■■■ ■■ ■ - '■■■ ■ ■■ ■' '.ÖAP
9 82 8/ 137S
der Fig. 1 dienen. Die Anordnung nach Fig. 3 enthält einen
NxN Magnetkernmatrixspeicher 10 mit den zugehörigen Zeilen-
und Spaltentreibern 12 und 16 und eine Zugriffssteuerung 39,
Wie weiter zu erkennen ist, ist die Lage des Sperrtreibers 22* und des Leseverstärkers 26' vertauscht. Hier wird der
Sperrtreiber 22' durch den Verteilersehalter. 58' eingeschaltet
und die Ausgangsleitung 114' vom Leseverstärker 26' ist
mit der äußersten rechten Bitposition des N-stufigen Schieberegisters 28 'verbunden. Die Leitungen 116'A "bis 116'N sind
mit den Eingängen des Verteilerschalters 58 verbunden, während
die Leitungen 32', die jetzt als Ausgangsleitungen des
Schieberegisters 28' geschaltet sind, stellen die Eingangsleitungen für die Torschaltung 3^1 dar. Die Ausgangsleitungen
40' der Torschaltung 34' sind schließlich mit dem Eingang des Datenempfängers 42' verbunden. Der Datenempfänger 42'
kann beispielsweise der Speicher eines digitalen Computersystems
sein, welches die empfangenen Datengrupp'en in aufainanderfoigende
Speicherpositionen des Speichers einspeichert. Die1Startleitung 44, die Steuerleitung 36 für die Torschaltung
J)k% und die Rückstelleitung 52 haben die gleichen Funktionen durchzuführen wie bei der Anordnung nach Fig. 1.
Zu Beginn der Operation wird ein Startsignal auf Leitung 44
zu der Zugriffssteuerung 39 übertragen, alle Stufen des
Systems in die Ausgangsstellung gesteuert werden. Ferner wird
die bistabile Kippschaltung 98 in der Zugriffssteuerschaltung 39, welche in Fig. 1 genauer dargestellt 1st, in die Nullstellung
zurückgestellt, wodurch der Speieher 10 spaltenweise
adressiert wird. Der Verteilerschalter 58f wird anfänglich
so eingestellt, daß er die Leitung 116Ά mit der Leitung 30*
verbindet. Das Datenbit At, welches ?ü'dieser Seife auf dieser
Leitung erscheint wird dann in Zelle 0, Spalte 0 des Kernspeicher s 10 eingespeichert. Danach wird dann ein tSignal auf
0 0 9 8 2 8/137 S
der Leitung 48 zu dem Verteilerschalter 58' übertragen, der
daraufhin die Leitung Ho B mit der Leitung 30' verbindet.
Daher wird auch eine halbe Taktzeit später das Bit B1 in
Zeile 1, Spalte O gespeichert.
Aus der Operationsbeschreibung der Anordnung nach Fig. 1 wurde bereits erläutert, daß der Speicher dann spaltenweise
adressiert werden kann, wenn alle Speicherpositionen bereits
einmal adressiert worden sind, (siehe Fig. 2A).Wenn dieser
Zustand eintritt, wird die bistabile Kippschaltung 98 in der
Zugriffssteuerschaltung 39 eingeschaltet, wodurch dann der.
Kernspeicher zeilenweise adressiert wird und der zweite Satz
v«n Datengruppen, welcher gespeichert werden soll auf den
Leitungen 1161A bis II61N angeboten wird. Die Anordnung ist
jetzt in der Lage, das Datenbit<A1, welches in Zeile 0,;
Spalte ö der Matrix gespeichert ist auszulesen und es in die
rechte Position des .Schieberegisters 28' zu übertragen. Das
Bit A1I,- welches nun auf der Leitung 1161A eintrifft, wird
im Anschluß daran in dieselbe Position des Speichers eingeschrieben.
Der nächste Taktimpuls auf. der Leitung 48 schiebt das zuvor in die rechte Position des Schieberegisters übertragene Bit eine Stelle weiter nach links und räumt auf diese
.Wöie© die rechte Position« Ferner SoMltet dieser Taktimpuls
etueh den lterteilerschalter $8f um einen Schritt weiter, so
daß nun die- Leitung H6 B mit*äer Leitung_>0s freunden ist;,
Ia &QP .darauf folgenden Halbtaktzeit wird das Datenbit B11
in 2<s;il@ 0a Spalte 1 des .!©rnspelcheps. und das Bit A2, welches
in dieser Stall© -gespeichert 'war in äer "rechten Position des '
Schieberegisters 28"'■ gespeicherte Dieser Vorgang wird solange
wiederholt s Ms die vollständige"'Datengruppe A im Schieberegister 289 und das erst© "Bit jeder,- mit-einem-Strich roar-
itiSFtQu Da-tengyupp© in Zeile 0 des [email protected] gespeichert
ist"=--.Wird,'dieser Zustand- ©rroichfci, darm ©ntsfeqiit auf der - . . ."·
. . ■'■ '-'BAD.0RK31NAL
U U Θ "Θ Ä Θ / I 4 ΐ Θ ■ . - -
Leitung ;>6 ein Signal, welches die Torschaltung J>KX öffnet,
so daß die Datengruppe, welche in dem Schieberegister 28'
gespeicher 1st zu dem Datenemiiänger 42* übertragen wird.'
Gleichzeitig erscheint auch ein Signal auf der Leitung 48,
welches den Verteilerschalter 58' wieder auf seine Ausgangsposition zurückstellt, in der er die Leitung 1161A mit der
Leitung j50l verbindet.
Den bisher gegebenen Erläuterungen ist zu entnehmen, daß
während aufeinanderfolgender Umläufe des Verteilerschalters
58' die Datengrupi>e B, C, D und E nacheinander zu dem
Schieberegister 28' und von dort zu dem Datenempfänger 42'
übertragen werden, während die mit einem Strich gekennzeichneten Datengruppen in dem Kernspeicher solange zeilenweise
gespeichert werden, bis der Inhalt desselben die in Pig. 2C
dargestellte Konfiguration zeigt. Ebenso wie bei derÄriordnung
nach der Fig. 1, werden auch bei der Anordnung nach Pig. 3
die Datengruppen in dem Kernspeicher fortlaufend mit dem
Ziel gespeichert, die Daten in fortlaufenden Zyklen entweder
zeilenweise oder spaltenweise zusammenzustellen.
Bei der Erläuterung der beiden Anordnungen wurde angenommen,
daß die Zahl der Bits in einer gegebenen Datengruppe gleich
der Anzahl der Datenendstellen ist, die- bedient werden sollen,
so da.ß eine rechteckige Kernspeicher ebene mit der Kapazität
NxN verwendet werden konnte. Da es sich aber hierbei um
idealisierte Verhältnisse handelt, das System aber für universellere Zwecke anwendbar sein soll, müssen Vorkehcungen
getroffen werden, bei denen die Zahl der Bits in einer Datengruppe
nicht gleich der Anzahl der Datenendstellen ist. Fig.
4 zeigt nun ein Schema zur Verteilung von Datengruppen in bitserialer Form auf eine Anzahl von entfernten Datenendstellen,
■wobei di§ Anzahl der fernen Endstellen ein ganzzahliges Vielfaches
der Zahl der Bits--in einer einzelnen Datengruppe ist. ·
Bei der Anordnung nach Fig. 4 wird eine Anzahl von JN ent-
009828/1375
fernten Datehendsteilen zugrunde gelegt, wobei N gleich
der Zahl der Bits in einer Datengruppe ist.
Die Anordnung nach Fig. 4 enthält drei Kernspeicher, die
die Bezeichnung 1OA bis IOC tragen. Jedem dieser Speicher
ist eine eigene Torschaltung 34, ein eigenes Schieberegister
28, ein eigener Sperrtreiber 22, eine eigene Sperrleitung
20, eine eigene Leseleitung24, ein eigener Leseverstärker 20 und ein eigener Verteilerschalter 58 zugeordnet.
Sie besitzen jedoch einen gemeinsamen Satz von Zeilen- und
Spaltentreibern und eine gemeinsame Zugriff ssteuerurig 39.
Die Datengruppen A bis E werden beispielsweise jeweils über
die Leitungen II6A bis II6N bereit gestellt und Über die
Torschaltung 34A und das Schieberegister 28A zu dem Kernspeicher
1OA übertragen. Der Ablauf der Operation und die Behandlung dieser Datengruppen ist der gleiche, wie er bereits
im Zusammenhang mit der Anordnung nach Fig. 1 erläutert
wurde. Zur selben Zeit, wie die Datengruppen A bis E in der Matrix 10 A behandelt werden wird auch ein Satz von Datengruppen,
beispielsweise F bis J', welcher auf den entsprechenden
Leitungen Ho (N + 1) bis Ho (2N) bereit gestellt wird
über die Torschaltung 34B und das Schieberegister 28 B zu
der Kernspeicherebene 10 B übertragen. Ferner wird auch gleichzeitig ein Satz von Datengruppen K bis 0, welcher auf
den. entsprechenden Leitungen II6 (2N + 1) bis II6 (3N) bereit
gestellt wird, über die Torschaltung 34 C und das Schieberegister
28 C zur Speicherung in den Kernspeicher 10 C übertragen.
Da alle drei Speicherebenen von der gleichen Zugriffe-Steuerung 39 bedient werden, erfolgt die Verteilung der Patengruppen
auf den entsprechenden Ausgangsleitungen gleichzeitig in Allen drei Speicherebenen. Ua bei der Anordnung naoh der
■000929/^37
Fig. 4 alle drei Operationen gleichzeitig ablaufen, die zudem
noch identisch sind mit einer Einzeloperation, die bei der Anordnung nach Fig. 1 bereits beschrieben worden ist, erübrigt
sich ein näheres Eingehen auf diese Vorgänge.
Da nicht immer die Anzahl der Datenendsteilen einem ganzzahligen
Vielfachen der Zahl der Bits, in einer Datengruppe entspricht,
werden in bestimmte Stellen der Matrix während der Operation Hilfsbits eingefügt* Wenn beispielsweise in einer Anordnung
nach Fig. 1 aus fünf Bits bestehende Datengruppen verwendet/-aber
sechs Datenendstellen bedient werden sollen, dann>
ist es günstig; eine ,6x6-Matrix vorzusehen,, und am.Ende jeder Daten^
gruppe, wenn sie gespeichert wird, ein Null- oder Hilfsbit
anzuhängen.. In ähnlicher Weise kann auch, wenn fünfstellige Datengruppen verwendet, aber nur vier Datenendstellen bedient
werden,sollen, eine 5x5-Matrix verwendet werden, in die eine
Hilfsda&engruppe nach jeder vierten Datengruppe gespeichert
wird. ■>.■'' -■■-,.-..". . .--.'■
Obzwar die beiden beschriebenen Anordnungen eine rechteekförmige
Speichermatrix verwenden, ist die Rechteckform des Matrixspeiehers
nicht zwingend. Bei Abweichungen von·der Rechteckform
wird jedoch die Adressenfolgesteuerung erheblich schwieriger.
Während sich die Anordnung nach Fig. 4 und das Schema der .
Hilfsbiteinfügung auf eine Datenbitvertellung beziehen, die im
Zusammenhang mit der Fig. 1 angegeben wurde, ist es offensicht-IiCh, daßdiesein gleicher Weise auch auf die Anordnung nach
Flg» > angewendet werden können. Es ist weiter offensichtlich,
üaß in den Fällen, wo es gewünscht wird, die Datengruppen in
beidserialer Form auf die übertragungsleitung zu geben oder
$anz allgemein in einer zeichenserialen Weise (z.B. wenn jede
• BAD ORIGINAL
098 2 8/1375
Leitung ΓΙ6 aus einem Leitungsbündel mit einer Leitungszahl,
die gleich der Anzahl der Bits in einem Zeichen ist besteht) oder das dort,wo es gewünscht wird die Datengruppen zusammenzustellen,
die auf einem Bündel von Übertragungsleitungen
Zeichen nach.Zeichen übertragen werden sollen, daß die Anordnungen nach den .Figuren 1 und 3 ohne Änderungen benutzt
werden können mit einer Ausnahme jedoch, wenn dreidimensionale Kernspeicheranordnungen an Stelle.einer einzelnen Kernspeicherebene verwendet werden, wobei dann die entsprechende Anzahl von Schieberegistern, Sperrtreibern, Leseyerstärkern, Verteilerschaltern und so weiter vorgesehen werden müssen.
Zeichen nach.Zeichen übertragen werden sollen, daß die Anordnungen nach den .Figuren 1 und 3 ohne Änderungen benutzt
werden können mit einer Ausnahme jedoch, wenn dreidimensionale Kernspeicheranordnungen an Stelle.einer einzelnen Kernspeicherebene verwendet werden, wobei dann die entsprechende Anzahl von Schieberegistern, Sperrtreibern, Leseyerstärkern, Verteilerschaltern und so weiter vorgesehen werden müssen.
009128/1378
Claims (3)
1. Parallel-Serien- bzw* Serien-Parallelwandler zur Umwandlung
von ganzen Datengruppen gekennzeichnet durch ein Schieberegister (28, 28') (Fig. 1, 3) zur parallelen Eingabe bzw.
Ausgabe einer Dätengruppe, durch einen matrixförmigen Pufferspeicher
(10), in welchen die Nachrichtenelemente mehrerer Datengruppen zwangsweise durch eine Steuereinrichtung (39)
gesteuert, zeilen- oder spaltenweise eingegeben und aus welchem sie danach spalten- oder zeilenweise wieder ausgegeben
werden und schließlich durch einen Verteilerschalter
(58), über welchen die Nachrichtenelemente einer Gruppe serial ausgegeben bzw* eingegeben werden.
2. Parallel-Serien- bzw* Serien-Parallelwandler nach Anspruch
I, gekennzeichnet dureh eine Steuereinrichtung (39) (Fig· 1* 3K
bestehend aus im wesentlichen einem Zeilen- und einem Spaltenadressenzähler (56, 54), einem bistabilen Schalter
(98), der die Verteilung der Fortschalteimpulse auf die
Adressenzähler über Torschaltungen (66, 64) vornimmt und
selbst durch die Ausgangssignale von Detektoren (74, 70)"
zur Angabe der Endstellung der Adressenzähler gesteuert wird und schließlieh einem Taktgenerator (50) zur Erzeugung der
Fortsehalteimpulse für die Adressenzähler, das Schiebe^
register und den Verteilerschalter.
3. Parallel-Serien- bzw. Serien-Parallelwandler nach den Ansprüchen
1 und 2 gekennzeichnet durch die Verwendung
eines dreidimensionalen Matrixspeiohers (lOA bis IOC)
."'■ (Fig. 4) und einer der Anzahl der verwendeten Ke^nsptloher-
ÖQ9828/137S
ebenen entsprechende Anzahl von Schieberegistern (28 A bis •28 C) und Verteilerschaltern (58 A bis 58 C).
0098 28/137 5
Lee rs eί te
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