DE3200880A1 - Halbleiterspeicher - Google Patents

Halbleiterspeicher

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DE3200880A1 DE19823200880 DE3200880A DE3200880A1 DE 3200880 A1 DE3200880 A1 DE 3200880A1 DE 19823200880 DE19823200880 DE 19823200880 DE 3200880 A DE3200880 A DE 3200880A DE 3200880 A1 DE3200880 A1 DE 3200880A1
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Description

..3200080
Halbleiterspeicher
Die Erfindung betrifft einen Halbleiterspeicher, wie er im Oberbegriff des Patentanspruchs 1 angegeben ist. Sie bezieht sich insbesondere auf einen Halbleiterspeicher, der sich durch den Mechanismus der Speicherzellenauswahl auszeichnet, im einzelnen auf einen Halbleiterspeicher, der MOS-Transistoren verwendet.
Bei einem als Halbleiterspeicher ausgebildeten Speicher mit wahlfreiem Zugriff (RAM-Speicher) wird die Zahl der Adressensignalleitungen, die für eine Vermehrung der Speicherkapazität erforderlich sind, immer größer. Daher bringt die Beschränkung auf die Zahl der Anschlußstifte einer Baugruppe ein Problem, wenn die Speicherkapazität pro Chip des HalbleiterSpeichers vergrößert werden soll. Im Hinblick auf die Lösung dieses Problems ist der sogenannte Mechanismus der "multiplexen Adresseneingänge" (englisch: multiplexed address inputs) im Stand der Technik bekannt und wird generell bei MOS-Speichern großer Kapazität verwendet. Bei diesem Mechanismus werden die Signale, die jeweils die Spalten- und Zeilen-Adressen in der Adressenebene des Speichers angeben, im Zeitmultiplex von einem Satz von Anschlußstiften empfangen. Beispielsweise ist in dem "Digest of 1977 IEEE International Solid State Circuit Conference" auf den Seiten 12 und 13 ein Halbleiterspeicher offenbart, bei dem sowohl ein erstes Adressensignal, das die Zeilenadresse angibt, als auch ein zweites Adressensignal, das die Spaltenadresse angibt, im Zeitmultiplex einem einzelnen Satz von sieben Adressenpuffern zugeführt werden, die gemeinsam hierfür vorgesehen sind. Diese Adressenpuffer sind mit dem Zeilendecoder durch einen Satz von internen Adressenleitungen und mit dem Spaltendecoder durch einen weiteren Satz von internen Adressenleitungen
• - ι ■ *
über einen Satz von Schaltern verbunden. Wenn das erste Adressensignal und dann ein Zeilenadressenabtastxmpuls den Adressenpuffern zugeführt werden, wird die Decodierungstätigkeit von dem Zeilendecodierer durchgeführt. Während dieser Tätigkeit sind die zuvor erwähnten Schalter nicht leitend. Werden dann das zweite Adressensignal und darauf ein Spaltenadressenabtastimpuls den Adressenpuffern von außerhalb zugeführt, so werden die erwähnten Schalter eingeschaltet, um die Decodierungstätigkeit des Spaltendecodierers auszulösen. Somit sprechen die Spalten- und Zeilen-Decodierer aufeinanderfolgend an, bis eine Speicherzelle ausgewählt ist. Auf der anderen Seite ist in der offengelegten japanischen Anmeldung Nr. 55-15793 (im Jahr 1980) und der schwebenden US-Patentanmeldung Serial No. 94927 ein MOS-Speicher offenbart, eine Einrichtung vorgesehen, die beim Empfang des ersten Adressensignals den Spaltendecoder sperrt, um dadurch die Ladekapazität der Adressenspeicher zu erniedrigen und den Speicherzugriff zu beschleunigen.
Ein Ziel der vorliegenden Erfindung liegt darin, einen Halbleiterspeicher mit multiplexen Adresseneingängen anzugeben, der gegenüber dem Stand der Technik mit einer höheren Geschwindigkeit betrieben werden kann.
Weiter ist es Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher anzugeben, dessen Zeitsteuerschaltung vereinfacht ist.
Weiterhin soll von der vorliegenden Erfindung ein Halbleiterspeicher angegeben werden, der mit einem Speicherzellenauswahlmechanismus ausgerüstet ist, der für Speicher hoher Kapazität und Dichte geeignet ist.
Bei dem Speicher mit muliplexen Adresseneingängen nach dem Stand der Technik hat sich herausgestellt, daß die Adressenpuffer den Zeilen- und Spaltenadressen gemeinsam sind, so daß die Notwendigkeit, die Adressenpuffer während eines Speicherzyklus zweifach anzusteuern, einen Hochgeschwindigkeitsbetrieb beschränkt und die Zeitmultiplex-
schaltung kompliziert.
Ein Merkmal der vorliegenden Erfindung liegt in der Konstruktion, die sowohl mit Zeilenadressenpuffern ausgerüstet ist, die von einer gemeinsamen externen Adressenleitung erste externe Adressensignale empfangen kann und daraufhin ein die Zeilenadresse anzeigendes internes Adressensignal erzeugt, als auch Spaltenadressenpuffer aufweist, die in der Lage sind, von den erwähnten externen Adressenleitungen zweite externe Adressensignale zu empfangen und dadurch ein die Spaltenadresse anzeigendes internes Adressensignal zu erzeugen.
Ein weiteres Merkmal der vorliegenden Erfindung liegt in einer Konstruktion, bei der die Ausgänge der Zeichen- und Spaltenadressenpuffer über Schalter-Schaltkreise mit gemeinsamen internen Adressenleitungen verbunden sind, so daß sie über diese gemeinsamen internen Adressenleitungen zu Zeilen- bzw. Spaltendecodern übertragen werden.
Im folgenden wird nun die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.
Figur 1 zeigt in einem Blockschaltbild den Gesamtaufbau einer Ausführungsform der vorliegenden Erfindung.
Figur 2 zeigt in einem Blockschaltbild im einzelnen denjenigen Teil eines jeden Blocks in Figur 1, der sich auf ein Adressenbit bezieht.
Figur 3 ist ein Zeitdiagramm, das die Wellenformen (Impulse) für die jeweiligen Teile der Figur 2 darstellt.
Figur 4 zeigt in einem Blockdiagramm eine solche Schaltung der Figur 2, die die jeweiligen Zeittaktimpulse erzeugt.
Figur 5 stellt ein Schaltbild für einen Block der Figur 4 dar.
Figur 6 ist ein Zeitdiagramm zur Illustration der Wellenformen für die jeweiligen Teile der Figur 4. Figur 7 ist ein Schaltbild zur Illustration eines Teiles der Figur 1.
Die Figuren 8, 9 und 10 sind Schaltbilder zur Illustration anderer Ausführungsformen der Erfindung.
Die Figur 1 zeigt den Gesamtaufbau eines Ausführungsbeispieles der vorliegenden Erfindung. Die Speicherfelder, die aus einer Zahl von Speicherzellen bestehen, die an den Schnittpunkten zwischen Spaltenleitungen 11 und Zeilenleitungen 12 angeordnet sind, sind in vier Teile 1OA, 1OB, 1OC und 1OD aufgeteilt. Zwischen diesen Speicherfeldern sind Spaltendecoder 36A und 36B, Zeilendecoder 26A und 26B, und ein Schalter-Schaltkreis 40 angeordnet. Externe Adressensignale, die aus η Bits A0, A1, A0, - - -, Α Λ bestehen,
κ) ι £. η— ι
werden den externen Adressenleitungen 18 zugeführt, die aus η Bitleitungen bestehen. Die jeweiligen Bitleitungen der externen Adressenleitungen sind mit einem Zeilenadressensignalgenerator 20 wie auch mit einem Spaltenadressensignalgenerator 30 verbunden. Weiterhin ist eine Referenzspannungsleitung 19, die auf einer Referenzspannung V- gehalten wird, sowohl mit dem Zeilenadressensignalgenerator 20 wie auch mit dem Spaltenadressensignalgenerator 30 verbunden. Jedes Adressenbit der von dem Zeilenadressensignalgenerator 20 erzeugten internen Adressensignale besteht aus einem Paar von wahren und kompensierenden Signalen, wobei die ersten mit aQ, a., - - -, und a _.. bezeichnet sind, die letzteren dagegen mit aQ, a1, - - -, und a _.. bezeichnet sind. Entsprechende Bezeichnungen sind für die internen Adressensignale getroffen, die von dem Spaltenadressensignalgenerator 30 erzeugt werden.
Die von dem Zeilenadressensignalgenerator 20 erzeugten Adressensignale werden durch einen Verstärker 22 verstärkt und über interne Adressenleitungen 23 mit einem Schalter-Schaltkreis 24 verbunden. Andererseits werden die Adressensignale des Spaltenadressensignalgenerators 30 mit einem Verstärker 32 verstärkt und über interne Adressenleitungen 33 mit einem Schalter-Schaltkreis 34 verbunden. Übrigens kann dieser Teil aus dem Zeilenadressensignalgenerator 20 und dem Verstärker 22 ein Zeilenadressenpuffer genannt
.3200830
werden, wohingegen der Teil aus dem Spaltenadressensignalgenerator 30 und dem Verstärker 32 als Spaltenadressenpuffer bezeichnet werden kann.
Die Ausgänge der Schalter-Schaltkreise 24 und 34 sind gemeinsam für jedes Adressenbit mit gemeinsamen Adressenleitungen 16 verbunden. Diese Adressenleitungen 16 erstrecken sich über den Spaltendecoder 36A, dem Schalter-Schaltkreis 40 und dem Spaltendecoder 3 6B in dieser Reihenfolge. Andererseits sind Zeilenadr.essenleitungen 14, die sich über Zeilendecoder 26A und 26B erstrecken, gemeinsam bezüglich eines jeden Bit mit den Adressenleitungen 16 über Schalter verbunden, die in dem Schalter-Schaltkreis 40 enthalten sind.
Die Figur 2 zeigt im einzelnen nur den Teil der Schaltung der Figur 1, die einem Adressenbit Am entspricht. Alle dargestellten Transistoren sind N-Kanal-MOS-Transistoren vom Anreicherungs typ.
Die Figur 3 illustriert die Betriebswellenformen (Betriebsimpulse) für die in Figur 2 dargestellten Schaltungsteile. Die Betriebsweisen der in Figur 2 dargestellten Schaltung werden unter Bezugnahme auf die Figur 3 beschrieben. Wenn das externe Adressensignal Am gegeben wird, so daß die Taktimpulse ΦΑ einen tiefen Pegel annehmen, so wird zunächst das Potential an dem Gate des Transistors Q2 des Zeilenadressensxgnalgenerators 20m bei einem solchen wert gehalten, der dem Pegel des externen Adressensignals A entspricht. Auf der anderen Seite wird das Potential an dem Gate des Transistors Q1 bei einem solchen Wert gehalten, der der Referenzspannung V f entspricht. Sodann nimmt', wenn die Taktimpulse Φ' einen hohen Pegel haben, eines der internen Adressensignale a und a einen hohen Pegel an, wohingegen das andere einen tiefen Pegel in Übereinstimmung mit den Pegeln der Leitwerte der Transistoren Q1 und Q„ annimmt. Ist beipsielsweise das externe Adressensignal A höher als die Referenzspannung Vf, wie dies in Figur 3 mit der ausgezogenen Linie angedeutet ist, so
.: . .... m. β. 3200080
nimmt das interne Adressensignal a einen hohen Pegel an. Wenn das externe Adressensignal Am tiefer als die Referenzspannung Vref ist, wie dies mit der durchbrochenen Linie angedeutet ist, so nimmt im Gegensatz dazu das interne Adressensignal am den hohen Pegel an. Wenn sodann die Taktimpulse $5 hohen Pegel annehmen, so werden die zuvor erwähnten internen Adressensignale a_ und ä von dem Verstär-
m m
ker 22m verstärkt und auf die Schalter-Schaltkreise 24 bzw. 24 gegeben. Da die Taktimpulse 4> während der bis zu dieser Zeit dauernden Periode auf tiefen Pegel liegen, ist ein Transistor Q5, der in dem Schalter-Schaltkreis 2lf enthalten ist, leitend, wohingegen ein Transistor Qg, der in dem Schalter-Schaltkreis 34 enthalten ist, nicht leitend ist. Folglich nehmen die Potentiale an den gemeinsamen Adressenleitungen 16 und 16 den Ausgangspegel des Verstärkers 22m an. Während dieser Periode sind weiterhin die Transistoren Q-, und Q0 in dem Schalter-Schaltkreis 40 leitend, so daß die internen Adressensignale zu den Zeilenleitungen 14 und 14 übertragen werden und damit die Decodierung durch die Zeilendecoder 26A und 26B bewirken.
Sodann nehmen die Taktimpulse Φ einen tiefen Pegel an, jedoch hat mittlerweiee das externe Adreesensignal A von dem ersten, die Zeilenadresse anzeigenden Signal zu dem zweiten, die Spaltenandresse anzeigenden Signal gewechselt.
Als Folge davon hat das Gatepotential des Transistors Q4 des Spaltenadressensignalgenerators 30 einen diesem zweiten Signal entsprechenden Pegel. Nimmt sodann das Taktimpulssignal Φ'\ einen hohen Pegel an, so werden interne Adressen-' signale a und ä , die dem Pegel des externen Adressensignales A. entsprechen, durch dem zuvor erwähnten Zeilenadressengenerator ähnlichen Verstärker 32 erzeugt und sodann nach Maßgabe der Zeittaktimpulse Φ£ verstärkt, bis sie den Schalter-Schaltkreisen 34 und 3~4 zugeführt werden. Da zu dieser Zeit die Taktimpulse Φβ auf hohem Pegel sind, wohingegen die Taktimpulse Φ auf tiefem Pegel liegen, sind die Schalter-Schaltkreise 34 und 3~4
leitend/ wohingegen die Schalter-Schaltkreise 24 und 24 nicht leitend sind. Als Folge davon nehmen die Potentiale der gemeinsamen Adressenleitungen 16 und Τβ den Ausgangspegel des Verstärkers 32 an. Unterdessen sind die Tran- * ^ m
sistoren Q- und Qq des Schalter-Schaltkreises 14 nicht leitend, so daß die Decodierung durch die Spaltendecoder 36A und 36B durchgeführt wird.
Die Figur 4 zeigt die Zeittakt-Steuerschaltung gemäß dem vorliegenden Ausführungsbeispiel zum Erzeugen der Zeittaktimpulse. Alle Blocks L-, L2, - - -, und L20 mit ■Ausnahme von L11 sind Verzögerungsschaltungen, die identisch aufgebaut sind. Diese Verzögerungsschaltungen sind in Figur 5 dargestellt. Demgegenüber sind die Blocks L11 und "L^. UND-Schaltungen, die aus MOS-Transistoren aufgebaut sind.
Figur 6 illustriert die Impulsformen der jeweiligen in Figur 4 dargestellten Schaltungsteile. Wie in diesen Figuren dargestellt ist, werden die Speicher der vorliegenden Ausführungsform sequentiell nach Maßgabe der Zeilen- und Spaltenadressenabtastimpulse RAS und CAS angesteuert, die von außen zugeführt werden.
Die Figur 7 zeigt nur denjenigen Teil, der einer Spaltenleitung und einer Zeilenleitung der Spaltendecoder 36A und_36B und der Zeilendecoder 26A und 26B entspricht. Ein Spaltendecoder 36 weist einen Satz von Decodierungstransistoren T-., T1, - - - und T _, sowie eine aus Transistoren Q10 und Q11 bestehende Sperrvorrichtung 38 auf. Entsprechend den zu decodierenden Adressen werden mit den Gateelektroden der Decodierungstransistoren entweder die wahren Signale oder die komplementären Signale auf den gemeinsamen Adressenleitungen 16 verbunden. Der Zeilendecoder 26 enthält ferner einen Satz von Decodierungstransistoren T ', T.1, - - und T _1', er weist aber keine Sperrvorrichtung auf.
Zu Anfang wird ein Knotenpunkt 27 des Zeilendecoders 26 durch den Taktimpuls 4> vorgeladen. Wenn sodann interne Adressensignale des Verstärkers 22 auf den Zeilenadressenleitungen 14 erscheinen, werden die Decodierungstransistoren
3200080
T0 1, ΤΛ - - - und T-1 1 angesteuert, und sodann eine der Zeilenleitungen 12 ausgewählt. Da die Taktimpulse Φ£ in der bis zu diesem Zeitpunkt dauernden Periode auf tiefem Pegel liegen, ist der Transistor Q11 der Sperrvorrichtung 38 im AUS-Zustand. Damit werden die Decodierungstransistoren TQ, T.,- - - und T _1 des Spaltendecoders 36 nicht von den Adressensignalen auf den gemeinsamen Adressenleitungen 16 angesteuert. Sodann erscheinen von dem Verstärker 32 interne Adressensignale auf den gemeinsamen Adressenleitungen 16. Sodann nehmen die Tanktimpulse Φ£ einen hohen Pegel an und die Decodierungstransistoren T_, T1, - - - und T _1 werden von den Adressensignalen angesteuert. Damit wird eine der Spaltenleitungen 11 ausgewählt.
Entsprechend dem bisher beschriebenen Ausführungsbeispiel sind die Spalten- und Zeilenadressenpuffer unabhängig voneinander vorgesehen, während die gemeinsamen externen Adressenleitungen im Zeitmultiplexverfahren verwendet werden. Als Folge davon kann die Zeitsteuerschaltung einen einfachen Aufbau aufweisen, während zugleich die Vorteile eines HaIbleiterspeichers mit multiplexen Adresseneingängen entsprechend dem Stand der Technik ermöglicht werden. Darüber hinaus kann der Speicherzyklus verkürzt werden, da jeder Adressenpuffer während eines Speicherzyklus nur einmal arbeitet. Ferner · kann die von den Adressenleitungen besetzte Fläche reduziert werden, weil die internen Adressenleitungen gemeinsam über die Schalter-Schaltkreise ausgenutzt werden.
Nebenbei sei bemerkt, daß in dem Ausführungsbeispiel die internen Adressenleitungen, die sich über die Spaltendecoder erstrecken, gemeinsam als Adressenleitungen für die Übertragung der Signale zu den Zeilendecodern verwendet werden. Die internen Adressenleitungen, die sich über die Zeilendecoder erstrecken, können jedoch alternativ verwendet werden. Bei dieser Modifikation werden die Adressensignale zu den Spaltendecodern über einen Schalter-Schaltkreis 40' übertragen, der ähnlich dem Schalter-Schaltkreis 40 ist.
Figur 8 stellt dieses Ausführungsbeispiel dar. Der Spalten-
. . ..... .3200380
decoder 36 ist nicht mit einer Sperrvorrichtung 38 ausgerüstet. Andererseits ist aber der Zeilendecoder 26 mit einer Sperrvorrichtung 39 versehen. Die Sperrvorrichtung trennt die Zeilenleitung 12 von den Decodierungstransistoren T0 1, T-', - - - und T _i' in derjenigen Periode, während der die Signale auf den gemeinsamen Adressenleitungen 16 eine Spaltenadresse anzeigen.
Die Figur 9 zeigt ein anderes Ausführungsbexspiel, bei dem sowohl der Zeilendecoder 26 wie auch der Spaltendecoder 36 direkt mit den gemeinsamen Adressenleitungen 16 verbunden sind. Bei diesem Ausführungsbeispiel ist der Spaltendecoder 36 mit einer Sperrvorrichtung 38 und der Zeilendecoder 26 mit einer Sperrvorrichtung 39 versehen.
Die Figur 10 zeigt ein weiteres Ausführungsbeispiel, bei dem der Zeilendecoder 26 über den Schalter-Schaltkreis 40 mit den gemeinsamen Adressenleitungen 16 verbunden und der Spaltendecoder 36 über einen weiteren Schalter-Schaltkreis 41 mit den gemeinsamen Adressenleitungen 16 verbunden ist. Entsprechend diesem Ausführungsbeispiel besteht keine Notwendigkeit, den Zeilendecoder 26 und den Spaltendecoder 36 mit irgendeiner Sperrvorrichtung auszustatten.

Claims (8)

  1. PATENTAN\$/Äf.T£, . J I ' « „**, „*
    SCHIFF ν. FÜNER STREHL SCHÜBEI/-HOPF «BBBIw'&fiAUS FiNCK
    MARIAHILFPLATZ 2 A 3, MÜNCHEN SO POSTADRESSE: POSTFACH 95 O1 βθ, D-BOOO MÜNCHEN 95
    HITACHI, LTD. 14. Januar 1982
    DEA-25 654
    PATENTANSPRÜCHE
    Mj Halbleiterspeicher, gekennzeichnet durch
    eine Vielzahl von Zeilenleitungen,
    eine Vielzahl von Spaltenleitungen, die so angeordnet sind, daß sie die Zeilenleitungen überkreuzen, eine Vielzahl von Speicherzellen, die an den Überkreuzungspunkten zwischen den Zeilenleitungen und den Spaltenleitungen angeordnet sind,
    eine Zeilendecodierungseinrichtung zum Auswählen einer der Zeilenleitungen nach Maßgabe eines ersten Adressensignals, eine Spaltendecodierungseinrichtung zum Auswählen einer Spaltenleitung nach Maßgabe eines zweiten Adressensignals, eine Gruppe von externen Adressenleitungen, um von außerhalb Adressensignale zu empfangen,
    einen ersten Adressenpuffer, der mit den externen Adressenleitungen verbunden ist, um die Adressensignale von außen zu empfangen und ein erstes Adressensignal zu erzeugen und durch
    einen zweiten Adressenpuffer, der mit den externen Adressenleitungen verbunden ist, um von außen die Adressensignale zu empfangen und ein zweites Adressensignal zu erzeugen.
  2. 2. Halbleiterspeicher nach Anspruch 1, gekennzeichnet durch einen ersten Schalter-Schaltkreis zum Verbinden der Ausgänge des ersten Adressenpuffers mit einer Gruppe von gemeinsamen Adressenleitungen und durch eine zweite Anschlußvorrichtung zum Verbinden des Ausgangs der zweiten Adressenpuffer mit den gemeinsamen Adressenleitungen.
  3. 3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet , daß die Vorrichtung zur Zeilendecodierung und die Vorrichtung zur Spaltendecodierung über eine dritte Anschlußvorrichtung mit den gemeinsamen Adressenleitungen verbunden sind.
  4. 4. Halbleiterspeicher nach Anspruch 2, dadurch g e -
    kennzeichnet, daß .die Vorrichtung zur Zeilenadressendecodierung und die Vorrichtung zur Spaltenadressendecodierung direkt mit den gemeinsamen Adressenleitungen verbunden sind.
  5. 5. Halbleiterspeicher nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, daß die Vorrichtung zur Zeilenadressendecodierung und/oder die Vorrichtung zur Spaltenadressendecodierung eine Sperrvorrichtung enthält.
  6. 6. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet , daß die Vorrichtung zur Zeilenadressendecodierung über eine dritte Anschlußvorrichtung mit den gemeinsamen Adressenleitungen verbunden ist, und daß die Vorrichtung zur Spaltenadressendecodierung direkt mit der gemeinsamen Adressenleitung verbunden ist und eine Sperrvorrichtung enthält.
  7. 7. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Vorrichtung zur Zeilenadressendecodierung und die Vorrichtung zur Spaltenadressendecodierung jeweils mit den gemeinsamen Adressenleitungen über eine dritte Anschlußvorrichtung verbunden sind.
  8. 8. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und die zweiten Adressenpuffer jeweils Adressensignale erzeugen können, die aus einem Paar von Signalen bestehen, von denen eines sein Adressenbit auf einem tiefen Pegel hat.
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