DE3037315A1 - Programmierbarer festspeicher - Google Patents

Programmierbarer festspeicher

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DE3037315A1
DE3037315A1 DE19803037315 DE3037315A DE3037315A1 DE 3037315 A1 DE3037315 A1 DE 3037315A1 DE 19803037315 DE19803037315 DE 19803037315 DE 3037315 A DE3037315 A DE 3037315A DE 3037315 A1 DE3037315 A1 DE 3037315A1
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Description

BESCHREIBUNG
Die Erfindung bezieht sich auf einen programmierbaren Festspeicher (im folgenden als programmbierbarer ROM bezeichnet) und richtet sich insbesondere auf einen programmierbaren ROM, der nicht-flüchtige Halbleiterspeicherelemente verwendet.
Bekannte nicht-flüchtige Halbleiterspeicherelemente können durch FreiLchwebegate-Lawineninjektions—MOS-Transistoren (im folgenden als Speicher-MISFETs bezeichnet) gegeben sein, bei denen ein Steuer-Gate über einen Isolationsfilm auf einem freischwebenden Gate aufgeschichtet ist.
Ein programmierbarer ROM wird beispielsweise ausgebildet, indem eine Anzahl der erwähnten Speicher-MISFETs in Form einer Matrix angeordnet wird. Die Drains der in der gleichen Reihe angeordneten Speicher-MISFETs werden gemeinsam mit einer Bit-Leitung zum Einschreiben und Auslesen von Daten und die Steuer-Gates der in der gleichen Spalte angeordneten Speicher-MISFETs gemeinsam mit einer Wortleitung verbunden.
Für das Einschreiben von Daten wird eine vergleichsweise hohe Spannung an die ausgewählten Bit-Leitungen gelegt, und eine hohe Spannung wird an die ausgewählten Wortleitungen gelegt. Dementsprechend werden heiße Ladungsträger in die freischwebenden Gates der Speicher-MISFETs injiziert, die den ausgewählten Bit- und Wortleitungen entsprechen. Dies 5 ist gleichbedeutend mit dem Einschreiben von Information in die ausgewählten Speicher-MISFETs.
Hinsichtlich der nicht ausgewählten Speicher-MISFETs ergibt sich dabei eine parasitäre Kapazität zwischen den Drains und den freischwebenden Gates. Daher wird, wenn das Potential der Drain durch das Ansteigen des Potentials der Bit-Leitung angehoben wird, das Potential des freischwebenden
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Gate entsprechend angehoben. Die Folge ist, daß die nicht ausgewählten Speicher-MISFETs trotz der Tatsache, daß sich das Potential des Steuer-Gate auf niedrigem Wert befindet, etwas leitend gemacht werden. Das heißt, daß ein Leckstrom von den ausgewählten Bit-Leitungen zu den nicht ausgewählten Speicher-MISFETs fließt. Dies heißt mit anderen Worten, daß der durch die Schreibeinrichtung erzeugte Schreibstrom teilweise als Leckstrom fließen kann.
Wenn andererseits die an die Bit-Leitungen angelegte Spannung übermäßig angehoben wird, arbeiten die nicht ausgewählten Speicher-MISFETs wegen der hohen Spannung im Bereich negativen Widerstands, was eine Zerstörungswahrscheinlichkeit mit sich bringt.
Ziel der Erfindung ist daher die Schaffung eines programmierbaren ROM, bei welchem beim Einschreiben von Daten kein Leckstrom in die nicht ausgewählten Speicher-MISFETs fließen kann.
Ein weiteres Ziel der Erfindung ist die Schaffung eines programmierbaren ROM, bei welchem beim Einschreiben von Daten keine Gefahr der Zerstörung der Speicher-MISFETs besteht.
Ein weiteres Ziel der Erfindung ist die Schaffung eines neuartigen programmierbaren ROM, der eine einfach aufgebaute Einrichtung zur Verhinderung des Leckstroms enthält.
Gemäß der Erfindung wird hierzu wenigstens beim Einschreiben von Daten eine bestimmte Spannung an die gemeinsamen Sources der Speicher-MISFETs gelegt. Mit geeigneter Einstellung der Spannung der gemeinsamen Source werden die ausgewählten Speicher-MISFETs, d.h. die Speicher-MISFETs, die über die Steuer-Gates eine vergleichsweise hohe Auswahlspannung erhalten, leitend gemacht. Folglich erhalten die freischwebenden Gates der ausgewählten Speicher-MISFETs über die Drain die Schreibspannung, d.h. die elektrische Ladung, die die Informationsgröße bildet.
Umgekehrt werden die nicht ausgewählten Speicher-MISFETs gut in einem nicht leitenden Zustand gehalten, da ihre Steuer-Gates den tiefen Wert, etwa Kassepotential der Schaltung, an-
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nehmen und da ihre Sources das oben erwähnte Potential erhalten.
Die an die gemeinsame Source zu legende Spannung kann durch eine Spannungsgeneratoreinrichtung, etwa einen Spannungsteiler, oder durch Vorsehen eines Widerstandselements zwischen der gemeinsamen Source und dem Massepunkt der Schaltung und Führen des Source-Stromes der ausgewählten Speicher-MISFETs zum Widerstandselement erzeugt werden. Der Aufbau zur Erzeugung der Source-Spannung läßt sich basierend auf den erwähnten Widerstandselementen einfach erzielen und kann leicht praktisch verwirklicht werden.
Gemäß der Erfindung können vorzugsweise Verarmungs-MIS-FETs als veränderbare Widerstandselemente anstelle der oben erwähnten Widerstandselemente verwendet werden.
Eine Ausführungsform der Erfindung wird im folgenden in Verbindung mit der beigefügten Zeichnung beschrieben. Auf dieser ist
Figur 1 eine Schnittansicht des Aufbaus eines Speicher-MISFET, Figur 2 ein Schaltbild eines programmierbaren ROM gemäß einer Ausführungsform der Erfindung, Figur 3 ein Schaltbild einer Steuerschaltung, die Signale
auf die Schaltung der Figur 1 gibt, Figur 4 ein Schaltbild einer Decodierschaltung, Figur 5 eine grafische Darstellung der Arbeitskennlinien des Speicher-MISFET, und
Figur 6 eine grafische Darstellung von Signalwellenformen in der Schaltung der Figur 1.
Figur 1 zeigt einen Speicher-MISFET im Querschnitt, wobei 1 ein P-Siliziumhalbleitersubstrat bezeichnet und 2 und 3 einen N-Source-Bereich und einen N-Drain-Bereich bezeichnen, die auf der Oberfläche des HalbleiterSubstrats 1 ausgebildet s ind.
5 bezeichnet ein aus polykristallinem Silizium aufgebautes freischwebendes Gate, das auf der Oberfläche des Halbleitersubstrats 1 zwischen dem Source-Bereich 2 und dem Drain-Bereich 3 über einen dünnen Gate-Oxidfilm 6", der aus
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Siliziumdioxid aufgebaut ist, ausgebildet ist. 4 bezeichnet ein Steuer-Gate, das auf dem freischwebenden Gate 5 über einen dünnen Oxidfilm 6" ausgebildet ist. 7 bezeichnet einen dicken Feld-Oxidfilm, der auf der Oberfläche des Halbleiter-Substrats 1 ausgebildet ist.
Dabei wird eine Masseleitung mit der Vorderseite oder der Rückseite des Halbleitersubstrats in Verbindung gebracht, um es auf dem Massepotential der Schaltung zu halten. Die Charakteristik des Speicher-MISFET ist eine Zweiwerte-Charakteristik, abhängig davon, ob Elektronen in das freischwebende Gate 5 injiziert sind, wie dies durch die beiden Kurven a und b der Figur 5 angegeben ist, die V„„-In, also Steuergatespannung-Drainstrom-Kennlinien, darstellen.
Wenn im freischwebenden Gate 5 keine Elektronen injiziert sind, nimmt der Speicher-MISFET, wie durch die Kurve a der Figur 5 angegeben, eine verhältnismäßig niedrige Schwellenspannung V,, Q an.
Bei Anlegen einer vergleichsweise hohen Spannung an das Steuer-Gate 4 und die Drain 3 der Figur 1 werden in der Umgebung der Drain 3 heiße Elektronen erzeugt und durch den dünnen Gate-Oxidfilm 61 in das freischwebende Gate 5 injiziert.
Wenn die Elektronen in der erwähnten Weise in das freischwebende Gate 5 injiziert sind, nimmt der Speicher-MISFET, wie durch die Kurve b der Figur 5 angegeben, eine hohe Schwellenspannung V,, -i an.
Figur 2 ist ein Schaltbild einer Ausführungsform des programmierbaren ROM gemäß der Erfindung. Die Schaltung der Figur 2 ist auf einem Halbleitersubstrat zusammen mit einer nicht gezeigten Eingangspufferschaltung und zusammen mit der Steuerschaltung der Figur 3 nach einer bekannten integrierten Halbleiterschaltungstechnik ausgebildet.
In Figur 2 bezeichnen Q10 bis Q-? Speicher-MISFETs, die in Form einer Matrix angeordnet sind.
Die Steuer-Gates der in der gleichen Reihe bzw. der beispielsweise in der ersten Reihe angeordneten Speicher-MISFETs Q-.«
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bis CL ο sind gemeinsam mit einer Wortleitung W- verbunden.
Ähnlich sind die Steuer-Gates der in der untersten Reihe angeordneten Speicher-MISFETs Q1^ bis Q17 gemeinsam mit einer Wortleitung W verbunden.
Ferner sind die Drains der in der gleichen Spalte bzw. der beispielsweise in der ersten Spalte angeordneten Speicher-MISFETs Q1Of Q14 gemeinsam mit einer Bit-Leitung B- verbunden, und ebenso sind die Drains der längs anderer Spalten angeordneten Speicher-MISFETs Q^, Q15, Q12, Q16, Q13, Q17 jeweils gemeinsam mit der ihren zugeordneten Bit-Leitung B„;...
B verbunden,
η
Ohne daß dies eine besondere Einschränkung sein soll, sind die Source-Bereiche benachbarter MISFETs Q10, Q11^ Q-14.' Q1C längs der Bit-Spalten als ein gemeinsamer Halbleiterbereich ausgebildet, um den Intagrationsgrad zu erhöhen.
Verarmungs-MISFETs Q-. or Qig/ ^ie a^-s hochohmige Widerstandselemente dienen, sind zwischen den einzelnen Wortleitungen W1 bis W und einem - im hier gebrauchten Sinne Hochspannungsanschluß V für das Schreiben angeschlossen.
Gemäß Figur 2 und den anderen Figuren ist bei den Verarmungs-MISFETs, wie sie mit Q1^ und Q1 „ bezeichnet sind, ein Draht zwischen Source und Drain angeschlossen, sie sind also mit einem Symbol 'bezeichnet, das sich von demjenigen eines Anreicherungs-MISFET, wie er beispielsweise mit Q2„ bezeichnet ist, unterscheidet.
10 bezeichnet eine X-Adressendecodierschaltung. Die X-Adressendecodierschaltung 10 arbeitet mit einer Versorgungsspannung von beispielsweise + 5 V, die auf den Spannungsversorgungsanschluß VDD gegeben wird.
Nur eine der Ausgangs leitungen W- '- bis W ' der X-Adressendecodierschaltung 10 wird abhängig von einer Kombination von Adresseneingangssignalen, die aus einer Anzahl von auf die Adresseneingangsanschlüsse A1 bis A . gegebenen Bits bestehen, ausgewählt und nimmt einen hohen Spannungswert an, der nahezu gleich der Versorgungsspannung ist. Die nicht ausgewählten Ausgangsleitungen nehmen andererseits einen
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tiefen Spannungswert an, der nahezu- gleich dem Massepotential der Schaltung ist.
Figur 4 zeigt im einzelnen eine Schaltung zur Auswahl der Ausgangsleitung W1' der X-Adressendecodierschaltung 10. Diese Schaltung besteht aus Anreicherungs-MISFETs Q. ^ bis Q47/ welche über Eingänge a., bis a·, Adresseneingangssignale erhalten, die auf die Adressenexngangsanschlüsse A 1 bis A .
X I !X J-
gegeben werden, und einen1- Verarmungs-Last-MISFET Q4 « , bei dem Gate und Source miteinander verbunden sind.
Durch die dargestellte Verschaltung werden NICHT-ODER-Logiksignale von auf die Schlüsse a1 bis a^ gegebenen Signalen auf der Wortleitung W1' erzeugt. Daher wird die Ausgangsleitung W1' ausgewählt, wenn alle Adresseneingangssignale, die aus einer Anzahl von den Anschlüssen a1 bis a^ zugeführten Bits bestehen, auf tiefem Wert sind. Die Ausgangsleitung VJ1 ' wird also hier nicht ausgewählt, wenn wenigstens eines der aus der Anzahl von Bits bestehenden Adresseneingangssignale auf hohem Wert ist.
Beim Auslesen von Daten aus den Speicher-MISFETs der Figur 2 müssen unter den Wortleitungen W1 bis W auszuwählende Wortleitungen den hohen Spannungswert annehmen, der nahezu gleich dem Spannungswert der X-Adressendecodierschaltung 10 ist, und nicht ausgewählte Wortleitungen müssen den niedrigen Wert annehmen, der nahezu gleich dem Massepotential der Schaltung ist.
Beim Einschreiben von Daten in die Speicher-MISFETs andererseits müssen die ausgewählten Wortleitungen einen hohen Wert von + 25 V annehmen, was erheblich höher als die hohe Ausgangsspannung der X-Adressendecodierschaltung 10 ist, und die nicht ausgewählten Wortleitungen müssen einen Wert annehmen der nahezu gleich dem Massepotential der Schaltung ist.
Gemäß vorliegender Ausführungsform ist die Ausgangsleitung W1' mit der Wortleitung W1 über einen Verarmungs-MISFET Q-j und die Ausgangsleitung W ' mit der Wortleitung W über einen Verarmungs-MISFET Q91 verbunden, so daß die
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durch das Ausgangssignal der X-Adressendecodierschaltung 10 ausgewählte Wortleitung beim Einschreiben der Information die oben erwähnte hohe Spannung annimmt. Diese MISFETs G^0 und Q21 werden durch ein Schreibsteuersignal gesteuert, das auf eine Steuerleitung WE gegeben wird.
Das Schreibsteuersignal auf der Steuerleitung WE wird von der Steuerschaltung der Figur 3 geliefert.
Beim Einschreiben von Daten in die Speicher-MISFETs nimmt das Schreibsteuersignal den tiefen Wert, etwa O V, an, der im Gegensatz zum hohen Ausgangssignal der X-Adressendecodierschaltung 10 sehr viel niedriger als die Schwellenspannung der Verarmungs-MISFETs Q20' °-9 1 ist· Wenn die Information ausgelesen werden soll, nimmt das Schreibsteuersignal einen Wert von beispielsweise 5 V an, was nahezu gleich dem hohen Signal der X-Adressendecodierschaltung 10 ist.
Daher wird, wenn die Wortleitung W- beim Einschreiben von Daten ausgewählt wird, der MISFET Q„ durch das hohe Singal von nahezu 5 V auf der Ausgangsleitung W-' der X-Adressendecodierschaltung 10 und durch das tiefe Signal von nahezu 0 V auf der Steuerleitung WE nicht-leitend. Eine 25 V hohe Schreibspannung wird während des Einschreibens der Information auf den Anschluß V gegeben. Der Verarmungs-
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MISFET Q1S' ^er a^s hochohmige Widerstandseinrichtung dient, 5 ist mit der Wortleitung W- verbunden. Daher nimmt, ansprechend auf die Spannung am Anschluß V die Wortleitung W1 eine ungefähr 25 V hohe Spannung an. Dabei ist der mit der nicht ausgewählten Wortleitung W verbundene MISFET Q?1 im leitenden Zustand, da das Source-Potential auf dem niedrigen Wert von nahezu 0 V liegt, d.h. da das Potential der Ausgangsleitung W ' der X-Adressendecodierschaltung 10 nahezu 0 V beträgt. Dementsprechend nimmt die nicht ausgewählte Wortleitung W ansprechend auf das Ausgangssignal der X-Adressendecodierschaltung 10 den tiefen Wert von nahezu O V an. Beim Auslesen der Information nimmt, wie oben erwähnt, das Potential der Steuerleitung WE den hohen Wert an, wodurch
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die MISFETs Q20' °-?1 unat>nängig davon, ob der Ausgang der X-Adressendecodierschaltung 10 auf hohem oder tiefem Wert liegt, leitend gemacht werden. Folglich gelangt das Potential der Wortleitung nahezu in Übereinstimmung mit dem Ausgangswert der X-Adressendecodierschaltung 10.
Gemäß Figur 2 sind die Bit-Leitungen B- bis B über durch das Ausgangssignal der Y-Adressendecodierschaltung 11 gesteuerte Schalt-MISFETs Q22 bis Q25 zur Auswahl der Bit-Leitungen gemeinsam mit einer Datenleitung CD verbunden.
Die Gates der Schalt-MISFETs Q22 bis Q25 zur Auswahl der Bit-Leitungen (Figur 2 zeigt dies nur für das Gate des MISFET Q22) sind mit dem Hochspannungsanschluß V zum Einschreiben von Daten über einen Verarmungs-MISFET Q2 g verbunden, der ebenfalls als hochohmige Widerstandseinrichtung, wie die MISFETs der Wortleitungen W- bis W , dient. Die Gates dieser MISFETs Q22 bis Q„,- sind mit den entsprechenden Ausgangsleitungen der Y-Adressendecodierschaltung 11 über Verarmungs-MISFETs Q2T' Q2Q verbun(3en, die durch die Steuersignale der Steuerleitung WE gesteuert werden.
Die Gate-Spannung der Schalt-MISFETs Q22 bis Q24' die die hohe Spannung V erhalten, nimmt wie beim Auswahlvorgang der Wortleitungen den hohen Wert von 25 V an, wenn die Information eingeschrieben wird, und den niedrigen Auswahlwert von 5 V, wenn die Information ausgelesen wird.
Der Ausgang einer Schreibschaltung 12 ist mit der Datenleitung CD verbunden, mit der über die Schalt-MISFETs Q33 bis Q?4 die Bit-Leitungen B- bis B verbunden sind, und die Datenleitung CD ist mit einem Eingangsanschluß einer Leseschaltung 13 über einen Übertragungsgate-MISFET Q2g verbunden, der durch ein über eine Leitung R eingeführtes Lesesignal gesteuert wird.
Der Eingang der Schreibschaltung 12 und der Ausgang der Leseschaltung 13 sind gemeinsam mit einem Daten-Ein/Ausgabeajischluß I/O verbunden.
Die Schreibschaltung 12 erhält die dem Anschluß V zugeführte Schreibspannung als Versorgungsspannung und wird
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hinsichtlich ihres Arbeitens durch die Steuersignale gesteuert, die von der Steuerschaltung der Figur 3 über eine Leitung PROG zugeführt werden.
Die Schreibschaltung 12 ist eine Dreiwerteschaltung, die einen hohen Ausgangswert, einen tiefen Ausgangswert oder einen potentialunbestimmten (freischwebenden) Ausgangswert erzeugt. Wenn das Steuersignal auf der Leitung PROG den hohen Wert hat, erzeugt die Schreibschaltung 12 ein Ausgangssignal auf hohem Wert von ungefähr 25 V oder ein Signal auf niedrigem Wert von ungefähr 0 V, abhängig von dem dem Ein/Ausgabe-Anschluß I/O zugeführten Datensignal, während sie bewirkt, daß das Ausgangssignalpotential unbestimmt ist, wenn das Steuersignal auf der Leitung PROG den tiefen Wert hat.
Die Leseschaltung 13 erhält die auf den Anschluß V„ gegebene Spannung als Versorgungsspannung und wird hinsichtlich ihres Arbeitens durch die über die Leitung R von der Steuerschaltung der Figur 3 gelieferten Steuersignale gesteuert.
Die Leseschaltung 13 ist eine Dreiwerteschal·tung wie die oben erwähnte Schreibschaltung und erzeugt ein Signal auf hohem Wert von ungefähr 5 V oder ein Signal auf tiefem Wert von ungefähr 0 V, abhängig vom Wert des Eingangssignals, wenn das der Leitung R zugeführte Steuersignal den hohen Wert hat und sie bewirkt, daß das Ausgangssignaipotential unbestimmt (freischwebend) ist, wenn das der Leitung R zugeführte Steuersignal den tiefen Wert hat.
Gemäß der vorliegenden Ausführungsform ist ein Verarmungs-MISFET Q-D0/ der als Widerstandseinrichtung dient, zwischen den Sources der Speicher-MISFETs Q10 bis Q17 und dem Massepunkt der Schaltung vorgesehen, wie dies in Figur dargestellt ist.
Ein Signal auf hohem Wert von ungefähr 5 V oder auf niedrigem Wert von ungefähr 0 V wird über die Leitung PROG von der Steuerschaltung der Figur 3 auf das Gate des MISFET Q30 gegeben.
Die Steuerschaltung der Figur 3 besteht aus einer Schreibspannungsdetektorscha^ung DET, Inverterschaltungen IV1 bis
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IV7 und NICHT-ODER-Schaltungen NR1 und 2
Beim Einschreiben von Daten wird die hohe Versorgungsspannung von ungefähr 25 V auf den Anschluß V gegeben, während beim Auslesen von Daten die Spannung von ungefähr OV auf den Anschluß V gegeben wird. Ein Anschluß P erhält ein Steuersignal des tiefen Werts von O V oder ein Steuersignal des hohen Werts von 5 V.
Durch geeignete Auswahl von MISFETs Q40 und Q41 gibt die Detektorschaltung DET ein Signal des hohen Werts auf die Ausgangsleitung N1 nur, wenn die hohe Spannung auf den Anschluß V gegeben wird.
Während des Schreibvorgangs wird der Steueranschluß P auf niedrigem Wert von ungefähr 0 V gehalten. Ein Speicher-MISFET, beispielsweise Q10, wird durch Adressensignale ausgewählt, die Adresseneingängen A 1 bis A . und A 1 bis A zugeführt werden. Dann wird, wenn eine hohe Spannung von ungefähr 25 V auf den Anschluß V gegeben wird, das Potential der Wortleitung W1, mit der das Gate des MISFET Q10 verbunden ist, auf nahezu 25 V angehoben, wie dies in Figur 6 bei A gezeigt ist. Die Schreibschaltung 12 geht infolge der hohen Spannung am Anschluß V und des Singais des hohen Werts auf der Leitung PROG, das sich ansprechend auf die hohe Spannung ändert, in Betrieb. Da der Schalt-MISFET Q22 durch das Ausgangssignal der Y-Adressendecodierschaltung 11 leitend ge-5 macht wird, wird das Potential der Bit-Leitung B1 ansprechend auf das Ausgangs-Datensignal der Schreibschaltung 12, wie in Figur 6 bei B dargestellt, angehoben. Es fließt dann ein elektrischer Strom von der Bit-Leitung B1 zum Speicher-MISFET Q1 , der durch die hohe Spannung auf der Wortleitung Q1 leitend gemacht wird. Infolgedessen werden heiße Elektronen in das freischwebende Gate des Speicher-MISFETs Q10 injiziert, wodurch sich seine Kennlinie von der Kurve a nach der Kurve b in Figur 5 ändert. Mit Rückkehr der Spannung am Anschluß V auf den niedrigen Wert von ungefähr 0 V nach Ablauf einer bestimmten Zeit fallen das Potential der Bit-Leitung B1 und das Potential der Wortleitung W.. wie in Figur 6 bei
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B und A gezeigt, ab.
Während des Lesevorgangs wird das Potential am Anschluß V auf dem tiefen Wert von ungefähr O V gehalten. Es wird ein Speicher-MISFET, beispielsweise Q14 durch Adressensignale ausgewählt, die Adresseneingängen A η bis A und A Λ bis A . zugeführt werden. Ohne daß hier eine besondere Einschränkung besteht, nimmt der Steueranschluß P unveränderbar den hohen Wert an, und nimmt den niedrigen Wert an, wenn die Information ausgelesen werden soll. Die Steuerleitung R nimmt den hohen Wert ansprechend auf den tiefen Signalwert des Anschlusses P an. Durch den hohen Wert der Steuerleitung R wird ein mit der Bitleitung B1 verbundener Last-MISFET Q-.. leitend gemacht. Das Potential der Wortleitung W zur Auswahl des Speicher-MISFET Q14 nimmt den hohen Wert von ungefähr 5 V an. Der hohe Wert der Wortleitung W ist in diesem Fall ein Zwischenwert zwischen einer niedrigen Schwellenspannung V , und einer hohen Schwellenspannung V , 1 des Speicher-MISFET, wie dies durch V GS(R) in Figur 5 angegeben ist. Daher wird der MISFET Q14 leitend gemacht, wenn keine elektrische Ladung in sein freischwebendes Gate injiziert ist, d.h., wenn sein freischwebendes Gate die niedrige Schwellenspannung bezüglich des Signals des hohen Werts auf der Wortleitung W annimmt, und bleibt im nichtleitenden Zustand, wenn die elektrische Ladung in das freischwebende Gate injiziert ist. Entsprechend nimmt das Potential der Bit-Leitung B1 den hohen Wert von nahezu 5 V oder den tiefen Wert von nahezu 0 V an. Der Schalt-MISFET Q„~ wird durch das Ausgangssignal· der Y-Adressendecodierschaltung 11, der MISFET Q39 durch das Signal der Steuerleitung R leitend gemacht. Dementsprechend werden die Datensignale auf der Bit-Leitung B1, die durch die Speichergröße des Speicher-MISFET Q14 bestimmt werden, über den MISFET Q2T' die Datenleitung CD und den MISFET Q29 auf die Leseschaltung 13 gegeben. Die Leseschaltung 13 wird durch das Signal der Steuerleitung R in Tätigkeit gesetzt und erzeugt ein Signal, das dem Eingangs-Datensignal auf den Ein/Ausgabeanschluß I/O entspricht.
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Während des obigen Schreibvorgangs nimmt das Steuergate des Speicher-MISFET Q14 infolge der nicht ausgewählten Wortleitung W das tiefe Potential von nahezu O V an. Das freischwebende Gate des Speicher-MISFET Q14 ist jedoch über eine (nicht dargestellte) parasitäre Kapazität mit der Bit-Leitung B1 kapazitiv gekoppelt. Daher steigt das Potential des freischwebenden Gate mit dem Potential der Bit-Leitung B-, an.
Der Anstieg des Potentials des freischwebenden Gates ist im wesentlichen proportional dem Verhältnis der parasitären Kapazität zwischen dem freischwebenden Gate und dem Drain-Bereich zu der parasitären Kapazität zwischen dem freischwebenden Gate und dem über dem freischwebenden Gate angeordneten Steuer-Gate.
Zur Ausbildung eines Großspeichers wird die Größe der Speicher-MISFETs durch Verminderung von beispielsweise der Kanallänge der Speicher-MISFETs vermindert. Dabei nimmt die Kapazität zwischen dem freischwebenden Gate und dem Steuergate ab, und das Potential des freischwebenden Gates steigt in großem Maße an.
Wenn der Speicher mit dem großen Wert von 32 Kilobit ausgebildet wird, erreicht der Potentialanstieg des freischwebenden Gate der nicht ausgewählten Speicher-MISFETs ungefähr 2 V.
Wenn der als Widerstandseinrichtung dienende MISFET Qo0 nicht vorgesehen ist, steigt das Potential des freischwebenden Gate so an, daß der nicht ausgewählte Speicher-MISFET Q14 leitend gemacht wird und einen Leckstrompfad bezüglich der Bit-Leitung B1 ausbildet.
Gemäß der Ausführungsform der Erfindung läßt sich die Entstehung eines Leckstroms über den erwähnten Strompfad durch Vorsehen des MISFET Q^0 in der gemeinsamen Source verhindern.
Der Schreibstrom fließt nämlich von der Schreibschaltung 12 über den ausgewählten MISFET Q1Q zum MISFET Q30 und bewirkt einen Spannungsabfall. Der Spannungsabfall am MISFET
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Q30 bewirkt einen Anstieg des Source-Potentials des Speicher-MISFET Q-14· Infolgedessen läßt sich der nicht ausgewählte Speicher-MISFET Q^4 bzw. ein entsprechender anderer MISFET auch dann nicht leitend machen, wenn das Potential des freischwebenden Gates angehoben wird.
Gemäß der Ausführungsform der Erfindung, die einen Leckstrom durch einen nicht ausgewählten Speicher-MISFET verhindert, kann der durch die Schreibschaltung 12 eingestellte Schreibstrom nur durch den ausgewählten Speicher-MISFET fließen, so daß der Schreibvorgang zuverlässig ausgeführt wird.
Die Schwellenspannung des Speicher-MISFET, der ansprechend auf den Anstieg des Potentials der gemeinsamen Source ausgewählt wird, wird ebenfalls wesentlich angehoben. Da jedoch die hohe Spannung von 25 V auf das Steuer-Gate gegeben wird, wird der Durchschaltvorgang bzw. der Vorgang für das Injizieren von Elektronen in das freischwebende Gate in sehr geringem Maße beeinflußt. Bei der Ausführungsform der Erfindung hilft ferner das Vorsehen einer Widerstandseinrichtung in der gemeinsamen Source der Speicher-MISFETs, eine Zerstörung der Speicher-MISFETs zu verhindern.
Das heißt, wenn durch einen Fehler beim Einschreiben von Daten die hohe Schreibspannung auf einen über der Stehspannung der Speicher-MISFETs liegenden Wert angehoben wird, 5 fließt normalerweise der Durchbruchstrom zwischen Drain und Substrat in das Substrat. Der Massedraht ist, wie weiter oben erwähnt, an der Vorderseite oder der Rückseite des Substrats angeschlossen. Da das Substrat einen verhältnismäßig hohen Widerstand hat, wird jedoch gewöhnlich das Potential des Substrats durch den Durchbruchstrom angehoben.
Infolge des Anstiegs des Substratpotentials wird der pn-übergang zwischen der Source des MISFET bzw.des, Speicher-MISFET und dem Substrat in Vorwärtsrichtung vorgespannt. Die Vorspannung in Vorwärtsrichtung bewirkt, daß Source, Substrat und Drain des MISFET als Emitter, Basis und Kollektor eines parasitären bipolaren Transistors wirken. Folglich
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fließt ein starker Strom durch Drain und Source des MISFET bzw. des Speicher-MISFET, was zu einer Zerstörung des MISFET führt. Gemäß der Erfindung bewirkt jedoch die oben erwähnte Widerstandseinrichtung Q^0, daß das Source-Potential angehoben wird, und ermöglicht50 die Vorwärtsvorspannung zwischen Substrat und Source zu verhindern. Es ist mit anderen Worten möglich, die erwähnte Erscheinung des parasitären bipolaren Transistors zu verhindern.
Der MISFET Q-q/ der als Widerstandseinrichtung dient und in der gemeinsamen Source vorgesehen ist, kann, wie weiter oben erwähnt, auch durch einen Widerstand ersetzt sein. Auch in diesem Fall kann der Spannungsabfall über dem Widerstand, der durch den Strom, der durch den ausgewählten Speicher-MISFET beim Auslesen von Daten fließt, bewirkt wird, auf einen praktisch vernachlässigbar kleinen Wert vermindert werden, vorausgesetzt, daß der Strom, der für das Auslesen in den Speicher-MISFET fließt, so gewählt ist, daß er erheblich geringer als der Strom ist, der für das Schreiben in den Speicher-MISFET fließt.
Wenn jedoch das Gate-Potential des als Widerstandseinrichtung verwendeten MISFET Q30 steuerbar ist, läßt sich die Speichervorrichtung so aufbauen, daß der Lesevorgang nicht wesentlich durch die Widerstandseinrichtung, die für den Schreibvorgang eingebaut ist, beeinträchtigt wird.
Die Erfindung beschränkt sich nicht auf obige Ausführungsform. Beispielsweise können alle gemeinsamen Source-Leitungen, wie in Figur 2 gezeigt, gemeinsam an einer Stelle angeschlossen sein, die erwähnte Widerstandseinrichtung kann aber .auch für die einzelnen gemeinsamen Source-Leitungen vorgesehen sein. Ferner kann eine Widerstandseinrichtung für eine Gruppe von gemeinsamen Source-Leitungen vorgesehen sein. Ferner können die Schaltung für das Schalten der Signalwerte zum Auswählen der Wortleitungen W und Bit-Leitungen B beim Einschreiben oder Auslesen von Daten, die X-Adressen- und die Y-Adressendecodierschaltung und die Schreib- und die Leseverstärker in geeigneter Weise abgewandelt sein.
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Dr.Ki/Ug

Claims (7)

  1. PATFNTmN)WAL'! E
    SCHIFF ν. FÜNER STREHL. SCHÜ BEL-HOPF EBBINGHAUS FINCK
    MARIAHILFPLATZ 2 & 3, MÖNCHEN 9O POSTADRESSE: POSTFACH 95 01 SO, D-SOOO MÜNCHEN 95
    HITACHI, LTD. 2. Oktober 1980
    DEA-2 5' 303
    Programmierbarer Festspeicher PATENTANSPRÜCHE
    t 1. Programmierbarer Festspeicher, gekennzeichnet durch eine Bitleitung (z.B. B-) eine gemeinsame Source-Leitung, eine Anzahl von Wortleitungen (W-..., W ), eine Wortleitungauswahleinrichtung, eine SchreibspannungserZeugungseinrichtung, die eine Schreibspannung auf die Bit-Leitung gibt, eine Anzahl von Isolierschicht-Feldeffekttransistoren (z.B. Q10/ Q-14)' von denen jeder ein mit einer entsprechenden Wortleitung verbundenes Steuer-Gate, ein freischwebendes Gate, eine gemeinsam mit den Drains der anderen dieser Transistoren mit der Bit-Leitung verbundene Drain, und einer gemeinsam mit den Sources der anderen dieser Transistoren mit der gemeinsamen Source-Leitung verbundene Source aufweist, v/obei eine als einzuschreibende Information dienende elektrische Ladung in das freischwebende Gate injiziert wird, wenn die Schreibspannung und eine Wortleitungsauswahlspannung der zugehörigen Drain und dem zugehörigen
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    Steuer-Gate zugeführt werden, und eine Source-Spannungserzeugungseinrichtung, die eine bestimmte Spannung auf .die gemeinsame Source-Leitung gibt.
  2. 2. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Spannungserzeugungseinrichtung aus einem zv/ischen der gemeinsamen Source—Leitung und dem Massepunkt der Schaltung angeschlossenen Widerstandselement besteht.
  3. 3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Spannungserzeugungseinrichtung aus einem zwischen der gemeinsamen Source-Leitung und dem Massepunkt der Schaltung angeschlossenen Isolierschicht-Feldeffekttransistor (Qo0) besteht.
  4. 4. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Source-Spannungserzeugungseinrichtung aus einem veränderbaren Widerstand besteht, der zwischen der gemeinsamen Source-Leitung und dem Massepunkt der Schaltung angeschlossen ist und einen verhältnismäßig hohen Widerstandswert annimmt, wenn Information in den Speicher- Isolierschicht- Feldeffekttransistor eingeschrieben werden soll, und einen verhältnismäßig niedrigen Widerstandswert, wenn die Information aus dem Speicher-Isolierschicht-Feldeffekttransistor ausgelesen werden soll.
    130017/064 4
    _3- 30373 Ί 5
  5. 5. Speicher nach Anspruch 4, dadurch gekennzeichnet, daß die veränderbare Widerstandseinrichtung aus einem Verarmungs-Isolierschicht-Feldeffekttransistor (Qon) besteht.
  6. 6. Programmierbarer Festspeicher, gekennzeichnet durch eine Anzahl von Speicher-Isolierschicht-Feldeffekttransistoren (z.B. Q1n/ Q-14)/ von denen jeder ein mit einer entsprechenden Wortleitung (W1;...; W ) verbundenes Steuer-Gate, ein freischwebendes Gate, eine gemeinsam mit den Drains der anderen dieser Transistoren mit einer ersten Bitleitung (z.B. B1) verbundene Drain und eine gemeinsam mit den Sources der anderen dieser Transistoren mit einer gemeinsamen Source-Leitung verbundene Source aufweist, wobei die elektrisehe Ladung, die als einzuschreibende Information dient, in das freischwebende Gate injiziert wird, wenn eine Schreibspannung und eine Wortleitungsauswahlspannung der zugehörigen Drain und dem zugehörigen Steuer-Gate zugeführt werden, eine Anzahl weiterer Speicher-Isolierschicht-Feldeffekttransistoren (z.B.
    Q-13/ Q-17)' von denen jeder ein mit einer entsprechenden Wortleitung verbundenes Steuer-Gate, ein freischwebendes Gate, eine gemeinsam mit den Drains der anderen dieser Transistoren mit einer zweiten Bit-Leitung (z.B. B ) verbundene Drain, und eine gemeinsam mit den Sources der anderen dieser Transistoren mit der gemeinsamen Source-Leitung verbundene Source aufweist, wobei die elektrische Ladung, die als einzuschreibende Information dient, in das freischwebende Gate injiziert wird, wenn die Schreibspannung und die Wortleitungsauswahlspannung der
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    zugehörigen Drain und dem zugehörigen Steuer-Gate zugeführt werden, eine Wortleitungsauswahleinrichtung, eine Bit-Leitungsauswah!einrichtung, eine SchreibspannungserZeugungseinrichtung, die über die Bit-Leitungsauswahleinrichtung die Schreibspannung auf die Isolierschicht-Feldeffekttransistoren gibt, und eine Source-Spannungserzeugungseinrichtung, die eine bestimmte Spannung auf die gemeinsame Source-Leitung gibt.
  7. 7. Programmierbarer Festspeicher, gekennzeichnet durch eine Anzahl von Speicher-Isolierschicht-Feldeffekttransistoren (z.B. Q1or Q-14)' von denen jeder ein mit einer entsprechenden Wortleitung (W-;...;W ) verbundenes Steuer-Gate, ein freischwebendes Gate, eine gemeinsam mit den Drains der anderen dieser Transistoren mit einer ersten Bit-Leitung (z.B. B-) verbundene Drain und eine gemeinsam mit den Sources der anderen dieser Transistoren mit einer ersten gemeinsamen Source-Leitung verbundene Source aufweist, wobei die elektrische Ladung, die als einzuschreibende Information dient, in das freischwebende Gate injiziert wird, wenn die Schreibspannung und die Wortleitungsauswahlspannung an die zugehörigen Drain und das zugehörige Steuer-Gate gelegt werden, eine Anzahl weiterer Speicher-Isolierschicht-Feldeffekttransistoren (z.B. Q1^, Q17),
    von denen jeder ein mit der entsprechenden Wortleitung (W1;... W ) verbundenes Steuer-Gate, ein freischwebendes Gate, eine gemeinsam mit den Drains der anderen dieser Transistoren mit einer zweiten Bit-Leitung (z.B. B ) verbundene Drain und eine gemeinsam mit den Sources der anderen dieser Transistoren mit einer zweiten gemeinsamen Source-Leitung verbundene Source aufweist,
    13001 7/0644
    wobei die elektrische Ladung, die als einzuschreibende Information dient, in das freischwebende Gate injiziert wird, wenn die Schreibspannung und die Wortleitungsauswahlspannung der zugehörigen Drain und dem zugehörigen Steuer-Gate zugeführt werden, eine Wortleitungsauswahleinrichtung, eine Bit-Leitungsauswahleinrichtung, eine Schreibspannungserzeugungseinrichtung, welche die Schreibspannung über die Bit-Leitungsauswahleinrichtung auf die Speicher-Isolierschicht-Feldeffekttransistoren gibt, und eine Source-Spannungserzeugungseinrichtung, welche gemeinsam eine bestimmte Spannung auf die beiden gemeinsamen Source-Leitungen gibt.
    130017/oeU
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