DE3851479T2

DE3851479T2 - Speicherzelle einer nichtflüchtigen Halbleiter-Speicheranordnung.

Info

Publication number: DE3851479T2
Application number: DE3851479T
Authority: DE
Inventors: Hiroshi C O Patent Di Iwahashi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-06-29
Filing date: 1988-06-29
Publication date: 1995-02-09
Anticipated expiration: 2008-06-30
Also published as: EP0297540B1; DE3855736T2; DE3855735D1; EP0545904B1; DE3855735T2; EP0297540A2; EP0545904A2; EP0551926B1; US5008856A; EP0551926A1; DE3851479D1; US5148394A; DE3855736D1; EP0297540A3; EP0545904A3

Description

Die vorliegende Erfindung bezieht sich auf eine nichtflüchtige Halbleiter- Speicheranordnung bzw. -vorrichtung mit Schwebend-Gate-Typ-MOSFETs als Speicherzellen.
Herkömmlicherweise sind beispielsweise EEPROM und UVEPROM als die nichtflüchtige Halbleiter-Speichervorrichtung mit einer Schwebend-Gate-Struktur bekannt. Im EEPROM sind Daten elektrisch hineingeschrieben oder programmiert und elektrisch gelöscht. Mit einer Speicherzelle in dem EEPROM können Daten durch Injizieren oder Emittieren von Elektronen in das schwebende Gate oder aus dem schwebenden Gate über einen Oxidfilm mit einer Dicke von etwa 10 nm (100 Å), der extrem dünner ist als ein Gate-Oxidfilm, durch Nutzung des Tunneleffekts programmiert sein. Der EEPROM ist in U.S.P. 4,203,158 (Frohman-Bentchkowsky et al. "ELECTRICALLY PROGRAMMABLE AND ERASABLE MOS FLOATING GATE MEMORY DEVICE EMPLOYING TUNNELING AND METHOD OF FABRICATING SAME") ausführlich erklärt.
Da jedoch in dem obigen EEPROM zwei Transistoren benutzt sind, um eine einzige Speicherzelle zu bilden, wird die Speicherzellengröße groß, und die Bausteinkosten steigen.
Aus dem obigen Grund haben ultraviolett löschbare, nichtflüchtige Halbleiter- Speichervorrichtungen oder UVEPROMs einen Vorteil beim Erreichen von hoher Integrationsdichte, in der jede Speicherzelle aus einem einzigen Transistor gebildet ist. In dem UVEPROM können Daten elektrisch programmiert und gelöscht sein, indem ultraviolette Strahlen darauf angewandt sind. Wie oben beschrieben ist, ist in dem UVEPROM jede Speicherzelle aus einem einzigen Transistor gebildet, so daß die Bausteingröße für denselben Speichermaßstab oder dieselbe Speicherkapazität wie die des EEPROM verringert sein kann.
In dem UVEPROM ist jedoch eine Hochleistungsquellenspannung zum Programmieren von Daten erforderlich. Das heißt, um Elektronen in das schwebende Gate einer gewählten Speicherzelle zu injizieren, ist eine hohe Spannung zwischen dem Steuer-Gate und dem Drain angelegt, um in einem Bereich nahe der Drain-Region Stoßionisation zu verursachen und dabei die so erzeugten Elektronen in das schwebende Gate zu injizieren. Zu diesem Zweck wird es erforderlich, eine Leistungsquelle von hoher Spannung zum Datenprogrammieren außerhalb der Speichervorrichtung bereitzustellen. Weil Elektronen durch den Tunneleffekt in dem EEPROM in das schwebende Gate injiziert oder daraus emittiert sind, ist es dagegen nicht erforderlich, eine solche Programmierleistungsquelle zu verwenden, wie sie in dem UVEPROM benutzt ist, und Daten können durch eine Ausgangsspannung einer Verstärkerschaltung, die in demselben Baustein bereitgestellt ist wie dem der Speichervorrichtung, programmiert sein. Deshalb kann der EEPROM an einer einzigen Leistungsquellenspannung von 5 V betrieben sein.
Wie oben beschrieben ist, kann der UVEPROM im Vergleich zu dem EEPROM mit einer höheren Integrationsdichte gebildet sein. Im allgemeinen nimmt jedoch die Anzahl von Kontaktteilbereichen zu, da ein einzelner Kontaktteilbereich für jeden gemeinsamen Drain von zwei Speicherzellentransistoren gebildet ist. Die Zunahme der Anzahl von Kontaktteilbereichen ist ein Hindernis für das Erreichen von hoher Integration und großer Speicherkapazität. Aus diesem Grund kann der UVEPROM in einer höheren Integrationsdichte gebildet sein als der EEPROM, er kann aber in seiner Integrationsdichte weiter verbessert sein.
Das zum Stand der Technik gehörende Dokument IBM TDB, Vol. 27, No. 6, Nov. 1984, Seiten 3302 bis 3307, beschreibt einen dicht angeordneten EEPROM, wie er in dem Oberbegriff von Anspruch 1 angegeben ist. In diesem bekannten EEPROM ist das Schreiben oder Datenprogrammieren durch Anlegen einer niedrigen Spannung an den Drain und einer hohen Spannung an das Steuer-Gate durchgeführt, und Löschen ist durch Anlegen von hoher Spannung an den Drain und niedriger Spannung an das Steuer-Gate durchgeführt.
Eine Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines EEPROM, in dem Daten elektrisch programmiert sein können, die Speicherzellengröße verringert sein kann und die Kosten gesenkt sein können.
Eine weitere Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines UVEPROM, in dem die Anzahl von Kontaktteilbereichen vermindert sein kann, um die Bausteingröße weiter zu verringern, und die hohe Integrationsdichte und niedrigen Kosten erreicht sein können.
Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung eine nichtflüchtige Halbleiter- Speichervorrichtung nach Anspruch 1 vor.
Die nichtflüchtige Halbleiter-Speichervorrichtung umfaßt einen Wähltransistor, der an einem Ende mit einer Spaltenleitung verbunden ist und dessen Gate mit einer Zeilenleitung verbunden ist. Eine Vielzahl von Zellentransistoren sind zwischen dem anderen Ende des Wähltransistors und einem Bezugspotential in Reihe verbunden, und Steuer-Gates davon sind mit Zeilenleitungen verbunden, worin in dem Datenprogrammiermodus Elektronen aus einem schwebenden Gate in einen Drain des Zellentransistors emittiert sind oder Löcher aus dem Drain in das schwebende Gate injiziert sind.
In einem EEPROM kann der Wähltransistor für die Zellentransistoren gemeinsam benutzt sein, so daß die Speicherzelle aus im wesentlichen einem Zellentransistor gebildet sein kann. Deshalb kann die Größe der Speicherzelle verringert sein, und die hohe Integrationsdichte und niedrigen Kosten können erreicht sein.
In einem UVEPROM kann ein einziger Kontaktteilbereich für drei oder mehr Zellentransistoren gemeinsam benutzt sein, wodurch die Anzahl von Kontaktteilbereichen verringert ist. Auf diese Weise können die hohe Integrationsdichte und niedrigen Kosten erreicht sein.
Diese Erfindung kann anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen vollständiger verstanden werden; es zeigen:
Fig. 1 einen Schaltplan, der eine nichtflüchtige Halbleiter- Speichervorrichtung zeigt;
Fig. 2 und 3 Zeitablaufdiagramme zum Verdeutlichen des Betriebs der in Fig. 1 gezeigten Schaltung;
Fig. 4A eine Musterplanansicht, die den Aufbau eines Zellentransistors in der Schaltung von Fig. 1 zeigt;
Fig. 4B eine Querschnittansicht entlang der Linie X-X' der Musterplanansieht von Fig. 4A;
Fig. 4C eine Querschnittansicht entlang der Linie Y-Y' der Musterplanansicht von Fig. 4A;
Fig. 5A eine Musterplanansicht, die einen anderen Aufbau eines Zellentransistors in der Schaltung von Fig. 1 zeigt;
Fig. 5B eine Querschnittansicht entlang der Linie Y-Y' der Musterplanansieht von Fig. 5A;
Fig. 6A eine Musterplanansicht, die noch einen weiteren Aufbau eines Zellentransistors in der Schaltung von Fig. 1 zeigt;
Fig. 6B eine Querschnittansicht entlang der Linie X-X' der Musterplanansieht von Fig. 6A;
Fig. 7 einen Schaltplan, der einen anderen Aufbau einer Datenprogrammierschaltung zeigt, die durch zwei MOSFETs und eine Dateneingangsschaltung in der Schaltung von Fig. 1 gebildet ist;
Fig. 8 einen Schaltplan, der noch einen anderen Aufbau einer Datenprogrammierschaltung zeigt, die durch zwei MOSFETs und eine Dateneingangsschaltung in der Schaltung von Fig. 1 gebildet ist;
Fig. 9 einen Schaltplan, der noch einen anderen Aufbau einer Datenprogrammierschaltung zeigt, die durch zwei MOSFETs und eine Dateneingangsschaltung in der Schaltung von Fig. 1 gebildet ist;
Fig. 10 einen Schaltplan, der den Aufbau einer Speichervorrichtung zeigt, die durch Anordnen von in Fig. 1 gezeigten Zellentransistoren in einer Matrixform gebildet ist;
Fig. 11 und 12 Zeitablaufdiagramme zur Verdeutlichung des Betriebs der Schaltung von Fig. 10;
Fig. 13 und 14 Diagramme, die die Pegel verschiedener Signale in der Schaltung von Fig. 10 zeigen;
Fig. 15 einen Schaltplan, der den Aufbau einer Schaltung zum Anlegen einer Leistungsquellenspannung von zwei unterschiedlichen Spannungspegeln an den Zeilendecodierer in der Schaltung von Fig. 10 zeigt;
Fig. 16 einen Schaltplan, der einen modifizierten Aufbau eines Speicherzellenabschnitts in der Schaltung von Fig. 1 zeigt;
Fig. 17 einen Schaltplan, der einen modifizierten Aufbau eines peripheren Teilbereichs des Speicherzellenabschnitts in der Schaltung von Fig. 10 zeigt;
Fig. 18A einen Schaltplan zur Verdeutlichung eines anderen Aufbaus der Schaltung von Fig. 10;
Fig. 18B einen Schaltplan, der einen Aufbau einer Verstärkerschaltung in der Schaltung von Fig. 18A zeigt;
Fig. 19 einen Schaltplan zur Verdeutlichung des Prinzips einer nichtflüchtigen Halbleiter-Speichervorrichtung gemäß einem zweiten Ausführungsbeispiel dieser Erfindung;
Fig. 20 eine Musterplanansicht der Schaltung von Fig. 19;
Fig. 21A eine andere Musterplanansicht der Schaltung von Fig. 19;
Fig. 21B eine Querschnittansicht entlang der Linie Z-Z' der Musterplanansicht von Fig. 20A;
Fig. 22 eine Musterplanansicht, die angibt, daß die Musterstruktur der Fig. 21A und 21B in dem Herstellungsprozeß vorteilhaft genutzt sein kann;
Fig. 23 bis 25 und 26A noch andere Musterplanansichten der Schaltung von Fig. 19;
Fig. 26B eine Musterplanansicht zur Verdeutlichung einer Ionenimplantationsmaske, die zum Bilden des Musters von Fig. 26A benutzt ist;
Fig. 27 ein Diagramm, das das Schaltungsmodell zeigt, das zum Verdeutlichen des Betriebs der Schaltung von Fig. 17 gebildet ist;
Fig. 28 ein Diagramm, das eine Spannungs-Strom-Kennlinie eines Schwebend-Gate-Typ-MOSFET zeigt;
Fig. 29 und 30 Zeitablaufdiagramme zum Verdeutlichen des Betriebs der Schaltung von Fig. 17;
Fig. 31 einen Schaltplan, der den Aufbau einer nichtflüchtigen Halbleiter- Speichervorrichtung zeigt, die aus Speicherzellen desselben Aufbaus wie dem der in Fig. 19 gezeigten Speicherzelle zeigt, und gebildet ist, um einen Mehrfachbitausgangsaufbau zu haben;
Fig. 32 bis 34 Zeitablaufdiagramme zum Verdeutlichen des Betriebs der Speichervorrichtung von Fig. 31;
Fig. 35 und 36 Schaltpläne, die den Detailaufbau eines Zeilendecodierers in der Speichervorrichtung von Fig. 31 zeigen;
Fig. 37 einen Schaltplan, der eine Modifikation der Schaltung von Fig. 36 zeigt;
Fig. 38 und 39 die Wahrheitstabellen, die in dem Zeilendecodierer der Speichervorrichtung von Fig. 31 erhalten sind, und
Fig. 40 einen Schaltplan, der eine Modifikation der Schaltung von Fig. 19 zeigt.
Die Fig. 1 zeigt einen Speicherzellenabschnitt und einen peripheren Schaltungsabschnitt (Programmierschaltung und Ausleseschaltung) davon in einem EEPROM gemäß einem ersten Ausführungsbeispiel dieser Erfindung. Die Schaltung der Fig. 1 ist schematisch gezeigt, um das erste Ausführungsbeispiel dieser Erfindung kurz zu erklären. Die Datenprogrammierschaltung 10 ist durch eine Eingangsschaltung 11 und N-Kanal- MOSFETs 12 und 13 gebildet. Das Ausgangssignal D1 von der Dateneingangsschaltung 11 ist an das Gate von MOSFET 12 geliefert, der an einem Ende mit der Hochspannungsleistungsquelle Vpp verbunden ist. Das Ausgangssignal D2 der Dateneingangsschaltung 11 ist an das Gate von MOSFET 13 geliefert, der zwischen Knoten N1 an dem anderen Ende von MOSFET 12 und einem Erdanschluß (Bezugspotentialanschluß) verbunden ist. Der MOSFET 12 ist zum Laden von Knoten N1 im Programmiermodus benutzt, und MOSFET 13 ist zum Entladen von Knoten N1 benutzt. Die Stromwege von Wähltransistor ST und den Zellentransistoren. CT1 bis CT4 sind in Reihe zwischen Knoten N1 und dem Erdanschluß verbunden. An das Gate von Wähltransistor ST ist ein Signal X1 zum Wählen einer Gruppe von Zellentransistoren CT1 bis CT4 angelegt. Ferner sind an die Gates der Zellentransistoren CT1 bis CT4 jeweils Signale W1 bis W4 zum jeweiligen Wählen von Zellentransistoren CT1 bis CT4 angelegt. Der Knoten N1 ist ferner mit einem Ende des N-Kanal-MOSFET 14 verbunden, dessen Leitzustand durch das Signal RE, das im Auslesemodus auf "1"-Pegel und im Programmiermodus auf "0"-Pegel gesetzt ist, gesteuert. Das andere Ende von MOSFET 14 ist mit einem Eingangsanschluß der Datenerkennungsschaltung 15 verbunden. Der P- Kanal-MOSFET 16 ist zwischen dem Leistungsquellenanschluß Vcc und Knoten N2 verbunden, der an der Eingangsseite der Datenerkennungsschaltung 15 vorhanden ist, und das Gate davon ist mit Knoten N2 verbunden. Der MOSFET 16 dient im Auslesemodus als eine Last.
Zur kurzen Erklärung ist eine Kombination des Wähltransistors ST und der Zellentransistoren CT1 bis CT4 in dem ersten Ausführungsbeispiel als eine einzelne Speicherzelle bezeichnet. Es sollte jedoch verstanden sein, daß die Speicherzelle von einer gewöhnlichen Speicherzelle verschieden ist und Daten von vier Bits speichern kann (die Anzahl der Bits entspricht derjenigen der Zellentransistoren, die in Reihe verbundene Stromwege haben). Das heißt, die Speicherzelle in diesem Beispiel entspricht vier herkömmlichen Speicherzellen.
Nunmehr wird ein Betrieb der Speichervorrichtung mit dem obigen Aufbau unter Bezugnahme auf die Fig. 2 und 3 beschrieben. Die Fig. 2 ist ein Zeitablaufdiagramm verschiedener Signale in dem Programmiermodus in der Schaltung von Fig. 1. Zuerst ist das Signal RE auf "0"-Pegel gesetzt, um den Transistor 14 auszuschalten. Zur Zeit t0 sind die Signale X1 und W1 bis W4 auf einen hohen Spannungspegel gesetzt, um Elektronen in die schwebenden Gates der Zellentransistoren CT1 bis CT4 zu injizieren. Dann sind zu aufeinanderfolgenden Zeiten t1 bis t4 die Signale W4 bis W1 nacheinander in dieser Reihenfolge auf 0 V gesetzt. Falls die Ausgangssignale D1 und D2 der Dateneingangsschaltung 11 jeweils auf "1"- und "0"-Pegel gesetzt sind, wenn die Signale W1 bis W4 auf 0 V gesetzt sind, sind die Transistoren 12 und 13 jeweils ein- und ausgeschaltet, wodurch das Anliegen einer hohen Spannung von der Hochspannungsleistungsquelle Vpp an den Drain eines entsprechenden Transistors über den Transistor 12 und den Wähltransistor ST verursacht ist, so daß Elektronen von dem schwebenden Gate der jeweiligen Zellentransistoren emittiert sein können. In Fig. 2 sind Elektronen aus den schwebenden Gates der Zellentransistoren CT3 und CT1 emittiert, da das Signal D1 auf "1" gesetzt ist, wenn die Signale W3 und W1 auf 0 V gesetzt sind. Auf diese Weise können Daten programmiert sein. In einem Fall, in dem Ausgangssignale D1 und D2 der Dateneingangsschaltung 11 auf "0"- bzw. "1"-Pegel gesetzt sind, ist der Knoten N1 entladen.
Im Datenauslesemodus sind die Ausgangssignale D1 und D2 der Dateneingangsschaltung 11 auf den "0"-Pegel gesetzt, um die Transistoren 12 und 13 auszuschalten. Ferner sind die Signale RE und X1 auf den "1"-Pegel gesetzt, und die Steuer-Gate-Spannung eines zum Datenauslesen zu wählenden Zellentransistors ist auf 0 V gesetzt. Zu dieser Zeit sind die Steuer-Gate-Spannungen anderer Zellentransistoren auf den "1"-Pegel gesetzt. Die Fig. 3 ist ein Zeitablaufdiagramm, das den Fall zeigt, in dem Daten nacheinander aus den Zellentransistoren CT4 bis CT1 ausgelesen sind. Genauer sind Daten aus dem Zellentransistor CT4 in einem Zeitraum t0 bis t1, aus dem Zellentransistor CT3 in einem Zeitraum t1 bis t2, aus dem Zellentransistor CT2 in einem Zeitraum t2 bis t3 und aus dem Zellentransistor CT1 in einem Zeitraum t3 bis t4 ausgelesen. Nun sei angenommen, daß das Signal W1 auf 0 V gesetzt ist, und die Signale W2 bis W4 auf den "1"-Pegel gesetzt sind. Dann sind Daten aus dem Zellentransistor CT1 gelesen. Wenn Daten programmiert worden sind, wie vorher beschrieben, ist die Schwellenspannung davon negativ eingestellt, da Elektronen aus dem schwebenden Gate des Zellentransistors CT1 emittiert worden sind, und deshalb ist der Zellentransistor CT1 durch das Signal W1 von 0 V eingeschaltet. Die Steuer-Gate-Spannungen anderer Zellentransistoren CT2 bis CT4 sind auf den "1"-Pegel gesetzt, und die Zellentransistoren sind eingeschaltet. So sind alle Zellentransistoren in den leitenden Zustand versetzt, wodurch das Potential von Knoten N2 gesenkt ist. Der Potentialabfall ist mit der Datenerkennungsschaltung 15 erkannt, und so können Daten aus dem Zellentransistor CT1 ausgelesen sein. Es sei nun angenommen, daß das Signal W2 auf 0 V gesetzt ist, um den Zellentransistor CT2 zu wählen, und Elektronen in dem schwebendem Gate von Zellentransistor CT2 gehalten sind. Da in diesem Fall die Steuer-Gate-Spannung auf 0 V gesetzt ist, ist der Zellentransistor CT2 ausgeschaltet. Deshalb ist der Knoten N2 über den Transistor 16 geladen, und der Potentialanstieg von Knoten 2 ist mit Hilfe der Datenerkennungsschaltung 15 erkannt. Es sei hier angemerkt, daß die Schwellenspannungen der Zellentransistoren CT1 bis CT4, die Elektronen haben, die in den schwebenden Gates gehalten sind, so bestimmt sind, daß die Zellentransistoren eingeschaltet werden können, wenn die Steuer-Gate-Spannungen davon auf den "1"-Pegel gesetzt sind.
Die Fig. 4A bis 4C zeigen ein Beispiel für einen Transistor, der für die Zellentransistoren CT1 bis CT4 geeignet ist, und in dem ein Teil des Isolierfilms auf der Kanalregion aus einem dünnen Oxidfilm mit der Dicke von ca. 100 Å gebildet ist. Die Fig. 4A ist eine Musterplanansicht, Fig. 4B ist eine Querschnittansicht entlang der Linie X-X' von Fig. 4A, und Fig. 4C ist eine Querschnittansicht entlang der Linie Y-Y' von Fig. 4A. N&spplus;-Typ-Source- und -Drain-Regionen (18 und 19) sind mit einem vorbestimmten Abstand dazwischen in dem Hauptoberflächenbereich des P-Typ-Siliziumsubstrats 17 gebildet. Der erste Oxidfilm 20, der den dünnen Teilbereich 20A hat, ist auf dem Teil des Halbleitersubstrats 17 gebildet, der auf der Kanalregion zwischen den Source- und Drain- Regionen (18 und 19) liegt. Das schwebende Gate 21 ist auf dem Oxidfilm 20 gebildet, und das Steuer-Gate 23 ist auf dem zweiten Oxidfilm 22, der auf dem schwebenden Gate 21 gebildet ist, gebildet.
Die Fig. 5A und 5B zeigen ein weiteres Beispiel für einen Transistor, der für die Zellentransistoren CT1 bis CT4 in der Schaltung von Fig. 1 geeignet ist. In diesem Fall ist eine Isolierschicht, die auf dem gesamten Teilbereich der Kanalregion angeordnet ist, aus einem Oxidfilm mit einer Dicke von ca. 100 Å gebildet. Teilbereiche in den Fig. 5A und 5B, die ähnlich sind wie diejenigen in den Fig. 4A bis 4C, sind mit denselben Bezugsnummern bezeichnet. Die Fig. 5A ist eine Musterplanansicht, und Fig. 5B ist eine Querschnittansicht entlang der Linie Y-Y' von Fig. 5A.
Die Fig. 6A und 6B zeigen noch ein anderes Beispiel für einen Transistor, der für die Zellentransistoren CT1 bis CT4 in der Schaltung von Fig. 1 geeignet ist. In dem in den Fig. 6A und 6B gezeigten Zellentransistor ist die N&supmin;-Typ-Fremdstoffregion 24 mit niedriger Fremdstoffkonzentration in einem Teil der Kanalregion gebildet. Das heißt, der Zellentransistor ist ein Verarmungstyp-Transistor. Die Fig. 6A ist eine Musterplanansicht, und die Fig. 6B ist eine Querschnittansicht entlang der Linie X-X' von Fig. 6A. Selbst wenn Elektronen in einem solchen Ausmaß in das schwebende Gate injiziert sind, daß der Zellentransistor ausgeschaltet gehalten sein kann, wenn ein "1"- Pegel-Signal an das Steuer-Gate geliefert ist, fließt mit diesem Aufbau Strom, da die Source- und Drain-Regionen 18 und 19 über die N&supmin;-Typ-Fremdstoffregion 24 miteinander verbunden sind. Der Betrieb des Auslesens von Daten aus dem Zellentransistor mit dem obigen Aufbau ist durch Erkennen der Menge des Stroms beeinträchtigt, der variiert bzw. sich ändert, je nachdem, ob Elektronen in das schwebende Gate injiziert sind oder nicht, wenn eine "0"-Pegel-Spannung an das Steuer-Gate angelegt ist.
Die Fig. 7 zeigt einen anderen Aufbau der Datenprogrammierschaltung 10, die durch die MOSFETs 12 und 13 und die Dateneingangsschaltung 11 in der Schaltung von Fig. 1 gebildet ist. Programmierdaten Din sind an den CMOS-Inverter 27, der aus dem P-Kanal- MOSFET 25 und dem N-Kanal-MOSFET 26 gebildet ist, geliefert. Der Ausgangsanschluß des CMOS-Inverters 27 ist mit einem Ende des N-Kanal-MOSFET 28 verbunden, dessen Gate mit der Leistungsquelle Vcc verbunden ist. Der P-Kanal-MOSFET 29 ist zwischen dem anderen Ende des MOSFET 28 und der Leistungsquelle Vpp von hoher Spannung, z. B. 12,5 V, verbunden. Ferner ist das andere Ende von MOSFET 28 mit den Gates des P-Kanal-MOSFET 30 und des N-Kanal-MOSFET 31 verbunden. Ein Ende des MOSFET 30 ist mit der Leistungsquelle Vpp verbunden, und das andere Ende davon ist mit einem Ende des MOSFET 31 verbunden. Der N-Kanal-MOSFET 32 ist zwischen dem anderen Ende von MOSFET 31 und dem Erdanschluß verbunden. Das Gate des MOSFET 32 ist mit dem anderen Ende des MOSFET 31 verbunden. Ein Verbindungsknoten zwischen den MOSFETs 30 und 31 ist mit dem Gate von MOSFET 29 und einem Ende des N-Kanal-MOSFET 33 verbunden. Das Gate des MOSFET 33 ist mit dem Signal PR beliefert, das im Programmiermodus auf einen "1"-Pegel und im Auslesemodus auf einen "0"-Pegel gesetzt ist. In diesem Fall gibt der "1"-Pegel einen hohen Spannungspegel an, der ungefähr gleich dem Pegel Vpp ist. Wenn das Signal PR durch die Schwellenspannung des MOSFET 33 höher gesetzt ist als Vpp, ist die Spannung Vpp so wie sie ist, an den Knoten N1 übertragen. Das andere Ende des MOSFET 33 ist mit Knoten N1 oder einem Ende des Wähltransistors ST und einem Ende des Transistors 14 in der Schaltung von Fig. 1 verbunden.
Mit dem obigen Aufbau ist das Signal PR im Datenprogrammiermodus auf den "1"-Pegel gesetzt, um den MOSFET 33 einzuschalten. In diesem Fall ist die hohe Spannung Vpp von der Datenprogrammierschaltung 10 erzeugt, wenn Eingangsdaten Din auf den "1"- Pegel sind, und ein Signal eines Pegels, der der Schwellenspannung VTH des MOSFET 32 gleich ist, ist als Programmierdaten erzeugt, wenn Eingangsdaten Din auf den "0"- Pegel gesetzt sind. In diesem Beispiel ist ein Signal von VTH-Pegel erzeugt, wenn Eingangsdaten Din auf den "0"-Pegel gesetzt sind. Der Grund dafür, daß ein VTH-Pegel- Signal ausgegeben ist, wenn Eingangsdaten Din auf dem "0"-Pegel sind, ist folgender:
Wie später beschrieben wird, sind eine Vielzahl von Speicherzellen, wie sie in Fig. 1 gezeigt sind, in einer Matrixform angeordnet, um eine integrierte Schaltung zu bilden. Deshalb sind benachbarte Transistoren ST von demselben Signal X1 gesteuert, und die Gates der Transistoren ST sind z. B. von derselben Polysiliziumschicht gebildet. Das Signal X1 ist im Programmiermodus auf einen hohen Spannungspegel gesetzt, und zu dieser Zeit sind Potentiale der Drains von Transistoren ST gemäß den Programmierdaten auf unterschiedliche Pegel gesetzt. In einem Fall z. B., in dem Elektronen von dem schwebenden Gate eines Zellentransistors emittiert sind, der mit einem ersten von Transistoren ST verbunden ist, und Elektronen in das schwebende Gate eines Zellentransistors injiziert sind, der mit dem anderen oder zweiten Transistor ST verbunden ist, ist der Drain des ersten Transistors ST auf ein hohes Potential gesetzt, und der Drain des zweiten Transistors ST ist auf ein niedriges Potential gesetzt. In diesem Fall ist ein parasitärer MOS-Transistor bzw. MOS-Störtransistor zwischen den ersten und zweiten Transistoren ST, die mit derselben Polysiliziumschicht verbunden sind, gebildet. Wenn der MOS-Störtransistor eine Schwellenspannung hat, die niedriger ist als der Potentialpegel des Signals X1, fließt unerwünschter Strom von dem ersten Transistor ST, dessen Drain auf ein hohes Potential gesetzt ist, durch den MOS-Störtransistor zu dem zweiten Transistor ST. Das Drain-Potential des ersten Transistors ST ist durch den unerwünschten Stromfluß gesenkt, wodurch die Programmierkennlinien verschlechtert sind. Um die Verschlechterung der Programmierkennlinien zu verhindern, kann die in den Feldbereich für Kanalschnitt implantierte Fremdstoffmenge vergrößert sein, um von dem MOS-Störtransistor eine hohe Schwellenspannung zu erhalten. Ist jedoch die Fremdstoffkonzentration des Feldbereichs erhöht, ist die Durchbruchspannung in der Drain-Region, an die eine hohe Spannung angelegt ist, gesenkt. Wie in Fig. 7 gezeigt ist, tritt das oben beschriebene Problem nicht auf, wenn der Drain des Transistors ST, der auf ein niedriges Potential gesetzt ist, um Elektronen in das schwebende Gate zu injizieren, durch den MOSFET 32 mit dem Erdanschluß verbunden ist. Wenn Strom durch den MOS-Störtransistor fließt, ist der Drain des zweiten Transistors ST geladen, und die Drain-Spannung ist erhöht, wodurch das Source- bzw. Quellenpotential des MOS- Störtransistors erhöht ist. Die Source-Potential-Erhöhung des MOS-Störtransistors erfolgt auf den Anstieg der Schwellenspannung, ohne die Menge des in den Feldbereich für Kanalschneiden implantierten Fremdstoffes zu erhöhen. Deshalb fließt kein Strom von dem ersten Transistor ST durch den MOS-Störtransistor zu dem zweiten Transistor ST, und die Drain-Spannung des ersten Transistors ST kann auf einen ausreichend hohen Spannungspegel erhöht sein, wodurch die Verschlechterung der Programmierkennlinien wirksam verhindert ist. Im Datenauslesemodus hat die Datenprogrammierschaltung 10 keinen Einfluß auf das Potential bei Knoten N1, da das Signal PR auf den "0"-Pegel gesetzt ist, um MOSFET 33 auszuschalten.
Die Fig. 8 zeigt noch einen anderen Aufbau der Datenprogrammierschaltung 10 in der Schaltung von Fig. 1. In der Schaltung ist der Verarmungstyp-MOSFET 34 anstelle des P-Kanal-MOSFET 30 in Fig. 7 als eine Last benutzt. Ferner sind in der Schaltung eine Vielzahl von Dioden bereitgestellt, die mit den MOSFETs 32-1 bis 32-n verbunden sind. Die Anzahl der MOSFETs 32-1 bis 32-n ist durch einen bezeichneten bzw. bestimmten bzw. Ausgangspegel bestimmt. Mit diesem Aufbau kann im wesentlichen derselbe Betrieb wie der von Fig. 7 erreicht sein.
Wie oben beschrieben ist, ist es zum Verhindern, daß Strom durch den MOS- Störtransistor fließt, vorzuziehen, das Potential eines Bereichs, der als die Source des MOS-Störtransistors dient, in den der Strom fließt, höher zu setzen. Wenn das Source- Potential höher gesetzt ist, ist eine höhere Schwellenspannung des MOS-Störtransistors erhalten. Aus diesem Grund sind eine Vielzahl von MOSFETs 32-1 bis 32-n benutzt, wie in Fig. 8 gezeigt ist. Wenn jedoch in diesem Fall das Source-Potential extrem hoch gesetzt bzw. eingestellt ist, kann es vorkommen, daß Elektronen aus dem Drain zu dem schwebenden Gate des Zellentransistors emittiert sind. Deshalb ist es notwendig, das Source-Potential auf einen solchen Potentialpegel zu setzen, daß keine Elektronen von dem Drain des Zellentransistors emittiert sind und kein Strom aus dem MOS- Störtransistor fließt.
Die Fig. 9 zeigt noch einen anderen Aufbau der Datenprogrammierschaltung 10 in der Schaltung von Fig. 1. Das invertierte bzw. umgekehrte Signal Din von Daten Din ist an die Gates von P-Kanal-MOSFET 35 und N-Kanal-MOSFET 36 geliefert. Der P-Kanal- MOSFET 37 ist zwischen einem Ende des MOSFET 35 und der Leistungsquelle Vcc verbunden. Das Gate des MOSFET 37 ist mit dem Signal PR beliefert, das im Programmodus auf den "L"-Pegel bzw. Niedrig-Pegel gesetzt ist. Das andere Ende des MOSFET 35 ist mit einem Ende von MOSFET 36 verbunden, der an dem anderen Ende mit dem Erdanschluß verbunden ist. Der N-Kanal-MOSFET 38, der ein Gate hat, das mit dem Signal PR beliefert ist, ist zwischen dem Erdanschluß und einem Verbindungsknoten zwischen den MOSFETs 35 und 36 verbunden. Ferner ist ein Ende des N-Kanal- MOSFET 39, dessen Gate mit der Leistungsquelle Vcc verbunden ist, mit einem Verbindungsknoten zwischen den MOSFETs 35 und 36 verbunden. Der P-Kanal- MOSFET 40 ist zwischen dem anderen Ende des MOSFET 39 und der Leistungsquelle Vpp verbunden. Das andere Ende von MOSFET 39 ist mit den Gates von P-Kanal- MOSFET 41 und N-Kanal-MOSFET 42 verbunden. Ein Ende von MOSFET 41 ist mit der Leistungsquelle Vpp verbunden, und das andere Ende davon ist mit einem Ende von MOSFET 42 verbunden, der an dem anderen Ende mit dem Erdanschluß verbunden ist. Die Gates von MOSFET 40 und P-Kanal-MOSFET 43 sind mit einem Verbindungsknoten zwischen den MOSFETs 41 und 42 verbunden. Ein Ende von MOSFET 43 ist mit der Leistungsquelle Vpp verbunden, und das andere Ende davon ist mit einem Ende von N- Kanal-MOSFET 44 verbunden. Der diodenverbundene N-Kanal-MOSFET 45 ist zwischen dem anderen Ende von MOSFET 44 und dem Erdanschluß verbunden.
Daten Din sind an einen Eingangsanschluß des CMOS-Inverters 48 geliefert, der den P- Kanal-MOSFET 46 und den N-Kanal-MOSFET 47 beinhaltet. Ein Ausgangssignal von CMOS-Inverter 48 ist an die Gates von P-Kanal-MOSFET 49 und N-Kanal-MOSFET 50 geliefert. Der P-Kanal-MOSFET 51 ist zwischen einem Ende von MOSFET 49 und der Leistungsquelle Vcc verbunden, und das Gate von MOSFET 51 ist mit dem Signal PR beliefert. Das andere Ende von MOSFET 49 ist mit einem Ende von MOSFET 50 verbunden, der an dem anderen Ende mit dem Erdanschluß verbunden ist. Der N-Kanal- MOSFET 52, der ein Gate hat, das mit dem Signal PR beliefert ist, das im Programmiermodus auf den "L"-Pegel gesetzt ist, ist zwischen dem Erdanschluß und einem Verbindungsknoten zwischen den MOSFETs 49 und 50 verbunden. Das Gate von MOSFET 44 ist mit einem Verbindungsknoten zwischen den MOSFETs 49 und 50 verbunden, und der Verbindungsknoten zwischen den MOSFETs 43 und 44 ist mit Knoten N1 verbunden.
Mit diesem Aufbau kann derselbe Betrieb wie der von der in den Fig. 7 und 8 gezeigten Schaltung erreicht sein. Das heißt, da das Signal PR zu einer Zeit außer dem Programmiermodus, beispielsweise im Auslesemodus, auf den "H"-Pegel bzw. Hoch- Pegel gesetzt ist, sind die MOSFETs 38 und 52 eingeschaltet, und die MOSFETs 37 und 51 sind ausgeschaltet. Deshalb sind die MOSFETs 43 und 44 ausgeschaltet, wodurch die Datenprogrammierschaltung 10 von dem Knoten N1 elektrisch isoliert bzw. getrennt ist. Dagegen ist das Signal PR in dem Datenprogrammiermodus auf den "0"-Pegel gesetzt, so daß die MOSFETs 37 und 51 eingeschaltet und die MOSFETs 38 und 52 ausgeschaltet sind. Deshalb ist eine hohe Spannung Vpp von der Datenprogrammierschaltung 10 erzeugt, wenn Eingangsdaten Din auf dem "0"-Pegel sind, und ein Signal auf einem Pegel, der der Schwellenspannung VTH von MOSFET 45 gleich ist, ist erzeugt, wenn Daten Din auf dem "1"-Pegel sind.
Die Fig. 10 zeigt eine nichtflüchtige Halbleiter-Speichervorrichtung, die durch Anordnen von Speicherzellen mit dem obigen Aufbau in einer Matrixform gebildet ist. In Fig. 10 sind Datenprogrammier- und Leseschaltungen 200, die von Ein-Punkt-Strich- Linien in der Schaltung von Fig. 1 umgeben sind, mit den Dateneingangs-/-ausgangsleitungen IO1 bis IO8 verbunden. In Fig. 10 sind eine Vielzahl von Datenprogrammier- und Leseschaltungen 200 durch einen einzigen Block gebildet. Der Zeilendecodierer 53 erzeugt Signale X1, X2, . . . , Signale W11, W12, . . . , W1n und Signale W21, W22, . . . , W2n, um eine Zeilenleitung oder Leitungen in der Speicherzellenanordnung zu wählen. Der Spaltendecodierer 54 erzeugt Signale Y1 bis Ym, um die Spaltenwähl-MOSFETs Q1 bis Qm selektiv zu aktivieren, so daß zu programmierende Daten an einen der Speicherzellenblöcke B1 bis Bm durch die Dateneingangs-/-ausgangsleitungen IO1 bis IO8 geliefert sein können oder Daten aus einem der Speicherzellenblöcke durch die Eingangs-/Ausgangsleitungen ausgelesen sein können. Ferner erzeugt der Spaltendecodierer 55 Signale Z2 bis Zm, um die Verarmungstyp- MOSFETs QD2 bis QDm zur Anordnungsteilung selektiv zu aktivieren, um im Programmodus Speicherzellenblöcke B1 bis Bm nacheinander anzugeben.
Mit dem obigen Aufbau ist der Datenprogrammierbetrieb bei der Speicherzelle beginnend, die von dem Zeilendecodierer 53 weit entfernt positioniert ist, durchgeführt. Nunmehr wird der Datenprogrammierbetrieb in der Speichervorrichtung von Fig. 10 erklärt. Die Fig. 11 ist ein Zeitablaufdiagramm verschiedener Signale im Programmodus. Das heißt, der Datenprogrammierbetrieb ist hinsichtlich der Speicherzellen durchgeführt, die mit der Datenleitung X1 des Speicherzellenblocks Bm verbunden sind. Zur Zeit der Programmierung sind die Signale X1, Ym, Z2 bis Zm auf einen hohen Spannungspegel gesetzt. In diesem Zustand sind Signale W11 bis W1n auf einen hohen Spannungspegel gesetzt, um Elektronen in die schwebenden Gates der Zellentransistoren zu injizieren. Dann sind Signale W1n bis W11 nacheinander in dieser Reihenfolge auf den "0"-Pegel gesetzt. In diesem Fall sind Elektronen nur dann emittiert, wenn die Steuer-Gate- Spannung auf den "0"-Pegel gesetzt ist und Programmierdaten durch eine der Dateneingangs-/-ausgangsleitungen IO1 bis IO8, Spaltenwähltransistor Qm und Wähltransistor STm als eine hohe Spannung an den Drain geliefert sind, und so können Daten in den jeweiligen Zellentransistoren programmiert sein.
Die Fig. 12 ist ein Zeitablaufdiagramm für den Auslesemodus, und Signale X und Y, die mit einer gewählten Speicherzelle verbunden sind, sind auf den "1"-Pegel gesetzt. Ferner ist eines der Signale W11 bis W1n, verbunden mit den Zellentransistoren der gewählten Speicherzelle, auf den "0"-Pegel gesetzt, und alle Gate-Spannungen von nichtgewählten Zellentransistoren sind auf den "1"-Pegel gesetzt. Als eine Folge können Daten in derselben Weise ausgelesen sein wie in dem Fall der Schaltung von Fig. 1.
Fig. 13 zeigt die Wahrheitstabelle, die die Pegel von Signalen W11 bis W1n angibt. Zum Vereinfachen der Erklärung sein angenommen, daß n auf 4 gesetzt ist und der Zellentransistor durch Zeilenadreßsignale A0 und A1 gewählt ist. In diesem Fall ist das Signal RE benutzt, um den Programmiermodus und Auslesemodus zu identifizieren. Das heißt, das Signal RE gibt den Programmiermodus an, wenn es auf "0" gesetzt ist, und es gibt den Auslesemodus an, wenn es auf "1" gesetzt ist.
Das Signal I ist ein Signal, das zur Initialisierung benutzt ist. Wenn das Signal I auf "1" gesetzt ist, wenn das Signal RE auf "0" gesetzt ist und den Programmiermodus angibt, sind W11 bis W14 auf den "1"-Pegel oder einen hohen Spannungspegel gesetzt, ungeachtet von Signalen A0 und A1, wodurch veranlaßt ist, daß Elektronen in die schwebenden Gates der Zellentransistoren, die mit W11 bis W14 verbunden sind, injiziert sind. Wenn die Signale I und RE auf den "0"-Pegel gesetzt sind, sind die Potentialpegel von W11 bis W14 gemäß den Adreßsignalen A0 und A1 bestimmt, wie in der Wahrheitstabelle gezeigt ist.
Wenn das Signal RE auf den "1"-Pegel gesetzt ist, der den Auslesemodus angibt, sind die Potentialpegel von W11 bis W14 gemäß den Adreßsignalen A0 und A1 bestimmt, ungeachtet des Signals I. Das heißt, in dem Auslesemodus ist nur eines von W11 bis W14, das durch eine Kombination von Adreßsignalen A0 und A1 gewählt ist, auf den "0"-Pegel gesetzt.
Der "1"-Pegel, auf den W11 bis W14 im Programmiermodus gesetzt sind, ist auf eine hohe Spannung von beispielsweise ca. 20 V gesetzt, und der "1"-Pegel, auf den W11 bis W14 im Auslesemodus gesetzt sind, ist auf eine niedrige Spannung von beispielsweise 5 V gesetzt.
Die Fig. 14 zeigt die Wahrheitstabelle von Signalen X1, X2, W11 bis W14 und W21 bis W24 im Auslesemodus in Kombination mit drei Adressen A0 bis A2. Wenn in diesem Beispiel X1 = "0", sind die Signale W11 bis W14 im Auslesemodus auf den "0"-Pegel gesetzt, aber es ist auch möglich, eines der Signale W11 bis W14 in derselben Weise wie in dem Fall von X1 = "1" auf "0" zu setzen.
Die Fig. 15 zeigt eine Schaltung zum selektiven Erzeugen der Leistungsquellenspannung - Vcc, die ein auf ein Potential gesetzt ist, das im Lesemodus benutzt ist, und der Hochpegelspannung Vpp von beispielsweise 20 V, die für den Programmiermodus an den. Zeilendecodierer 53 in der Schaltung von Fig. 10 benutzt ist. In der Schaltung von Fig. 15 ist der Kondensator 59 zwischen dem Erdanschluß und einem Ausgangsanschluß des CMOS-Inverters 58 verbunden, der den P-Kanal-MOSFET 56 und den N-Kanal- MOSFET 57 beinhaltet. Der Ausgangsanschluß von CMOS-Inverter 58 ist mit einem Eingangsanschluß von CMOS-Inverter 62 verbunden, der den P-Kanal-MOSFET 60 und den N-Kanal-MOSFET 61 beinhaltet. Der Kondensator 63 ist zwischen dem Erdanschluß und dem Ausgangsanschluß von CMOS-Inverter 62 verbunden. Der Ausgangsanschluß von CMOS-Inverter 62 ist mit einem Eingangsanschluß von CMOS-Inverter 66, der P- Kanal-MOSFET 64 und N-Kanal-MOSFET 65 beinhaltet, verbunden. Der Ausgangsanschluß von CMOS-Inverter 66 ist mit dem Eingangsanschluß von CMOS- Inverter 58 und einer Elektrode des Kondensators 67 verbunden. Der N-Kanal-MOSFET 68, der ein Gate hat, das mit der Leistungsquelle Vcc verbunden ist, ist zwischen der anderen Elektrode des Kondensators 67 und der Leistungsquelle Vcc verbunden. Ferner ist die andere Elektrode von Kondensator 67 mit einem Ende und dem Gate von N-Kanal- MOSFET 69 verbunden. Die Stromwege des Verarmungstyp-(D-Typ-)MOSFET 70 und des N-Kanal-MOSFET 71 sind in Reihe zwischen dem anderen Ende von MOSFET 69 und der Leistungsquelle Vcc verbunden. Das Gate von MOSFET 70 ist verbunden, um das Signal PR zu empfangen, und das Gate von MOSFET 71 ist mit dem anderen Ende von MOSFET 69 verbunden. Der D-Typ-MOSFET 72, der ein Gate hat, das verbunden ist, um das Signal PR zu empfangen, ist zwischen dem anderen Ende von MOSFET 69 und der Hochpegelspannungsquelle Vpp verbunden. Knoten N3, der als ein Ausgangsanschluß der Schaltung von Fig. 15 benutzt ist, ist mit einem Leistungsquellenanschluß des Zeilendecodierers 53 in der Schaltung von Fig. 10 verbunden.
Wenn mit dem oben beschriebenen Aufbau das Signal PR auf den "0"-Pegel gesetzt ist und das Signal PR auf den "1"-Pegel gesetzt ist, oder wenn Daten aus einem Zellentransistor ausgelesen sind, sind die MOSFETs 70 und 72 ein- bzw. ausgeschaltet, die CMOS-Inverter 58, 62 und 66 sind verbunden, um einen Ringoszillator zu bilden, dessen Oszillations- bzw. Schwingungsausgang an eine Elektrode von Kondensator 67 geliefert ist. Die Leistungsquellenspannung Vcc ist mit Hilfe der MOSFETs 68, 69 und 71 erhöht und zu dem Knoten N3 übertragen. Das andere Ende von MOSFET 69 ist durch die Schwellenspannung von MOSFET 71 auf ein Potential gesetzt, das höher ist als die Leistungsquellenspannung Vcc. Wenn dagegen das Signal PR auf den "1"-Pegel gesetzt ist und das Signal PR auf den "0"-Pegel gesetzt ist, d. h. wenn Daten in einem Zellentransistor programmiert sind, sind die MOSFETs 72 und 70 ein- bzw. ausgeschaltet. Deshalb ist in diesem Fall die Leistungsquellenspannung Vpp durch MOSFET 72 an Knoten N3 geliefert.
Auf diese Weise ist in der Schaltung von Fig. 15 eine erste Auslesespannung, die höher ist als die Leistungsquellenspannung Vcc, geliefert, wenn Daten aus einem Zellentransistor ausgelesen sind, und eine Leistungsquelle Vpp, die höher ist als die erste Auslesespannung, ist im Programmiermodus geliefert. In dieser Weise ist der Zeilendecodierer 53 im Datenprogrammiermodus und im Auslesemodus an Leistungsquellenspannungen von unterschiedlichen Spannungspegeln betrieben.
Es ist natürlich möglich, die Leistungsquellenspannung Vcc selbst als die Leistungsquellenspannung für den Zeilendecodierer 53 im Datenauslesemodus zu liefern. In dem Auslesemodus ist das Gate des gewählten Zellentransistors auf "0" gesetzt, und das Gate des nichtgewählten Zellentransistors ist auf "1" gesetzt. Die Daten sind in Abhängigkeit davon bestimmt, ob Strom in dem gewählten Zellentransistor fließt, dessen Gate auf "0" gesetzt ist. Während der in dem gewählten Zellentransistor fließende Strom größer wird, kann die Dateneingangs-/-ausgangsleitung IO mit einer höheren Geschwindigkeit geladen oder entladen sein, wodurch die Datenauslesegeschwindigkeit verbessert bzw. erhöht ist.
Da die Speicherzelle durch Reihenverbinden von Zellentransistoren gebildet ist, fließt in dem nichtgewählten Zellentransistor dieselbe Menge Strom wie diejenige, die in dem gewählten Zellentransistor fließt. Deshalb ist der in der Speicherzelle fließende Strom durch eine Reihenschaltung der Widerstandskomponente des gewählten Zellentransistors und der Widerstandskomponente des nichtgewählten Zellentransistors bestimmt. Aus diesem Grund wird der in der Speicherzelle fließende Strom größer, während die Widerstandskomponente des nichtgewählten Zellentransistors verringert ist. Deshalb ist in der Schaltung von Fig. 15 eine Spannung, die um die Schwellenspannung von MOSFET 71 höher ist als die Leistungsquellenspannung Vcc als die Leistungsquellenspannung für den Zeilendecodierer 53 benutzt, um die Gate-Spannung des nichtgewählten Zellentransistors höher zu setzen und so den Widerstand des nichtgewählten Zellentransistors zu verringern. In einem Fall, in dem der Zeilendecodierer 53 durch CMOS-Schaltungen gebildet ist, kann Strom, der in der Schaltung konstant fließen kann, auf 0 unterdrückt werden. Deshalb kann die Schaltung von Fig. 15 als eine Leistungsquelle zufriedenstellend benutzt sein. Ferner kann die Leistungsquellenspannung Vpp von außen geliefert sein. Wenn jedoch die Peripherieschaltung aus CMOS- Schaltungen gebildet ist, kann konstant fließender Strom verhindert sein, und deshalb kann Vpp intern erhalten sein, indem die Leistungsquellenspannung Vcc durch Einsatz einer Ladepumpenschaltung in der wohl bekannten Weise erhöht ist.
Die Fig. 16 zeigt einen anderen Aufbau des Speicherzellenabschnitts in Fig. 1. In der Schaltung von Fig. 16 ist der N-Kanal-MOSFET 80, dessen Leitzustand durch das Signal PR, das im Programmiermodus oder Auslesemodus auf den "0"- bzw. "1"-Pegel gesetzt ist, gesteuert ist, zwischen dem Zellentransistor CT4 von Fig. 1 und dem Erdanschluß verbunden. Teilbereiche in Fig. 16, die ähnlich sind wie die in Fig. 1, sind mit dieselben Bezugsnummern bezeichnet, und die ausführliche Erklärung von ihnen ist weggelassen.
Selbst wenn bei diesem Aufbau ein Leckstrom von den Zellentransistoren CT1 bis CT4 fließt, wenn im Programmodus eine hohe Spannung an ihren Drain angelegt ist, kann der Leckstrom mit Hilfe von Transistor 80 abgeschnitten bzw. ausgeschaltet sein. So kann verhindert sein, daß das Drain-Potential gesenkt ist, und es kann verhindert sein, daß die Programmierkennlinie verschlechtert ist. In der Schaltung von Fig. 10 kann der Transistor 80 für eine Vielzahl von Zellenblöcken gemeinsam benutzt sein.
Die Fig. 17 zeigt eine Schaltung, die benutzt sein kann, um die Schaltung von Fig. 1 in einer Matrixform zu bilden. Die Schaltung von Fig. 17 entspricht einem der Speicherzellenblöcke B1 bis Bm und beinhaltet die MOSFETs QT1, QT2, . . . , die mit den Steuer-Gates der Zellentransistoren verbunden sind, und deren Leitzustände durch Signale X1, X2, . . . gesteuert sind. Da Signale durch MOSFETs QT1, QT2, . . . eingegeben sind, kann ein gewünschter der Speicherzellenblöcke programmiert sein durch selektives Erfüllen einer logischen Bedingung, die durch eine Kombination von Signalen W11, W12, . . . und Signale Z2 bis Zm, die an entsprechende Speicherzellenblöcke geliefert sind, bestimmt ist, um die Signale W1n1, . . . , W121, W111 auf einen hohen Spannungspegel zu setzen. In diesem Fall ist eine zweischichtige Aluminiumverdrahtungsschicht benutzt, und die Signale W111, W121, . . . , W1n1 sind über die zweite Verdrahtungsaluminiumschicht übertragen. Deshalb ist die Bausteingröße vergrößert, weil die Verdrahtungsschicht für die Signale W111, W121, . . . , W1n1 zusätzlich bereitgestellt ist, aber die Zunahme der Bausteingröße kann auf ein Minimum unterdrückt sein.
Ferner ist es möglich, eine Verriegelungs- bzw. Zwischenspeicherschaltung, die in Fig. 18 gezeigt ist, mit jeder Spaltenleitung (dem Drain von Wähltransistor ST) zu verbinden. In diesem Fall sind ein Ende von MOSFET 81 und die Eingangs- und Ausgangsanschlüsse der Verstärkerschaltung 82 mit jeder Spaltenleitung verbunden. Das Gate von MOSFET 81 ist verbunden, um das Signal LA/PR zu empfangen, das im Verriegelungsbetrieb und im Programmiermodus auf den "1"-Pegel gesetzt ist und im Lesemodus auf den "0"-Pegel gesetzt ist. Das andere Ende von MOSFET 81 ist mit einem Ausgangsanschluß von CMOS-Inverter 85, der durch den P-Kanal-MOSFET 83 und den N-Kanal-MOSFET 84 gebildet ist, und einem Eingangsanschluß von CMOS-Inverter 88, der durch den P-Kanal- MOSFET 86 und den N-Kanal-MOSFET 87 gebildet ist, verbunden. Der Eingangsanschluß von CMOS-Inverter 85 ist mit dem Ausgangsanschluß von CMOS- Inverter 88 verbunden. So sind die CMOS-Inverter 85 und 88 verbunden, um die Zwischenspeicherschaltung 89 zu bilden. Zu programmierende Daten können in einer Zwischenspeicherschaltung 89 zwischengespeichert sein, und die Spaltenleitungen können selektiv auf eine hohe Spannung oder 0 V gesetzt sein, je nach den zwischengespeicherten Daten für eine Zeile von Speicherzellen, so daß alle Speicherzellen, die mit einer Leitung von Zeilenleitungen verbunden sind, programmiert sein können. Deshalb können die MOSFETs QD2 bis QDm zur Anordnungsteilung, die in Fig. 10 gezeigt sind, weggelassen sein.
Die Fig. 18B zeigt den Aufbau der Verstärkerschaltung 82 in der Schaltung von Fig. 18A. Die takterzeugende Schaltung 90 erzeugt das Taktsignal ΦC. Der Ausgangsanschluß der takterzeugenden Schaltung 90 ist mit einer Elektrode von MOS-Kondensator 92 verbunden, der an der anderen Elektrode mit einem Ende von MOSFET 93, der eine Schwelle von etwa 0 V hat, und einem Ende und dem Gate von MOSFET 94 verbunden ist. Das andere Ende von MOSFET 93 ist verbunden, um eine Ausgangsspannung Vpp' einer anderen Verstärkerschaltung (nicht gezeigt) zu empfangen, und das Gate davon ist mit der Spaltenleitung verbunden. Der andere Ausgangsanschluß von MOSFET 94 ist mit der Spaltenleitung verbunden.
Wenn in der Verstärkerschaltung 82 die Zwischenspeicherdaten "1" sind, ist das Potential der Spaltenleitung erhöht und an den Zellentransistor geliefert.
Gemäß dem oben beschriebenen ersten Ausführungsbeispiel ist eine nichtflüchtige Halbleiter-Speichervorrichtung bereitgestellt, in der Daten elektrisch programmiert sein können, die Speicherzellengröße kleiner gemacht sein kann als ein UVEPROM und die niedrigen Kosten erreicht sein können.
Die Fig. 19 ist ein Schaltplan zum Verdeutlichen des Prinzips einer nichtflüchtigen Halbleiter-Speichervorrichtung gemäß einem zweiten Ausführungsbeispiel dieser Erfindung. Das heißt, die nichtflüchtige Halbleiter-Speichervorrichtung ist aufgebaut, indem diese Erfindung auf einen UVEPROM angewandt ist. Jeder der Zellentransistoren MC1 bis MC4 ist durch einen Schwebend-Gate-Typ-MOSFET gebildet, der schwebende und Steuer-Gates hat. Die Stromwege von vier Zellentransistoren MC sind in Reihe verbunden, um die Reihenschaltung 100 zu bilden. Ein Ende der Reihenschaltung 100 oder der Drain von Zellentransistor MC1 ist mit der Programmierspannungsquelle Vpp von hoher Spannung, z. B. 20 V, durch den Anreicherungstyp-(E-Typ-)MOSFET 101 zur Anlegung von Programmierspannung verbunden. Das andere Ende der Reihenschaltung 100 oder die Source des Zellentransistors MC4 ist mit dem Bezugsspannungsanschluß (Erdanschluß) von 0 V verbunden. Das Gate von MOSFET 101 ist verbunden, um Spannung Vin zu empfangen, die den Programmierdaten Din entspricht, und die Steuer- Gates von vier Zellentransistoren MC1 bis MC4 sind verbunden, um jeweils Wählspannungen VG1 bis VG4 zu empfangen.
Die Fig. 20 ist eine Musterplanansicht der Schaltung von Fig. 19, die auf einer Halbleiterscheibe integriert ist. Das Muster ist in und auf dem Halbleitersubstrat 102 gebildet. Diffusionsregionen 103-1 bis 103-6 sind im Hauptoberflächenbereich des Halbleitersubstrats 102 gebildet, um die Source- und Drain-Regionen von MOSFET 101 und vier Zellentransistoren MC1 bis MC4 zu bilden. Der MOSFET 101 hat das Gate 104, das auf einer ersten Isolierschicht (nicht gezeigt) gebildet ist, die auf dem Teil des Halbleitersubstrats 102 gebildet ist, der zwischen den Diffusionsregionen 103-1 und 103- 2 liegt. Ferner sind die schwebenden Gates 105-1 bis 105-4 der Zellentransistoren MC1 bis MC4 auf der ersten Isolierschicht und über jenen Teilbereichen des Halbleitersubstrats 102, die zwischen den Diffusionsregionen 103-2 und 103-3; 103-3 und 103-4; 103-4 und 103-5; und 103-5 und 103-6 liegen, gebildet. Die Steuer-Gates 106-1 bis 106-4 der Zellentransistoren MC1 bis MC4 sind auf einer zweiten Isolierschicht (nicht gezeigt) und über den schwebenden Gates 105-1 bis 105-4 gebildet.
Bei der Speicherzelle dieses Aufbaus ist ein Ende der Reihenschaltung 100 oder ein Verbindungsknoten zwischen dem Zellentransistor MC1 und dem programmierspannunganlegenden MOSFET 101 mit der Spaltenleitung (nicht gezeigt) über einen Kontaktteilbereich verbunden. Deshalb ist es in der Schaltung von Fig. 19 nur erforderlich, einen einzigen Kontaktteilbereich für vier Zellentransistoren zu bilden. Aus diesem Grund kann die Anzahl von Kontaktteilbereichen im Vergleich zu der herkömmlichen Speichervorrichtung verringert sein, und der Bereich der Kontaktteilbereiche kann in dem Fall des Bildens einer Speichervorrichtung von großer Kapazität reduziert sein. Wenn diese Speicherzellen in einer Matrixform angeordnet sind, ist ein Wähltransistor, der dem Wähltransistor ST in Fig. 10 ähnlich ist, nötig. In diesem Fall sind fünf Transistoren benutzt, um eine Speicherzelle zu bilden, die vier Zellentransistoren MC1 bis MC4 und einen Wähltransistor enthält. Das heißt, die Anzahl von benutzten Transistoren nimmt im Vergleich zu dem Fall des Stands der Technik um eins zu aber wenn die Anzahl von reihenverbundenen Zellentransistoren MC erhöht ist, kann die Vergrößerung des Musterbereichs aufgrund des Einsatzes des Wähltransistors kleiner gemacht sein als die des Musterbereichs aufgrund der Bildung der Kontaktteilbereiche.
In der Speichervorrichtung gemäß dem zweiten Ausführungsbeispiel dieser Erfindung sind eine Vielzahl von Zellentransistoren reihenverbunden, um die Anzahl von Kontaktteilbereichen zu verringern. Deshalb ist es im Gegensatz zu dem herkömmlichen UVEPROM, der eine Vielzahl von parallel verbundenen Zellentransistoren hat, unmöglich, ein Verfahren zum Programmieren von Daten durch Injizieren von Elektronen in das schwebende Gate anzuwenden, die durch Stoßionisation erzeugt sind, die nahe des Drain auftritt, wenn eine hohe Spannung an das Gate und den Drain des Zellentransistors angelegt ist, um einen Kanalstrom zu verursachen. Das heißt, in der Speichervorrichtung dieser Erfindung ist ein anderes Verfahren benutzt, in dem Daten durch Entfernen von Elektronen von dem schwebenden Gate oder Injizieren von Löchern in das schwebende Gate, um so die Schwellenspannung negativ zu setzen, programmiert sind.
Die Fig. 27 zeigt ein Schaltungsmodell, in dem der Drain von MOSFET 120 mit der Spannungsquelle VD durch die Lastschaltung 121 verbunden ist und die Source davon mit dem Erdanschluß verbunden ist. Wenn die Steuer-Gate-Spannung VG von MOSFET 120 auf 0 V gesetzt ist und die Spannung VD auf einen hohen Spannungspegel gesetzt ist, um nahe des Drain von MOSFET 120 eine Durchbruch zu verursachen, sind Elektronen von dem schwebenden Gate emittiert, um die Schwellenspannung von MOSFET 120 negativ zu setzen.
Die Fig. 28 ist ein Kennliniendiagramm, das die Spannungs-Strom-Kennlinie des Schwebend-Gate-Typ-MOSFET zeigt. Die Kennlinienkurve 122 in der Zeichnung zeigt die Kennlinie vor dem Auftreten des Durchbruchs, und in diesem Fall fließt der Drain- Strom ID nicht, bis die Steuer-Gate-Spannung höher wird als eine voreingestellte positive Spannung. Die Kennlinienkurve 123 dagegen zeigt die Kennlinie nach dem Auftreten des Durchbruchs, und in diesem Fall fließt der Drain-Strom ID selbst dann, wenn die Steuer- Gate-Spannung VG negativ ist. Das heißt, nachdem der Durchbruch in der Schaltung von Fig. 27 aufgetreten ist, kommt der MOSFET 120 dazu, die Kennlinienkurve 123 zu haben, und die Schwellenspannung ist von einem positiven Wert in einen negativen Wert geändert. Ferner kann selbst in einem Fall, in dem der Durchbruch nicht auftritt, und wenn Durchgriffstrom fließt, wenn z. B. die Steuer-Gate-Spannung VG niedrig ist, die Schwellenspannung von MOSFET 120 in einen negativen Wert geändert sein. Ein elektrisches Feld zwischen dem Drain und dem schwebenden Gate von MOSFET 120 hat eine wichtige Funktion, und ein Teil der Löcher, die durch das Durchbrechen oder Durchgreifen erzeugt sind, das nahe des Drain auftritt, ist durch das elektrische Feld zwischen dem Drain und dem schwebenden Gate angezogen und in das schwebende Gate injiziert. So kann das schwebende Gate geladen sein, um positiv zu sein und dabei die Schwellenspannung negativ zu machen. In dem zweiten Ausführungsbeispiel ist es wichtig, die Steuer-Gate-Spannung VG zu senken, und Löcher können wegen der Benutzung von niedriger Steuer-Gate-Spannung VG in das schwebende Gate injiziert sein. Mit der Benutzung von Mustern, die in den Fig. 21A, 21B, 22 bis 25, 26A und 26B gezeigt sind, ereignet sich der Durchbruch wegen der Bildung der Hochfremdstoffkonzentrationsteilregion 112- 1, 112-2 oder 112 vor dem Durchgriff.
Nunmehr wird ein Betrieb der Schaltung von Fig. 19 unter Bezugnahme auf die Fig. 29 und 30 beschrieben.
Die Fig. 29 zeigt ein Zeitablaufdiagramm des Datenprogrammierens, und in diesem Beispiel sind Daten in dem Zellentransistor MC3 in der Periode T1 programmiert, und Daten sind in dem Zellentransistor MC2 in der Periode T2 programmiert. In Periode T1 sind Wählspannungen VG1, VG2 und VG4 auf einen hohen Spannungspegel gesetzt, und die Wählspannung VG3 ist auf einen niedrigen Spannungspegel von beispielsweise 0 V gesetzt. Dann ist die Gate-Spannung Vin von MOSFET 101 auf eine hohe Spannung gesetzt, um MOSFET 101 einzuschalten und das Anlegen einer hohen Spannung von Vpp an ein Ende der Reihenschaltung 100 zu erlauben. Ferner sind in der Reihenschaltung 100 die Zellentransistoren MC1, MC2 und MC4 eingeschaltet, und der Zellentransistor MC3 ist ausgeschaltet, und deshalb ist eine hohe Spannung an den Drain von Zellentransistor MC3 angelegt, der im Aus-Zustand ist. Wenn Vpp und Vin auf solche Werte gesetzt bzw. eingestellt sind, daß ein Durchbruch oder ein Durchgriff nahe des Drain des Zellentransistors MC3 auftreten kann, dann tritt der Durchbruch oder der Durchgriff zu dieser Zeit in dem Zellentransistor MC3 auf. Da die Steuer-Gate-Spannung VG3 von Zellentransistor MC3 auf 0 V gesetzt ist, sind Löcher, die durch den Durchbruch oder Durchgriff erzeugt sind, in das schwebende Gate injiziert. Als Folge ist die Schwellenspannung von Zellentransistor MC3 auf einen negativen Wert geändert, wodurch in dem Zellentransistor MC3 Daten programmiert sind.
In der Periode T2 sind Wählspannungen VG1, VG3 und VG4 auf einen hohen Spannungspegel gesetzt, und nur die Wählspannung VG2 ist auf einen niedrigen Spannungspegel von 0 V gesetzt. Zu dieser Zeit ist die Gate-Spannung Vin von MOSFET 101 auf einer hohen Spannung gehalten. In diesem Zustand tritt ein Durchbruch oder ein Durchgriff nahe des Drain von Zellentransistor MC3 auf, und dann sind Löcher, die durch den Durchbruch oder Durchgriff erzeugt sind, in das schwebende Gate injiziert, wodurch in dem Zellentransistor MC3 Daten programmiert sind.
Im allgemeinen ist wohl bekannt, daß ein Lawinendurchbruch, der nahe des Drain auftritt, bei einer niedrigeren Drain-Spannung verursacht ist, wenn die Gate-Spannung auf eine niedrigere Spannung gesetzt ist. Deshalb tritt der Durchbruch auf, wenn die Steuer-Gate- Spannung auf 0 V gesetzt ist, und er tritt nicht auf, wenn sie auf einen hohen Spannungspegel gesetzt ist.
Die Fig. 30 zeigt ein Zeitablaufdiagramm zur Zeit des Datenauslesens, und in diesem Beispiel sind Daten von Zellentransistor MC1 bis Zellentransistor MC4 nacheinander ausgelesen. In dem Datenauslesemodus ist eine Auslesespannung niedriger als 5 V an ein Ende der Reihenschaltung 100 durch eine Lastschaltung (nicht gezeigt) angelegt. Dann ist die Steuer-Gate-Spannung VG eines nichtgewählten Zellentransistors auf eine hohe Spannung von beispielsweise 5 V gesetzt, und die Steuer-Gate-Spannung VG eines gewählten Zellentransistors ist auf eine niedrige Spannung von beispielsweise 0 V gesetzt. Zuerst ist die Steuer-Gate-Spannung VG1 von Zellentransistor MC1 auf 0 V gesetzt, und so ist Zellentransistor MC1 gewählt. Wenn beispielsweise Daten in dem Zellentransistor MC1 nicht programmiert sind und die Schwellenspannung davon positiv ist, dann ist der Zellentransistor MC1 ausgeschaltet gelassen. Deshalb fließt kein Strom in der Reihenschaltung 100.
Als nächstes ist die Steuer-Gate-Spannung VG2 von Zellentransistor MC2 auf 0 V gesetzt, und so ist Zellentransistor MC2 gewählt. Wenn beispielsweise Daten in dem Zellentransistor MC2 programmiert sind und die Schwellenspannung davon negativ ist, dann ist der Zellentransistor MC2 eingeschaltet. Da zu dieser Zeit die Steuer-Gate- Spannungen VG1, VG3 und VG4 der Zellentransistoren MC1, MC3 und MC4 auf einen hohen Spannungspegel gesetzt sind, sind die Zellentransistoren MC1, MC3 und MC4 alle in den leitenden Zustand versetzt. Deshalb fließt Strom durch die Reihenschaltung 100. Danach sind die Steuer-Gate-Spannungen VG3 und VG4 der Zellentransistoren MC3 und MC4 nacheinander auf 0 V gesetzt.
In dem Datenauslesebetrieb variiert bzw. ändert sich das Potential an einem Ende der Reihenschaltung 100 gemäß den EIN- und AUS-Zuständen des gewählten Zellentransistors MC, und Daten können durch Erkennen der Potentialänderung durch einen Leseverstärker oder ähnliches bestimmt sein.
Die Fig. 31 ist ein Schaltplan, der einen UVEPROM eines Mehrfachbitausgangsaufbaus gemäß einem anderen Ausführungsbeispiel dieser Erfindung zeigt. Der UVEPROM beinhaltet den Zeilendecodierer 131, den Spaltendecodierer 132 und m Speicherblöcke 133-1 bis 133-m. Jeder Speicherblock 133 ist mit demselben Aufbau gebildet wie der Speicherblock 133-1. Das heißt, in jedem Speicherblock 133 sind eine Vielzahl von Reihenschaltungen 100, die durch Reihenverbinden von n Schwebend-Gate-Typ- Zellentransistoren MC1 bis MCn, von denen jeder ein Steuer-Gate und ein schwebendes Gate hat, aufgebaut sind, in Zeilen und Spalten angeordnet. Jede der Reihenschaltungen 100 ist an einem Ende durch den E-Typ-MOSFET 134 mit einer entsprechenden von Spaltenleitungen C1 bis Cp verbunden. Die Gates der MOSFETs 134, die mit den Reihenschaltungen 100 verbunden sind, sind jeweils mit Zeilenleitungen X1, X2, . . . verbunden, an die decodierte Ausgänge von Zeilendecodierer 131, der gemeinsam für alle Speicherblöcke 133 benutzt ist, geliefert sind, und die Steuer-Gates der Zellentransistoren MC1 bis MCn in jeder Reihenschaltung 100 sind mit Zeilenleitungen W11, W12, . . . , W1n, W21, W22 . . . , W2n, . . . verbunden, an die decodierte Ausgänge von Zeilendecodierer 131 geliefert sind. Die Spaltenleitungen C1 bis Cp sind gemeinsam mit dem Datenprogrammier-/Ausleseknoten 136 durch jeweilige Spaltenwähl-E-Typ-MOSFETs 32 verbunden, deren Gates mit den Spaltenwählleitungen CS1 bis CSp verbunden sind, die mit jeweiligen decodierten Ausgängen von Spaltendecodierer 132 beliefert sind, der für alle Speicherblöcke 133 gemeinsam benutzt ist.
Der Knoten 136 ist mit der Programmierspannungsquelle Vpp durch den programmierspannungsanlegenden E-Typ-N-Kanal-MOSFET 137 verbunden, der dem MOSFET 101 in Fig. 19 entspricht. Die Dateneingangsschaltung 138 erzeugt eine Spannung Vin gemäß den Programmierdaten. Der Knoten 136 ist durch den Potentialisolierungs-E-Typ-MOSFET 139, dessen Gate verbunden ist, um die voreingestellte Vorspannung Vb zu empfangen, auch mit dem Datenerkennungsknoten 140 verbunden. Der Datenerkennungsknoten 140 ist mit dem Drain und Gate des E-Typ- P-Kanal-Last-MOSFET 141 verbunden, dessen Source mit der Auslesespannungsquelle Vcc verbunden ist. Ferner ist der Erkennungsknoten 140 mit dem Eingangsanschluß des Leseverstärkers 142 verbunden, der Auslesedaten bestimmt und diese Auslesedaten an den Ausgangspuffer 143 liefert.
Mit der Speichervorrichtung des obigen Aufbaus ist es nur erforderlich, den MOSFET 134 mit der Spaltenleitung C für alle n Zellentransistoren zu verbinden, und deshalb ist es möglich, die Anzahl von Kontaktteilbereichen, die zum Verbinden der Speicherzellen mit den Spaltenleitungen erforderlich sind, wesentlich zu verringern. Als Folge kann der Bereich, der von den Kontaktteilbereichen eingenommen ist, verkleinert sein, und die Bausteingröße für große Speicherkapazität kann wesentlich verringert sein, wodurch die Herstellungskosten gesenkt sind.
Nunmehr wird der Betrieb der obigen Speichervorrichtung erklärt.
Die Fig. 32 ist ein Zeitablaufdiagramm, das ein Beispiel für den Datenprogrammierbetrieb in der Speichervorrichtung zeigt. In diesem Beispiel ist die Reihenschaltung 100, die mit Zeilenleitungen X1, X11 bis W1n und Spaltenleitung C1 verbunden ist, gewählt, und Daten sind in den Zellentransistoren der gewählten Reihenschaltung 100 programmiert, in diesem Fall ist nur die Spaltenwählleitung CS1 durch decodierte Ausgänge von dem Spaltendecodierer 132 auf einen hohen Spannungspegel gesetzt, um den Spaltenwähl- MOSFET 135-1, der mit der Spaltenleitung C1 verbunden ist, einzuschalten. Zu dieser Zeit sind andere Spaltenwählleitungen CS2 bis CSp alle auf einen niedrigen Spannungspegel gesetzt, und die übrigen Spaltenwähl-MOSFETs 135-2 bis 135-p, die mit den Spaltenleitungen C2 bis Cp verbunden sind, sind ausgeschaltet. Ferner ist nur die Zeilenleitung X1 unter den Zeilenleitungen X1, X2, . . . durch decodierte Ausgänge von Zeilendecodierer 131 auf einen hohen Spannungspegel gesetzt, und Reihenschaltungswähl-MOSFETs 134, die mit in derselben Zeile angeordneten Reihenschaltungen 100 verbunden sind, sind eingeschaltet. Dann ist nur die Zeilenleitung W11 durch decodierte Ausgänge von Zeilendecodierer 131 auf einen niedrigen Spannungspegel gesetzt. Wenn zu dieser Zeit die Ausgangsspannung Vin der Dateneingangsschaltung 138 auf einen hohen Spannungspegel gesetzt ist, ist MOSFET 137 eingeschaltet, um der hohen Programmierspannung Vpp zu erlauben, an den Knoten 136 angelegt zu sein. Die an den Knoten 136 angelegte hohe Spannung ist durch den Spaltenwähl-MOSFET 135-1, der in den leitenden Zustand versetzt ist, an die Spaltenleitung C1 angelegt. Als eine Folge tritt der Durchbruch nahe des Drain des Zellentransistors MC1 der gewählten Reihenschaltung 100 auf, und Löcher sind in das schwebende Gate davon injiziert, wodurch Daten in dem Zellentransistor programmiert sind.
Danach ist nur die Zeilenleitung W12 durch decodierte Ausgänge von Zeilendecodierer 131 auf einen niedrigen Spannungspegel gesetzt. Wenn zu dieser Zeit die Ausgangsspannung Vin der Dateneingangsschaltung 138 auf einen niedrigen Spannungspegel gesetzt ist, ist kein Loch in das schwebende Gate der Speicherzelle MC2, die mit der Zeilenleitung W12 verbunden ist, injiziert. Die Steuer-Gate-Spannung des Zellentransistors, in dem kein Loch injiziert ist, ist auf einen niedrigen Spannungspegel gesetzt. Der Grund hierfür ist, daß die Zeilenleitungen X und W für alle Speicherblöcke 133 gemeinsam benutzt sind und es notwendig werden kann, Löcher in das schwebende Gate eines entsprechenden Zellentransistors in jedem der anderen Speicherblöcke zu injizieren.
Dann sind die übrigen Zeilenleitungen nacheinander auf eine niedrige Spannung gesetzt, und die Spannung Vin ist in derselben Weise wie oben beschrieben auf einen Spannungspegel gesetzt, der den Programmierdaten entspricht. So können Daten in n Zellentransistoren der gewählten Reihenschaltung 100 programmiert sein.
Um zu verhindern, daß der Durchbruch in den Reihenschaltungen in den nichtgewählten Zeilen auftritt, ist es zu dieser Zeit nötig, die Fremdstoffkonzentration der Drain-Region in jedem MOSFET 134 zu entscheiden, um die Anfangsspannung des Lawinendurchbruchs, der durch ein elektrisches Feld zwischen dem Gate und Drain verursacht ist, höher zu setzen bzw. einzustellen als die der Speicherzelle.
Die Fig. 33 ist ein Zeitablaufdiagramm von unterschiedlichen Spannungswellenformen von Signalen auf den Zeilenleitungen W11 bis W1n in dem Datenprogrammierbetrieb. In dem Zeitablaufdiagramm von Fig. 32 ist die Zeilenleitung normalerweise auf einen hohen Spannungspegel gesetzt und eine voreingestellte Zeitperiode lang, wenn Daten in dem gewählten Zellentransistor programmiert sind, auf einen niedrigen Spannungspegel gesetzt. In diesem Beispiel sind jedoch Zeilenleitungen W1n bis W11 nacheinander in dieser Reihenfolge auf einen niedrigen Spannungspegel gesetzt und veranlassen so, daß Löcher in der Reihenfolge von Zellentransistor MCn bis Zellentransistor MC1 injiziert sind.
Ferner ist in dem durch das Zeitablaufdiagramm von Fig. 32 gezeigten Betrieb die Zeilenleitung normalerweise auf eine hohen Spannungspegel, beispielsweise 20 V, gesetzt, und sie ist im Datenprogrammiermodus eine voreingestellte Zeitperiode lang auf einen niedrigen Spannungspegel, beispielsweise 0 V, gesetzt. Es ist jedoch möglich, die Zeilenleitungen auf eine Spannung, beispielsweise 5 V, zu setzen, die niedriger ist als 20 V, wenn kein Zellentransistor gewählt ist, wie durch das Zeitablaufdiagramm von Fig. 34 gezeigt ist, wodurch die Spannungsbeanspruchung der Zellentransistoren verringert ist.
In dem Auslesebetrieb in der Speichervorrichtung von Fig. 31 ist eine der Zeilenleitungen X1, X2, . . . , die mit dem gewählten Zellentransistor verbunden ist, auf einen hohen Spannungspegel von beispielsweise 5 V gesetzt, und eine der Zeilenleitungen W11, W12, W13, . . . , W1n, W21, W22, W23, . . . , W2n, . . . , die mit dem gewählten Zellentransistor verbunden ist, ist auf einen niedrigen Spannungspegel gesetzt. Die übrigen Zeilenleitungen sind alle auf einen hohen Spannungspegel gesetzt, und Zellentransistoren, die mit den übrigen Zeilenleitungen verbunden sind, sind alle eingeschaltet. Zu dieser Zeit sind die Wählzellentransistoren, die mit den Zeilenleitungen verbunden sind, die auf den niedrigen Spannungspegel gesetzt sind, gemäß den Schwellenspannungen davon ein- oder ausgeschaltet. Dann ist Knoten 140 mit Hilfe von MOSFET 141 geladen gehalten, oder er ist gemäß dem Leitzustand des Wählzellentransistors entladen. Die Potentialänderung an dem Knoten 140 ist mit Hilfe des Leseverstärkers 142 erkannt, der wiederum einen Ausgang durch den Ausgangspuffer 143 als Auslesedaten nach außen liefert.
Die Fig. 35 ist ein Schaltplan, der den Detailaufbau eines Decodierabschnitts zeigt, der in dem Zeilendecodierer 131 der in Fig. 31 gezeigten Speichervorrichtung benutzt ist, um die Spannung von Zeilenleitung X1 zu setzen bzw. einzustellen. In diesem Beispiel sind sechs Bit-Signale A0 bis A5 als Adreßsignale geliefert, vier Reihenschaltungen 100 sind für jede Spaltenleitung C bereitgestellt, und jede Reihenschaltung 100 ist durch 16 Zellentransistoren gebildet.
Der Decodierabschnitt zum Setzen der Spannung der Zeilenleitung X1 ist verbunden, um Adreßsignale A4 und A5 zu empfangen. Wenn beide Adreßsignale auf "1" gesetzt sind, sind die N-Kanal-MOSFETs 151 und 152 eingeschaltet, so daß der Knoten 154, der mit der Spannungsquelle Vcc durch den P-Kanal-MOSFET 153, der normalerweise in den EIN-Zustand versetzt ist, verbunden ist, auf "0" gesetzt sein kann. Als eine Folge ist ein Signal an dem Ausgangsknoten 158 von Inverter 157, der aus dem P-Kanal-MOSFET 155 und dem N-Kanal-MOSFET 156 gebildet ist und verbunden ist, um ein Signal von dem Knote 154 zu empfangen, auf "1" gesetzt.
In dem Datenprogrammiermodus ist das Signal PR auf 0 V gesetzt, und das Signal H ist auf einen hohen Spannungspegel gesetzt. Deshalb ist die Zeilenleitung XI durch die hohe Spannung Vpp über den N-Kanal-MOSFET 159 und den Verarmungstyp- (D-Type-) N- Kanal-MOSFET 160 geladen. Da zu dieser Zeit das Gate des D-Typ-N-Kanal-MOSFET 161, der zwischen dem Knoten 158 und der Zeilenleitung X1 verbunden ist, auf 0 V gesetzt ist, fließt kein Strom von der Zeilenleitung X1, die zu dem Knoten 158 hin mit der Spannungsquelle Vpp gekoppelt ist.
In dem Datenauslesemodus ist das Signal PR auf beispielsweise 5 V gesetzt. Da zu dieser Zeit die hohe Spannung Vpp nicht geliefert ist, ist das Signal "1" am Ausgangsknoten 148 von Inverter 157 so an die Zeilenleitung X1 übertragen, wie es ist.
In anderen Decodierabschnitten (nicht gezeigt) zum Einstellen von Spannungen von anderen Zeilenleitungen X2, X3 und X4 sind Kombinationssignale von Adreßsignalen A4 und A5, Adreßsignalen A4 und A5 und Adreßsignalen A4 und A5 an die N-Kanal- MOSFETs 151 und 152 geliefert. Wenn die Eingangsadreßsignale beide auf "1" gesetzt sind, ist ein Signal von hohem Spannungspegel oder "1"-Pegel von einer entsprechenden Zeilenleitung geliefert.
Die Fig. 36 ist ein Schaltplan, der den Detailaufbau eines Decodierabschnitts zeigt, der in dem Zeilendecodierer 131 von Fig. 31 benutzt ist, um eine Spannung von Zeilenleitung W11 zu setzen bzw. einzustellen. Der Decodierabschnitt ist verbunden, um Adreßsignale A0, A1, A2 und A3 zu empfangen. Wenn alle Eingangsadressen auf "1" gesetzt sind, sind die N-Kanal-MOSFETs 162, 163, 164 und 165 eingeschaltet, und Knoten 167, der durch den P-Kanal-MOSFET 166, der normalerweise in den EIN-Zustand versetzt ist, mit der Spannungsquelle Vcc verbunden ist, ist auf "0" gesetzt. Als Folge ist ein Signal am Ausgangsknoten 171 von Inverter 170, der aus dem P-Kanal-MOSFET 168 und dem N- Kanal-MOSFET 169 gebildet ist und angeschlossen ist, um das Signal an dem Knoten 167 zu empfangen, auf "1" gesetzt, und ein Signal an dem Ausgangsknoten 175 von Inverter 174, der aus dem P-Kanal-MOSFET 172 und dem N-Kanal-MOSFET 173 gebildet ist und angeschlossen ist, um das Signal an dem Ausgangsknoten 171 von Inverter 170 zu empfangen, ist auf den "0"-Pegel gesetzt.
In dem Datenprogrammiermodus ist das Signal PR auf 0 V gesetzt, und das Signal H ist auf einen hohen Spannungspegel gesetzt. Als Folge ist die Zeilenleitung W11 über den N- Kanal-MOSFET 176 und den D-Typ-N-Kanal-MOSFET 177 durch die hohe Spannung Vpp geladen. Da zu dieser Zeit das Signal an dem Ausgangsknoten 175 von Inverter 174 auf "0" gesetzt ist, fließt Strom von der Zeilenleitung W11 durch den D-Typ-N-Kanal- MOSFET 178 gegen den Knoten 175 und setzt dabei die Zeilenleitung W11 auf einen niedrigen Spannungspegel oder 0 V. Wenn dagegen irgendeines der Adreßsignale A0, A1, A2 und A3 auf "0" gesetzt ist, ist der Ausgangsknoten 175 von Inverter 174 auf "1" gesetzt, wodurch die Zeilenleitung W11 durch die hohe Spannung Vpp geladen ist. Das heißt, im Datenprogrammiermodus ist die Zeilenleitung W11 zur Zeit der Wahl auf 0 V und zur Zeit der Nichtwahl auf die hohe Spannung Vpp gesetzt.
In dem Datenauslesemodus ist das Signal PR auf 5 V gesetzt. Da zu dieser Zeit die hohe Spannung Vpp nicht geliefert ist, ist ein Signal am Ausgangsknoten 175 von Inverter 174 so an die Zeilenleitung W11 geliefert, wie es ist.
In anderen Decodierabschnitten (nicht gezeigt) zum Setzen der Spannung von Zeilenleitungen W12, . . . und W110 bis W116 (n=16) sind Adreßsignale A0 bis A3 und A0 bis A3 einer anderen Kombination an die Gates der N-Kanal-MOSFETs 162, 163, 164 und 165 geliefert. Wenn in dem Datenprogrammiermodus alle Adreßsignale auf "1" gesetzt sind, ist eine Ausgangsspannung von 0 V von einer entsprechenden Zeilenleitung geliefert.
Die Schaltung von Fig. 36 kann so gebildet sein, daß sie die N-Kanal-MOSFETs 179 und 180 und die P-Kanal-MOSFETs 181 und 182 enthält, die in der Zeichnung von unterbrochenen Linien umgeben sind. Die Hinzufügung der MOSFETs verursacht, daß ein Ausgangssignal von "1" oder "0" durch die Zeilenleitung W11 gemäß den logischen Pegeln der Adreßsignale A0 bis A3 nur dann geliefert ist, wenn die Adreßsignale A4 und A5 auf "1" gesetzt sind, um die Zeilenleitung X1 auf den "1"-Pegel zu setzen. Wenn die Zeilenleitung X1 nicht gewählt ist, d. h. wenn die Zeilenleitung X1 auf "0" gesetzt ist, ist die Zeilenleitung W11 immer auf "0" gesetzt, so daß eine Zeilenleitung, die mit einer Gruppe von reihenverbundenen Zellentransistoren verbunden ist, die nicht gewählt sind, auf "0" gesetzt sein kann, was die Zuverlässigkeit erhöht. Wenn es jedoch erforderlich ist, die Anzahl der benutzten MOSFETs zu verringern, ist es möglich, diese MOSFETs wegzulassen.
Wenn in der Schaltung von Fig. 36 die Zeilenleitung W11 im Datenprogrammiermodus gewählt ist, ist die Spannung davon auf 0 V gesetzt. In einem Fall, in dem Daten durch Verursachen von Durchbruch programmiert sind, tritt kein Problem auf, aber es ist vorzuziehen, die Spannung auf etwa 1 V zu setzen, wenn Datenprogrammieren durch Verursachen von Durchgriff durchgeführt ist. Wie in Fig. 37 gezeigt ist, ist in diesem Fall die Vorspannungsschaltung 183 zwischen dem MOSFET 173 von Inverter 174 in Fig. 36 und dem Erdanschluß verbunden, und die Source-Spannung von N-Kanal-MOSFET 173 kann auf die Schwellenspannung eines Zellentransistors gesetzt sein, der nicht programmiert ist, z. B. 1 V. Die Vorspannungsschaltung 183 kann durch einen N-Kanal- MOSFET gebildet sein, dessen Gate und Drain zusammenverbunden sind, wie in Fig. 37 gezeigt ist.
Ferner erhöht der Einsatz der Schaltung von Fig. 37 den Strom, der in einem Zellentransistor fließt, der im Datenauslesemodus eingeschaltet ist, und vergrößert die Auslesespanne.
Die Fig. 38 ist ein Diagramm, das die Wahrheitswerte entsprechend den Ausgangszuständen von Zeilendecodierer 131 zeigt, der die Ausgangssignale der Wellenformen erzeugt, die in Fig. 32 gezeigt sind. Das Programmiersignal PR ist im Datenauslesemodus auf "0" gesetzt. Eine von 16 Zeilenleitungen W11 bis W116 ist auf "0" gesetzt, gemäß einer Änderung der Adreßsignale A0 bis A3. Der Zeilendecodierer 131 kann nur gebildet sein, um die Ausgangsbedingung zu erfüllen, die durch die Wahrheitswerte festgelegt ist.
Die Fig. 39 ist ein Diagramm, das die Wahrheitstabelle gemäß den Ausgangszuständen von Zeilendecodierer 131 zeigt, der Ausgangssignale der Wellenformen erzeugt, die in Fig. 33 im Datenprogrammiermodus gezeigt sind. 16 Zeilenleitungen W11 bis W116 sind nacheinander in der Reihenfolge von W116 bis W11 gemäß der Änderung der Adreßsignale A0 bis A3 auf 0 V gesetzt. Der Zeilendecodierer 131 kann nur gebildet sein, um die Bedingung zu erfüllen, die durch die Wahrheitstabelle festgelegt ist. Zu dieser Zeit ist der Auslese- oder Datenprogrammiermodus auf der Grundlage von Signal PR bestimmt, und wenn das Signal PR auf "0" ist, was den Auslesemodus angibt, ist der Zeilendecodierer 131 gebildet, um die in Fig. 38 gezeigte Wahrheitstabellenbedingung zu erfüllen.
Die Fig. 40 ist ein Schaltplan, der den geänderten Aufbau der in Fig. 19 gezeigten Schaltung zeigt. In der Speichervorrichtung des Ausführungsbeispiels von Fig. 19 ist das andere Ende jeder Reihenschaltung 100 oder die Source von Zellentransistor MCn mit dem Erdanschluß verbunden. In der Speichervorrichtung des Ausführungsbeispiels von Fig. 40 dagegen ist das andere Ende jeder Reihenschaltung 100 durch MOSFET 190, der ein Gate hat, das mit der Signalleitung PR verbunden ist, die in dem Datenprogrammiermodus auf einen niedrigen Spannungspegel gesetzt ist, mit dem Erdanschluß verbunden. Bei diesem Aufbau fließt im wesentlichen im Datenprogrammiermodus kein Strom durch die Reihenschaltung 100, und so kann verhindert sein, daß die Drain- Spannung des Zellentransistors gesenkt ist. Deshalb können Löcher wirksam in das schwebende Gate davon injiziert sein. Der MOSFET 190 kann für jede Reihenschaltung 100 bereitgestellt sein, aber es ist auch möglich, einen einzigen MOSFET 190 für eine Vielzahl von Reihenschaltungen 100 gemeinsam bereitzustellen.
Gemäß dem zweiten Ausführungsbeispiel, das oben beschrieben ist, kann eine nichtflüchtige Halbleiter- Speichervorrichtung erhalten sein, in der die Bausteingröße durch Verringern der Anzahl von Kontaktlöchern verringert sein kann und die Herstellungskosten gesenkt sein können.
Da jedoch Zellentransistoren in dem in Fig. 19 gezeigten UVEPROM in Reihe verbunden sind, wird der Strom, der in jedem Zellentransistor fließt, im Vergleich zu dem herkömmlichen UVEPROM klein.
Die Betriebsgeschwindigkeit des Auslesens von Daten aus dem Zellentransistor hängt von dem Strom ab, der in dem Zellentransistor fließt, und die Datenauslesegeschwindigkeit nimmt mit zunehmendem Zellenstrom zu. Da Daten aus dem Zellentransistor durch Erkennen eines Potentials an einem Ende der Reihenschaltung 100 von Zellentransistoren durch Benutzung einer Leseverstärkerschaltung ausgelesen sind, wird es wichtig, ein Ende der Reihenschaltung 100 so schnell wie möglich zu laden oder zu entladen, um die Datenauslesegeschwindigkeit zu verbessern bzw. zu erhöhen. Wenn beispielsweise die Kanalbreite und Kanallänge auf W bzw. L gesetzt sind, variiert bzw. ändert sich der Strom, der in einem Zellentransistor fließt, im Verhältnis von W/L. In einem Fall, in dem die Reihenschaltung 100 aus vier Zellentransistoren gebildet ist, wie in Fig. 19 gezeigt ist, ist der Strom, der in der Reihenschaltung 100 fließen kann, gleich oder weniger einem Viertel des Stroms, der in jedem Zellentransistor fließt.
Aus diesem Grund ist es vorzuziehen, die Schwellenspannung jedes Zellentransistors in dem UVEPROM von Fig. 19 zu senken, um die Auslesegeschwindigkeit zu erhöhen. Das heißt, der Speicherzellenstrom wird größer während die Schwellenspannung niedriger wird, und die Datenauslesegeschwindigkeit wird höher. Um im allgemeinen die Schwellenspannung zu senken, wird die Fremdstoffkonzentration der Kanalregion gesenkt. Um jedoch die Durchbruchspannung zu senken und die Programmierkennlinien zu verbessern, ist es notwendig, die Fremdstoffkonzentration der Kanalregion zu erhöhen. Das heißt, wenn die Fremdstoffkonzentration der Kanalregion hoch ist, ereignet sich der Durchbruch bei einer niedrigeren Spannung. Wenn die Fremdstoffkonzentration der Kanalregion gesenkt ist, um die Datenauslesegeschwindigkeit zu erhöhen, wird deshalb die Durchbruchspannung hoch, und die Programmierkennlinien sind verschlechtert.
Wie oben beschrieben ist, ist die Fremdstoffkonzentration der Kanalregion in dem Zellentransistor ein wichtiger Faktor für beide Kennlinien, die Datenauslesegeschwindigkeit und die Programmierkennlinie. Das heißt, die zwei Kennlinien können verbessert und verschlechtert sein, oder umgekehrt, wenn die Fremdstoffkonzentration niedrig bzw. hoch eingestellt bzw. festgelegt ist. Deshalb ist es notwendig, einen Kompromiß zwischen den zwei Kennlinien zu schließen.
In den Mustern der Fig. 21A, 23 bis 25 und 26A hat aus den oben beschriebenen Gründen ein Teil der Kanalregion, der in Kontakt mit der Drain-Region gebildet ist, eine höhere Fremdstoffkonzentration als die anderen Regionen.
Da ein Teil der Kanalregion gebildet ist, um eine höhere Fremdstoffkonzentration zu haben als die anderen Regionen, kann ein Durchbruch leicht zwischen der Hochfremdstoffkonzentrationsregion und der Drain-Region auftreten und so die Durchbruchspannung senken. Da in diesem Fall der andere Teil der Kanalregion gebildet sein kann, um eine ausreichend niedrige Fremdstoffkonzentration zu haben, kann die Schwellenspannung auf eine niedrige Spannung gesetzt sein und dabei einen ausreichend großen Speicherzellenstrom erlauben. Ferner ist die Fremdstoffkonzentration des Teilbereichs, der nicht die Hochfremdstoffkonzentrationsregion ist, auf einen solchen niedrigen Wert gesetzt, daß jeder Zellentransistor eine niedrige Schwellenspannung haben kann und einen ausreichend großen Kanalstromfluß erlauben kann.
Dieselben Teilbereiche in Fig. 21A wie diejenigen in Fig. 20 sind mit denselben Bezugsnummern bezeichnet. Hochfremdstoffkonzentrationsregionen 112-1 und 112-2 sind in denjenigen Teilbereichen der Kanalregion 111 gebildet, die mit den Feldteilbereichen 110-1 und 110-2 in Kontakt liegen. Die Fig. 21B ist eine Querschnittansicht einer Halbleitervorrichtung entlang der Linie Z-Z' des Musters von Fig. 21A. Die Halbleitervorrichtung hat ein P-Typ-Substrat 102 und ein schwebendes Gate 105-4, das auf der Isolierschicht 108 gebildet ist, die wiederum auf dem Substrat 102 gebildet ist. Ferner ist das Steuer-Gate 106-4 auf der Isolierschicht 109 gebildet, die wiederum auf dem schwebenden Gate 105-4 gebildet ist. Zum Beispiel ist das schwebende Gate 105-4 aus polykristallinem Silizium gebildet, und das Steuer-Gate 106- 4 ist aus polykristallinem Silizium oder Metall gebildet. Hochfremdstoffkonzentrationsregionen 112-1 und 112-2, die bei hoher Fremdstoffkonzentration P-Typ-Fremdstoff enthalten, der derselbe ist wie der des Substrats, sind in der Kanalregion 111 gebildet, die mit Hilfe der Feldteilbereiche 110-1 und 110-2 der Isolierfilme 108 und 109 geteilt sind.
Mit dem obigen Aufbau kann leicht ein Durchbruch zwischen der Drain-Region und der Hochfremdstoffkonzentration 112-1 und 112-2 jeder Kanalregion 111 auftreten, und so kann die Durchbruchspannung gesenkt sein. Da ein Teil der Kanalregion 111, verschieden von den Hochfremdstoffkonzentrationsregionen 112-1 und 112-2, gebildet ist, um eine niedrige Fremdstoffkonzentration zu haben, und die Schwellenspannung auf eine niedrige Spannung gesetzt ist, kann ferner ein Kanalstrom, der in jedem Transistor fließt, erhöht sein. Als Folge können beide von den Datenauslesegeschwindigkeits- und Programmierkennlinien in der Speichervorrichtung dieses Ausführungsbeispiels gleichzeitig verbessert sein.
In der oben beschriebenen Speichervorrichtung sind die Hochfremdstoffkonzentrationsregionen 112-1 und 112-2 in zwei Teilbereichen von Kanalregion 111 in Kontakt mit den entgegengesetzten bzw. gegenüberliegenden Feldteilbereichen 110-1 und 110-2 der Isolierschicht 108 gebildet. Der Grund hierfür ist, daß eine Fehlausrichtung auftritt, wenn eine Ionenimplantierungsmaske gebildet ist. Das heißt, wenn die Maske gebildet ist, sind Muster, die von unterbrochenen Linien umgeben sind, zuerst auf einem ionenabschirmenden Bestandteil (nicht gezeigt) gebildet, um ionenimplantierte Regionen freizulegen, wie in der Musterplanansicht von Fig. 22 gezeigt ist. Dann ist der Teilbereich des abschirmenden Bestandteils mit Ausnahme derjenigen, auf denen die Muster gebildet sind, entfernt. Das heißt, die Teilbereiche 113 und 114 des abschirmenden Bestandteils, die von unterbrochenen Linien umgeben sind, wie in Fig. 22 gezeigt, sind entfernt, um die Ionenimplantierungsmaske zu bilden. In diesem Fall kann der gesamte Kontaktbereich zwischen der Drain-Region und der Hochfremdstoffkonzentrationsregion 125, der in dem folgenden Schritt gebildet ist, konstant gehalten sein, selbst wenn mit dem Muster auf dem Abschirmungsbestandteil in der Zeichnung nach rechts oder nach links abgewichen ist. Als ein Ergebnis kann in diesem Ausführungsbeispiels eine Änderung des Kanalstroms unterdrückt sein.
Der Durchbruch zwischen der Drain-Region und den Hochfremdstoffkonzentrationsregionen 112-1 und 112-2 tritt in der Form von Sperrschicht-Durchbruch auf, wenn die Fremdstoffkonzentration der Hochfremdstoffkonzentrationsregionen 112-1 und 112-2 äußerst hoch gesetzt ist, der Betrieb davon läßt sich nicht durch das Gate-Potential steuern. Deshalb ist es nötig, die Fremdstoffkonzentration der Hochfremdstoffkonzentrationsregionen 112-1 und 112-2 in einen solchen Bereich zu setzen, daß die Gate- Steuerung wirksam gemacht sein kann. Das heißt, es genügt, Fremdstoff in einer Fremdstoffkonzentration zu ionenimplantieren, die geringfügig höher ist als die der Kanalregion, in die der Fremdstoff ionenimplantiert ist, um die Schwellenspannung zu steuern. Wie auf dem Fachgebiet schon bekannt ist, ist ein Durchbruch durch ein elektrisches Feld zwischen dem Gate und Drain eines gewöhnlichen MOSFET in einem Teilbereich direkt unter der Drain-Region davon bei einer Spannung verursacht, die niedriger ist als die, bei der der Durchbruch in einem gewöhnlichen PN-Übergang auftritt. Die Durchbruchspannung wird hoch, während die Gate-Spannung hoch wird, und derselbe Durchbruch wie der Sperrschicht-Durchbruch tritt auf, wenn die Gate-Spannung einen bestimmten hohen Spannungspegel erreicht hat. Deshalb ist es vorzuziehen, die Fremdstoffkonzentration der Hochfremdstoffkonzentrationsregionen 112-1 und 112-2 in einen solchen Bereich zu setzen, daß die Durchbruchspannung durch die Gate-Spannung gesteuert sein kann. Die Fig. 23 bis 25 und 26A und 26B zeigen andere Musterplanansichten von in Fig. 19 gezeigten Reihenschaltungen 100.
In dem Muster von Fig. 23 ist eine Hochfremdstoffkonzentrationsregion, die den in den Fig. 21A und 21B gezeigten Hochfremdstoffkonzentrationsregionen 112-1 und 112-2 entspricht, auf dem gesamten Teilbereich von Kanalregion 111 gebildet, die in Kontakt mit den Drain-Regionen 103-2 bis 103-5 positioniert ist. Das heißt, die Hochfremdstoffkonzentrationsregion 112A ist in Kontakt mit der Drain-Region 103-2 gebildet. Ebenso sind die Hochfremdstoffkonzentrationsregionen 112B bis 112D in Kontakt mit den Drain-Regionen 103-3 bis 103-5 gebildet.
In dem Muster von Fig. 24 sind die Hochfremdstoffkonzentrationsregionen 112-1 und 112-2 in zwei Teilbereichen der Kanalregion 111 gebildet, die in Kontakt mit der Drain- Region und der Feldisolierschicht positioniert sind.
In dem Muster von Fig. 25 ist die Hochfremdstoffkonzentrationsregion 112 nur in der Mitte desjenigen Teilbereichs von Kanalregion 111 gebildet, der in Kontakt mit der Drain-Region positioniert ist.
In dem Muster von Fig. 26A ist die Hochfremdstoffkonzentrationsregion 112 nur in der Mitte desjenigen Teilbereichs der Kanalregion 111 gebildet, der in Kontakt mit der Drain- Region positioniert ist, und sie ist in einer Dreieckform gebildet. In einem Fall, in dem die Hochfremdstoffkonzentrationsregion 112 in einer Dreieckform gebildet ist, kann ein Teil eines Musters, das in Fig. 26B durch unterbrochene Linien gezeigt ist, als ein Muster zum Formen der Ionenimplantierungsmaske benutzt sein, was es einfach macht, die Maske zu bilden.
Ein Vorgang des Ionenimplantierens von Fremdstoff in die Kanalregion zum Steuern der Schwellenspannung kann weggelassen sein, indem die Fremdstoffkonzentration der Halbleiterscheibe, auf der die obige Speicherzelle gebildet ist, geeignet eingestellt ist. Deshalb ist es nur notwendig, Fremdstoff in die Kanalregion 111 zu ionenimplantieren, um die Hochfremdstoffkonzentrationsregionen 112-1, 112-2 und 112 zu bilden. Zum Beispiel kann in einem Fall, in dem die Speichervorrichtung auf der Halbleiterscheibe gebildet ist, die die Substratresistivität bzw. den spezifischen Substratwiderstand 10 Ω·cm hat, eine Schwellenspannung von etwa 0 V ohne Ionenimplantation von Fremdstoff in die Kanalregion erreicht sein. Es ist vorzuziehen, daß ein Zellentransistor, in dem Daten nicht programmiert sind, ausgeschaltet ist, wenn er gewählt ist, und einen größeren Strom fließen läßt, wenn er nicht gewählt ist. Aus diesem Grund ist es vorzuziehen, die Schwellenspannung auf etwa 0 V zu setzen.
In einem UVEPROM, der reihenverbundene Speicherzellen hat und mit der obigen Musterstruktur gebildet ist, können die Datenauslesegeschwindigkeit und die Programmierkennlinie in einem zufriedenstellenden Grad verbessert sein.

Claims

1. Nichtflüchtige Halbleiter- Speichervorrichtung mit Speicherzellen, von denen jede eine Reihenschaltung von Zellentransistoren (CT1 bis CT4; MC1 bis MC4) hat, von denen jeder ein Steuer-Gate und ein schwebendes Gate beinhaltet, wobei die Speicherschaltung ferner eine Wähleinrichtung (53; 131), die mit den Steuer-Gates der Zellentransistoren verbunden ist zum Wählen eines der Zellentransistoren (CT1 bis CT4; MC1 bis MC4) der Reihenschaltung durch Anlegen von hoher Spannung an das Gate und eine Datenprogrammiereinrichtung (10), die mit einem Ende der Reihenschaltung verbunden ist zum Anlegen einer Programmierspannung, die den Programmierdaten entspricht, an ein Ende des Stromweges des von der Wähleinrichtung (53; 131) gewählten Zellentransistors umfaßt; wobei während eines Betriebs des Datenprogrammierens in den Zellentransistor (CT1 bis CT4; MC1 bis MC4) die Programmiereinrichtung (10) eine hohe Programmierspannung (Vpp) an ein Ende des Stromwegs des Zellentransistors anlegt und die Wähleinrichtung eine niedrige Spannung an das Gate des gewählten Zellentransistors anlegt, wodurch Elektronen von dem schwebenden Gate des gewählten Zellentransistors an das eine Ende des Stromwegs davon emittiert bzw. ausgesandt sind oder Löcher von dem einen Ende des Stromwegs in das schwebende Gate des gewählten Zellentransistors injiziert sind, dadurch gekennzeichnet, daß

die Datenprogrammiereinrichtung und die Wähleinrichtung eine Einrichtung umfassen zum Injizieren von Elektronen in einem ersten Schritt in die schwebenden Gates aller Zellentransistoren einer Reihenschaltung durch gleichzeitiges Anlegen von hoher Spannung an alle Steuer-Gates der Zellentransistoren und von niedriger Spannung an das eine Ende der Reihenschaltung und zum Emittieren der Elektronen in einem folgenden zweiten Schritt aus den schwebenden Gates in Abhängigkeit von den zu programmierenden Daten durch aufeinanderfolgendes Anlegen von niedriger Spannung an die Steuer-Gates der Zellentransistoren der Reihenschaltung und von niedriger oder hoher Spannung in Abhängigkeit von den zu programmierenden Daten an das eine Ende der Reihenschaltung.

2. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, gekennzeichnet durch ferner Umfassen einer Datenausleseeinrichtung (ST), die mit einem Ende der Reihenschaltung verbunden und zum Auslesen von Daten ist, die in dem gewählten Zellentransistor gespeichert sind, je nachdem, ob Strom von dem einen Ende zu dem anderen Ende der Reihenschaltung fließt.

3. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, gekennzeichnet durch ferner Umfassen eines Transistors (80; 190), der an einem Ende mit dem anderen Ende der Reihenschaltung verbunden ist und an dem anderen Ende mit einer Bezugsspannung verbunden ist, wobei der Transistor (80; 190) ausgeschaltet ist, wenn Daten in den Zellentransistor (CT1 bis CT4; MC1 bis MC4) mittels der Datenprogrammiereinrichtung (10) einprogrammiert sind (Fig. 16).

4. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wähleinrichtung einen Zeilendecodierer (53: 131) enthält.

5. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 4, gekennzeichnet durch ferner Umfassen einer Spannungserzeugungseinrichtung zum Erzeugen einer ersten Spannung und einer zweiten Programmierspannung, die höher ist als die erste Spannung, und in der eine Ausgangsspannung der Spannungserzeugungseinrichtung als eine Leistungsquellenspannung an den Zeilendecodierer (53; 131) angelegt ist (Fig. 15).

6. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenprogrammiereinrichtung (10) beinhaltet:

eine Dateneingangseinrichtung (11) zum Erzeugen von ersten und zweiten Ausgangssignalen (D1 und D2) gemäß Programmierdaten (Dn) und eines Signais (PR), das den Programmiermodus angibt;

eine erste Schalteinrichtung (12), deren Leitzustand durch das erste Ausgangssignal (D1) der Dateneingangseinrichtung (11) gesteuert ist, um zu erlauben, daß die Programmierspannung (Vpp) selektiv an das eine Ende der Reihenschaltung gespeist ist:

und eine zweite Schalteinrichtung (13), deren Leitzustand durch das zweite Ausgangssignal (D2) der Dateneingangseinrichtung (11) gesteuert ist, um zu erlauben daß eine Bezugsspannung an das andere Ende der Reihenschaltung angelegt ist (Fig. 7-9).

7. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, gekennzeichnet durch ferner Umfassen

einer Datenausleseeinrichtung, die eine Schalteinrichtung (14) beinhaltet, die an einem Ende mit einem Ende der Reihenschaltung verbunden ist und so verbunden ist, daß sie im Datenprogrammiermodus ausgeschaltet und im Datenlesebetrieb eingeschaltet ist;

einer Ladeeinrichtung (16), die mit dem anderen Ende der Schalteinrichtung (14) verbunden ist; und

einer Datenerkennungseinrichtung (15), die mit dem anderen Ende der Schalteinrichtung (14) verbunden ist (Fig. 1).

8. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, gekennzeichnet durch ferner Umfassen

einer Speicheranordnung, die aus einer Vielzahl der Reihenschaltungen besteht, die in einer Matrixform angeordnet sind;

von Wähltransistoren (ST1, ST2, . . . .) zum Wählen einer Zeile oder von Zeilen der Reihenschaltungen der Speicheranordnung;

von Spaltenwähltransistoren (Q1 bis Qm) zum Wählen einer Spalte oder von Spalten der Speicheranordnung; und

eines Spaltendecodierers (54) zum selektiven Wählen der Leitzustände der Spaltenwähltransistoren (Q1 bis Qm) (Fig. 15).

9. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 8, gekennzeichnet durch ferner Umfassen

von anordnungsteilenden Transistoren (QD2, QD3, . . . ) zum Teilen der Speicheranordnung in eine Vielzahl von Blöcken (B1, B2, . . . .); und

eines blockangebenden Spaltendecodierers (55) zum selektiven Steuern der Leitzustände der anordnungsteilenden Transistoren (QD2, QD3, . . . ), wodurch der Speicherblock angegeben ist, in dem Daten programmiert sind oder aus dem Daten ausgelesen sind (Fig. 10).

10. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet daß die Zellentransistoren (CT1 bis CT4) jeweils einen MOSFET enthalten, in dem Daten durch den Tunneleffekt programmiert oder gelöscht sind.

11. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß der MOSFET (CT1 bis CT4) einen Isolierfilm (20) beinhaltet, der zwischen dem schwebenden Gate und einem Substrat gebildet ist, und der einen Filmteilbereich (20A) hat, der dünner gebildet ist als der andere Filmteilbereich (Fig. 6).

12. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Zellentransistoren (MC1 bis MC4) jeweils einen MOSFET enthalten, in dem Daten durch Durchbruch, der in der Nähe eines Drain davon auftritt, oder durch Durchgreifen elektrisch programmiert sind.

13. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 12. dadurch gekennzeichnet, daß der MOSFET (MC1 bis MC4) eine Hochfremdstoffkonzentrationsregion oder -regionen (112; 112-1 und 112-2) beinhaltet, die in dem Teil einer Kanalregion (111) gebildet sind, die mit der Drain-Region (103-2 bis 103-5) in Kontakt ist, die denselben Leitfähigkeitstyp haben wie der der Kanalregion und so gebildet sind, daß sie eine höhere Fremdstoffkonzentration haben als die der Kanalregion (Fig. 21).

14. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß jeder der Zellentransistoren (CT1 bis CT4) einen Gate-Isolierfilm (20A) hat,

der zwischen dem schwebenden Gate (21) und der Kanalregion gebildet ist und eine solche Dicke hat, daß er den Tunneleffekt bewirkt.

15. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß in den Zellentransistoren (MC1 bis MC4) programmierte Daten durch Anwenden von Ultraviolettstrahlen gelöscht sein können.

16. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Datenprogrammierung in die reihenverbundenen Zellentransistoren (CT1 bis CT4; MC1 bis MC4) nacheinander ausgeführt ist, wobei bei demjenigen der Zellentransistoren begonnen ist, der mit dem anderen Ende der Serienschaltung verbunden ist.

17. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet daß die Datenprogrammiereinrichtung (10) eine Verriegelungs- bzw. Zwischenspeicherschaltung (89) zum Zwischenspeichern von Programmierdaten beinhaltet und den Vorgang der Datenprogrammierung in den Zellentransistor gemäß zwischengespeicherten Daten in der Zwischenspeicherschaltung (89) durchführt (Fig. 18A).

18. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Datenprogrammiereinrichtung (10) eine Verstärkereinrichtung (82) zum Erhöhen einer Spannung an dem einen Ende der Reihenschaltung aufgrund von Daten, die in der Zwischenspeicherschaltung (82) zwischengespeichert sind, beinhaltet.

19. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Datenprogrammiereinrichtung (10) eine Zwischenspeicherschaltung (89) zum Zwischenspeichern von Programmierdaten für jede Spalte der Speicheranordnung beinhaltet und den Vorgang der Datenprogrammierung in die Zellentransistoren auf der Grundlage der zwischengespeicherten Daten ausführt.

20. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß die Datenprogrammiereinrichtung (10) eine Verstärkereinrichtung (82) beinhaltet zum Erhöhen einer Spannung an dem einen Ende der Reihenschaltung auf der Grundlage von Daten, die in der Zwischenspeicherschaltung (89) zwischengespeichert sind, wodurch veranlaßt ist, daß Elektronen von dem schwebenden Gate emittiert sind.

21. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, gekennzeichnet durch ferner Umfassen einer Zellenanordnung, die die Reihenschaltungen in einer Matrixform angeordnet hat, und in der die Datenprogrammiereinrichtung (10) eine Einrichtung beinhaltet zum Anlegen einer hohen Spannung an eine gewählte eine Spalte der Zellenanordnung auf der Grundlage von Programmierdaten, um Elektronen von dem schwebenden Gate zu emittieren, und zum Anlegen einer Spannung zwischen der hohen Spannung und 0 V an die übrigen Spalten.

22. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Datenprogrammiereinrichtung (10) erste und zweite Spannungen höher als 0 V selektiv an das eine Ende der Reihenschaltung anlegt, wobei die erste Spannung höher eingestellt ist als die zweite Spannung und Elektronen von dem schwebenden Gate emittiert sind, wenn die erste Spannung an das eine Ende der Reihenschaltung angelegt ist.

23. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Gates der Zellentransistoren die zu ungewählten Zeilen gehören, im Lesebetrieb auf die logische 0 gesetzt sind.

24. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Spannung zwischen der Programmierspannung und 0 V an die Steuer- Gates der Zellentransistoren in einem Zeitraum angelegt ist, in dem keiner der Zellentransistoren gewählt ist.

25. Nichtflüchtige Halbleiter-Speichervorrichtung nach Anspruch 8, gekennzeichnet durch ferner Umfassen von anordnungsteilenden Transistoren (QDm) zum Teilen der Speicheranordnung in eine Vielzahl von Blöcken, der teilenden Transistoren, von denen jeder an einem Ende mit dem Gate jedes der Zellentransistoren in dem Speicherblock verbunden ist und an dem anderen Ende verbunden ist, um ein Signal zu empfangen, das aufgrund eines Signals zum Wählen eines der Speicherblöcke erzeugt ist, und deren Leitzustand durch ein Wählsignal zum Steuern der Leitzustände der Wähltransistoren (STI) gesteuert ist (Fig. 10).